JP5280385B2 - スイッチ装置、スイッチ装置のレイアウト設計方法 - Google Patents

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Description

この発明は、複数の差動スイッチを備えたスイッチ装置に関し、さらに詳しくは、スイッチ装置のレイアウト技術に関する。
近年、プラズマテレビ，液晶テレビ，有機ＥＬテレビ，ブルーレイレコーダなどの映像機器や、無線ＬＡＮ，ＰＬＣ（Power Line Communication），ミリ波通信などの各種の通信方式を採用した通信機器などには、電流ステアリング型デジタル・アナログ変換器が利用されている。また、電流ステアリング型デジタル・アナログ変換器は、複数の電流源から供給される複数の出力電流を１対の出力ノードに選択的に出力するスイッチ装置を備えている（例えば、特許文献１の図１）。このスイッチ装置は、１対の差動トランジスタをそれぞれが含む複数の差動スイッチを備えており、差動スイッチの各々に含まれる１対の差動トランジスタのドレインは、１対の出力ノードにそれぞれ電気的に接続されている。
なお、このような複数の差動スイッチを備えるスイッチ装置は、ＨＤＭＩインターフェイスのプリエンファシス回路（例えば、特許文献２の図５）やスルーレートコントロール回路など、その他の半導体集積回路にも利用されている。
米国特許第７，２９４，８９２号明細書 米国特許第７，４０８，３８７号明細書
しかしながら、複数の差動スイッチを半導体基板に形成した場合、差動スイッチの各々において１対の差動トランジスタの間に寄生バイポーラトランジスタが形成されるだけでなく、隣接する差動スイッチ間においても寄生バイポーラトランジスタが形成される場合がある。そのため、サージ破壊（サージ電圧によって寄生バイポーラトランジスタなどに大電流が流れて配線などが溶断しまうこと、例えば、ＥＳＤ破壊など）に対する耐性を強化するために、これらの寄生バイポーラトランジスタに大電流が流れないように対策を施さなければならない。
そこで、この発明は、サージ破壊に対する耐性が強化されたスイッチ装置を提供することを目的とする。
この発明の１つの局面に従うと、スイッチ装置は、半導体基板に形成された複数の差動スイッチを備え、上記複数の差動スイッチの各々は、第１および第２の差動トランジスタを含み、上記複数の差動スイッチの各々において、上記第１の差動トランジスタのソースおよびドレインの一方は、第１の出力ノードに電気的に接続され、上記第１の差動トランジスタのソースおよびドレインの他方は、その差動スイッチに対応する入力ノードに電気的に接続され、上記第１の差動トランジスタのゲートには、その差動スイッチに対応する第１の制御信号が与えられ、上記第２の差動トランジスタのソースおよびドレインの一方は、第２の出力ノードに電気的に接続され、上記第２の差動トランジスタのソースおよびドレインの他方は、その差動スイッチに対応する入力ノードに電気的に接続され、上記第２の差動トランジスタのゲートには、その差動スイッチに対応する第２の制御信号が与えられ、上記複数の差動スイッチは、上記第１の差動トランジスタ同士が隣接し、且つ、上記第２の差動トランジスタ同士が隣接するように、上記半導体基板に配置されている。
上記スイッチ装置では、隣接する差動スイッチ間に形成された寄生バイポーラトランジスタのエミッタおよびコレクタは、同一の出力ノードに電気的に接続されることになるので、サージ電圧が印加されて第１の出力ノードと第２の出力ノードとの電圧差が大きくなった場合であっても、隣接する差動スイッチ間に形成された寄生バイポーラトランジスタに電流が流れない（または、流れにくい）。これにより、サージ破壊に対する耐性を強化することができる。
なお、上記スイッチ装置は、上記第１の差動トランジスタと上記第２の差動トランジスタとの間を遮るように、上記半導体基板に形成されたガードリングをさらに備えていても良い。
このように構成することにより、第１の差動トランジスタと第２の差動トランジスタとの間に形成された寄生バイポーラトランジスタに電流が流れない（または、流れにくい）ので、サージ破壊に対する耐性をさらに強化することができる。
この発明の別の局面に従うと、スイッチ装置のレイアウト設計方法は、第１および第２の差動トランジスタをそれぞれが含む複数の差動スイッチを備えたスイッチ装置のレイアウトを設計する方法であって、上記第１の差動トランジスタ同士が隣接し、且つ、上記第２の差動トランジスタ同士が隣接するように、上記複数の差動スイッチを配置するステップ（ａ）と、上記複数の差動スイッチの各々において、上記第１の差動トランジスタのソースおよびドレインの一方が、第１の出力ノードに電気的に接続され、上記第１の差動トランジスタのソースおよびドレインの他方が、その差動スイッチに対応する入力ノードに電気的に接続され、上記第１の差動トランジスタのゲートに、その差動スイッチに対応する第１の制御信号が与えられ、上記第２の差動トランジスタのソースおよびドレインの一方が、第２の出力ノードに電気的に接続され、上記第２の差動トランジスタのソースおよびドレインの他方が、その差動スイッチに対応する入力ノードに電気的に接続され、上記第２の差動トランジスタのゲートに、その差動スイッチに対応する第２の制御信号が与えられるように、配線を配置するステップ（ｂ）とを備える。
上記レイアウト設計方法では、サージ破壊に対する耐性が強化されたスイッチ装置を設計できる。
以上のように、サージ破壊に対する耐性を強化することができる。
スイッチ装置を備えたデジタル・アナログ変換器の回路図。 スイッチ装置のレイアウト例１を示したレイアウト図。 図２のＩＩＩ−ＩＩＩ線における断面図。 スイッチ装置の比較例のレイアウト図。 図４のＶ−Ｖ線における断面図。 スイッチ装置のレイアウト例２を示したレイアウト図。 スイッチ装置のレイアウト例３を示したレイアウト図。 スイッチ装置のレイアウト例４を示したレイアウト図。 スイッチ装置のレイアウト例５を示したレイアウト図。 スイッチ装置のレイアウト例６を示したレイアウト図。 差動トランジスタの極性について説明するための図。 図１１に示したスイッチ装置のレイアウト例を示したレイアウト図。 図１２のＸＩＩＩ−ＸＩＩＩ線における断面図。 スイッチ装置のレイアウト例７を示したレイアウト図。
以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
（デジタル・アナログ変換器）
図１は、スイッチ装置１０を備えたデジタル・アナログ変換器１の構成例を示す。このデジタル・アナログ変換器１は、電流ステアリング型デジタル・アナログ変換器（Current Streering D/A Converter）であり、ここでは、８個のビット値ＩＮ０，ＩＮ１，…，ＩＮ７によって表現されたデジタルコード（８ビットのデジタルコード）を出力電圧ＶＯＵＴに変換する。デジタル・アナログ変換器１は、スイッチ装置１０の他に、バイアス回路１１と、６５個の電流源ＩＳ１，ＩＳ２，ＩＳ３，…，ＩＳ６５と、デコーダ１２とを備える。
〔バイアス回路，電流源〕
バイアス回路１１は、基準電流ＩＲに応じたバイアス電圧ＶＢ１，ＶＢ２を生成する。電流源ＩＳ１，ＩＳ２，ＩＳ３，…，ＩＳ６５は、それぞれ、バイアス回路１１からのバイアス電圧ＶＢ１，ＶＢ２に応じた出力電流Ｉ１，Ｉ２，Ｉ３，…，Ｉ６５を供給する。また、電流源ＩＳ１，ＩＳ２は、８ビットのデジタルコードの下位２ビット（例えば、ビット値ＩＮ０，ＩＮ１）に対応し、電流源ＩＳ３，…，ＩＳ６５は、デジタルコードの上位６ビット（例えば、ビット値ＩＮ２，…，ＩＮ７）に対応しており、出力電流Ｉ１，Ｉ２は、１／２ずつ重み付けされた電流値を有し、出力電流Ｉ ３ ，…，Ｉ ６５は、同一の電流値を有する。例えば、出力電流Ｉ１の電流値が“Ｉ”であるとすると、出力電流Ｉ２の電流値は“２×Ｉ”であり、出力電流Ｉ ３ ，…，Ｉ ６５の各々の電流値は“４×Ｉ”である。
〔デコーダ〕
デコーダ１２は、ビット値ＩＮ０，ＩＮ１，…，ＩＮ７によって表現されたデジタルコードに応じて、６５本の制御信号ＤＰ１，ＤＰ２，…，ＤＰ６５および６５本の制御信号ＤＮ１，ＤＮ２，…，ＤＮ６５を出力する。制御信号ＤＮ１，ＤＮ２，…，ＤＮ６５は、それぞれ、制御信号ＤＰ１，ＤＰ２，…，ＤＰ６５の反転信号に相当する。
〔スイッチ装置〕
スイッチ装置１０は、６５個の電流源ＩＳ１，ＩＳ２，…，ＩＳ６５（入力ノードＮＩＮ１，ＮＩＮ２，…，ＮＩＮ６５）にそれぞれ対応する６５個の差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５を備える。差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々は、差動トランジスタＴ１，Ｔ２を含む。また、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５は、制御信号ＤＰ１，ＤＰ２，…，ＤＰ６５および制御信号ＤＮ１，ＤＮ２，…，ＤＮ６５にそれぞれ対応する。ここでは、差動トランジスタＴ１，Ｔ２は、Ｎチャネル型トランジスタによって構成されている。
《差動トランジスタＴ１》
差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の差動トランジスタＴ１，Ｔ１，…，Ｔ１は、それぞれ、出力ノードＯＵＴＰに電気的に接続されたソースと、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に対応する電流源ＩＳ１，ＩＳ２，…，ＩＳ６５に電気的に接続されたドレインと、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に対応する制御信号ＤＰ１，ＤＰ２，…，ＤＰ６５が与えられるゲートとを有する。また、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の差動トランジスタＴ１，Ｔ１，…，Ｔ１の各々のバックゲートには、接地電圧ＶＳＳが与えられている。出力ノードＯＵＴＰは、負荷抵抗を経由して接地ノード（接地電圧ＶＳＳが与えられるノード）に接続されている。
《差動トランジスタＴ２》
差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の差動トランジスタＴ２，Ｔ２，…，Ｔ２は、それぞれ、出力ノードＯＵＴＮに電気的に接続されたソースと、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に対応する電流源ＩＳ１，ＩＳ２，…，ＩＳ６５に電気的に接続されたドレインと、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に対応する制御信号ＤＮ１，ＤＮ２，…，ＤＮ６５が与えられるゲートとを有する。また、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の差動トランジスタＴ２，Ｔ２，…，Ｔ２の各々のバックゲートには、接地電圧ＶＳＳが与えられている。出力ノードＯＵＴＮは、接地ノードに接続されている。
〔デジタル・アナログ変換〕
例えば、デジタルコードのビット値（ビット値ＩＮ７，…，ＩＮ１，ＩＮ０）が“００００１０１１”を示す場合、デコーダ１２は、制御信号ＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４および制御信号ＤＮ５，ＤＮ６…，ＤＮ６５をハイレベル（例えば、電源電圧ＶＤＤ）に設定し、制御信号ＤＮ１，ＤＮ２，ＤＮ３，ＤＮ４および制御信号ＤＰ５，ＤＰ６…，ＤＰ６５をローレベル（例えば、接地電圧ＶＳＳ）に設定する。これにより、差動スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４において、差動トランジスタＴ１がオン状態になるとともに差動トランジスタＴ２がオフ状態となり、差動スイッチＳＷ５，ＳＷ６，…，ＳＷ６５において、差動トランジスタＴ１がオフ状態になるとともに差動トランジスタＴ２がオン状態となる。その結果、出力ノードＯＵＴＰには、出力電流Ｉ１，Ｉ２，Ｉ３，Ｉ４の合計値（１１×Ｉ）に応じた出力電圧ＶＯＵＴが発生する。このようにして、デジタル・アナログ変換器１は、デジタルコードを出力電圧ＶＯＵＴに変換する。
（スイッチ装置のレイアウト）
図２は、図１に示したスイッチ装置１０のレイアウト例を示し、図３は、図２のＩＩＩ−ＩＩＩ線におけるスイッチ装置１０の断面例を示している。なお、図２では、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の差動トランジスタＴ１，Ｔ１，…，Ｔ１のゲートに制御信号ＤＰ１，ＤＰ２，…，ＤＰ６５をそれぞれ供給するための配線、および差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の差動トランジスタＴ２，Ｔ２，…，Ｔ２のゲートに制御信号ＤＮ１，ＤＮ２，…，ＤＮ６５をそれぞれ供給するための配線については、図示を省略している。以降のレイアウト図（図４，図６〜図１０，図１２，図１４）についても同様である。
スイッチ装置１０は、半導体基板ＳＵＢに形成された差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５と、半導体基板ＳＵＢに形成されたガードリングＧＲとを備える。差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５は、差動トランジスタＴ１同士が隣接し、且つ、差動トランジスタＴ２同士が隣接するように、半導体基板ＳＵＢに配置されている。ガードリングＧＲは、差動トランジスタＴ１と差動トランジスタＴ２との間を遮るように、半導体基板ＳＵＢに形成されている。なお、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５およびガードリングＧＲは、半導体基板ＳＵＢに形成されたウェルに形成されていても良い。
ここでは、半導体基板ＳＵＢは、Ｐ型基板であり、差動トランジスタＴ１，Ｔ２（Ｎチャネル型トランジスタ）のドレインおよびソースは、Ｎ＋型拡散領域によって形成され、ガードリングＧＲは、Ｐ＋型拡散領域によって形成され、半導体基板ＳＵＢおよびガードリングＧＲには、接地電圧ＶＳＳが与えられている。なお、Ｎチャネル型の差動トランジスタＴ１，Ｔ２およびＰ＋型のガードリングＧＲは、半導体基板ＳＵＢ（Ｎ型基板）に形成されたＰウェルに形成されていても良い。
また、図２では、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５は、Ｘ軸方向において同一線上に並ぶように、Ｘ軸方向に配列されている。差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に含まれる差動トランジスタＴ１，Ｔ１，…，Ｔ１および差動トランジスタＴ２，Ｔ２，…，Ｔ２は、第２ｋ番目（ｋは、自然数であり、ここでは、１≦ｋ≦３２）の差動スイッチＳＷ２ｋに含まれる差動トランジスタＴ１が第２ｋ−１番目の差動スイッチＳＷ２ｋ−１に含まれる差動トランジスタＴ１に隣接するとともに第２ｋ番目の差動スイッチＳＷ２ｋに含まれる差動トランジスタＴ２が第２ｋ＋１番目の差動スイッチＳＷ２ｋ＋１に含まれる差動トランジスタＴ２に隣接するように、Ｘ軸方向に配列されている。
さらに、図２では、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に含まれる差動トランジスタＴ１，Ｔ１，…，Ｔ１および差動トランジスタＴ２，Ｔ２，…，Ｔ２のゲート長方向は、Ｘ軸方向に直交するＹ軸方向に一致している。また、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々に含まれる差動トランジスタＴ１，Ｔ２は、Ｙ軸方向を軸として互いに線対称に配置されている。
〔寄生バイポーラトランジスタ〕
図３のように、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々において、差動トランジスタＴ１，Ｔ２のソース（２個のＮ＋型拡散領域）および半導体基板ＳＵＢ（Ｐ型基板）によってＮＰＮ型の寄生バイポーラトランジスタＴＰＡが形成されている。また、差動トランジスタＴ１と差動トランジスタＴ２との間には、ガードリングＧＲが形成されているので、寄生バイポーラトランジスタＴＰＡのベース電圧は、ガードリングＧＲに与えられた電圧（ここでは、接地電圧ＶＳＳ）に維持されることになる。したがって、サージ電圧が印加されて出力ノードＯＵＴＰと出力ノードＯＵＴＮとの電圧差が大きくなった場合（例えば、出力ノードＯＵＴＰにサージ電圧が印加された場合）であっても、寄生バイポーラトランジスタＴＰＡに電流が流れない（または、流れにくい）。
また、差動スイッチＳＷ２ｋ−１と差動スイッチＳＷ２ｋとの間において、差動スイッチＳＷ２ｋ−１，ＳＷ２ｋに含まれる差動トランジスタＴ１，Ｔ１のソース（２個のＮ＋型拡散領域）および半導体基板ＳＵＢ（Ｐ型基板）によってＮＰＮ型の寄生バイポーラトランジスタが形成されている。この寄生バイポーラトランジスタのエミッタおよびコレクタは、共に、出力ノードＯＵＴＰに電気的に接続されていることになる。したがって、この寄生バイポーラトランジスタのエミッタ電圧およびコレクタ電圧は同一（または、ほぼ同一）であるので、サージ電圧が印加されて出力ノードＯＵＴＰと出力ノードＯＵＴＮとの電圧差が大きくなった場合であっても、この寄生バイポーラトランジスタに電流が流れない。このように、差動スイッチＳＷ２ｋ−１と差動スイッチＳＷ２ｋとの間に形成された寄生バイポーラトランジスタの存在を無視することができる。
これと同様に、差動スイッチＳＷ２ｋと差動スイッチＳＷ２ｋ＋１との間において、差動スイッチＳＷ２ｋ，ＳＷ２ｋ＋１に含まれる差動トランジスタＴ２，Ｔ２のソース（２個のＮ＋型拡散領域）および半導体基板ＳＵＢ（Ｐ型基板）によってＮＰＮ型の寄生バイポーラトランジスタが形成されている。この寄生バイポーラトランジスタのエミッタおよびコレクタは、共に、出力ノードＯＵＴＮに電気的に接続されていることになるので、サージ電圧が印加されて出力ノードＯＵＴＰと出力ノードＯＵＴＮとの電圧差が大きくなった場合であっても、寄生バイポーラトランジスタに電流が流れない。このように、差動スイッチＳＷ２ｋと差動スイッチＳＷ２ｋ＋１との間に形成された寄生バイポーラトランジスタの存在を無視することができる。
〔比較例〕
一方、図４のように、差動トランジスタＴ１と差動トランジスタＴ２とが隣接するように差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５が半導体基板ＳＵＢに配置されている場合、図５のように、差動スイッチＳＷ２ｋ−１，ＳＷ２ｋ，ＳＷ２ｋ＋１の各々において寄生バイポーラトランジスタＴＰＡが形成され、差動スイッチＳＷ２ｋ−１と差動スイッチＳＷ２ｋとの間および差動スイッチＳＷ２ｋと差動スイッチＳＷ２ｋ＋１との間に寄生バイポーラトランジスタＴＰＢ，ＴＰＢが形成される。この場合、差動スイッチ間に形成される寄生バイポーラトランジスタＴＰＢのエミッタおよびコレクタが互いに異なる出力ノードに電気的に接続されることになる。そのため、サージ電圧が印加されて出力ノードＯＵＴＰと出力ノードＯＵＴＮとの電圧差が大きくなった場合、寄生バイポーラトランジスタＴＰＢに大電流が流れてしまう可能性がある。このように、寄生バイポーラトランジスタＴＰＢの存在を無視することができないので、差動スイッチＳＷ２ｋ−１と差動スイッチＳＷ２ｋとの間および差動スイッチＳＷ２ｋと差動スイッチＳＷ２ｋ＋１との間にも、ガードリングＧＲを形成しなければならない。または、差動スイッチＳＷ２ｋ−１，ＳＷ２ｋ，ＳＷ２ｋ＋１との間に形成された寄生バイポーラトランジスタＴＰＢ，ＴＰＢに電流が流れない（または、流れにくくなる）ように、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の間隔Ｄ１を広くしなければならない。
以上のように、差動トランジスタＴ１同士が隣接し、且つ、差動トランジスタＴ２同士が隣接するように、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５を半導体基板ＳＵＢに配置することにより、隣接する差動スイッチ間に形成された寄生バイポーラトランジスタに電流が流れないようにすることができる。これにより、サージ破壊（サージ電圧によって寄生バイポーラトランジスタなどに大電流が流れて配線などが溶断してしまうこと、例えば、ＥＳＤ破壊など）に対する耐性を強化することができる。
また、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々の間に形成された寄生バイポーラトランジスタに電流が流れないので、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々の間隔Ｄ１を狭くすることができる。例えば、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々の間にガードリングＧＲを形成しなくても良いので、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の間隔Ｄ１を差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々における差動トランジスタＴ１，Ｔ２の間隔Ｄ２よりも狭くすることができる。これにより、スイッチ装置の占有面積を縮小できる。
また、差動トランジスタＴ１と差動トランジスタＴ２との間を遮るようにガードリングＧＲを形成することにより、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々に形成された寄生バイポーラトランジスタＴＰＡに電流が流れない（または、流れにくくなる）ようにすることができ、サージ破壊に対する耐性をさらに強化できる。また、ガードリングＧＲを形成しない場合よりも、差動トランジスタＴ１，Ｔ２の間隔Ｄ２を狭くすることができるので、スイッチ装置の占有面積をさらに縮小できる。
なお、ガードリングＧＲを形成せずに、寄生バイポーラトランジスタＴＰＡに電流が流れない（または、流れにくくなる）ように、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々において差動トランジスタＴ１，Ｔ２の間隔Ｄ２を広げても良い。このように構成した場合も、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々の間に形成された寄生バイポーラトランジスタに電流が流れない（または、流れにくい）ので、図４の場合よりもサージ破壊に対する耐性を強化することができる。また、図４の場合よりも、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々の間隔Ｄ１を狭くすることができるので、スイッチ装置の占有面積を縮小できる。
（差動トランジスタの構成）
なお、図６のように、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々において、差動トランジスタＴ１は、複数（ここでは、４個）の単位トランジスタＴ１１，Ｔ１１，…，Ｔ１１によって構成されていても良いし、差動トランジスタＴ２は、複数（ここでは、４個）の単位トランジスタＴ２１，Ｔ２１，…Ｔ２１によって構成されていても良い。図６では、単位トランジスタＴ１１，Ｔ１１，…，Ｔ１１および単位トランジスタＴ２１，Ｔ２１，…，Ｔ２１は、Ｎチャネル型トランジスタによって構成されている。
差動スイッチＳＷ２ｋにおいて、単位トランジスタＴ１１，Ｔ１１，…，Ｔ１１の各々は、出力ノードＯＵＴＰに電気的に接続されたソースと、差動スイッチＳＷ２ｋに対応する入力ノードＮＩＮ２ｋに電気的に接続されたドレインと、差動スイッチＳＷ２ｋに対応する制御信号ＤＰ２ｋが与えられるゲートとを有し、単位トランジスタＴ２１，Ｔ２１，…，Ｔ２１の各々は、出力ノードＯＵＴＮに電気的に接続されたソースと、差動スイッチＳＷ２ｋに対応する入力ノードＮＩＮ２ｋに電気的に接続されたドレインと、差動スイッチＳＷ２ｋに対応する制御信号ＤＮ２ｋが与えられるゲートとを有する。その他の差動スイッチＳＷ１，…，ＳＷ２ｋ−１，ＳＷ２ｋ＋１，…，ＳＷ６５についても同様である。
また、図６では、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々において、単位トランジスタＴ１１，Ｔ１１，…，Ｔ１１および単位トランジスタＴ２１，Ｔ２１，…，Ｔ２１の各々のゲート長方向は、Ｙ軸方向に一致している。さらに、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々において、単位トランジスタＴ１１，Ｔ１１，…，Ｔ１１および単位トランジスタＴ２１，Ｔ２１，…，Ｔ２１は、Ｘ軸方向において単位トランジスタＴ１１，Ｔ１１，…，Ｔ１１および単位トランジスタＴ２１，Ｔ２１，…，Ｔ２１がそれぞれ対向するように、Ｙ軸方向に配列されている。
（差動スイッチの配置）
なお、図７のように、スイッチ装置１０は、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に加えて、差動スイッチＳＷＡ１，ＳＷＡ２，…，ＳＷＡ６５をさらに備えていても良い。図７では、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５，ＳＷＡ１，ＳＷＡ２，…，ＳＷＡ６５は、Ｘ軸方向およびＹ軸方向をそれぞれ行方向および列方向とするｎ行ｍ列（ここでは、２行６５列）のマトリクス状に配置されている。
図７では、差動スイッチＳＷＡ１，ＳＷＡ２，…，ＳＷＡ６５は、入力ノードＮＩＡ１，ＮＩＡ２，…，ＮＩＡ６５（例えば、出力電流ＩＡ１，ＩＡ２，…，ＩＡ６５がそれぞれ供給される入力ノード）にそれぞれ対応する。入力ノードＮＩＮ１，ＮＩＮ２，…，ＮＩＮ６５，ＮＩＡ１，ＮＩＡ２，…，ＮＩＡ６５は、入力ノードＮＩＮ１，ＮＩＡ１，ＮＩＮ２，ＮＩＡ２，…，ＮＩＮ６５，ＮＩＡ６５の順番で並ぶように、Ｘ軸方向に配列されている。また、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５と同様に、差動スイッチＳＷＡ１，ＳＷＡ２，…，ＳＷＡ６５の差動トランジスタＴ１，Ｔ１，…，Ｔ１のゲートには、差動スイッチＳＷＡ１，ＳＷＡ２，…，ＳＷＡ６５に対応する第１の制御信号（６５本の制御信号）がそれぞれ与えられ、差動スイッチＳＷＡ１，ＳＷＡ２，…，ＳＷＡ６５の差動トランジスタＴ２，Ｔ２，…，Ｔ２のゲートには、差動スイッチＳＷＡ１，ＳＷＡ２，…，ＳＷＡ６５に対応する第２の制御信号（６５本の制御信号）がそれぞれ与えられる。
差動スイッチの行（ここでは、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５が属する行および差動スイッチＳＷＡ１，ＳＷＡ２，…，ＳＷＡ６５が属する行）の各々において、その行に属する差動スイッチに含まれる差動トランジスタＴ１，Ｔ１，…，Ｔ１および差動トランジスタＴ２，Ｔ２，…，Ｔ２は、第２ｋ番目の差動スイッチ（ＳＷ２ｋまたはＳＷＡ２ｋ）に含まれる差動トランジスタＴ１が第２ｋ−１番目の差動スイッチ（ＳＷ２ｋ−１またはＳＷＡ２ｋ−１）に含まれる差動トランジスタＴ１に隣接するとともに第２ｋ番目の差動スイッチに含まれる差動トランジスタＴ２が第２ｋ＋１番目の差動スイッチ（ＳＷ２ｋ＋１またはＳＷＡ２ｋ＋１）に含まれる差動トランジスタＴ２に隣接するように、Ｘ軸方向に配列される。
差動スイッチの列（ここでは、差動スイッチＳＷ１，ＳＷＡ１が属する列，…，差動スイッチＳＷ２ｋ−１，ＳＷＡ２ｋ−１が属する列，差動スイッチＳＷ２ｋ，ＳＷＡ２ｋが属する列，差動スイッチＳＷ２ｋ＋１，ＳＷＡ２ｋ＋１が属する列，…，差動スイッチＳＷ６５，ＳＷＡ６５が属する列）の各々において、その列に属する差動スイッチに含まれる差動トランジスタＴ１，Ｔ１，…，Ｔ１および差動トランジスタＴ２，Ｔ２，…，Ｔ２は、Ｘ軸方向において差動トランジスタＴ１，Ｔ１，…，Ｔ１および差動トランジスタＴ２，Ｔ２，…，Ｔ２がそれぞれ対向するように、Ｙ軸方向に配列される。
また、図７では、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５，ＳＷＡ１，ＳＷＡ２，…，ＳＷＡ６５の各々において、差動トランジスタＴ１は、複数の単位トランジスタ（図７では、２個の単位トランジスタＴ１１，Ｔ１１）によって構成され、差動トランジスタＴ２は、複数の単位トランジスタ（図７では、２個の単位トランジスタＴ２１，Ｔ２１）によって構成されている。なお、図７において、差動トランジスタＴ１，Ｔ２の各々は、単一のトランジスタによって構成されていても良い。
また、入力ノードの総数を“１３０個（＝６５個＋６５個）”として説明したが、入力ノードの総数が“６５個”である場合（例えば、図１に示したデジタル・アナログ変換器１に適用される場合）、スイッチ装置１０は、入力ノードＮＩＮ１，ＮＩＮ２，…，ＮＩＮ６５のうち奇数番目の入力ノードＮＩＮ１，ＮＩＮ３，…，ＮＩＮ６５（３３個の入力ノード）にそれぞれ対応する３３個の差動スイッチＳＷ１，ＳＷ２，…，ＳＷ３３と、偶数番目の入力ノードＮＩＮ２，ＮＩＮ４，…，ＮＩＮ６４（３２個の入力ノード）にそれぞれ対応する３２個の差動スイッチＳＷＡ１，ＳＷＡ２，…，ＳＷＡ３２とを備えていても良い。
（差動トランジスタのゲート長方向）
なお、図８のように、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に含まれる差動トランジスタＴ１，Ｔ１，…，Ｔ１および差動トランジスタＴ２，Ｔ２，…，Ｔ２のゲート長方向は、Ｘ軸方向に一致していても良い。
また、図９のように、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々において、差動トランジスタＴ１は、複数の単位トランジスタ（図９では、２個の単位トランジスタＴ１１，Ｔ１１）によって構成されていても良いし、差動トランジスタＴ２は、複数の単位トランジスタ（図９では、２個の単位トランジスタＴ２１，Ｔ２１）によって構成されていても良い。図９では、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々において、単位トランジスタＴ１１，Ｔ１１，…，Ｔ１１および単位トランジスタＴ２１，Ｔ２１，…，Ｔ２１の各々のゲート長方向は、Ｘ軸方向に一致している。また、図９では、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に含まれる単位トランジスタＴ１１，Ｔ１１，…，Ｔ１１および単位トランジスタＴ２１，Ｔ２１，…，Ｔ２１は、Ｘ軸方向において同一線上に並ぶように、Ｘ軸方向に配列されていている。
また、図１０のように、スイッチ装置１０は、図９に示した差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に加えて、差動スイッチＳＷＡ１，ＳＷＡ２，…，ＳＷＡ６５をさらに備えていても良い。図１０では、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５，ＳＷＡ１，ＳＷＡ２，…，ＳＷＡ６５は、Ｘ軸方向およびＹ軸方向をそれぞれ行方向および列方向とするｎ行ｍ列（ここでは、２行６５列）のマトリクス状に配置されている。また、図１０では、差動スイッチＳＷＡ１，ＳＷＡ２，…，ＳＷ６５に含まれる差動トランジスタＴ１，Ｔ１，…，Ｔ１および差動トランジスタＴ２，Ｔ２，…，Ｔ２のゲート長方向（単位トランジスタＴ１１，Ｔ１１，…，Ｔ１１および単位トランジスタＴ２１，Ｔ２１，…，Ｔ２１のゲート長方向）は、Ｘ軸方向に一致している。なお、図１０において、差動トランジスタＴ１，Ｔ２の各々は、単一のトランジスタによって構成されていても良い。
（差動トランジスタの極性）
また、図１１のように、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々に含まれる差動トランジスタＴ１，Ｔ２は、Ｐチャネル型トランジスタによって構成されていても良い。
図１１では、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に含まれる差動トランジスタＴ１，Ｔ１，…，Ｔ１のドレインは、出力ノードＯＵＴＰに電気的に接続され、差動トランジスタＴ１，Ｔ１，…，Ｔ１のソースは、それぞれ、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に対応する入力ノードＮＩＮ１，ＮＩＮ２，…，ＮＩＮ６５に電気的に接続され、差動トランジスタＴ１，Ｔ１，…，Ｔ１のゲートには、それぞれ、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に対応する制御信号ＤＰ１，ＤＰ２，…，ＤＰ６５が与えられる。差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に含まれる差動トランジスタＴ２，Ｔ２，…，Ｔ２のドレインは、出力ノードＯＵＴＮに電気的に接続され、差動トランジスタＴ２，Ｔ２，…，Ｔ２のソースは、それぞれ、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に対応する入力ノードＮＩＮ１，ＮＩＮ２，…，ＮＩＮ６５に電気的に接続され、差動トランジスタＴ２，Ｔ２，…，Ｔ２のゲートには、それぞれ、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に対応する制御信号ＤＮ１，ＤＮ２，…，ＤＮ６５が与えられる。また、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に含まれる差動トランジスタＴ１，Ｔ１，…，Ｔ１および差動トランジスタＴ２，Ｔ２，…，Ｔ２のバックゲートには、電源電圧ＶＤＤが与えられる。
図１２は、図１１に示したスイッチ装置のレイアウト例を示し、図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線におけるスイッチ装置の断面例を示している。ここでは、半導体基板ＳＵＢは、Ｎ型基板であり、差動トランジスタＴ１，Ｔ２（Ｐチャネル型トランジスタ）のドレインおよびソースは、Ｐ＋型拡散領域によって形成され、ガードリングＧＲは、Ｎ＋型拡散領域によって形成され、半導体基板ＳＵＢおよびガードリングＧＲには、電源電圧ＶＤＤが与えられている。なお、Ｐチャネル型の差動トランジスタＴ１，Ｔ２およびＮ＋型のガードリングＧＲは、半導体基板ＳＵＢ（Ｐ型基板）に形成されたＮウェルに形成されていても良い。
図１３のように、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々において、差動トランジスタＴ１，Ｔ２のドレイン（２個のＰ＋型拡散領域）および半導体基板ＳＵＢ（Ｎ型基板）によってＰＮＰ型の寄生バイポーラトランジスタＴＰＣが形成されている。また、差動トランジスタＴ１と差動トランジスタＴ２との間にガードリングＧＲが形成されているので、差動トランジスタＴ１，Ｔ２の間隔が広くなっている。したがって、サージ電圧が印加されて出力ノードＯＵＴＰと出力ノードＯＵＴＮとの電圧差が大きくなった場合であっても、寄生バイポーラトランジスタＴＰＣに電流が流れない（または、流れにくい）。
また、差動スイッチＳＷ２ｋ−１と差動スイッチＳＷ２ｋとの間において、差動スイッチＳＷ２ｋ−１，ＳＷ２ｋに含まれる差動トランジスタＴ１，Ｔ１のドレイン（２個のＰ＋型拡散領域）および半導体基板ＳＵＢ（Ｎ型基板）によってＰＮＰ型の寄生バイポーラトランジスタが形成されている。この寄生バイポーラトランジスタのエミッタおよびコレクタは、共に、出力ノードＯＵＴＰに電気的に接続されていることになるので、サージ電圧が印加されて出力ノードＯＵＴＰと出力ノードＯＵＴＮとの電圧差が大きくなった場合であっても、この寄生バイポーラトランジスタに電流が流れない。このように、差動スイッチＳＷ２ｋ−１と差動スイッチＳＷ２ｋとの間に形成された寄生バイポーラトランジスタの存在を無視することができる。
また、差動スイッチＳＷ２ｋと差動スイッチＳＷ２ｋ＋１との間において、差動スイッチＳＷ２ｋ，ＳＷ２ｋ＋１に含まれる差動トランジスタＴ２，Ｔ２のドレイン（２個のＰ＋型拡散領域）および半導体基板ＳＵＢ（Ｎ型基板）によってＰＮＰ型の寄生バイポーラトランジスタが形成されている。この寄生バイポーラトランジスタのエミッタおよびコレクタは、共に、出力ノードＯＵＴＮに電気的に接続されていることになるので、サージ電圧が印加されて出力ノードＯＵＴＰと出力ノードＯＵＴＮとの電圧差が大きくなった場合であっても、寄生バイポーラトランジスタに電流が流れない。このように、差動スイッチＳＷ２ｋと差動スイッチＳＷ２ｋ＋１との間に形成された寄生バイポーラトランジスタの存在を無視することができる。
なお、図１２において、差動トランジスタＴ１は、複数の単位トランジスタＴ１１，Ｔ１１，…，Ｔ１１によって構成されていても良いし、差動トランジスタＴ２は、複数の単位トランジスタＴ２１，Ｔ２１，…，Ｔ２１によって構成されていても良い（例えば、図６）。この場合、単位トランジスタＴ１１，Ｔ１１，…，Ｔ１１および単位トランジスタＴ２１，Ｔ２１，…，Ｔ２１は、Ｐチャネル型トランジスタによって構成され、差動スイッチＳＷ２ｋにおいて、単位トランジスタＴ１１，Ｔ１１，…，Ｔ１１の各々は、出力ノードＯＵＴＰに電気的に接続されたドレインと、差動スイッチＳＷ２ｋに対応する入力ノードＮＩＮ２ｋに電気的に接続されたソースと、差動スイッチＳＷ２ｋに対応する制御信号ＤＰ２ｋが与えられるゲートとを有し、単位トランジスタＴ２１，Ｔ２１，…，Ｔ２１の各々は、出力ノードＯＵＴＮに電気的に接続されたドレインと、差動スイッチＳＷ２ｋに対応する入力ノードＮＩＮ２ｋに電気的に接続されたソースと、差動スイッチＳＷ２ｋに対応する制御信号ＤＮ２ｋが与えられるゲートとを有する。その他の差動スイッチＳＷ１，…，ＳＷ２ｋ−１，ＳＷ２ｋ＋１，…，ＳＷ６５についても同様である。
また、図１２において、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５は、Ｘ軸方向およびＹ軸方向をそれぞれ行方向および列方向とするｎ行ｍ列のマトリクス状に配置されていても良い（例えば、図７）。さらに、図１２において、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に含まれる差動トランジスタＴ１，Ｔ１，…，Ｔ１および差動トランジスタＴ２，Ｔ２，…，Ｔ２のゲート長方向は、Ｘ軸方向に一致していても良いし、Ｙ軸方向に一致していても良い。
（差動スイッチの配置）
また、図１４のように、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５は、Ｘ軸方向において同一線上に並ぶように、Ｘ軸方向に配列され、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に含まれる差動トランジスタＴ１，Ｔ１，…，Ｔ１および差動トランジスタＴ２，Ｔ２，…，Ｔ２は、Ｙ軸方向において差動トランジスタＴ１，Ｔ１，…，Ｔ１および差動トランジスタＴ２，Ｔ２，…，Ｔ２がそれぞれ対向するように、Ｘ軸方向に配列されていても良い。
なお、図１４において、差動トランジスタＴ１は、複数の単位トランジスタＴ１１，Ｔ１１，…，Ｔ１１によって構成されていても良いし、差動トランジスタＴ２は、複数の単位トランジスタＴ２１，Ｔ２１，…，Ｔ２１によって構成されていても良い。また、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５は、Ｘ軸方向およびＹ軸方向をそれぞれ行方向および列方向とするｎ行ｍ列のマトリクス状に配置されていても良い。さらに、図１４において、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に含まれる差動トランジスタＴ１，Ｔ１，…，Ｔ１および差動トランジスタＴ２，Ｔ２，…，Ｔ２のゲート長方向は、Ｙ軸方向に一致していても良いし、Ｘ軸方向に一致していても良い。また、図１４において、差動スイッチＳＷ１，ＳＷ２，ＳＷ３，…，ＳＷ６５の各々に含まれる差動トランジスタＴ１，Ｔ２は、Ｐチャネル型トランジスタによって構成されていても良い。
（スイッチ装置のレイアウト設計方法）
次に、スイッチ装置のレイアウト設計方法について説明する。なお、このレイアウト設計方法は、コンピュータ（例えば、パーソナル・コンピュータや、ワークステーションなど）がレイアウト設計プログラムを実行することによって実現されても良い。このレイアウト設計プログラムは、コンピュータで読み取り可能な記録媒体（例えば、ハードディスク，フレキシブルディスク，ＣＤ−ＲＯＭ，ＤＶＤなど）に記録され、コンピュータによって記録媒体から読み出されることによって実行されても良い。また、このレイアウト設計プログラムは、インターネット等のネットワークを介して配布されたものであっても良い。
《素子配置》
まず、差動トランジスタＴ１同士が隣接し、且つ、差動トランジスタＴ２同士が隣接するように、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５を配置する（例えば、図２，図６〜図１０，図１２，図１４のように配置する）。ここで、差動トランジスタＴ１と差動トランジスタＴ２との間を遮るようにガードリングＧＲを配置しても良い。
《配線配置》
次に、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に含まれる差動トランジスタＴ１，Ｔ１，…，Ｔ１のソース（図１２の場合は、ドレイン）および差動トランジスタＴ２，Ｔ２，…，Ｔ２のソース（図１２の場合は、ドレイン）が出力ノードＯＵＴＰおよび出力ノードＯＵＴＮにそれぞれ電気的に接続されるように、配線を配置する。また、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に含まれる差動トランジスタＴ１，Ｔ１，…，Ｔ１のドレイン（図１２の場合は、ソース）および差動トランジスタＴ２，Ｔ２，…，Ｔ２のドレイン（図１２の場合は、ソース）が入力ノードＮＩＮ１，ＮＩＮ２，…，ＮＩＮ６５にそれぞれ電気的に接続されるように、配線を配置する。さらに、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に含まれる差動トランジスタＴ１，Ｔ１，…，Ｔ１のゲートに制御信号ＤＰ１，ＤＰ２，…，ＤＰ６５がそれぞれ与えられ、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５に含まれる差動トランジスタＴ２，Ｔ２，…，Ｔ２のゲートに制御信号ＤＮ１，ＤＮ２，…，ＤＮ６５がそれぞれ与えられるように、配線を配置する。
以上のようにスイッチ装置のレイアウトを設計することにより、サージ破壊に対する耐性が強化されたスイッチ装置を設計することができる。また、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々の間隔Ｄ１を狭くすることができるので、スイッチ装置の占有面積を縮小できる。
（その他の実施形態）
以上の説明において、デジタル・アナログ変換器１は、デジタルコードを単一の出力電圧ＶＯＵＴに変換するものであっても良いし、デジタルコードを１対の出力電圧からなる差動電圧に変換するものであっても良い。この場合、出力ノードＯＵＴＮは、負荷抵抗を経由して接地ノードに接続されていても良い。
また、差動トランジスタＴ１，Ｔ２がＮチャネル型トランジスタによって構成される場合に、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々に含まれる差動トランジスタＴ１，Ｔ１，…，Ｔ１のドレインを出力ノードＯＵＴＰに電気的に接続し、差動トランジスタＴ２，Ｔ２，…，Ｔ２のドレインを出力ノードＯＵＴＮに電気的に接続し、差動トランジスタＴ１，Ｔ１，…，Ｔ１のソースおよび差動トランジスタＴ２，Ｔ２，…，Ｔ２のソースを入力ノードＮＩＮ１，ＮＩＮ２，…，ＮＩＮ６５に電気的に接続しても良い。これと同様に、差動トランジスタＴ１，Ｔ２がＰチャネル型トランジスタによって構成される場合に、差動スイッチＳＷ１，ＳＷ２，…，ＳＷ６５の各々に含まれる差動トランジスタＴ１，Ｔ１，…，Ｔ１のソースを出力ノードＯＵＴＰに電気的に接続し、差動トランジスタＴ２，Ｔ２，…，Ｔ２のソースを出力ノードＯＵＴＮに電気的に接続し、差動トランジスタＴ１，Ｔ１，…，Ｔ１のドレインおよび差動トランジスタＴ２，Ｔ２，…，Ｔ２のドレインを入力ノードＮＩＮ１，ＮＩＮ２，…，ＮＩＮ６５に電気的に接続しても良い。例えば、図１に示した電流源ＩＳ１，ＩＳ２，…，ＩＳ６５の各々がＮ型電流源である場合（電流源ＩＳ１，ＩＳ２，…，ＩＳ６５の各々がＮチャネル型トランジスタによって構成される場合）、差動トランジスタＴ１，Ｔ１，…，Ｔ１，差動トランジスタＴ２，Ｔ２，…，Ｔ２，電流源ＩＳ１，ＩＳ２，…，ＩＳ６５，および出力ノードＯＵＴＰ，ＯＵＴＮを上述のように接続しても良い。
さらに、以上の説明において、隣接する差動トランジスタＴ１，Ｔ１のゲート幅は、互いに同一であっても良いし、互いに異なっていても良い。これと同様に、隣接する差動トランジスタＴ２，Ｔ２のゲート幅は、互いに同一であっても良いし、互いに異なっていても良い。例えば、第２ｋ番目の差動スイッチＳＷ２ｋに含まれる差動トランジスタＴ１が複数の単位トランジスタＴ１１，Ｔ１１，…，Ｔ１１（図６）によって構成され、第２ｋ−１番目の差動スイッチＳＷ２ｋ−１に含まれる差動トランジスタＴ１が単一のトランジスタ（図２）によって構成されていても良い。
なお、差動スイッチおよび電流源の個数が“６５個”である場合を例に挙げて説明したが、差動スイッチおよび電流源の個数は、６５個よりも多くても良いし、６５個よりも少なくても良い。
また、スイッチ装置は、図１に示した電流ステアリング型のデジタル・アナログ変換器だけでなく、ＨＤＭＩインターフェイスのプリエンファシス回路やスルーレートコントロール回路など、その他の半導体集積回路にも適用可能である。
以上説明したように、上述のスイッチ装置は、サージ破壊に対する耐性を強化できるので、電流ステアリング型デジタル・アナログ変換器，プリエンファシス回路，スルーレートコントロール回路などに好適である。
１ デジタル・アナログ変換器
１０ スイッチ装置
１１ バイアス回路
ＩＳ１〜ＩＳ６５ 電流源
１２ デコーダ
ＳＷ１〜ＳＷ６５ 差動スイッチ
Ｔ１，Ｔ２ 差動トランジスタ
ＳＵＢ 半導体基板
ＧＲ ガードリング

Claims (13)

  1. 半導体基板に形成された複数の差動スイッチを備え、
    前記複数の差動スイッチの各々は、第１および第２の差動トランジスタを含み、
    前記複数の差動スイッチの各々において、
    前記第１の差動トランジスタのソースおよびドレインの一方は、第１の出力ノードに電気的に接続され、前記第１の差動トランジスタのソースおよびドレインの他方は、当該差動スイッチに対応する入力ノードに電気的に接続され、前記第１の差動トランジスタのゲートには、当該差動スイッチに対応する第１の制御信号が与えられ、
    前記第２の差動トランジスタのソースおよびドレインの一方は、第２の出力ノードに電気的に接続され、前記第２の差動トランジスタのソースおよびドレインの他方は、当該差動スイッチに対応する入力ノードに電気的に接続され、前記第２の差動トランジスタのゲートには、当該差動スイッチに対応する第２の制御信号が与えられ、
    前記複数の差動スイッチは、前記第１の差動トランジスタ同士が隣接し、且つ、前記第２の差動トランジスタ同士が隣接するように、前記半導体基板に配置されている
    ことを特徴とするスイッチ装置。
  2. 請求項１において、
    前記第１の差動トランジスタと前記第２の差動トランジスタとの間を遮るように、前記半導体基板に形成されたガードリングをさらに備える
    ことを特徴とするスイッチ装置。
  3. 請求項１または２において、
    前記複数の差動スイッチは、第１の方向に配列され、
    前記複数の差動スイッチに含まれる第１および第２の差動トランジスタは、第２ｋ番目の差動スイッチに含まれる第１の差動トランジスタが第２ｋ−１番目の差動スイッチに含まれる第１の差動トランジスタに隣接するとともに第２ｋ番目の差動スイッチに含まれる第２の差動トランジスタが第２ｋ＋１番目の差動スイッチに含まれる第２の差動トランジスタに隣接するように、前記第１の方向に配列される
    ことを特徴とするスイッチ装置。
  4. 請求項１または２において、
    前記複数の差動スイッチは、第１の方向および前記第１の方向に直交する第２の方向をそれぞれ行方向および列方向とするマトリクス状に配置され、
    前記差動スイッチの各行において、当該行に属する差動スイッチに含まれる第１および第２の差動トランジスタは、第２ｋ番目の差動スイッチに含まれる第１の差動トランジスタが第２ｋ−１番目の差動スイッチに含まれる第１の差動トランジスタに隣接するとともに前記第２ｋ番目の差動スイッチに含まれる第２の差動トランジスタが第２ｋ＋１番目の差動スイッチに含まれる第２の差動トランジスタに隣接するように、前記第１の方向に配列され、
    前記差動スイッチの各列において、当該列に属する差動スイッチに含まれる第１および第２の差動トランジスタは、前記第１の方向において当該第１および第２の差動トランジスタがそれぞれ対向するように、前記第２の方向に配列される
    ことを特徴とするスイッチ装置。
  5. 請求項３または４において、
    前記複数の差動スイッチに含まれる第１および第２の差動トランジスタのゲート長方向は、前記第１の方向に直交する第２の方向に一致している
    ことを特徴とするスイッチ装置。
  6. 請求項３または４において、
    前記複数の差動スイッチに含まれる第１および第２の差動トランジスタのゲート長方向は、前記第１の方向に一致している
    ことを特徴とするスイッチ装置。
  7. 請求項１〜６のいずれか１項において、
    前記複数の差動スイッチの各々に含まれる第１の差動トランジスタおよび第２の差動トランジスタは、それぞれ、複数の第１の単位トランジスタおよび複数の第２の単位トランジスタによって構成され、
    前記複数の差動スイッチの各々において、
    前記複数の第１の単位トランジスタの各々のソースおよびドレインの一方は、前記第１の出力ノードに電気的に接続され、前記複数の第１の単位トランジスタの各々のソースおよびドレインの他方は、当該差動スイッチに対応する入力ノードに電気的に接続され、前記複数の第１の単位トランジスタの各々のゲートには、当該差動スイッチに対応する第１の制御信号が与えられ、
    前記複数の第２の単位トランジスタの各々のソースおよびドレインの一方は、前記第２の出力ノードに電気的に接続され、前記複数の第２の単位トランジスタの各々のソースおよびドレインの他方は、当該差動スイッチに対応する入力ノードに電気的に接続され、前記複数の第２の単位トランジスタの各々のゲートには、当該差動スイッチに対応する第２の制御信号が与えられる
    ことを特徴とするスイッチ装置。
  8. 請求項１〜７のいずれか１項において、
    前記複数の差動スイッチに含まれる第１および第２の差動トランジスタは、それぞれ、Ｎチャネル型トランジスタによって構成される
    ことを特徴とするスイッチ装置。
  9. 請求項１〜７のいずれか１項において、
    前記複数の差動スイッチに含まれる第１および第２の差動トランジスタは、それぞれ、Ｐチャネル型トランジスタによって構成される
    ことを特徴とするスイッチ装置。
  10. 請求項１または２において、
    前記複数の差動スイッチは、第１の方向に配列され、
    前記複数の差動スイッチに含まれる第１および第２の差動トランジスタは、第１の方向に直交する第２の方向において当該第１および第２の差動トランジスタがそれぞれ対向するように、前記第１の方向に配列される
    ことを特徴とするスイッチ装置。
  11. 第１および第２の差動トランジスタをそれぞれが含む複数の差動スイッチを備えたスイッチ装置のレイアウトを設計する方法であって、
    前記第１の差動トランジスタ同士が隣接し、且つ、前記第２の差動トランジスタ同士が隣接するように、前記複数の差動スイッチを配置するステップ（ａ）と、
    前記複数の差動スイッチの各々において、前記第１の差動トランジスタのソースおよびドレインの一方が、第１の出力ノードに電気的に接続され、前記第１の差動トランジスタのソースおよびドレインの他方が、当該差動スイッチに対応する入力ノードに電気的に接続され、前記第１の差動トランジスタのゲートに、当該差動スイッチに対応する第１の制御信号が与えられ、前記第２の差動トランジスタのソースおよびドレインの一方が、第２の出力ノードに電気的に接続され、前記第２の差動トランジスタのソースおよびドレインの他方が、当該差動スイッチに対応する入力ノードに電気的に接続され、前記第２の差動トランジスタのゲートに、当該差動スイッチに対応する第２の制御信号が与えられるように、配線を配置するステップ（ｂ）とを備える
    ことを特徴とするレイアウト設計方法。
  12. 請求項１１に記載のレイアウト設計方法をコンピュータに実行させるレイアウト設計プログラム。
  13. 請求項１２に記載のレイアウト設計プログラムを格納する記録媒体。
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