JP5878784B2 - 参照電圧発生回路、ｄ／ａ変換回路、及び、これらを用いた表示パネル駆動用半導体装置、半導体装置、並びに、電子機器 - Google Patents

Description

本発明は、半導体装置においてＤ／Ａ変換回路等に使用される参照電圧発生回路に関し、特に、表示パネル駆動用ドライバＬＳＩで用いられる参照電圧発生回路に関する。

ポリシリコン膜やポリシリコンと高融点金属の積層膜で構成されたラダー抵抗により形成した参照電圧発生回路を用いたＤ／Ａ変換回路は従来からよく使用されている。

図１１は、ラダー抵抗により形成した参照電圧発生回路を用いたＤ／Ａ変換回路１００の等価回路図である。ここでは、説明を容易にするため、３ビットのＤ／Ａ変換回路について図示している。

図１１に示すＤ／Ａ変換回路１００は、高電圧側の基準電圧を与えるＶ７端子と低電圧側の基準電圧を与えるＶ０端子との間にラダー抵抗Ｒ１〜Ｒ７が直列に接続されている。かかるラダー抵抗Ｒ１〜Ｒ７の直列回路の両端のノード、及びラダー抵抗同士の接続ノードには、スイッチング動作をするＭＯＳトランジスタＱ０〜Ｑ７の一端が各別に接続されている。ＭＯＳトランジスタＱ０〜Ｑ７の他端は、オペアンプＵ１の非反転入力端子に共通に接続されている。オペアンプＵ１は、ユニティゲインアンプとして動作する。なお、図１１には示していないが、ＭＯＳトランジスタＱ０〜Ｑ７のゲートはデコーダを通じてデジタル入力信号に接続されている。また、外部からの静電気の流入に対してＤ／Ａ変換回路１００を保護するために、外部電源と接続するＶ０端子およびＶ７端子には、夫々、ＥＳＤ（Electrostatic Discharge）保護用のダイオードＤＰ０、ＤＮ０、ＤＰ７、ＤＮ７が接続されている。

Ｄ／Ａ変換回路１００は、以下のような動作を行う。Ｄ／Ａ変換回路１００は、デジタル入力信号に応じて、デコーダがデジタル入力信号に応じてＭＯＳトランジスタＱｉ（ｉ＝０〜７）の何れかを選択し、選択したＭＯＳトランジスタＱｉを導通させる。ここで、Ｖ０端子とＶ７端子に印加する電圧を夫々Ｖ_０、Ｖ_７、ラダー抵抗Ｒ１〜Ｒ７の抵抗値を夫々Ｒ_１〜Ｒ_７とすると、オペアンプＵ１の非反転入力端子には、ラダー抵抗で電圧分割された参照電圧Ｖ＝Ｖ_０＋｛（Ｒ_１＋Ｒ_２＋・・・＋Ｒ_ｉ）／（Ｒ_１＋Ｒ_２＋・・・＋Ｒ_７）｝×（Ｖ_７−Ｖ_０）が入力される。オペアンプＵ１はユニティゲインアンプとして動作させており、出力電圧Ｖｒｅｆは非反転入力端子電圧と同じ電圧に固定される。

ところで、表示パネル駆動用ドライバＬＳＩでは、一般に、表示パネルの濃淡を調整するためにＤ／Ａ変換回路が用いられる。表示パネル駆動用ドライバＬＳＩは、入力された表示パネルの濃淡階調を指示するデジタル信号を表示パネルが濃淡諧調を制御できるアナログ電圧信号に変換し、かかるアナログ電圧信号を表示パネルに出力する。例えば、８ビット駆動の表示パネル駆動用ドライバＬＳＩは、２５６階調の濃淡表示ができ、１０ビット駆動の表示パネル駆動用ドライバＬＳＩは、１０２４階調の濃淡表示ができる。濃淡階調を指示するデジタル信号（入力信号）と出力すべきアナログ電圧との関係は「ガンマ特性」とよばれており、表示パネル駆動用ドライバＬＳＩは、表示パネルの特性に応じてガンマ特性を調整する。

一般的なＤ／Ａ変換回路では、図１１に示すように、外部から電圧を与える端子は２端子である。そのため、Ｄ／Ａ変換回路が出力するアナログ電圧は、ラダー抵抗の抵抗値比によって決定される。しかし、表示パネル駆動用ドライバＬＳＩではガンマ特性を詳細に調整するため、ラダー抵抗間の所定の接続ノードに外部から電圧を印加できる構成となっている場合が多い。

図１２に、特に表示パネル駆動用ドライバＬＳＩで用いられるＤ／Ａ変換回路１１０の回路構成の一例を示す。図１２に示すように、Ｄ／Ａ変換回路１１０は、高電圧側の基準電圧を印加するＶ７端子と低電圧側の基準電圧を印加するＶ０端子との間に、中間の基準電圧を印加するＶ５端子を備える。ここで、Ｖ５端子に与える電圧をＶ₅とすると、オペアンプＵ１の非反転入力端子の電圧は、導通させるＭＯＳトランジスタＱｉの選択状態に応じて、ｉ＝０の場合、Ｖ＝Ｖ_０、０≦ｉ≦５の場合、Ｖ＝Ｖ_０＋｛（Ｒ_１＋Ｒ_２＋・・・＋Ｒ_ｉ）／（Ｒ_１＋Ｒ_２＋・・・＋Ｒ_５）｝＊（Ｖ₅−Ｖ_０）となり、ｉ＝６の場合、Ｖ＝Ｖ_５＋｛Ｒ_６／（Ｒ_６＋Ｒ_７）｝＊（Ｖ₇−Ｖ₅）となり、ｉ＝７の場合、Ｖ＝Ｖ₇ となる。

このように、Ｄ／Ａ変換回路１１０は、高電圧側の基準電圧Ｖ₇および低電圧側の基準電圧Ｖ_０以外の中間の基準電圧（図１２では、Ｖ₅）を外部から印加することにより、出力電圧Ｖｒｅｆを調整することが可能となる。その結果、図１２に示すＤ／Ａ変換回路１１０を有する表示パネル駆動用ドライバＬＳＩは、図１１に示すＤ／Ａ変換回路１００を有する表示パネル駆動用ドライバＬＳＩと比較して、より詳細なガンマ特性の調整が可能となる。なお、図１２に示す例では、３ビットのＤ／Ａ変換回路について中間の基準電圧を１端子追加しているが、追加する中間の基準電圧の端子数は多いほど、より詳細なガンマ特性の調整が可能となる。

最近の表示パネル駆動用ドライバＬＳＩの階調数は８〜１０ビットを超えるものが多く、中間の基準電圧を印加するための端子数も８〜２０に及んでいる。複数の中間の基準電圧の端子を有するＤ／Ａ変換回路を用いる表示パネル駆動用ドライバＬＳＩは、特性がそれぞれ異なる複数の表示パネルに対しても、中間の基準電圧を外部から表示パネル駆動用ドライバＬＳＩに印加することによって、複数の表示パネルが所望する夫々異なるガンマ特性を得ることができる。

表示パネルに応じて、中間電圧を印加する基準電圧端子を選択し、表示パネルに応じたガンマ特性を得るようにできる構成とすることで、同じ表示パネル駆動用ドライバＬＳＩを複数種類の表示パネルで共用が可能になる。これにより、表示パネル駆動用ドライバＬＳＩの量産効果によるコスト削減を期待でき、ひいては、表示パネルの製造コストを削減できる。

したがって、このような表示パネル駆動用ドライバＬＳＩでは、外部電源に接続しない基準電圧端子が存在する場合がある。

そして、このような外部電源に接続しない基準電圧端子が存在する表示パネル駆動用ドライバＬＳＩでは、ＬＳＩの品質確認試験のひとつであるラッチアップ耐量試験において不都合が生じる虞がある。

ラッチアップ耐量試験方法のひとつにパルス電流注入法があり、電子情報技術産業協会規格（ＪＥＩＴＡ）ではＥＩＡＪ ＥＤ−４７０１／３００として規定されている。パルス電流注入法は、ＬＳＩに電源電圧を印加した状態で、ＬＳＩの端子に外部からパルス電流を注入し、ＬＳＩがラッチアップ状態になったかどうかを判定するものである。注入されるパルス電流が大きいほどＬＳＩはラッチアップ状態になりやすいことから、ラッチアップ状態に至るのに必要なパルス電流値の大小で、ＬＳＩがラッチアップしやすいかどうか（すなわち、ラッチアップ耐量）を示している。

一般に、ラッチアップ耐量の強弱を判断するパルス電流の基準値の一例として１００ｍＡという値がよく用いられている。すなわち、１００ｍＡのパルス電流を注入した際にＬＳＩがラッチアップ状態になるかどうかで、ＬＳＩのラッチアップ耐量を示すものである。

図１３に、外部電源に接続しない基準電圧端子を含む表示パネル駆動用ドライバＬＳＩ用のＤ／Ａ変換回路１２０の構成図の一例を示す。Ｄ／Ａ変換回路１２０は、図１２に示すＤ／Ａ変換回路１１０の構成に加えて、外部電源に接続しない基準電圧端子であるＶ６端子を備える。Ｖ６端子は、Ｖ７端子とＶ５端子の間に接続されている、つまりラダー抵抗Ｒ６とＲ７の接続ノードに接続されている。また、Ｖ６端子は、Ｖ０、Ｖ５、Ｖ７端子と同様に、ＥＳＤ保護用のダイオードＤＰ６、ＤＮ６が接続されている。外部から流入した静電気は、その極性に対応して、ダイオードＤＰ０、ＤＰ５、ＤＰ６、ＤＰ７、またはダイオードＤＮ０、ＤＮ５、ＤＮ６、ＤＮ７を経由して、電源（ＶＣＣ）やグランド(ＧＮＤ)を通じて外部に逃げるようにＥＳＤ保護素子が作用する。

Ｖ０端子、Ｖ５端子およびＶ７端子は、各々Ｖ_０、Ｖ_５、Ｖ_７という電圧が外部から印加されるので、ラッチアップ耐量試験の被評価端子にはならない。一方、Ｖ６端子は、外部から電圧を印加していないので被評価端子となる。

ここで、Ｖ６端子に対して、ＧＮＤ電位基準のマイナスパルス電流注入試験を行う場合を考える。Ｖ６端子から電流値Ｉ６を引き抜く際の端子電圧をＶ_６とする。端子電圧Ｖ₆の値が−０．６Ｖ以下になると、Ｖ６端子に設けているＥＳＤ保護ダイオードＤＮ６が順バイアス状態となるので電流が流れる。一方、ＥＳＤ保護ダイオードＤＰ６は、順バイアス状態になることはないのでＤＰ６には電流は流れない。したがって、Ｖ６端子から引き抜かれる電流値Ｉ６は、Ｄ／Ａ変換回路１２０のラダー抵抗Ｒ７に流れる電流ＩＲ７と、ラダー抵抗Ｒ６に流れる電流ＩＲ６と、Ｖ６端子に設けているＥＳＤ保護ダイオードＤＮ６に流れる電流ＩＤＮ６との和となり、Ｉ６＝ＩＲ７＋ＩＲ６＋ＩＤＮ６で表される。

しかし、パルス電流注入試験時にＶ６端子の端子電圧がいきなり−０．６Ｖ以下の電圧となることはない。過渡状態においてはＥＳＤ保護ダイオードＤＮ６も順バイアス状態にはならず、ＥＳＤ保護ダイオードＤＮ６に電流は流れないので、Ｖ６端子から引き抜かれる電流値は、Ｉ６＝ＩＲ７＋ＩＲ６となる。さらに、ラダー抵抗の電流ＩＲ７、ＩＲ６は、ＩＲ７＝（Ｖ_７−Ｖ_６）／Ｒ_７、ＩＲ６＝（Ｖ_５−Ｖ_６）／Ｒ_６となる。

このとき、基準電圧端子Ｖ６の端子電圧が０Ｖ以下であるので、Ｖ_６＝０を代入すると、ラダー抵抗の電流値ＩＲ７、ＩＲ６は、ＩＲ７＝Ｖ_７／Ｒ_７、ＩＲ６＝Ｖ_５／Ｒ_６ となる。このように、パルス電流注入試験の過渡状態では被評価端子となる基準電圧端子から、ラダー抵抗Ｒ_７に流れる電流ＩＲ７（＝Ｖ_７／Ｒ_７）とラダー抵抗Ｒ_６に流れる電流ＩＲ６（＝Ｖ_５／Ｒ_６）の和の電流が引き抜かれる。

表示パネル駆動用ドライバＬＳＩでは、Ｖ_７＝１０〜１８Ｖ、Ｖ_５＝９〜１７Ｖ、Ｒ_７＝Ｒ_６＝１００〜１０００Ωの値が用いられていることから、ラダー抵抗に流れる電流は、ＩＲ７＝１０〜１８０ｍＡ、ＩＲ６＝９〜１７０ｍＡの値になる。

一方、ポリシリコン抵抗に大電流を印加した場合、その抵抗値が変化したり断線したりすることは広く知られている。膜厚２００ｎｍのポリシリコン膜と膜厚５０ｎｍの高融点金属シリサイド膜との積層膜で構成したポリシリコン抵抗は、単位幅当り３５ｍＡ程度の電流が流れると抵抗値に変化が現れ、単位幅当り７０ｍＡ程度の電流が流れると断線に至る。

ラダー抵抗を幅が１〜１０μｍ程度のポリシリコン抵抗で形成した場合には、３５〜３５０ｍＡ程度の電流が流れるとラダー抵抗の抵抗値が変わり、７０〜７００ｍＡ程度の電流が流れるとラダー抵抗が断線する。Ｄ／Ａ変換回路は、ラダー抵抗の抵抗値が変化するだけで所望の機能で動作しない。つまり、外部から印加する基準電圧が高く、ラダー抵抗値が低い場合には、ラダー抵抗に大きな電流が流れるので、パルス電流注入試験を行うことでラダー抵抗値に変化が生じ、所望の機能で動作しなくなる。その結果、ラッチアップ耐量試験結果が低い耐量値になってしまうという問題がある。

このような不具合を改良するため、特許文献１では、図１４の例に示すＤ／Ａ変換回路１３０のように、基準電圧端子と接続するラダー抵抗と並列にバイパスダイオードＤ８〜Ｄ１５を接続した構成が開示されている。特許文献１によれば、ラッチアップ耐量試験時において、外部電源に接続しない基準電圧端子Ｖ６に向かって流れ込む電流は、ラダー抵抗Ｒ６、Ｒ７を経由せず、バイパスダイオードＤ８、Ｄ９を経由して流れる。各ラダー抵抗に分圧される電圧がバイパスダイオードの順方向電圧である０．６Ｖ以下となるようにラダー抵抗の抵抗値を設定しておくことで、ラッチアップ耐量試験において、ラダー抵抗に大電流が流れないことから、ラダー抵抗値の変化およびラダー抵抗の断線を防ぐことが可能となり、ラッチアップ耐量試験の耐量値が高い参照電圧発生回路、およびそれを用いた表示パネル駆動装置を提供することができるとしている。

特開２０１０−１９２８２１号公報

しかしながら、特許文献１に記載の構成を用いても、基準電圧端子のレイアウトによってはラッチアップ耐量試験において不都合が生じる場合がある。

図１５に、上述の図１３に示したＤ／Ａ変換回路１２０におけるＥＳＤ保護ダイオードのレイアウトを示す。なお、図１５では、基準電圧端子Ｖ６と接続するＥＳＤ保護ダイオードＤＮ６、ＤＰ６、及び、基準電圧端子Ｖ７と接続するＥＳＤ保護ダイオードＤＮ７、ＤＰ７の平面レイアウトを抜粋して示している。

従来のレイアウトでは、図１５に示すように、基準電圧端子のＥＳＤ保護素子にあたる一対のＰ＋型ダイオード（ＤＰ６、ＤＰ７）とＮ＋型ダイオード（ＤＮ６、ＤＮ７）を、Ｎ＋型の半導体領域間の距離をＳだけ離して、基準電圧端子の数だけ配置する。図１６は図１５のＸ−Ｙ部分での断面図である。図１５及び図１６において、Ｐ型のウェル領域４１内に、素子分離領域４２が、シャロートレンチ法やロコス酸化法により形成され、Ｎ＋型の半導体領域４３ａ、４３ｂ、４４ａ、４４ｂ、及び、Ｐ＋型の半導体領域４６ａ、４６ｂ、４７ａ、４７ｂが、不純物イオン注入により形成され、ダイオードＤＰ６，ＤＰ７、ＤＮ６、ＤＮ７の夫々が形成されている。

しかしながら、このとき、Ｖ７端子のＥＳＤ保護素子を構成するＮ＋型ダイオードＤＮ７のＮ＋型の半導体領域４３ｂをコレクタ、Ｖ６端子のＥＳＤ保護素子を構成するＮ＋型ダイオードＤＮ６のＮ＋型の半導体領域４３ａをエミッタ、Ｐ型のウェル領域４２をベースとする寄生ＮＰＮトランジスタが同時に形成されてしまう。

図１７に、かかる寄生ＮＰＮトランジスタを考慮した、表示パネル駆動用ドライバＬＳＩ用Ｄ／Ａ変換回路１２０の構成を表した等価回路図を示す。Ｖ７端子とＶ６端子の間に寄生ＮＰＮトランジスタＱ１６が接続されている。寄生ＮＰＮトランジスタＱ１６のコレクタはＮ＋型ダイオードＤＮ７のＮ＋拡散領域（カソード）４３ｂに接続されており、エミッタはＮ＋型ダイオードＤＮ６のＮ＋拡散領域（カソード）４３ａに接続されており、ベースはグランドに接続されたＰウェル領域に接続され、Ｐ＋型の半導体領域４６ａ、４６ｂを介してグランド電位が供給されている。

表示パネル駆動用ドライバＬＳＩのチップ面積を縮小しようとして、ＥＳＤ保護素子の距離Ｓを短縮した場合、以下に説明するように、ラッチアップ耐量試験時に寄生ＮＰＮトランジスタが動作することにより、不具合が生じる。

ここで、Ｖ６端子に対して、ＧＮＤ電位基準のマイナスパルス電流注入試験を行う場合を考える。Ｖ６端子から電流を引き抜く場合、寄生ＮＰＮトランジスタのエミッタから電流を引き抜くことになるので、ベース・エミッタ間が順バイアス状態になり、コレクタであるダイオードＤＮ７のＮ＋拡散領域４３ｂから、エミッタであるダイオードＤＮ６のＮ＋拡散領域４３ａに電流が流れる。すなわち、寄生ＮＰＮトランジスタのコレクタからエミッタに電流が流れる。コレクタ電流が流れるとＶ７端子には高電圧が印加されているので、コレクタ損失により、Ｎ＋拡散領域の温度が上昇し、ＰＮ接合やメタル配線が破壊されてしまうという不具合が生じる。

この不具合は、Ｖ７端子に印加される電圧が高いほど、またＥＳＤ保護素子間の距離Ｓが小さいほど発生しやすい。距離Ｓが小さくなると不具合が発生しやすいのは、寄生ＮＰＮトランジスタの電流増幅率が大きくなるためである。

したがって、ラッチアップ耐量試験時の不具合を防止するには、ＥＳＤ保護素子間の距離Ｓを大きくする必要がある。かかる離間距離Ｓは、主として基準電圧端子に印加される電圧に依存して決まる。具体的には、Ｐ型ウェルの不純物濃度や深さ、Ｎ＋型半導体領域の深さ、素子分離領域の深さ等にも依存するが、概ね１２Ｖを超える基準電圧が印加される端子のＥＳＤ保護素子は、かかるＥＳＤ保護素子のＮ＋型半導体領域と、それに隣接する外部電源に接続しない基準電圧端子を構成するＥＳＤ保護素子のＮ＋型半導体領域の間の距離として２０〜５０μｍ以上の距離を離す必要があり、チップサイズを縮小する際の阻害要因となっていた。

本発明は、上記の状況に鑑み、かかる寄生トランジスタに起因するラッチアップの問題を解決し、ラッチアップ耐量試験の耐量値が高く、且つチップサイズの縮小が容易な参照電圧発生回路を提供することをその目的とする。

さらに、本発明は、かかるチップサイズの縮小が容易な参照電圧発生回路を備えることにより、チップサイズの縮小が容易で、チップ製造コストが削減されたＤ／Ａ変換回路、及び、表示パネル駆動用半導体装置等の半導体装置、及び、かかる半導体装置を備えた電子機器を提供することをその目的とする。

上記目的を達成するための本発明に係る参照電圧発生回路は、他の回路の動作に用いられる参照電圧を生成し、前記他の回路に出力する参照電圧発生回路であって、
前記参照電圧を生成するための複数の受動素子を直列に接続した分圧回路を備え、当該分圧回路の両端のノードあるいは前記受動素子同士の接続ノードのうち少なくとも３つのノードと各別に接続する３以上の基準電圧端子、及び、前記基準電圧端子の夫々と各別に接続するＥＳＤ保護素子を備え、
前記ＥＳＤ保護素子は、夫々、Ｎ型の第１不純物領域を、共通のＰ型の半導体領域内に形成してなり、
前記３以上の基準電圧端子のうち少なくとも１組の隣接する２つの前記基準電圧端子からなる隣接端子対において、一方の前記基準電圧端子と接続する前記ＥＳＤ保護素子を構成する前記第１不純物領域と、他方の前記基準電圧端子と接続する前記ＥＳＤ保護素子を構成する前記第１不純物領域との間に挟まれるように、Ｎ型の第２不純物領域が、前記Ｐ型の半導体領域内に形成され、
前記第２不純物領域に、前記Ｐ型の半導体領域に印加される基板電位以上で所定の閾値電圧以下の第１電圧が印加されていることを第１の特徴とする。

上記第１の特徴の本発明に係る参照電圧発生回路は、前記隣接端子対の一方の前記基準電圧端子は、外部電源に接続されていないことを第２の特徴とする。

上記第１又は第２の特徴の本発明に係る参照電圧発生回路は、前記隣接端子対の他方の前記基準電圧端子は、外部電源に接続されて第２電圧が印加されていることを第３の特徴とする。

上記第３の特徴の本発明に係る参照電圧発生回路は、前記第２電圧が、前記閾値電圧以上であることを第４の特徴とする。

上記第１乃至第４の何れかの特徴の本発明に係る参照電圧発生回路は、前記閾値電圧が、１２Ｖ以下であることが好ましい。

上記第１乃至第４の何れかの特徴の本発明に係る参照電圧発生回路は、前記第２不純物領域が前記第１不純物領域の間に挟まれて形成される全ての前記隣接端子対において、当該第２不純物領域に印加される前記第１電圧が同じである構成とすることができる。

上記第１乃至第４の何れかの特徴の本発明に係る参照電圧発生回路は、前記第２不純物領域が前記第１不純物領域の間に挟まれて形成される２組以上の前記隣接端子対において、異なる前記第１電圧が個別に当該第２不純物領域に印加される構成とすることができる。

上記第１乃至第４の何れかの特徴の本発明に係る参照電圧発生回路は、前記ＥＳＤ保護素子が、ダイオードで構成されることができる。

上記第１乃至第４の何れかの特徴の本発明に係る参照電圧発生回路は、前記ＥＳＤ保護素子が、ＭＯＳトランジスタで構成されることができる。

上記第１乃至第４の何れかの特徴の本発明に係る参照電圧発生回路は、前記隣接端子対の前記基準電圧端子の夫々に印加される電圧状態に応じて、前記第２不純物領域に印加される前記第１電圧を変更可能に構成されていることが好ましい。

上記第１乃至第４の何れかの特徴の本発明に係る参照電圧発生回路は、前記基準電圧端子を４以上備え、うち少なくとも３つが外部電源と接続し、うち少なくとも１つが外部電源と接続していないことが好ましい。

上記第１乃至第４の何れかの特徴の本発明に係る参照電圧発生回路は、前記分圧回路を構成する前記受動素子と並列に、バイパスダイオードを接続してなることが好ましい。

上記目的を達成するための本発明に係るＤ／Ａ変換回路は、上記第１乃至第４の何れかの特徴の本発明に係る参照電圧発生回路と、かかる参照電圧発生回路が生成する複数の前記参照電圧のうち一の前記参照電圧を選択して出力する切替回路を備え、
デジタル入力信号に応じて、前記切替回路により選択された前記参照電圧をアナログ電圧として出力することを特徴とする。

上記目的を達成するための本発明に係る表示パネル駆動用半導体装置は、上記特徴のＤ／Ａ変換回路を備え、前記アナログ電圧に基づき表示パネルを駆動して表示を行うことを特徴とする。

上記目的を達成するための本発明に係る半導体装置は、上記第１乃至第４の何れかの特徴の本発明に係る参照電圧発生回路を備えたことを特徴とする。

上記目的を達成するための本発明に係る電子機器は、上記特徴の本発明に係る表示パネル駆動用半導体装置、または上記特徴の本発明に係る半導体装置を備えたことを特徴とする。

上記特徴の本発明に係る参照電圧発生回路に依れば、隣接する基準電圧端子と接続するＥＳＤ保護素子のＮ型の半導体領域（第１不純物領域）の間に挟まれるように、別のＮ型の半導体領域（第２不純物領域）を形成し、かかる第２不純物領域に、基板電位以上で所定の閾値電圧以下の中間電圧（第１電圧）を印加することにより、ラッチアップ耐量試験時の不具合を防止することができる。

第１不純物領域間に第２不純物領域が存在することにより、隣接する基準電圧端子間に形成される寄生トランジスタは、一方の基準電圧端子と接続するＥＳＤ保護素子の第１不純物領域及び第２不純物領域をエミッタ及びコレクタとし、Ｐ型の半導体領域をベースとする第１の寄生ＮＰＮトランジスタと、他方の基準電圧端子と接続するＥＳＤ保護素子の第１不純物領域及び第２不純物領域をエミッタ及びコレクタとし、Ｐ型の半導体領域をベースとする第２の寄生ＮＰＮトランジスタを直列に接続したものとなる。

このとき、例えば、一方の基準電圧端子が外部電源に接続しないものである場合、第２不純物領域に基板電位以上で閾値電圧以下の中間電圧が印加されているため、かかる中間電圧が第１の寄生ＮＰＮトランジスタのコレクタに印加される。これにより、第１の寄生ＮＰＮトランジスタのコレクタ電圧が低減される結果、コレクタ損失が低減され、Ｎ＋拡散領域の温度が上昇し、ＰＮ接合やメタル配線が破壊されてしまう不具合を回避できる。

一方、例えば、他方の基準電圧端子に外部電源から電圧（第２電圧）が印加されている場合は、第２不純物領域に基板電位以上の中間電圧を印加することで、第２の寄生ＮＰＮトランジスタのベース‐エミッタ間が逆バイアスとなるため、第２の寄生ＮＰＮトランジスタがオン状態となることはなく、コレクタに電流は流れない。

ここで、第２不純物領域に印加する中間電圧は、外部電源から供給される第２電圧以下であれば、コレクタ損失低減の効果が得られる。

したがって、第２不純物領域に印加する中間電圧の上限となる閾値電圧は、少なくとも外部電源から供給される第２電圧以下であり、上述したとおり、主としてＮ型半導体領域同士の離間距離で決まる。Ｐ型半導体領域の不純物濃度や深さ、Ｎ型半導体領域の不純物濃度や深さ、素子分離領域の深さ等にもよるが、１２Ｖ以下の電圧を第２不純物領域に印加することで、第１不純物領域と第２不純物領域間の離間距離を２０μｍ程度に抑えることができる。図９に、Ｎ型半導体領域同士の離間距離（コレクタ‐エミッタ間距離）に対して、寄生トランジスタがオン状態となり、コレクタから電流が流れ込むホールド電圧との関係を示す。かかるホールド電圧以下の電圧を、第２不純物領域に中間電圧として印加することで、ラッチアップ耐量試験における不具合を防止することができる。

図９から、中間電圧が１２Ｖの場合、第１不純物領域と第２不純物領域間の離間距離は２０μｍ程度が下限となる。さらに、例えば、中間電圧を４Ｖ以下に設定することで、第１不純物領域と第２不純物領域間の離間距離は５μｍ程度まで短くでき、ＥＳＤ保護素子間の距離を１０μｍ以下に縮小することができる。したがって、チップサイズを縮小しつつ、ラッチアップ耐量試験における不具合の防止が可能となる。

また、中間電圧は、基準電圧端子が外部電源と接続しているか、外部電源と接続している場合、その基準電圧端子に印加される電圧値に応じて、最適な電圧に変更することで、コレクタ損失が最小となるように最適化が可能である。

以上、本発明に依れば、寄生トランジスタに起因するラッチアップ耐量試験における問題が解決され、ラッチアップ耐量試験の耐量値が高く、且つチップサイズの縮小が容易な参照電圧発生回路を提供することができる。

さらに、かかるチップサイズの縮小が容易な参照電圧発生回路を備えることにより、チップサイズの縮小が容易で、チップ製造コストが削減されたＤ／Ａ変換回路、及び、表示パネル駆動用半導体装置等の半導体装置を提供することができる。また、かかる本発明の半導体装置を搭載したテレビ、電話、コピー機といった電子機器を提供することができる。

本発明の第１実施形態に係る参照電圧発生回路を備えたＤ／Ａ変換回路の一例を示す等価回路図 半導体基板上に形成されるＥＳＤ保護素子の平面レイアウトの一例を示す図 半導体基板上に形成されるＥＳＤ保護素子のデバイス構造の一例を示す構造断面図 本発明の第２実施形態に係る参照電圧発生回路を備えたＤ／Ａ変換回路の一例を示す等価回路図 半導体基板上に形成されるＥＳＤ保護素子の平面レイアウトの一例を示す図 半導体基板上に形成されるＥＳＤ保護素子のデバイス構造の一例を示す構造断面図 本発明の第３実施形態に係る参照電圧発生回路を備えたＤ／Ａ変換回路の一例を示す等価回路図 半導体基板上に形成されるＥＳＤ保護素子の平面レイアウトの一例を示す図 Ｎ型半導体領域同士の離間距離と、寄生トランジスタがオン状態となるホールド電圧（基準電圧）との関係を示すグラフ 本発明の第４実施形態に係る参照電圧発生回路を備えたＤ／Ａ変換回路の一例を示す等価回路図 従来構成の参照電圧発生回路を備えたＤ／Ａ変換回路を示す等価回路図 特に表示パネル駆動用ドライバＬＳＩに用いられる、従来構成の参照電圧発生回路を備えたＤ／Ａ変換回路を示す等価回路図 外部電源に接続しない端子を含む、表示パネル駆動用ドライバＬＳＩ用の従来構成のＤ／Ａ変換回路を示す等価回路図 バイパスダイオードを備えた従来構成のＤ／Ａ変換回路を示す等価回路図 従来構成のＤ／Ａ変換回路において、半導体基板上に形成されるＥＳＤ保護素子の平面レイアウトの一例を示す図 従来構成のＤ／Ａ変換回路において、半導体基板上に形成されるＥＳＤ保護素子のデバイス構造の一例を示す構造断面図 表示パネル駆動用ドライバＬＳＩ用の従来構成のＤ／Ａ変換回路を示す寄生トランジスタを考慮した等価回路図 本発明の別実施形態に係る参照電圧発生回路を備えたＤ／Ａ変換回路の一例を示す等価回路図

本発明の一実施形態について図１〜図１０に基づいて説明すると以下の通りである。なお、以降に示す図面では、説明の都合上、要部を強調して示すこととし、構成部材の夫々の厚みや長さなどの寸法比は実際の寸法比とは必ずしも一致しない場合がある。

〈第１実施形態〉
図１に、本発明の一実施形態に係る参照電圧発生回路を備えたＤ／Ａ変換回路１の構成の一例を示す等価回路図を示す。

Ｄ／Ａ変換回路１は、４つの基準電圧端子Ｖ０、Ｖ５、Ｖ６、Ｖ７を備え、基準電圧端子Ｖ０と、Ｖ５〜Ｖ７のうち少なくとも何れか１つに、外部電源から電圧が供給されることで、ラダー抵抗Ｒ１〜Ｒ７の直列回路の両端のノード、及びラダー抵抗Ｒ１〜Ｒ７同士の接続ノードの電圧（参照電圧）の何れかを選択し、出力電圧Ｖｒｅｆを出力する。ここでは、基準電圧端子Ｖ０、Ｖ５、Ｖ７に電圧Ｖ_０、Ｖ_５、Ｖ_７、が印加されているとし、基準電圧端子Ｖ６は外部電源に接続されていないとする。基準電圧端子Ｖ５とＶ６、Ｖ６とＶ７、及び、Ｖ０とＶ５が、夫々、隣接する基準端子対となっている。

かかる隣接する基準電圧端子対（隣接端子対）のうち、基準電圧端子Ｖ５とＶ６の対、及び、Ｖ６とＶ７の対において、各隣接端子対の夫々の基準電圧端子と接続するＥＳＤ保護素子の間に挟まれるように、Ｎ型の半導体領域が形成されている。図２に、基準電圧端子Ｖ６と接続するＥＳＤ保護素子、及び、基準電圧端子Ｖ７と接続するＥＳＤ保護素子の半導体基板上の平面レイアウトの一例を示す。また、図３に、図２のＸ−Ｙ断面における深さ方向の構造断面図の一例を示す。

半導体基板１０上に、Ｐ型のウェル領域１１が形成され、かかるＰ型のウェル領域１１内に、素子分離膜１２、高濃度のＮ型の半導体領域（第１不純物領域）１３ａ、１３ｂ、１４ａ、１４ｂ、高濃度のＮ型の半導体領域（第２不純物領域）１５、及び、高濃度のＰ型の半導体領域１６ａ、１６ｂ、１７ａ、１７ｂが形成されている。なお、素子分離膜１２は、シャロートレンチ法またはロコス酸化法により形成できる。Ｎ型の半導体領域１３ａ、１３ｂ、１４ａ、１４ｂ、１５は、素子分離膜１２形成後、砒素やリンなどのＮ型不純物のイオン注入により、Ｐ型の半導体領域１６ａ、１６ｂ、１７ａ、１７ｂは、ボロンや２フッ化ボロンなどのＰ型不純物のイオン注入により形成できる。

ＥＳＤ保護素子の形成領域１８ａにおいて、Ｎ型の半導体領域１３ａとＰ型の半導体領域１６ａにより、ダイオードＤＮ６が、Ｎ型の半導体領域１４ａとＰ型の半導体領域１７ａにより、ダイオードＤＰ６が形成されている。ダイオードＤＮ６のカソードとなるＮ型の半導体領域１３ａ、及び、ダイオードＤＰ６のアノードとなるＰ型の半導体領域１７ａが、基準電圧端子Ｖ６と接続している。

同様に、ＥＳＤ保護素子の形成領域１８ｂにおいて、Ｎ型の半導体領域１３ｂとＰ型の半導体領域１６ｂにより、ダイオードＤＮ７が、Ｎ型の半導体領域１４ｂとＰ型の半導体領域１７ｂにより、ダイオードＤＰ７が形成されている。ダイオードＤＮ７のカソードとなるＮ型の半導体領域１３ｂ、及び、ダイオードＤＰ７のアノードとなるＰ型の半導体領域１７ｂが、基準電圧端子Ｖ７と接続している。

なお、Ｐ型の半導体領域１６ａと１６ｂは、基板電位（ここでは、ＧＮＤ）と接続し、Ｎ型の半導体領域１４ａと１４ｂは、電源電圧ＶＣＣと接続する。

さらに、基準電圧端子Ｖ６と接続するＥＳＤ保護素子の形成領域１８ａ、及び、基準電圧端子Ｖ７と接続するＥＳＤ保護素子の形成領域１８ｂの間に、高濃度のＮ型の半導体領域１５が形成されている。これにより、基準電圧端子Ｖ６とＶ７の間に形成される寄生トランジスタは、Ｎ型の半導体領域１３ａとＮ型の半導体領域１５をコレクタとエミッタとし、Ｐ型のウェル領域１１をベースとするＮＰＮ型トランジスタＱ１６Ｂ、Ｎ型の半導体領域１３ｂとＮ型の半導体領域１５をコレクタとエミッタとし、Ｐ型のウェル領域１１をベースとするＮＰＮ型トランジスタＱ１６Ａの２つに分離される。トランジスタＱ１６Ａのベースには、Ｐ型の半導体領域１６ｂを介して基板電位が供給され、トランジスタＱ１６Ｂのベースには、Ｐ型の半導体領域１６ａを介して基板電位が供給される。Ｎ型の半導体領域１５には、基準電圧端子Ｖ７に印加される電圧Ｖ_７以下の電圧Ｖ_６Ｘが印加されている。

同様に、基準電圧端子Ｖ５と接続するＥＳＤ保護素子の形成領域（図示せず）、及び、基準電圧端子Ｖ６と接続するＥＳＤ保護素子の形成領域１８ａの間にも、高濃度のＮ型の半導体領域１９が、Ｐ型のウェル領域１１内に形成されている。これにより、基準電圧端子Ｖ５とＶ６の間に形成される寄生トランジスタは、図１の等価回路図に示すＮＰＮトランジスタＱ１５ＡとＱ１５Ｂの２つに分離される。Ｎ型の半導体領域１９には、基準電圧端子Ｖ５に印加される電圧Ｖ_５以下の電圧Ｖ_５Ｘが印加されている。

本発明では、Ｎ型の半導体領域１５、及び、Ｎ型の半導体領域１９に、基板電位以上で
所定の閾値電圧以下の中間電圧を印加することにより、ラッチアップ耐量試験時の不具合を防止することができる。これを以下に説明する。

基準電圧端子Ｖ６に対して、ＧＮＤ電位基準のマイナスパルス電流注入試験を行う場合を考える。基準電圧端子Ｖ６から電流を引き抜く場合、基準電圧端子Ｖ６に印加される電圧が過渡的に０Ｖ以下になるので、寄生トランジスタＱ１６Ｂのベース‐エミッタ間が順バイアス状態になり、コレクタであるＮ型の半導体領域１５から、エミッタであるＮ型の半導体領域１３ａに電流が流れる。すなわち、寄生トランジスタＱ１６Ｂのエミッタ‐コレクタ間に電流が流れる。しかしながら、Ｎ型の半導体領域１５に印加される電圧Ｖ_６Ｘは、基準電圧端子Ｖ７に印加される電圧Ｖ_７よりも低いため、寄生トランジスタＱ１６Ｂによるコレクタ損失を低減でき、Ｎ型半導体領域１３ａと１５の温度上昇が抑えられ、ＰＮ接合やメタル配線の破壊を防ぐことが可能になる。

同様に、基準電圧端子Ｖ６に印加される電圧が過渡的に０Ｖ以下になるので、寄生トランジスタＱ１５Ａのベース‐エミッタ間が順バイアス状態になり、寄生トランジスタＱ１５Ａのエミッタ‐コレクタ間に電流が流れる。しかしながら、寄生トランジスタＱ１５Ａのエミッタ又はコレクタに印加される電圧Ｖ_５Ｘは、基準電圧端子Ｖ５に印加される電圧Ｖ_５よりも低いため、寄生トランジスタＱ１５Ａによるコレクタ損失を低減でき、ＰＮ接合やメタル配線の破壊を防ぐことが可能になる。

つまり、寄生トランジスタＱ１５Ａ及びＱ１６Ｂによるコレクタ損失の低減のためには、電圧Ｖ_６Ｘ、Ｖ_５Ｘを極力低電圧とし、基板電位と一致させることが好適な構成となる。ところが、電圧Ｖ_６Ｘが小さくなると、コレクタとなるＮ型の半導体領域１３ｂからのリーク電流に起因するコレクタ損失の虞がある。コレクタとなるＮ型の半導体領域１３ｂからのリーク電流が基板に流れ込むと、基板抵抗による電圧降下のためにベース電位が上昇する。電圧Ｖ_６Ｘが小さい場合には、寄生ＮＰＮトランジスタＱ１６Ａのベース‐エミッタ間の電位差も小さく、ベース電位の上昇により、ベース‐エミッタ間が順バイアスに変化し、寄生ＮＰＮトランジスタＱ１６Ａがオン状態となり、コレクタ損失が増加する。

さらに、表示パネルの構成によっては、基準電圧端子Ｖ７が外部電源に接続されず、基準電圧端子Ｖ６が外部電源に接続される場合も考えられ、その場合に電圧Ｖ_６Ｘを基板電位とすると寄生トランジスタＱ１６Ｂによるコレクタ損失の増加を防止できない。結局のところ、Ｎ型の半導体領域１５に印加する電圧Ｖ_６Ｘは、基準電圧端子Ｖ６に印加される電圧Ｖ_６と基板電位の中間程度の電圧とするのが好ましい。

本発明の参照電圧発生回路、及び、Ｄ／Ａ変換回路１の動作については、基本的に図１１〜１４を用いて説明した従来の構成と同様であるので、ここではその説明を省略する。

本発明の参照電圧発生回路を備えたＤ／Ａ変換回路１を備えることで、表示パネルの濃淡階調を指示するデジタル信号を表示パネルが濃淡諧調を制御できるアナログ信号に変換し、その変換したアナログ信号を表示パネルに出力する表示パネル駆動用ドライバＬＳＩ（ソースドライバ）を構成することができる。なお、かかるソースドライバの構成については、一般的なものと同様であるので、ここではその説明を省略する。

〈第２実施形態〉
図４に、本発明の一実施形態に係る参照電圧発生回路を備えたＤ／Ａ変換回路２の構成を示す等価回路図を示す。図４に示すように、Ｄ／Ａ変換回路２は、Ｄ／Ａ変換回路１において各基準電圧端子と接続するＥＳＤ保護素子を、ＭＯＳトランジスタを用いて構成したものである。各ＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタのゲートとソースを短絡することで、或いは、ＮチャネルＭＯＳトランジスタのゲートとソースを短絡することで、ダイオードとして機能させている。

図５に、基準電圧端子Ｖ６と接続するＥＳＤ保護素子、及び、基準電圧端子Ｖ６と接続するＥＳＤ保護素子の半導体基板上の平面レイアウトを示す。また、図６に、図５のＸ−Ｙ断面における深さ方向の構造断面図を示す。

Ｓｉ基板２０上に、Ｐ型のウェル領域２１が形成され、かかるＰ型のウェル領域２１内に、素子分離膜２２、高濃度のＮ型の半導体領域（第１不純物領域）２３ａ、２３ｂ、高濃度のＮ型の半導体領域（第２不純物領域）２５、及び、高濃度のＰ型の半導体領域２６ａ、２６ｂが形成されている。Ｎ型の半導体領域２３ａ、２３ｂの夫々は、ゲート絶縁膜３１上に形成されたゲート電極３０の下方のＰ型のウェル領域２１を挟んで２つの領域に分離形成され、２つの領域の一方がソース、他方がドレインを構成するＮチャネルＭＯＳトランジスタＱＮ６、ＱＮ７が形成されている。ＮチャネルＭＯＳトランジスタＱＮ６のドレインが基準電圧端子Ｖ６と接続し、ＮチャネルＭＯＳトランジスタＱＮ７のドレインが基準電圧端子Ｖ７と接続し、ＮチャネルＭＯＳトランジスタＱＮ６、ＱＮ７のソースが、夫々、基板電位（ここでは、ＧＮＤ）と接続する。Ｐ型の半導体領域２６ａ、２６ｂは、ＮチャネルＭＯＳトランジスタＱＮ６、ＱＮ７に基板電位を供給する。

また、Ｐ型のウェル領域内には、Ｎ型のウェル領域が形成される領域（図示せず）を有し、かかるＮ型のウェル領域内に、高濃度のＮ型の半導体領域２４ａ、２４ｂ、及び、高濃度のＰ型の半導体領域２７ａ、２７ｂが形成されている。Ｐ型の半導体領域２７ａ、２７ｂの夫々は、ゲート絶縁膜３１上に形成されたゲート電極３０の下方のＮ型のウェル領域を挟んで２つの領域に分離形成され、２つの領域の一方がソース、他方がドレインを構成するＰチャネルＭＯＳトランジスタＱＰ６、ＱＰ７が形成されている。ＰチャネルＭＯＳトランジスタＱＰ６のドレインが基準電圧端子Ｖ６と接続し、ＰチャネルＭＯＳトランジスタＱＰ７のドレインが基準電圧端子Ｖ７と接続し、ＰチャネルＭＯＳトランジスタＱＰ６、ＱＰ７のソースが、夫々、電源電圧ＶＣＣと接続する。Ｎ型の半導体領域２４ａ、２４ｂは、ＰチャネルＭＯＳトランジスタＱＰ６、ＱＰ７のＮ型のウェル領域に電位を供給する。

なお、素子分離膜２２は、シャロートレンチ法またはロコス酸化法により形成できる。Ｎ型の半導体領域２３ａ、２３ｂ、２４ａ、２４ｂ、２５は、素子分離膜２２形成後、砒素やリンなどのＮ型不純物のイオン注入により、Ｐ型の半導体領域２６ａ、２６ｂ、２７ａ、２７ｂは、ボロンや２フッ化ボロンなどのＰ型不純物のイオン注入により形成できる。

ＥＳＤ保護素子の形成領域２８ａにおいて、ＮチャネルＭＯＳトランジスタＱＮ６とＰチャネルＭＯＳトランジスタＱＰ６が形成され、ＥＳＤ保護素子の形成領域２８ｂにおいて、ＮチャネルＭＯＳトランジスタＱＮ７とＰチャネルＭＯＳトランジスタＱＰ７が形成されている。

さらに、基準電圧端子Ｖ６と接続するＥＳＤ保護素子の形成領域２８ａ、及び、基準電圧端子Ｖ７と接続するＥＳＤ保護素子の形成領域２８ｂの間に、高濃度のＮ型の半導体領域２５が形成されている。これにより、基準電圧端子Ｖ６とＶ７の間に形成される寄生トランジスタは、ＮチャネルＭＯＳトランジスタＱＮ６のドレイン（Ｎ型の半導体領域２３ａの一方）とＮ型の半導体領域２５をコレクタとエミッタとし、Ｐ型のウェル領域２１をベースとするＮＰＮ型トランジスタＱ１６Ｂ、ＮチャネルＭＯＳトランジスタＱＮ７のドレイン（Ｎ型の半導体領域２３ｂの一方）とＮ型の半導体領域２５をコレクタとエミッタとし、Ｐ型のウェル領域２１をベースとするＮＰＮ型トランジスタＱ１６Ａの２つに分離される。トランジスタＱ１６Ａのベースには、Ｐ型の半導体領域２６ｂを介して基板電位が供給され、トランジスタＱ１６Ｂのベースには、Ｐ型の半導体領域２６ａを介して基板電位が供給される。Ｎ型の半導体領域２５には、基準電圧端子Ｖ７に印加される電圧Ｖ_７以下の電圧Ｖ_６Ｘが印加されている。

同様に、基準電圧端子Ｖ５と接続するＥＳＤ保護素子の形成領域（図示せず）、及び、基準電圧端子Ｖ６と接続するＥＳＤ保護素子の形成領域２８ａの間にも、高濃度のＮ型の半導体領域２９が、Ｐ型のウェル領域２１内に形成されている。これにより、基準電圧端子Ｖ５とＶ６の間に形成される寄生トランジスタは、図４の等価回路図に示すＮＰＮトランジスタＱ１５ＡとＱ１５Ｂの２つに分離されている。Ｎ型の半導体領域２９には、基準電圧端子Ｖ５に印加される電圧Ｖ_５以下の電圧Ｖ_５Ｘが印加されている。

Ｄ／Ａ変換回路２は、上述したＤ／Ａ変換回路１と同様、Ｎ型の半導体領域２５、及び、Ｎ型の半導体領域２９に、基板電位以上で所定の閾値電圧以下の中間電圧を印加することにより、ラッチアップ耐量試験時の不具合を防止することができる。

〈第３実施形態〉
上記第１及び第２実施形態では、Ｄ／Ａ変換回路が、４つの基準電圧端子Ｖ０、Ｖ５、Ｖ６、Ｖ７を備え、基準電圧端子Ｖ０と、Ｖ５〜Ｖ７のうち少なくとも何れか１つに、外部電源から電圧が供給される構成を例示した。しかしながら、本発明は基準電圧端子の数や配置により限定されるものではない。

図７に、本発明の一実施形態に係る参照電圧発生回路を備えたＤ／Ａ変換回路３の構成を示す等価回路図を示す。図７に示すＤ／Ａ変換回路３は、ラダー抵抗Ｒ１〜Ｒ７の直列回路の両端のノード、及びラダー抵抗Ｒ１〜Ｒ７同士の接続ノードに、基準電圧端子Ｖ０〜Ｖ７を各別に接続することで、外部電源から電圧を印加する複数の端子を、８つの基準電圧端子Ｖ０〜Ｖ７の中から、表示パネルに応じて選択できるようにして、より汎用性を高めたものである。

図８に、基準電圧端子Ｖ０〜Ｖ７と接続するＥＳＤ保護素子の半導体基板上の平面レイアウトを示す。図８に示すように、基準電圧端子Ｖ４〜Ｖ７の夫々と接続するＥＳＤ保護素子の形成領域の間に、高濃度のＮ型の半導体領域（第２不純物領域）３２ａ〜３２ｃが形成されている。Ｄ／Ａ変換回路３は、かかるＮ型の半導体領域３２ａ〜３２ｃを介して、基板電位以上で所定の閾値電圧以下の中間電圧を印加できるように構成されている。

一方、基準電圧端子Ｖ０〜Ｖ３の夫々と接続するＥＳＤ保護素子の形成領域については、基準電圧端子Ｖ０〜Ｖ３に印加される電圧がかかる閾値電圧（例えば、１２Ｖ）以下であるため、中間電圧を印加するためのＮ型の半導体領域（第２不純物領域）を設けていない。

上述の通り、ラッチアップ耐量試験時に発生する不具合は、外部電源と接続する基準電圧端子に印加される電圧が所定の閾値電圧を超える場合に、かかる外部電源と接続する基準電圧端子に隣接する外部電源が印加されない基準電圧端子において発生する。したがって、外部電源から供給される電圧が基準電圧以下となる隣接する基準電圧端子の間には、高濃度のＮ型の半導体領域を設けなくともラッチアップ耐量試験時の不具合は発生しない。むしろ、中間電圧を印加するためのＮ型の半導体領域（第２不純物領域）を設けないことで、ＥＳＤ保護素子間の距離をさらに短くできる。

ここで、中間電圧を印加するためのＮ型の半導体領域をＥＳＤ保護素子間に設けるべきか否かの基準となる閾値電圧の値は、主として、寄生トランジスタのエミッタとコレクタを構成するＮ型半導体領域同士の離間距離に依存して定まる。図９に、Ｎ型半導体領域同士の離間距離（コレクタ‐エミッタ間距離）に対して、寄生トランジスタがオン状態となり、コレクタから電流が流れ込むホールド電圧ＶＨとの関係を示す。外部電源と接続する基準電圧端子に印加される電圧が、かかるホールド電圧を超える場合、ＥＳＤ保護素子間にＮ型の半導体領域（第２不純物領域）を形成し、かかる第２不純物領域を介してホールド電圧以下の電圧を印加することで、ラッチアップ耐量試験における不具合を防止することができる。

なお、図７、図８ではＥＳＤ保護素子としてダイオードを用いた場合を示しているが、ＭＯＳトランジスタを用いた場合も同様である。

〈第４実施形態〉
図１０に、本発明の参照電圧発生回路を備えたＤ／Ａ変換回路のさらに他の構成例を示す。図１０の等価回路図に示すＤ／Ａ変換回路４は、上述の第１実施形態におけるＤ／Ａ変換回路１において、参照電圧発生回路を構成するラダー抵抗Ｒ６とＲ７の両端に、ラダー抵抗と並列に特許文献１に記載のバイパスダイオードＤ８〜Ｄ１１を接続したものである。

このように、バイパスダイオードを設けることで、ラダー抵抗に大電流が流れることによるラダー抵抗値の変化およびラダー抵抗の断線を防ぎ、ラッチアップ耐量試験の耐量値が高い参照電圧発生回路を実現できる。

また、Ｄ／Ａ変換回路１と同様、中間電圧を印加するためのＮ型の半導体領域（第２不純物領域）が、基準電圧端子Ｖ５と接続するＥＳＤ保護素子と基準電圧端子Ｖ６と接続するＥＳＤ保護素子の間、及び、基準電圧端子Ｖ６と接続するＥＳＤ保護素子と基準電圧端子Ｖ７と接続するＥＳＤ保護素子の間に形成されていることで、寄生トランジスタに起因したコレクタ電流によるＰＮ接合やメタル配線の破壊を防ぎ、ラッチアップ耐量試験における不具合を防止することができる。

以上、本発明のＤ／Ａ変換回路１〜４は、参照電圧発生回路のＥＳＤ保護素子の形成領域の間に、Ｎ型の半導体領域（第２不純物領域）を形成し、かかる第２不純物領域を介して基板電位以上で所定の閾値電圧以下の中間電圧が印加されることで、ラッチアップ耐量試験における不具合が防止され、チップサイズを縮小しつつ、ラッチアップ耐量試験の耐量値が高い参照電圧発生回路が実現されている。かかる参照電圧発生回路を備えることで、チップサイズの縮小が容易で、チップ製造コストが削減された半導体装置（例えば、表示パネル駆動用半導体装置等）、及び、かかる半導体装置を搭載したテレビ、電話、コピー機といった電子機器を提供することができる。

〈別実施形態〉
以下に、別実施形態について説明する。

〈１〉上記第１及び第２実施形態において、Ｎ型の半導体領域１５又は２５に印加する電圧Ｖ_６Ｘと、Ｎ型の半導体領域１９又は２９に印加する電圧Ｖ_５Ｘは、同じ電圧としてもよいし、夫々、異なる電圧を個別に印加してもよい。また、表示パネルの構成に応じて最適な印加電圧Ｖ_５Ｘ及びＶ_６Ｘとなるように、基準電圧端子Ｖ５〜Ｖ７の何れが外部電源に接続されない端子であるか、又は外部電源に接続される場合その印加される電圧に応じて、Ｖ_６ＸとＶ_５Ｘの印加電圧を変更できるように構成してもよい。

〈２〉同様に、上記第３実施形態において、Ｎ型の半導体領域３２ａ〜３２ｃに印加する電圧Ｖ_６Ｘ、Ｖ_５Ｘ、Ｖ_４Ｘは、全て同じ電圧としてもよいし、夫々、異なる電圧を個別に印加してもよい。また、表示パネルの構成に応じて最適な電圧印加状態となるように、基準電圧端子Ｖ０〜Ｖ７の何れが外部電源に接続されない端子であるか、又は外部電源に接続される場合その印加される電圧に応じて、Ｖ_６Ｘ、Ｖ_５Ｘ、Ｖ_４Ｘの印加電圧を変更できるように構成することができる。

〈３〉本発明は、ＥＳＤ保護素子を構成するＮ型半導体領域の不純物濃度や深さ、ＥＳＤ保護素子を構成するＰ型半導体領域の不純物濃度や深さ、中間電圧を印加するためのＮ型半導体領域（第２不純物領域）の不純物濃度や深さ、或いは、素子分離領域の深さ等のデバイス構造、及び、ＥＳＤ保護素子のレイアウトの違いにより何らその適用が妨げられるものではない。ただし、第２不純物領域に印加する中間電圧の上限となる閾値電圧値については、これらデバイス構造やレイアウトの差に応じて変化することがある。

〈４〉上記実施形態では、参照電圧発生回路が、複数のラダー抵抗が直列に接続され、かかる直列回路の両端のノードあるいはラダー抵抗同士の接続ノードの電圧の何れかを参照電圧として出力し、かかるノードと各別に接続する３以上の基準電圧端子、及び、かかる基準電圧端子の夫々と各別に接続するＥＳＤ保護素子を備えるものであった。しかしながら、本発明は、参照電圧発生回路の構成として、ラダー抵抗を用いるものに限定されず、例えば図１８の回路図に示すように、容量を用いるものにも適用が可能である。

図１８に示すＤ／Ａ変換回路５は、上述のＤ／Ａ変換回路１において、ラダー抵抗Ｒ１〜Ｒ７の直列回路の代わりに、静電容量（ラダー容量）Ｃ１〜Ｃ７を直列に接続して参照電圧発生回路を構成したものである。外部電源に接続する基準電圧端子Ｖ０、Ｖ５、Ｖ７に印加される電圧をＶ_０、Ｖ_５、Ｖ_７とし、ラダー容量Ｃ１〜Ｃ７の容量値をＣ_１〜Ｃ_７とすると、この場合、オペアンプＵ１の非反転入力端子の電圧は、導通させるＭＯＳトランジスタＱｉの選択状態に応じて、ｉ＝０の場合、Ｖ＝Ｖ_０、１≦ｉ≦４の場合、Ｖ＝Ｖ_０＋｛Ｃ_Ｈ／（Ｃ_Ｌ＋Ｃ_Ｈ）｝＊（Ｖ₅−Ｖ_０）（但し、Ｃ_Ｈ＝１／（１／Ｃ_ｉ＋１＋１／Ｃ_ｉ＋２＋・・・＋１／Ｃ_５、Ｃ_Ｌ＝１／（１／Ｃ_１＋１／Ｃ_２＋・・・＋１／Ｃ_ｉ））、ｉ＝５の場合、Ｖ＝Ｖ_５、ｉ＝６の場合、Ｖ＝Ｖ_５＋｛Ｃ_７／（Ｃ_６＋Ｃ_７）｝＊（Ｖ₇−Ｖ₅）となり、ｉ＝７の場合、Ｖ＝Ｖ₇ となる。

上記のＤ／Ａ変換回路５も、基準電圧端子Ｖ５〜Ｖ７に接続するＥＳＤ保護素子の形成領域の間に、Ｎ型の半導体領域（第２不純物領域）を形成し、かかる第２不純物領域を介して基板電位以上で所定の閾値電圧以下の中間電圧（Ｖ_６Ｘ、Ｖ_５Ｘ）が印加されることで、ラッチアップ耐量試験における不具合が防止され、チップサイズを縮小しつつ、ラッチアップ耐量試験の耐量値が高い参照電圧発生回路が実現されている。

本発明は、半導体装置においてＤ／Ａ変換回路等に使用される参照電圧発生回路に、特に、表示パネル駆動用ドライバＬＳＩで用いられる参照電圧発生回路に利用することができる。

１〜５： 本発明の一実施形態に係るＤ／Ａ変換回路
１０、２０： 半導体基板
１１、２１、４１： Ｐ型のウェル領域
１２、２２、４２： 素子分離膜
１３ａ、１３ｂ、１４ａ、１４ｂ、２３ａ、２３ｂ、４３ａ、４３ｂ、４４ａ、４４ｂ： 高濃度のＮ型の半導体領域（第１不純物領域）
１５、１９、２５、２９、３２ａ〜３２ｃ： 高濃度のＮ型の半導体領域（第２不純物領域）
１６ａ、１６ｂ、１７ａ、１７ｂ、２６ａ、２６ｂ、２７ａ、２７ｂ、４６ａ、４６ｂ、４７ａ、４７ｂ： 高濃度のＰ型の半導体領域
１８ａ、１８ｂ、２８ａ、２８ｂ： ＥＳＤ保護素子形成領域
２４ａ、２４ｂ： 高濃度のＮ型の半導体領域
３０： ゲート電極
３１： ゲート絶縁膜
１００、１１０、１２０、１３０： 従来構成のＤ／Ａ変換回路
Ｄ８〜Ｄ１５： バイパスダイオード
ＤＮ０、ＤＮ６、ＤＮ７、ＤＰ０、ＤＰ６、ＤＰ７： ＥＳＤ保護ダイオード
ＱＮ０、ＱＮ６、ＱＮ７、ＱＰ０、ＱＰ６、ＱＰ７： ＥＳＤ保護トランジスタ
Ｑ０〜Ｑ７： 出力選択用トランジスタ
Ｑ１０〜Ｑ１６、Ｑ１４Ａ、Ｑ１４Ｂ、Ｑ１５Ａ、Ｑ１５Ｂ、Ｑ１６Ａ、Ｑ１６Ｂ： 寄生トランジスタ
Ｒ０〜Ｒ７： ラダー抵抗
Ｕ１： オペアンプ
Ｖ０〜Ｖ７： 基準電圧端子
ＶＣＣ： 電源電圧

Claims (16)

1. 他の回路の動作に用いられる参照電圧を生成し、前記他の回路に出力する参照電圧発生回路であって、
   前記参照電圧を生成するための複数の受動素子を直列に接続した分圧回路を備え、当該分圧回路の両端のノードあるいは前記受動素子同士の接続ノードのうち少なくとも３つのノードと各別に接続する３以上の基準電圧端子、及び、前記基準電圧端子の夫々と各別に接続するＥＳＤ保護素子を備え、
   前記ＥＳＤ保護素子は、夫々、Ｎ型の第１不純物領域を、共通のＰ型の半導体領域内に形成してなり、
   前記３以上の基準電圧端子のうち少なくとも１組の隣接する２つの前記基準電圧端子からなる隣接端子対において、一方の前記基準電圧端子と接続する前記ＥＳＤ保護素子を構成する前記第１不純物領域と、他方の前記基準電圧端子と接続する前記ＥＳＤ保護素子を構成する前記第１不純物領域との間に挟まれるように、Ｎ型の第２不純物領域が、前記Ｐ型の半導体領域内に形成され、
   前記第２不純物領域に、前記Ｐ型の半導体領域に印加される基板電位以上で所定の閾値電圧以下の第１電圧が印加されていることを特徴とする参照電圧発生回路。
   
2. 前記隣接端子対の一方の前記基準電圧端子は、外部電源に接続されていないことを特徴とする請求項１に記載の参照電圧発生回路。
3. 前記隣接端子対の他方の前記基準電圧端子は、外部電源に接続されて第２電圧が印加されていることを特徴とする請求項１又は２に記載の参照電圧発生回路。
4. 前記第２電圧が、前記閾値電圧以上であることを特徴とする請求項３に記載の参照電圧発生回路。
5. 前記閾値電圧が、１２Ｖ以下であることを特徴とする請求項１〜４の何れか一項に記載の参照電圧発生回路。
6. 前記第２不純物領域が前記第１不純物領域の間に挟まれて形成される全ての前記隣接端子対において、当該第２不純物領域に印加される前記第１電圧が同じであることを特徴とする請求項１〜５の何れか一項に記載の参照電圧発生回路。
7. 前記第２不純物領域が前記第１不純物領域の間に挟まれて形成される２組以上の前記隣接端子対において、異なる前記第１電圧が個別に当該第２不純物領域に印加されることを特徴とする請求項１〜５の何れか一項に記載の参照電圧発生回路。
8. 前記ＥＳＤ保護素子が、ダイオードで構成されることを特徴とする請求項１〜７の何れか一項に記載の参照電圧発生回路。
9. 前記ＥＳＤ保護素子が、ＭＯＳトランジスタで構成されることを特徴とする請求項１〜７の何れか一項に記載の参照電圧発生回路。
10. 前記隣接端子対の前記基準電圧端子の夫々に印加される電圧状態に応じて、前記第２不純物領域に印加される前記第１電圧を変更可能に構成されていることを特徴とする請求項１〜９の何れか一項に記載の参照電圧発生回路。
11. 前記基準電圧端子を４以上備え、うち少なくとも３つが外部電源と接続し、うち少なくとも１つが外部電源と接続していないことを特徴とする請求項１〜１０の何れか一項に記載の参照電圧発生回路。
12. 前記分圧回路を構成する前記受動素子と並列に、バイパスダイオードを接続してなることを特徴とする請求項１〜１１の何れか一項に記載の参照電圧発生回路。
13. 請求項１〜１２の何れか一項に記載の参照電圧発生回路と、
    前記参照電圧発生回路が生成する複数の前記参照電圧のうち一の前記参照電圧を選択して出力する切替回路を備え、
    デジタル入力信号に応じて、前記切替回路により選択された前記参照電圧をアナログ電圧として出力することを特徴とするＤ／Ａ変換回路。
14. 請求項１３に記載のＤ／Ａ変換回路を備え、
    前記アナログ電圧に基づき表示パネルを駆動して表示を行うことを特徴とする表示パネル駆動用半導体装置。
15. 請求項１〜１２の何れか一項に記載の参照電圧発生回路を備えたことを特徴とする半導体装置。
16. 請求項１４に記載の表示パネル駆動用半導体装置または請求項１５に記載の半導体装置を備えたことを特徴とする電子機器。