JPH1168528A

JPH1168528A - 遅延回路

Info

Publication number: JPH1168528A
Application number: JP9220370A
Authority: JP
Inventors: Isao Matsumoto; 功松本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-08-15
Filing date: 1997-08-15
Publication date: 1999-03-09

Abstract

(57)【要約】【課題】遅延回路の低消費電力化が図れ、複数の遅延
時間を設定可能な遅延回路において、消費電力の大幅な
低減を実現可能な遅延回路を提供する。【解決手段】遅延時間の異なる遅延部ＤＬＹ１，ＤＬ
Ｙ２に入力信号ＩＮを入力し、切り換え制御信号ＳＷに
応じて、バイアス発生部ＢＳＧにより発生されたバイア
ス電圧Ｖ_BIAS1，Ｖ_BIAS2をそれぞれ遅延部ＤＬＹ１，
ＤＬＹ２および選択部ＳＥＬに入力し、遅延部ＤＬＹ
１，ＤＬＹ２の何れか一つを動作状態に設定し、他の遅
延部を非動作状態に設定する。動作状態に設定された遅
延部により遅延された信号を選択部ＳＥＬにより選択し
て出力するので、遅延部の数分だけ遅延時間を設定で
き、且つ遅延回路全体の消費電力を低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、遅延回路、具体的
にバイアス電圧の切り換えにより遅延時間を設定可能な
遅延回路に関するものである。

【０００２】

【従来の技術】遅延回路においてその遅延時間を切り換
える場合は、従来、例えば、図１１に示すように遅延時
間の異なる複数の遅延ブロック（遅延手段）の出力信号
を選択して出力することにより、共通の入力端子に入力
された信号ＩＮに対して、所定の遅延時間を与えること
が可能となる。

【０００３】図１１に示す遅延回路は、遅延部ＤＬＹａ
１，ＤＬＹａ２および選択部（パス切り換え部）ＳＥＬ
ａにより構成されている。遅延部ＤＬＹａ１，ＤＬＹａ
２は、それぞれ異なる遅延時間、例えば、遅延時間
Ｔ_d1，Ｔ_d2を持ち、入力信号に対して、それぞれ所定の
遅延時間Ｔ_d1，Ｔ_d2を与えて出力する。遅延部ＤＬＹａ
１，ＤＬＹａ２より出力された遅延信号Ｓ_D1，Ｓ_D2がと
もに選択部ＳＥＬａに入力され、選択部ＳＥＬａによ
り、この内何れか一つが選択されて、信号ＯＵＴとして
出力される。

【０００４】図１２は、バイポーラトランジスタのＥＣ
Ｌロジック回路で実際に構成した遅延回路の一例を示し
ている。図示のように、遅延部ＤＬＹａ１，ＤＬＹａ２
はそれぞれ段数の異なる遅延段により構成されている。
ここで、各遅延段の遅延時間がすべて同じくｔ_dとする
と、図示の構成では、遅延部ＤＬＹａ１，ＤＬＹａ２の
遅延時間Ｔ_d1およびＴ_d2はそれぞれ次式により求まる。

【０００５】

【数１】Ｔ_d1＝ｔ_d×ＮＴ_d2＝ｔ_d×Ｍ

【０００６】このように、遅延段数の異なる遅延部ＤＬ
Ｙａ１，ＤＬＹａ２が設けられ、遅延時間差ができる。
遅延部ＤＬＹａ１，ＤＬＹａ２の入力端子が共通の入力
端子に接続され、入力信号ＩＮおよびその反転信号ＩＮ
Ｂが入力される。また、遅延部ＤＬＹａ１，ＤＬＹａ２
は共通の電源電圧Ｖ_CCで動作し、共通のバイアス電圧Ｖ
_BIASにより動作状態が制御される。

【０００７】遅延部ＤＬＹａ１，ＤＬＹａ２の出力信号
Ｓ_D1，Ｓ_D2およびそれらの反転信号／Ｓ_D1，／Ｓ_D2は、
ともに選択部ＳＥＬａに入力され、選択部ＳＥＬａによ
り選択して出力される。選択部ＳＥＬａは、外部から入
力された切り換え制御信号ＳＷおよびその反転信号ＳＷ
Ｂに応じて、遅延部ＤＬＹａ１，ＤＬＹａ２の出力信号
の内一つの選択して、選択された信号をＯＵＴ、その反
転信号をＯＵＴＢとして出力する。

【０００８】図１３は選択部ＳＥＬａの概念を示すブロ
ック図であり、図１４は選択部ＳＥＬａの構成を示す回
路図である。図１３に示すように、選択部ＳＥＬａは、
バッファＢＵＦ１とスイッチＳＷ１，ＳＷ２により構成
されている。バッファＢＵＦ１は、入力された切り換え
制御信号ＳＷに応じて、スイッチＳＷ１，ＳＷ２にそれ
ぞれ異なるレベルのスイッチ制御信号Ｓ１，Ｓ２を出力
する。例えば、スイッチ制御信号Ｓ１がハイレベルに保
持されているとき、スイッチ制御信号Ｓ２がローレベル
に保持され、逆にスイッチ制御信号Ｓ１がローレベルに
保持されているとき、スイッチ制御信号Ｓ２がハイレベ
ルに保持されている。

【０００９】スイッチＳＷ１，ＳＷ２は入力されたスイ
ッチ制御信号Ｓ１，Ｓ２に応じてオン／オフ状態が制御
される。例えば、スイッチ制御信号Ｓ１がハイレベルの
とき、スイッチＳＷ１がオン状態、スイッチ制御信号Ｓ
１がローレベルのとき、スイッチＳＷ１がオフ状態にそ
れぞれ設定される。スイッチＳＷ２においても同様であ
る。

【００１０】このように構成された選択部ＳＥＬａにお
いて、切り換え制御信号ＳＷに応じて、スイッチＳＷ
１，ＳＷ２の内一つのみオン状態に設定され、他のスイ
ッチがオフ状態に設定される。

【００１１】図１４に示すように、選択部ＳＥＬａは、
トランジスタＱ３１，Ｑ３２からなる差動対ＤＰ１、ト
ランジスタＱ３３，Ｑ３４からなる差動対ＤＰ２、これ
らの差動対に駆動電流を切り換えて供給するトランジス
タＱ３５，Ｑ３６、差動対ＤＰ１，ＤＰ２の出力信号を
外部に出力するエミッタフォロワをなすトランジスタＱ
３８，Ｑ３９により構成されている。また、抵抗素子Ｒ
３１，Ｒ３２は、差動対ＤＰ１，ＤＰ２の負荷を成して
おり、トランジスタＱ３７とＲ３３，Ｑ４０とＲ３４お
よびＱ４１とＲ３５はそれぞれ差動対ＤＰ１，ＤＰ２お
よびエミッタフォロワを構成するトランジスタＱ３８，
Ｑ３９に駆動電流を供給する電流源を成している。

【００１２】バイアス電圧Ｖ_BIASに応じて、電流源の供
給電流が制御される。例えば、バイアス電圧Ｖ_BIASを低
く設定し、上述電流源を構成しているトランジスタＱ３
７，Ｑ４０およびＱ４１が非導通状態に保持されている
とき、これらの電流源により、電流の供給が行なわれ
ず、選択部ＳＥＬａが停止状態に保持される。

【００１３】通常動作時に、バイアス電圧Ｖ_BIASは電流
源を動作させる十分な電圧に設定されている。このと
き、切り換え制御信号ＳＷおよびその反転信号ＳＷＢに
応じて差動対ＤＰ１，ＤＰ２に電流の供給が制御され
る。ここで、切り換え制御信号ＳＷとその反転信号ＳＷ
Ｂ互いに反転するレベルに保持されているとする。

【００１４】切り換え制御信号ＳＷがハイレベル、その
反転信号ＳＷＢがローレベルに設定されているとき、ト
ランジスタＱ３５がオン、トランジスタＱ３６がオフ状
態にそれぞれ保持されているので、差動対ＤＰ１に電流
が供給され、差動対ＤＰ２に電流が供給されない。この
ため、入力信号ＩＮ１およびその反転信号ＩＮ１Ｂが選
択され、エミッタＱ３８，Ｑ３９を通して出力信号ＭＯ
ＵＴ，ＭＯＵＴＢとして出力される。逆に、切り換え制
御信号ＳＷがローレベル、その反転信号ＳＷＢがハイレ
ベルに設定されているとき、トランジスタＱ３５がオ
フ、トランジスタＱ３６がオン状態にそれぞれ保持され
ているので、差動対ＤＰ２に電流が供給され、差動対Ｄ
Ｐ１に電流が供給されない。このため、入力信号ＩＮ２
およびその反転信号ＩＮ２Ｂが選択され、エミッタＱ３
８，Ｑ３９を通して出力信号ＭＯＵＴ，ＭＯＵＴＢとし
て出力される。

【００１５】選択部ＳＥＬａの入力信号ＩＮ１，ＩＮ１
Ｂは遅延部ＤＬＹａ１の出力信号、入力信号ＩＮ２，Ｉ
Ｎ２Ｂは遅延部ＤＬＹａ２の出力信号とすると、切り換
え制御信号ＳＷに応じて、遅延部ＤＬＹａ１，ＤＬＹａ
２の何れかの出力信号が選択され、出力されるので、切
り換え制御信号ＳＷにより、異なる遅延時間を設定する
ことができる。

【００１６】

【発明が解決しようとする課題】ところで、上述した従
来の遅延回路において、遅延部ＤＬＹａ１，ＤＬＹａ２
が同じくバイアス電圧Ｖ_BIASにより動作状態が制御され
るので、これらの回路が同時に動作し、消費電流が大き
いという不利益がある。例えば、選択部ＳＥＬａによ
り、遅延部ＤＬＹａ１の出力信号Ｓ_D1が選択された場合
に、遅延部ＤＬＹａ２が動作状態にあり、逆に遅延部Ｄ
ＬＹａ２の出力信号Ｓ_D2が選択された場合に、遅延部Ｄ
ＬＹａ１が動作状態にあるので、遅延部ＤＬＹａ１，Ｄ
ＬＹａ２の消費電流の低減が困難である。

【００１７】さらに、多数の遅延時間を設定できるよう
にするために、それぞれ遅延時間の異なる複数の遅延部
を設ける必要があり、そのため消費電流がさらに大きく
なるといった不利益が生じる。

【００１８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路動作にバイアス電圧が必要
な遅延回路において、各遅延部および切り換え回路のバ
イアス電圧を制御することにより、使用しない遅延部に
電流の供給を停止させることによりそれを不活性化する
ことで消費電力の低減を実現でき、複数の遅延部を持つ
遅延回路における消費電力の低減を実現できる遅延回路
を提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の遅延回路は、バイアス電圧のレベルに応じ
て動作または停止し、共通の入力信号に対して異なる遅
延時間を与える少なくとも二つの遅延手段を備えた遅延
回路であって、上記各遅延手段に異なるレベルを持つ上
記バイアス電圧を供給し、所定の遅延手段のみを動作さ
せ、他の遅延手段を停止させるバイアス供給回路と、上
記バイアス供給回路からのバイアス電圧に応じて、上記
動作状態に設定されている遅延手段の出力信号を選択し
て出力する選択回路とを有する。

【００２０】また、本発明では、上記バイアス供給回路
は、外部からの切り換え制御信号に応じて各遅延手段に
所定のレベルを持つバイアス電圧を供給する。

【００２１】また、本発明では、好適には上記遅延手段
は、入力信号に対して所定の遅延時間を与えて、直列に
接続されている複数段の遅延段により構成されている。

【００２２】さらに、本発明では、好適には上記遅延手
段を構成する各遅延段は当該遅延手段に供給された上記
バイアス電圧に応じて動作状態が制御される。

【００２３】本発明によれば、バイアス供給回路により
遅延時間の異なる複数の遅延手段に供給されるバイアス
電圧が制御される。それぞれの遅延手段は当該遅延手段
に供給されたバイアス電圧に応じて動作または停止状態
に設定される。外部からの切り換え制御信号に応じてバ
イアス電圧が生成され、所定の遅延時間を持つ遅延手段
のみが選択されて動作状態に設定され、他の遅延手段を
停止状態に設定されることにより、遅延回路全体の消費
電力の低減が図れる。特に複数の異なる遅延時間を実現
するために多数の遅延手段が設けられた遅延回路におい
て、本発明によれば、必要な遅延手段のみが動作状態に
保持され、それ以外の遅延手段に駆動電流の供給が停止
し、それを停止状態に保持させることにより消費電力を
大幅に削減できる。

【００２４】

【発明の実施の形態】図１は本発明に係る遅延回路の一
実施形態を示すブロック図である。図示のように、本実
施形態の遅延回路は、遅延部ＤＬＹ１，ＤＬＹ２、選択
部ＳＥＬおよびバイアス発生部ＢＳＧにより構成されて
いる。

【００２５】遅延部ＤＬＹ１，ＤＬＹ２は共通の入力信
号ＩＮを受けて、それぞれ異なる遅延時間を与えて、遅
延信号Ｓ_D1，Ｓ_D2を出力する。選択部ＳＥＬは、バイア
ス発生部ＢＳＧからのバイアス電圧Ｖ_BIAS1，Ｖ_BIAS2
に応じて、遅延信号Ｓ_D1，Ｓ_D2の何れかを選択して、選
択された信号をＯＵＴとして外部に出力する。バイアス
発生部ＢＳＧは、外部から入力された切り換え制御信号
ＳＷに応じて、バイアス電圧Ｖ_BIAS1，Ｖ_BIAS2をそれ
ぞれ発生し、遅延部ＤＬＹ１，ＤＬＹ２および選択部Ｓ
ＥＬにそれぞれ供給する。

【００２６】このように構成された遅延回路において、
遅延部ＤＬＹ１，ＤＬＹ２はバイアス発生部ＢＳＧから
供給されたバイアス電圧Ｖ_BIAS1，Ｖ_BIAS2に応じてそ
れぞれの動作状態が制御される。例えば、バイアス電圧
Ｖ_BIAS1が所定のハイレベルに保持されているとき、遅
延部ＤＬＹ１が動作状態に設定され、逆にバイアス電圧
Ｖ_BIAS1が所定のローレベルまたはフローティング状態
に保持されているとき、遅延部ＤＬＹ１が停止状態に設
定される。遅延部ＤＬＹ２においても同じであり、バイ
アス電圧Ｖ_BIAS2に応じてその動作状態が制御される。
遅延部ＤＬＹ１，ＤＬＹ２の出力信号Ｓ_D1，Ｓ_D2は選択
部ＳＥＬに入力され、選択部ＳＥＬにより何れかが選択
され、信号ＯＵＴとして外部に出力される。

【００２７】選択部ＳＥＬは、バイアス電圧Ｖ_BIAS1，
Ｖ_BIAS2に応じて二つの入力信号ｉｎ１，ｉｎ２から一
つのみを選択して、選択した信号を出力する。図示のよ
うに、選択部ＳＥＬは、スイッチＳＷ１，ＳＷ２により
構成されている。スイッチＳＷ１は、バイアス電圧Ｖ
_BIAS1により制御され、スイッチＳＷ２は、バイアス電
圧Ｖ_BIAS2により制御されている。例えば、バイアス電
圧Ｖ_BIAS1がハイレベルのとき、スイッチＳＷ１がオン
状態、バイアス電圧Ｖ_BIAS1がローレベルまたはフロー
ティング状態に保持されているとき、スイッチＳＷ１が
オフ状態に設定される。スイッチＳＷ２も同様に、バイ
アス電圧Ｖ_BIAS2に応じて、オン／オフ状態が制御され
る。

【００２８】図２は本実施形態の遅延回路の具体的な構
成例を示す回路図である。図示のように、遅延部ＤＬＹ
１およびＤＬＹ２は、それぞれＮ段とＭ段の遅延段によ
り構成されている。遅延部ＤＬＹ１において、Ｎ段の遅
延段Ｄ１１，Ｄ１２，…，Ｄ１Ｎが直列に接続され、遅
延部ＤＬＹ２において、Ｍ段の遅延段Ｄ２１，Ｄ２２，
…，Ｄ２Ｍが直列に接続されて構成されている。これら
の遅延部の入力端子は共通の入力端子に接続され、入力
信号ＩＮおよびその反転信号ＩＮＢはそれぞれ遅延部Ｄ
ＬＹ１，ＤＬＹ２に入力される。

【００２９】なお、遅延部ＤＬＹ１およびＤＬＹ２を構
成する各遅延段Ｄ１１，Ｄ１２，…，Ｄ１ＮおよびＤ２
１，Ｄ２２，…，Ｄ２Ｍは、同じ構成を有しており、こ
こで、例えば、遅延部ＤＬＹ１を構成する遅延段Ｄ１１
を例にその構成を説明する。図示のように、遅延段Ｄ１
１は、抵抗素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１
５、トランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ
１５，Ｑ１６，Ｑ１７により構成されている。

【００３０】トランジスタＱ１１とＱ１２は、差動増幅
対を構成し、抵抗素子Ｒ１１，Ｒ１２は差動増幅対の負
荷を構成している。トランジスタＱ１４およびＱ１５
は、差動増幅対の出力信号を次段の遅延段Ｄ１２に出力
するためのエミッタフォロワを構成している。トランジ
スタＱ１３と抵抗素子Ｒ１３は、トランジスタＱ１１と
Ｑ１２が構成している差動対の駆動電流を供給する電流
源を構成している。トランジスタＱ１６と抵抗素子Ｒ１
４は、トランジスタＱ１４からなるエミッタフォロワに
駆動電流を供給する電流源を構成し、トランジスタＱ１
７と抵抗素子Ｒ１５は、トランジスタＱ１５からなるエ
ミッタフォロワに駆動電流を供給する電流源を構成して
いる。

【００３１】遅延部ＤＬＹ１を構成するＮ段の遅延段Ｄ
１１，Ｄ１２，…，Ｄ１Ｎは直列に接続されており、前
段の出力信号は後段に入力される。初段の遅延段Ｄ１１
に外部からの入力信号ＩＮおよびその反転信号ＩＮＢが
入力され、最終段の遅延段Ｄ１Ｎの出力信号は、遅延部
ＤＬＹ１の出力信号Ｓ_D1およびその反転信号／Ｓ_D1とし
て出力される。

【００３２】同様に、遅延部ＤＬＹ２を構成するＮ段の
遅延段Ｄ２１，Ｄ２２，…，Ｄ２Ｍは直列に接続されて
おり、前段の出力信号は後段に入力される。初段の遅延
段Ｄ２１に外部からの入力信号ＩＮおよびその反転信号
ＩＮＢが入力され、最終段の遅延段Ｄ２Ｍの出力信号
は、遅延部ＤＬＹ２の出力信号Ｓ_D2およびその反転信号
／Ｓ_D2として出力される。

【００３３】遅延部ＤＬＹ１の出力信号Ｓ_D1およびその
反転信号／Ｓ_D1、遅延部ＤＬＹ２の出力信号Ｓ_D2および
その反転信号／Ｓ_D2はともに選択部ＳＥＬに入力され、
選択部ＳＥＬにより、遅延部ＤＬＹ１またはＤＬＹ２の
何れかの出力信号が選択され、出力される。

【００３４】バイアス発生部ＢＳＧは、図示のようにバ
ッファＢＵＦ２、電圧Ｖ_BIASを供給電圧源、およびスイ
ッチＳＷＢ１，ＳＷＢ２を有しており、外部から入力さ
れてきた切り換え制御信号ＳＷに応じて、バイアス電圧
Ｖ_BIAS1とＶ_BIAS2を発生し、それぞれ遅延部ＤＬＹ
１，ＤＬＹ２および選択部ＳＥＬに供給する。

【００３５】例えば、切り換え制御信号ＳＷがハイレベ
ルのとき、バッファＢＵＦ２の出力信号に応じて、スイ
ッチＳＷＢ１がオン状態、スイッチＳＷＢ２がオフ状態
にそれぞれ保持される。これに応じてバイアス電圧Ｖ
_BIAS1が電圧Ｖ_BIASレベルに保持され、バイアス電圧Ｖ
_BIAS2がフローティング状態に設定される。逆に切り換
え制御信号ＳＷがローレベルのとき、バッファＢＵＦ２
の出力信号に応じて、スイッチＳＷＢ１がオフ状態、ス
イッチＳＷＢ２がオン状態にそれぞれ保持される。これ
に応じてバイアス電圧Ｖ_BIAS1がフローティング状態、
バイアス電圧Ｖ_BIAS2が電圧Ｖ_BIASレベルに保持され
る。

【００３６】遅延部ＤＬＹ１およびＤＬＹ２は、バイア
ス電圧Ｖ_BIAS1，Ｖ_BIAS2に応じて動作状態が制御され
る。上述したように、バイアス電圧Ｖ_BIAS1がＶ_BIASレ
ベルに保持されているとき、バイアス電圧Ｖ_BIAS2がフ
ローティング状態に保持され、逆にバイアス電圧Ｖ
_BIAS2がＶ_BIASレベルに保持されているとき、バイアス
電圧Ｖ_BIAS1がフローティング状態に保持されている。
このため、遅延部ＤＬＹ１およびＤＬＹ２が常に一方が
動作状態に設定され、他方が停止状態に設定されるの
で、遅延回路全体の消費電流の低減が実現できる。

【００３７】動作状態に設定された遅延部により、入力
信号ＩＮが遅延され、遅延信号が選択部ＳＥＬに入力さ
れる。選択部ＳＥＬは、バイアス電圧Ｖ_BIAS1，Ｖ
_BIAS2に応じて動作状態に設定された遅延部の出力信号
のみを選択して、外部に出力する。

【００３８】以下、図３〜９を参照しつつ、本実施形態
の遅延回路の各構成部分について詳細に説明する。図３
は、遅延部ＤＬＹ１，ＤＬＹ２を構成する遅延段の等価
回路である。図示のように、遅延段Ｄ０は入力信号ＩＮ
およびその反転信号ＩＮＢを受けて、これらの入力信号
に対して所定の遅延時間ｔ_dを与えて、遅延された信号
をＯＵＴおよびその反転信号ＯＵＴＢとして出力する。

【００３９】図４は、遅延段Ｄ０の一構成例を示す回路
図である。図示のように、本例の遅延段は、トランジス
タＱ１，Ｑ２からなる差動対ＤＰ０と、トランジスタＱ
４，Ｑ５からなるエミッタフォロワにより構成されてい
る。差動対ＤＰ０を構成するトランジスタＱ１のベース
に、入力信号ＩＮが印加され、差動対ＤＰ０を構成する
トランジスタＱ２のベースに、入力信号ＩＮの反転信号
ＩＮＢが印加されている。トランジスタＱ１のコレクタ
が抵抗素子Ｒ１に接続され、トランジスタＱ２のコレク
タが抵抗素子Ｒ２に接続されている。さらに、トランジ
スタＱ１とＱ２のエミッタ同士が接続され、その接続点
が電流源を成しているトランジスタＱ３のコレクタに接
続されている。

【００４０】このように、抵抗素子Ｒ１，Ｒ２は差動対
ＤＰ０の負荷を構成している。また、トランジスタＱ３
と抵抗素子Ｒ３、トランジスタＱ６と抵抗素子Ｒ４、さ
らにトランジスタＱ７と抵抗素子Ｒ５はそれぞれ差動対
ＤＰ０、エミッタフォロワを構成しているトランジスタ
Ｑ４およびＱ５に駆動電流を供給する電流源を成してい
る。

【００４１】トランジスタＱ３，Ｑ６およびＱ７のベー
スにバイアス電圧Ｖ_BIASが共通に印加されているので、
これらのトランジスタにより構成されている電流源は、
バイアス電圧Ｖ_BIASに応じて制御される。例えば、バイ
アス電圧Ｖ_BIASが、トランジスタＱ３，Ｑ６およびＱ７
をオン状態になるように十分なレベルに保持されている
とき、これらのトランジスタにより構成されている電流
源が動作状態に保持され、電流が発生される。逆にバイ
アス電圧Ｖ_BIASがトランジスタＱ３，Ｑ６およびＱ７を
オン状態にならない程度の電圧に設定されている場合、
電流源が停止状態に保持され、電流が発生されない。

【００４２】遅延回路動作時に、バイアス発生部ＢＳＧ
により生成されたバイアス電圧Ｖ_BIAS1およびＶ_BIAS2
の内、何れか一つがハイレベル、例えば、電源電圧Ｖ_CC
レベルに保持され、もう一つがフローティング状態に保
持されている。このため、バイアス電圧Ｖ_BIAS1，Ｖ
_BIAS2に応じて動作状態が制御されている遅延部ＤＬＹ
１，ＤＬＹ２において、バイアス電圧Ｖ_BIAS1がハイレ
ベルに設定されているとき、遅延部ＤＬＹ１が動作状
態、遅延部ＤＬＹ２が停止状態、逆にバイアス電圧Ｖ
_BIAS2がハイレベルに設定されているとき、遅延部ＤＬ
Ｙ１が停止状態、遅延部ＤＬＹ２が動作状態に設定され
ている。

【００４３】図５は、一段の遅延段により入力信号ＩＮ
およびその反転信号ＩＮＢに与えた遅延量を示すタイミ
ングチャートである。ここで、一段の遅延段の遅延時間
をＴ₀とすると、図示のように、入力信号ＩＮおよびそ
の反転信号ＩＮＢが一段の遅延段を通過した場合、これ
らの入力信号に対して時間Ｔ₀だけ遅れた出力信号ＯＵ
Ｔおよびその反転信号ＯＵＴＢが遅延段の出力側に出力
される。図２に示す遅延部ＤＬＹ１，ＤＬＹ２は、それ
ぞれＮ段とＭ段の遅延段により構成されているので、遅
延部ＤＬＹ１の遅延時間Ｔ_D1および遅延部ＤＬＹ２の遅
延時間Ｔ_D2は次式により求められる。

【００４４】

【数２】Ｔ_D1＝Ｔ₀×ＮＴ_D2＝Ｔ₀×Ｍ

【００４５】図６は遅延部ＤＬＹの等価回路を示してい
る。なお、遅延部ＤＬＹは、図１に示す遅延部ＤＬＹ１
またはＤＬＹ２の何れかを表すことができる。図示のよ
うに、遅延部ＤＬＹは、バイアス電圧端子ＢＩＡＳから
バイアス電圧を受けて、それに応じて動作／停止状態が
制御される。動作状態に設定されているとき、入力端子
Ｄｉｎから入力された信号に対して、所定の遅延時間を
与えて、遅延された信号を出力端子Ｄｏｕｔに出力す
る。

【００４６】図７は、図３に示す遅延段の等価回路を用
いて、遅延部ＤＬＹの構成を示す概念図である。図示の
ように、遅延部ＤＬＹは、Ｎ段の遅延段Ｄ１，Ｄ２，
…，ＤＮが直列接続して構成されている。即ち、前段の
遅延段の出力端子が後段の遅延段の入力端子に接続され
ている。初段の遅延段の入力端子が、遅延部ＤＬＹの入
力端子Ｄｉｎ，Ｄｉｎｂに接続され、最終段の遅延段の
出力端子は、遅延部ＤＬＹの出力端子Ｄｏｕｔ，Ｄｏｕ
ｔｂに接続されている。

【００４７】図８は、遅延部ＤＬＹの全体の構成を示す
回路図である。図示のように、遅延部ＤＬＹを構成する
各遅延段Ｄ１，Ｄ２，…，ＤＮの構成は、図４に示す遅
延段Ｄ０の構成と同じである。例えば、遅延段Ｄ１を例
としてみると、遅延段Ｄ１はトランジスタＱ１０１，Ｑ
１０２からなる差動対、トランジスタＱ１０４，Ｑ１０
５からなるエミッタフォロワにより構成されている。ま
た、他の遅延段Ｄ２，…，ＤＮは、遅延段Ｄ１と同じ構
成を有する。

【００４８】トランジスタＱ１０１のベースに、入力信
号ＩＮが印加され、トランジスタＱ１０２のベースに、
入力信号ＩＮの反転信号ＩＮＢが印加されている。トラ
ンジスタＱ１０１のコレクタが抵抗素子Ｒ１０１に接続
され、トランジスタＱ１０２のコレクタが抵抗素子Ｒ１
０２に接続されている。さらに、トランジスタＱ１０１
とＱ１０２のエミッタ同士が接続され、その接続点が電
流源を成しているトランジスタＱ１０３のコレクタに接
続されている。

【００４９】抵抗素子Ｒ１０１，Ｒ１０２は差動対の負
荷を構成している。また、トランジスタＱ１０３と抵抗
素子Ｒ１０３、トランジスタＱ１０６と抵抗素子Ｒ１０
４、さらにトランジスタＱ１０７と抵抗素子Ｒ１０５は
それぞれトランジスタＱ１０１とＱ１０２からなる差動
対、エミッタフォロワを構成しているトランジスタＱ１
０４およびＱ１０５に駆動電流を供給する電流源を成し
ている。

【００５０】遅延部ＤＬＹを構成する各遅延段Ｄ１，Ｄ
２，…，ＤＮは、共通のバイアス電圧Ｖ_BIASにより制御
されている。即ち、バイアス電圧Ｖ_BIASがハイレベルに
保持されているとき、各遅延段Ｄ１，Ｄ２，…，ＤＮは
ともに動作状態に設定され、遅延部ＤＬＹは、入力端子
Ｄｉｎ，Ｄｉｎｂから入力された信号に対して時間Ｔ₀
×Ｎだけ遅延させて、遅延された信号を出力端子Ｄｏｕ
ｔ，Ｄｏｕｔｂに出力される。バイアス電圧Ｖ_BIASがロ
ーレベルにまたはフローティング状態に保持されている
とき、遅延部ＤＬＹは停止状態に設定される。

【００５１】図９は、選択部ＳＥＬの構成を示す概念図
である。図示のように、選択部ＳＥＬは、二つのスイッ
チＳＷ１，ＳＷ２により構成されている。これらのスイ
ッチは、入力端子ｂｉａｓ１，ｂｉａｓ２から入力され
たバイアス電圧Ｖ_BIAS1，Ｖ_BIAS2に応じてオン／オフ
状態が制御される。

【００５２】例えば、入力端子ｂｉａｓ１にハイレベル
のバイアス電圧Ｖ_BIAS1が入力され、入力端子ｂｉａｓ
２にローレベルのバイアス電圧Ｖ_BIAS2が入力され、ま
たはフローティング状態に保持されている場合に、スイ
ッチＳＷ１がオン状態、スイッチＳＷ２がオフ状態にそ
れぞれ設定されるので、入力端子ｉｎ１からの入力信号
が選択され、選択された信号が出力端子ｍｏｕｔに出力
される。逆に入力端子ｂｉａｓ１にローレベルのバイア
ス電圧Ｖ_BIAS1が入力され、入力端子ｂｉａｓ２にハイ
レベルのバイアス電圧Ｖ_BIAS2が入力されている場合
に、スイッチＳＷ１がオフ状態、スイッチＳＷ２がオン
状態にそれぞれ設定されるので、入力端子ｉｎ２からの
入力信号が選択され、選択された信号が出力端子ｍｏｕ
ｔに出力される。

【００５３】図１０は、選択部ＳＥＬの一構成例を示す
回路図である。図示のように、本例の選択部ＳＥＬは、
トランジスタＱ１，Ｑ２からなる差動対ＤＰ１、トラン
ジスタＱ４，Ｑ５からなる差動対ＤＰ２、トランジスタ
Ｑ７からなるエミッタフォロワおよびトランジスタＱ８
からなるエミッタフォロワにより構成されている。

【００５４】抵抗素子Ｒ１，Ｒ２は差動対ＤＰ１，ＤＰ
２の負荷を構成している。トランジスタＱ３と抵抗素子
Ｒ３は電流源を成しており、差動対ＤＰ１に電流を供給
し、トランジスタＱ６と抵抗素子Ｒ４は電流源を成して
おり、差動対ＤＰ２に電流を供給し、トランジスタＱ９
と抵抗素子Ｒ５は電流源を成しており、エミッタフォロ
ワ７に電流を供給し、さらにトランジスタＱ１０と抵抗
素子Ｒ６は電流源を成しており、エミッタフォロワ８に
電流を供給する。

【００５５】トランジスタＱ３のベースにバイアス電圧
Ｖ_BIAS1が印加されているので、バイアス電圧Ｖ_BIAS1
がハイレベルのとき、トランジスタＱ３と抵抗素子Ｒ３
からなる電流源が差動対ＤＰ１に電流を供給する。同様
に、トランジスタＱ６のベースにバイアス電圧Ｖ_BIAS2
が印加されているので、バイアス電圧Ｖ_BIAS2がハイレ
ベルのとき、トランジスタＱ６と抵抗素子Ｒ４からなる
電流源が差動対ＤＰ２に電流を供給する。

【００５６】トランジスタＱ９およびＱ１０のベースに
バイアス電圧Ｖ_BIASが印加されている。なおバイアス電
圧Ｖ_BIASは、遅延回路動作時に常にハイレベルに保持さ
れているので、トランジスタＱ７，Ｑ８からなるエミッ
タフォロワに常に電流が供給される。

【００５７】差動対ＤＰ１に電流が供給されていると
き、入力端子ＩＮ１，ＩＮ１Ｂに入力された信号が選択
され、選択された信号はトランジスタＱ７，Ｑ８により
構成されたエミッタフォロワを通して信号ＭＯＵＴ，Ｍ
ＯＵＴＢとして出力される。同様に、差動対ＤＰ２に電
流が供給されているとき、入力端子ＩＮ２，ＩＮ２Ｂに
入力された信号が選択され、選択された信号はトランジ
スタＱ７，Ｑ８により構成されたエミッタフォロワを通
して信号ＭＯＵＴ，ＭＯＵＴＢとして出力される。

【００５８】以上説明したように、本実施形態によれ
ば、遅延時間の異なる遅延部ＤＬＹ１，ＤＬＹ２に入力
信号ＩＮを入力し、切り換え制御信号ＳＷに応じて、バ
イアス発生部ＢＳＧにより発生されたバイアス電圧Ｖ
_BIAS1，Ｖ_BIAS2をそれぞれ遅延部ＤＬＹ１，ＤＬＹ２
に入力し、遅延部ＤＬＹ１，ＤＬＹ２の何れか一つを動
作状態に設定し、他の遅延部を停止状態に設定する。動
作状態に設定された遅延部により遅延された信号を選択
部ＳＥＬにより選択して出力するので、遅延部の数分だ
け遅延時間を設定でき、且つ遅延回路全体の消費電流を
低減できる。

【００５９】なお、以上説明した遅延回路は、遅延時間
の異なる二つの遅延部ＤＬＹ１，ＤＬＹ２により構成さ
れているが、本発明はこれに限定されるものではなく、
遅延時間の異なる複数の遅延部により構成することも可
能である。この場合に、各遅延部にそれぞれバイアス電
圧が供給される。遅延回路動作時に、これらの複数の遅
延部の内、一つの遅延部のみを動作状態に設定し、他の
遅延部を停止状態に設定し、選択部により動作状態に設
定されている遅延部の出力信号を選択し、出力すること
により、複数の異なる遅延時間を設定でき、且つ遅延回
路全体の消費電流を低減できる。

【００６０】

【発明の効果】以上説明したように、本発明の遅延回路
によれば、遅延回路の低消費電力化を実現でき、複数の
遅延時間を設定可能な遅延回路において、消費電力の大
幅な低減を実現できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る遅延回路の一実施形態を示すブロ
ック図である。

【図２】図１に示す遅延回路の一構成例を示す回路図で
ある。

【図３】遅延段の等価回路を示す図である。

【図４】遅延段の一構成例を示す回路図である。

【図５】遅延段の動作を示すタイミングチャートであ
る。

【図６】遅延部の等価回路を示す図である。

【図７】遅延部の構成を示す概念図である。

【図８】遅延部の全体の構成を示す回路図である。

【図９】選択部の構成を示す概念図である。

【図１０】選択部の一構成例を示す回路図である。

【図１１】従来の遅延回路の構成を示すブロック図であ
る。

【図１２】従来の遅延回路の一構成例を示す回路図であ
る。

【図１３】選択部の構成を示す概念図である。

【図１４】選択部の一構成例を示す回路図である。

【符号の説明】

ＤＬＹ１，ＤＬＹ２，ＤＬＹａ１，ＤＬＹａ２…遅延
部、ＳＥＬ，ＳＥＬａ…選択部、ＢＳＧ…バイアス発生
部、Ｄ０，Ｄ１，Ｄ２，…，ＤＮ…遅延段、Ｒ１，Ｒ
２，Ｒ３，Ｒ４，Ｒ５，Ｒ６…抵抗素子、Ｑ１，Ｑ２，
Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ９，Ｑ１０…
トランジスタ、ＳＷ１，ＳＷ２…スイッチ、Ｖ_CC…電源
電圧、ＧＮＤ…接地電位。

Claims

【特許請求の範囲】

【請求項１】バイアス電圧のレベルに応じて動作または
停止し、共通の入力信号に対して異なる遅延時間を与え
る少なくとも二つの遅延手段を備えた遅延回路であっ
て、上記各遅延手段に異なるレベルを持つ上記バイアス電圧
を供給し、所定の遅延手段のみを動作させ、他の遅延手
段を停止させるバイアス供給回路と、上記バイアス供給回路からのバイアス電圧に応じて、上
記動作状態に設定されている遅延手段の出力信号を選択
して出力する選択回路とを有する遅延回路。
【請求項２】上記バイアス供給回路は、外部からの切り
換え制御信号に応じて各遅延手段に所定のレベルを持つ
バイアス電圧を供給する請求項１記載の遅延回路。
【請求項３】上記遅延手段は、入力信号に対して所定の
遅延時間を与えて、直列に接続されている複数段の遅延
段により構成されている請求項１記載の遅延回路。
【請求項４】上記遅延手段を構成する各遅延段は当該遅
延手段に供給された上記バイアス電圧に応じて動作状態
が制御される請求項３記載の遅延回路。
【請求項５】上記遅延段は、ベースに信号が入力される
一対の差動増幅トランジスタと、当該一対の差動増幅トランジスタに駆動電流を供給する
第１の電流源と、上記差動増幅トランジスタの出力信号を受けて、それに
応じた信号を外部に出力するエミッタフォロワと、上記エミッタフォロワに駆動電流を供給する第２の電流
源とを有する請求項３記載の遅延回路。
【請求項６】上記遅延段の第１および第２の電流源は、
当該遅延段に供給されるバイアス電圧に応じて駆動電流
を供給する請求項５記載の遅延回路。