JP2009230842A - サンプルホールド回路 - Google Patents

Abstract

【課題】低い電源電圧でも動作し、高速動作が可能で、かつ他の特性も悪化することがないサンプルホールド回路を提供することにある。
【解決手段】アナログ入力信号が入力される第１のエミッタフォロアと、この第１のエミッタフォロアに流れる電流をオンオフする第１のスイッチと、正電源と第１のエミッタフォロアの出力端子間に接続される抵抗とコンデンサの直列回路と、この抵抗とコンデンサの接続点に一端が接続され、他端が定電流源に接続される第２のスイッチと、コンデンサに保持された電圧が入力される第２のエミッタフォロを具備し、この第１、第２のスイッチを切替信号で制御するようにした。
【選択図】 図１

Description

本発明は、アナログ電圧信号を保持するサンプルホールド回路に関し、高速かつ低電圧動作可能なサンプルホールド回路に関するものである。

図４に従来のサンプルホールド回路の構成を示す。図４において、１０、１１はサンプルホールド部であり、トランジスタＴｒ１〜Ｔｒ３、コンデンサＣ１、スイッチＳ１、および定電流源Ｉｓ１〜Ｉｓ３で構成される。トランジスタＴｒ１とＴｒ３はＮＰＮトランジスタを用い、トランジスタＴｒ２はＰＮＰトランジスタを用いる。

トランジスタＴｒ１のコレクタは正電源ＶＣＣに接続され、エミッタはスイッチＳ１の一端に接続される。このスイッチＳ１の他端は定電流源Ｉｓ１の一端に接続される。この定電流源Ｉｓ１の他端は負電源ＶＥＥに接続される。トランジスタＴｒ１と定電流源Ｉｓ１でエミッタフォロアを構成し、スイッチＳ１はこのエミッタフォロアに流れる電流をオンオフする。

定電流源Ｉｓ２の一端は正電源ＶＣＣに、他端はトランジスタＴｒ２のエミッタに接続される。このトランジスタＴｒ２のベースはトランジスタＴｒ１のエミッタに、コレクタは負電源ＶＥＥに接続される。また、正電源ＶＣＣとトランジスタＴｒ２のベースの間には、コンデンサＣ１が接続される。

トランジスタＴｒ３のコレクタは正電源ＶＣＣに、ベースはトランジスタＴｒ２のエミッタに、コレクタは定電流源Ｉｓ３の一端に接続される。この定電流源Ｉｓ３の他端は負電源ＶＥＥに接続される。出力信号はトランジスタＴｒ３のエミッタから取られる。トランジスタＴｒ３と定電流源Ｉｓ３でエミッタフォロアを構成している。

サンプルホールド部１０、１１内のトランジスタＴｒ１のベースにはアナログ入力信号が入力される。また、スイッチＳ１はそれぞれ切替信号Ａ、切替信号Ｂで制御される。

１２はアナログマルチプレクサであり、サンプルホールド部１０、１１の出力信号、および切替信号Ｃが入力される。アナログマルチプレクサ１２は、切替信号Ｃに基づいてサンプルホールド部１０と１１の出力信号のいずれかを選択し、アナログ出力信号として出力する。

スイッチＳ１がオンのときは、トランジスタＴｒ１にコレクタ電流が流れる。このため、コンデンサＣ１の両端電圧はアナログ入力信号に応じて変化し、このためサンプルホールド部１０、１１の出力はアナログ入力信号に追従する。すなわち、トラックモードで動作する。

スイッチＳ１がオフになるとトランジスタＴｒ１のコレクタ電流は遮断される。コンデンサＣ１にはスイッチＳ１がオフになる直前の電圧が保持され、この状態を維持する。サンプルホールド部１０、１１の出力は、スイッチＳ１がオフになる直前の電圧に固定される。すなわち、ホールドモードになる。サンプルホールド部１０、１１は交互にトラックモードとホールドモードを繰り返す。

次に、図５に基づいてこのサンプルホールド回路の動作を説明する。図５（Ａ）はアナログ入力信号（実線）、（Ｂ）は切替信号Ａである。切替信号Ａが高レベルのときにサンプルホールド部１０内のスイッチＳ１はオンになり、低レベルのときにオフになる。

（Ｃ）はサンプルホールド部１０の出力である。切替信号Ａが高レベルのときに（Ａ）アナログ入力信号（実線）よりもトランジスタＴｒ１のベース・エミッタ間電圧分だけ電圧が下がったアナログ信号（点線）に追従し（トラックモード）、低レベルのときに直前の値を保持する（ホールドモード）。

（Ｄ）は切替信号Ｂである。切替信号Ｂは切替信号Ａとは逆相になっている。（Ｅ）はサンプルホールド部１１の出力である。図からわかるように、サンプルホールド部１０と１１ではトラックモードとホールドモードが逆になっている。

（Ｆ）はアナログマルチプレクサ１２に入力される切替信号Ｃ、（Ｇ）はアナログマルチプレクサ１２の出力である。アナログマルチプレクサ１２は、切替信号Ｃが高レベルのときはサンプルホールド部１０の出力を選択し、低レベルのときはサンプルホールド部１１の出力を選択する。そのため、アナログマルチプレクサ１２の出力は常にアナログ入力信号をホールドした信号が出力され、かつその出力は切替信号Ｃの半周期のサイクルで更新される。

なお、図４ではシングルエンド回路について説明したが、差動入力信号が入力される差動回路にも適用することができる。

特開平０４−２２２９９６号公報 特開平０８−０３１１９４号公報 特開２０００−２５１４９１号公報

しかしながら、このようなサンプルホールド回路には次のような課題があった。高速動作を可能にし、かつ出力インピーダンスを下げるために、サンプルホールド部１０、１１の出力段はトランジスタＴｒ３を用いたエミッタフォロアを用いている。しかし、ＮＰＮトランジスタを用いたエミッタフォロアは、出力レベルがトランジスタＴｒ３のベースエミッタ間電圧（約０．８Ｖ）だけ低くなる。そのため、電源電圧が低い回路では出力電圧のレベルが低くなりすぎて、後段回路に信号を入力することができないという課題があった。

そのため、図４の回路では定電流源Ｉｓ２とＰＮＰトランジスタＴｒ２を用いたエミッタフォロアを使用して出力レベルをＶＢＥだけ持ち上げて、電源電圧が低い回路でも出力レベルが低下しないようにしている。しかし、ＰＮＰトランジスタはＮＰＮトランジスタに比べて周波数特性が悪いので、高速化が困難になると課題があった。

また、アナログマルチプレクサ１２を用いてサンプルホールド部１０、１１の出力を交互に選択するようにしているが、アナログマルチプレクサは複数のアンプで構成されるので、動作速度の低下、ノイズやオフセットの発生、リニアリティの低下、消費電力の増大などの問題がある。そのため、サンプルホールド特性が悪化してしまうという課題もあった。

従って本発明の目的は、低い電源電圧でも動作し、高速動作が可能で、かつ他の特性も悪化することがないサンプルホールド回路を提供することにある。

このような課題を解決するために、本発明のうち請求項１記載の発明は、アナログ入力信号が入力される第１のエミッタフォロアと、前記第１のエミッタフォロアに流れる電流をオン、オフする第１のスイッチと、一端が正電源に接続される抵抗と、前記抵抗の他端にその一端が接続され、他端が前記第１のエミッタフォロアの出力端子に接続されるコンデンサと、前記抵抗と前記コンデンサの接続点にその一端が接続される第２のスイッチと、前記第２のスイッチの他端に接続される定電流源と、前記コンデンサの前記抵抗が接続されていない側の電圧が入力される第２のエミッタフォロアと、を具備したものである。
ＰＮＰトランジスタを用いなくても出力信号のレベルが低下しないので、動作速度を高くすることができる。

請求項２記載の発明は、アナログ入力信号が入力され、第１の切替信号によって第１および第２のスイッチが制御される、請求項１記載の第１のサンプルホールド回路と、アナログ信号が入力され、前記第１の切替信号とは逆相の第２の切替信号によって第１および第２のスイッチが制御され、その出力端子が前記第１のサンプルホールド部の出力端子に接続される、請求項１記載の第２のサンプルホールド回路と、を具備したものである。
アナログマルチプレクサを使用しなくてもホールドされた信号を選択できるので、アナログマルチプレクサに起因する動作速度の低下、ノイズ等の発生を防止し、かつ消費電力を削減することができる。

また、このような課題を達成する本発明は、次の通りである。
（３）コレクタが正電圧（ＶＣＣ）に接続され、ベースがアナログ入力信号（Ｖｉｎ）に接続される第１のＮＰＮトランジスタ（２１）と、一端が前記第１のＮＰＮトランジスタ（２１）のエミッタに接続され、他端が第１の定電流源（２３）を介して負電源（ＶＥＥ）に接続され、第１の切替信号（Ａ）でオン／オフする第１のスイッチ（２２）と、一端が正電源（ＶＣＣ）に接続される第１の抵抗（２４）と、一端が前記第１の抵抗（２４）の他端に接続され、他端が前記第１のＮＰＮトランジスタ（２１）のエミッタに接続される第１のコンデンサ（２５）と、一端が前記第１の抵抗（２４）の他端と前記第１のコンデンサ（２５）の一端との接続点に接続され、他端が第２の定電流源（２７）を介して負電源（ＶＥＥ）に接続され、前記第１の切替信号（Ａ）でオン／オフする第２のスイッチ（２６）と、コレクタが正電圧（ＶＣＣ）に接続され、エミッタが第３の定電流源（２９）を介して負電源（ＶＥＥ）に接続されると共にアナログ出力信号（Ｖｏｕｔ）に接続され、ベースが前記第１のＮＰＮトランジスタ（２１）のエミッタに接続される第２のＮＰＮトランジスタ（２８）とを備えることを特徴とするサンプルホールド回路。
（４）前記第１の抵抗（２４）の抵抗値と前記第２の定電流源（２７）の出力電流値との積が、前記アナログ入力信号（Ｖｉｎ）の電圧変化範囲より大きいことを特徴とする（３）記載のサンプルホールド回路。
（５）コレクタが正電圧（ＶＣＣ）に接続され、ベースが前記アナログ入力信号（Ｖｉｎ）に接続される第３のＮＰＮトランジスタ（３１）と、一端が前記第３のＮＰＮトランジスタ（３１）のエミッタに接続され、他端が第４の定電流源（３３）を介して負電源（ＶＥＥ）に接続され、第２の切替信号（Ｂ）でオン／オフする第３のスイッチ（３２）と、一端が正電源（ＶＣＣ）に接続される第２の抵抗（３４）と、一端が前記第２の抵抗（３４）の他端に接続され、他端が前記第３のＮＰＮトランジスタ（３１）のエミッタに接続される第２のコンデンサ（３５）と、一端が前記第２の抵抗（３４）の他端と前記第２のコンデンサ（３５）の一端との接続点に接続され、他端が第５の定電流源（３７）を介して負電源（ＶＥＥ）に接続され、前記第２の切替信号（Ｂ）でオン／オフする第４のスイッチ（３６）と、コレクタが正電圧（ＶＣＣ）に接続され、エミッタが第６の定電流源（３９）を介して負電源（ＶＥＥ）に接続されると共に前記アナログ出力信号（Ｖｏｕｔ）に接続され、ベースが前記第３のＮＰＮトランジスタ（３１）のエミッタに接続される第４のＮＰＮトランジスタ（３８）とを備え、前記第１の切替信号（Ａ）と前記第２の切替信号（Ｂ）とが逆相であることを特徴とする（３）記載のサンプルホールド回路。
（６）コレクタが正電圧（ＶＣＣ）に接続され、ベースがアナログ入力信号（Ｖｉｎ）に接続される第１のＮＰＮトランジスタ（２１）と、一端が前記第１のＮＰＮトランジスタ（２１）のエミッタに接続され、他端が第１の定電流源（２３）を介して負電源（ＶＥＥ）に接続され、第１の切替信号（Ａ）でオン／オフする第１のスイッチ（２２）と、一端が正電源（ＶＣＣ）に接続される第１の抵抗（２４０）と、一端が前記第１の抵抗（２４０）の他端に接続され、他端が前記第１のＮＰＮトランジスタ（２１）のエミッタに接続される第１のコンデンサ（２５０）と、コレクタが正電圧（ＶＣＣ）に接続され、エミッタが第２の定電流源（２９）を介して負電源（ＶＥＥ）に接続されると共にアナログ出力信号（Ｖｏｕｔ）に接続され、ベースが前記第１のＮＰＮトランジスタ（２１）のエミッタに接続される第２のＮＰＮトランジスタ（２８）とを備え、前記第１の抵抗（２４０）の他端と第１のコンデンサ（２５０）の一端との接続点が前記第１のＮＰＮトランジスタ（２１）のコレクタに接続されることを特徴とするサンプルホールド回路。
（７）前記第１の抵抗（２４０）の抵抗値と前記第１の定電流源（２３）の出力電流値との積が、前記アナログ入力信号（Ｖｉｎ）の電圧変化範囲より大きいことを特徴とする（６）記載のサンプルホールド回路。
（８）コレクタが正電圧（ＶＣＣ）に接続され、ベースが前記アナログ入力信号（Ｖｉｎ）に接続される第３のＮＰＮトランジスタ（３１）と、一端が前記第３のＮＰＮトランジスタ（３１）のエミッタに接続され、他端が第３の定電流源（３３）を介して負電源（ＶＥＥ）に接続され、第２の切替信号（Ｂ）でオン／オフする第２のスイッチ（３２）と、一端が正電源（ＶＣＣ）に接続される第２の抵抗（３４０）と、一端が前記第２の抵抗（３４０）の他端に接続され、他端が前記第３のＮＰＮトランジスタ（３１）のエミッタに接続される第２のコンデンサ（３５０）と、コレクタが正電圧（ＶＣＣ）に接続され、エミッタが第４の定電流源（３９）を介して負電源（ＶＥＥ）に接続されると共に前記アナログ出力信号（Ｖｏｕｔ）に接続され、ベースが前記第３のＮＰＮトランジスタ（３１）のエミッタに接続される第４のＮＰＮトランジスタ（３８）とを備え、前記第２の抵抗（３４０）の他端と第２のコンデンサ（３５０）の一端との接続点が前記第３のＮＰＮトランジスタ（３１）のコレクタに接続され、前記第１の切替信号（Ａ）と前記第２の切替信号（Ｂ）とが逆相であることを特徴とする（６）記載のサンプルホールド回路。

以上説明したことから明らかなように、本発明によれば次のような効果がある。
本発明によれば、アナログ入力信号が入力される第１のエミッタフォロアと、この第１のエミッタフォロアに流れる電流をオンオフする第１のスイッチと、正電源と前記第１のエミッタフォロアの出力端子間に接続される抵抗とコンデンサの直列回路と、この抵抗とコンデンサの接続点に一端が接続され、他端が定電流源に接続される第２のスイッチと、前記コンデンサに保持された電圧が入力される第２のエミッタフォロを具備し、この第１、第２のスイッチを切替信号で制御するようにした。また、このサンプルホールド回路を２個並列に接続し、これらのサンプルホールド回路内の第１、第２のスイッチを逆相の切替信号で制御するようにした。

ホールド時に出力信号のレベルが持ち上がるので、ＰＮＰトランジスタを用いなくても従来と同様の出力信号レベルを確保することができるという効果がある。また、ＰＮＰトランジスタを用いないので、高速動作が可能であるという効果もある。さらに、抵抗の抵抗値と第２の定電流源の出力電流を調整することにより、出力レベルを任意に設定することができるという効果もある。

また、ホールド時に出力信号のレベルが自動的に持ち上がるので、単に２つのサンプルホールド部の出力を接続するだけでホールド時の信号が自動的に選択できる。そのため、アナログマルチプレクサが不要になるので、動作速度やリニアリティの低下、ノイズやオフセットの増大を防止することができ、かつ消費電力を削減することができるという効果がある。

以下本発明を図面を用いて詳細に説明する。図１は本発明に係るサンプルホールド回路の一実施例を示す構成図である。図１において、２０、３０はサンプルホールド部（サンプルホールド回路）である。サンプルホールド部２０はＮＰＮトランジスタ２１、２８、スイッチ２２、２６、定電流源２３、２７、２９、抵抗２４、およびコンデンサ２５で構成されている。

ＮＰＮトランジスタ２１のコレクタは正電源ＶＣＣに接続され、ＮＰＮトランジスタ２１のベースにはアナログ入力信号が入力される。また、ＮＰＮトランジスタ２１のエミッタはスイッチ２２の一端に接続される。このスイッチ２２の他端は定電流源２３の一端に接続され、定電流源２３の他端は負電源ＶＥＥに接続される。スイッチ２２は切替信号Ａによってスイッチ２２のオンオフが制御される。

トランジスタ２１と定電流源２３で第１のエミッタフォロアを構成しており、この第１のエミッタフォロアに流れる電流は、第１のスイッチに相当するスイッチ２２でオン、オフされる。第１のエミッタフォロアの出力端子はトランジスタ２１のエミッタである。

抵抗２４の一端は正電源ＶＣＣに接続され、抵抗２４の他端はコンデンサ２５の一端に接続される。コンデンサ２５の他端はＮＰＮトランジスタ２１のエミッタ、すなわち第１のエミッタフォロアの出力端子に接続される。スイッチ２６の一端は抵抗２４とコンデンサ２５の接続点に接続され、スイッチ２６の他端は定電流源２７の一端に接続される。この定電流源２７の他端は負電源ＶＥＥに接続される。スイッチ２６は切替信号Ａによってそのオンオフが制御される。

ＮＰＮトランジスタ２８のコレクタは正電源ＶＣＣに接続され、ＮＰＮトランジスタ２８のベースはコンデンサ２５の抵抗２４が接続されていない側（コンデンサ２５の他端）に接続される。また、ＮＰＮトランジスタ２８のエミッタは定電流源２９の一端に接続され、この定電流源２９の他端は負電源ＶＥＥに接続される。トランジスタ２８と定電流源２９で第２のエミッタフォロアを構成している。この第２のエミッタフォロアの出力端子はトランジスタ２８のエミッタであり、サンプルホールド部２０の出力端子でもある。

サンプルホールド部３０はＮＰＮトランジスタ３１、３８、スイッチ３２、３６、定電流源３３、３７、３９、抵抗３４、およびコンデンサ３５で構成されている。サンプルホールド部３０はサンプルホールド部２０と同じ構成を有しており、ＮＰＮトランジスタ３１、３８はそれぞれ２１、２８に、スイッチ３２、３６はそれぞれ２２、２６に、定電流源３３、３７、３９はそれぞれ２３、２７、２９に、抵抗３４は２４に、コンデンサ３５は２５に相当する。

ＮＰＮトランジスタ３１のベースにはアナログ入力信号が入力され、スイッチ３２、３６は切替信号Ｂでそのオンオフが制御される。また、ＮＰＮトランジスタ２８のエミッタとＮＰＮトランジスタの３８のエミッタと、すなわちサンプルホールド部２０の出力端子とサンプルホールド部３０の出力端子とは共通接続され、この共通接続点がサンプルホールド回路の出力になる。

ＮＰＮトランジスタ２１のベースとＮＰＮトランジスタ３１のベースとが接続される。ＮＰＮトランジスタ２８のエミッタとＮＰＮトランジスタ３８のエミッタとが接続される。スイッチ２２の制御入力とスイッチ２６の制御入力とが接続され、スイッチ３２の制御入力とスイッチ３６の制御入力とが接続される。

切替信号Ａと切替信号Ｂとは逆相の関係にある。切替信号Ａが高レベルのとき切替信号Ｂが低レベルとなり、切替信号Ａが低レベルのとき切替信号Ｂが高レベルとなる。切替信号Ａが高レベルのときスイッチ２２、２６はオンになり、切替信号Ａが低レベルのときスイッチ２２、２６はオフになる。切替信号Ｂが高レベルのときスイッチ３２、３６はオンになり、切替信号Ｂが低レベルのときスイッチ３２、３６はオフになる。

この実施例の動作を説明する。なお、サンプルホールド部２０と３０は同じ構成を有しているので、サンプルホールド部２０の動作について説明する。スイッチ２２、２６がオンになると、ＮＰＮトランジスタ２１のコレクタ電流が流れ、抵抗２４には定電流源２７の出力電流が流れる。ＮＰＮトランジスタ２１のエミッタはアナログ入力信号に従って変化し、コンデンサ２５にはアナログ入力信号に応じた電荷が蓄積される。すなわち、トラックモードになる。

スイッチ２２がオフになると、ＮＰＮトランジスタ２１のコレクタ電流が流れなくなるので、ＮＰＮトランジスタ２１はオフになる。コンデンサ２５にはスイッチ２２がオフになる直前の電圧が保持される。すなわち、ホールドモードになる。

同時にスイッチ２６がオフになるので抵抗２４に電流が流れなくなり、その両端電圧は０になる。このためコンデンサ２５と抵抗２４の接続点の電圧は抵抗２４の両端電圧分だけ上昇する。例えば、スイッチ２６がオンのときの抵抗２４両端電圧が０．８Ｖとすると、オフになったときに０．８Ｖだけ上昇する。この上昇電圧は抵抗２４の抵抗値と定電流源２７の出力電流値との積になるので、これらの値を調整することにより、任意に決めることができる。なお、コンデンサ２５に蓄積された電荷は変化しないので、コンデンサ２５の両端電圧も変化しない。従って、ＮＰＮトランジスタ２８のベース電位も上昇する。

コンデンサ２５と抵抗２４との接続点の電圧は、スイッチ２６がオンからオフになると、抵抗２４の抵抗値Ｒ２４と定電流源２７の出力電流値Ｉｏ２７との積（Ｒ２４×Ｉｏ２７）の分だけ上昇する。また、ＮＰＮトランジスタ２８のベース電位もスイッチ２６がオンからオフになると、抵抗２４の抵抗値Ｒ２４と定電流源２７の出力電流値Ｉｏ２７との積（Ｒ２４×Ｉｏ２７）の分だけ上昇する。

サンプルホールド部３０も、サンプルホールド部２０の動作と同様に、動作する。切替信号Ｂが切替信号Ａの逆相であるため、サンプルホールド部２０がトラックモードのときはサンプルホールド部３０がホールドモードになり、サンプルホールド部２０がホールドモードのときはサンプルホールド部３０がトラックモードになる。

サンプルホールド部２０の出力段とサンプルホールド部の３０の出力段とは同じ構成のエミッタフォロアであり、かつそれらの出力端子同士は直結されているので、ＮＰＮトランジスタ２８のベース電位とＮＰＮトランジスタ３８のベース電位とのうち、高い電位の方のトランジスタのエミッタ電位がアナログ出力信号として現れる。前述したように、ホールドモードになっているサンプルホールド部の出力は抵抗２４（３４）の電圧降下分だけ高くなる。従って、抵抗２４（３４）の電圧降下をアナログ入力信号の電圧変化範囲より高く（大きく）なるように設定すると、常にホールドモード側のサンプルホールド部の出力が選択される。

図２を用いて、この実施例の動作をさらに説明する。なお、トラックモードにおける抵抗２４（３４）の電圧降下を０．８Ｖとする。
図２（Ａ）はアナログ入力信号（実線）、図２（Ｂ）は切替信号Ａである。切替信号Ａが高レベルのときスイッチ２２、２６はオンになり、切替信号Ａが低レベルのときスイッチ２２、２６はオフになる。

図２（Ｃ）はサンプルホールド部２０本来の出力、すなわちサンプルホールド部３０が接続されていないときのサンプルホールド部２０のみの出力である。図５（Ｃ）の従来例の場合と同様に、図２（Ａ）アナログ入力信号（実線）よりもトランジスタ２１（或いは３１）のベース・エミッタ間電圧分だけ電圧が下がったアナログ信号（破線）に追従するトラックモードと信号を保持するホールドモードが交互に現れるが、前述した理由により、ホールドモードのときの電位は０．８Ｖ（抵抗２４の電圧降下）だけ高くなる。

図２（Ｄ）は切替信号Ｂであり、切替信号Ｂと切替信号Ａとは逆相の関係にある。

図２（Ｅ）はサンプルホールド部３０本来の出力（サンプルホールド部２０が接続されていないときのサンプルホールド部３０のみの出力）であり、図２（Ｃ）の場合と同様にホールドモードのときは０．８Ｖだけ電位が高くなる。

図２（Ｆ）はサンプルホールド回路の出力であるアナログ出力信号（図２（Ａ）アナログ入力信号（実線）よりもトランジスタ２８（或いは３８）のベース・エミッタ間電圧分だけ電圧が下がった）である。サンプルホールド部２０、３０のうち電位が高いホールドモード時の出力が自動的に選択される。

このように、図１実施例ではコンデンサ２５（３５）に保持される信号の電位は、抵抗２４（３４）の電圧降下分だけ高くなる。そのため、図１実施例は、（従来例の場合のようにＰＮＰトランジスタを用いて電位を上げなくても）出力電位が低下しないので、電源電圧が低い回路に用いることができる。

図１実施例は、スイッチ２６がオンからオフになると、ＮＰＮトランジスタ２８のベースの電圧が、抵抗２４の抵抗値Ｒ２４と定電流源２７の出力電流値Ｉｏ２７との積（Ｒ２４×Ｉｏ２７）の分だけ上昇するため、正電源ＶＣＣが低い場合であっても正しく動作する。また、図１実施例は、スイッチ３６がオンからオフになると、ＮＰＮトランジスタ３８のベースの電圧が、抵抗３４の抵抗値Ｒ３４と定電流源３７の出力電流値Ｉｏ３７との積（Ｒ３４×Ｉｏ３４）の分だけ上昇するため、正電源ＶＣＣが低い場合であっても正しく動作する。

また、（従来例の場合のように）ＰＮＰトランジスタを用いないので、図１実施例は動作速度が低下することはない。さらに、（従来例の場合のように）アナログマルチプレクサを用いないので、図１実施例は、動作速度が低下し、ノイズやオフセットが増大することがない。また、図１実施例は、リニアリティが悪化し、消費電力が増大することもなくなる。

なお、この実施例ではサンプルホールド部２０と３０を交互に動作させる構成としたが、サンプルホールド部２０あるいは３０単体でもサンプルホールド回路として用いることができる。この場合、トラックモードとホールドモードを交互に繰り返すので、図１実施例のように常にホールドされた信号が出力されるという利点はなくなるが、ＰＮＰトランジスタを用いないので動作速度が低下しない、出力信号のレベルが低下しないという利点がある。

なお、この実施例ではシングルエンド回路について説明したが、差動入力信号が入力されるサンプルホールド回路にも適用することができる。

図３は、本発明の他の実施例を示す構成図である。図１と同一の要素には同一符号を付す。図３の実施例の構成を説明する。

ＮＰＮトランジスタ２１について、そのコレクタは抵抗２４０を介して、正電圧ＶＣＣに接続され、そのベースはアナログ入力信号Ｖｉｎに接続される。

スイッチ２２について、その一端はＮＰＮトランジスタ２１のエミッタに接続され、その他端は定電流源２３を介して負電源ＶＥＥに接続される。また、スイッチ２２の制御入力は切替信号Ａに接続され、スイッチ２２は切替信号Ａに基づいてオン／オフする。

抵抗２４０について、その一端は正電源ＶＣＣに接続される。
コンデンサ２５０について、その一端は抵抗２４０の他端に接続され、その他端はＮＰＮトランジスタ２１のエミッタに接続される。
抵抗２４０の他端とコンデンサ２５０の一端との接続点は、ＮＰＮトランジスタ２１のコレクタに接続される。コンデンサ２５０は、ＮＰＮトランジスタ２１のコレクターエミッタ間に接続される。

ＮＰＮトランジスタ２８について、そのコレクタは正電圧ＶＣＣに接続され、そのエミッタは定電流源２９を介して負電源ＶＥＥに接続され、そのベースはＮＰＮトランジスタ２１のエミッタに接続される。また、ＮＰＮトランジスタ２８のエミッタはアナログ出力信号Ｖｏｕｔに接続される。

そして、ＮＰＮトランジスタ２１、２８、スイッチ２２、抵抗２４０、コンデンサ２５０、定電流源２３、２９は、サンプルホールド部２００を形成する。

ＮＰＮトランジスタ３１について、そのコレクタは抵抗３４０を介して、正電圧ＶＣＣに接続され、そのベースはアナログ入力信号Ｖｉｎに接続される。

スイッチ３２について、その一端はＮＰＮトランジスタ３１のエミッタに接続され、その他端は定電流源３３を介して負電源ＶＥＥに接続される。また、スイッチ３２の制御入力は切替信号Ｂに接続され、スイッチ３２は切替信号Ｂに基づいてオン／オフする。

抵抗３４０について、その一端は正電源ＶＣＣに接続される。
コンデンサ３５０について、その一端は抵抗３４０の他端に接続され、その他端はＮＰＮトランジスタ３１のエミッタに接続される。
抵抗３４０の他端とコンデンサ３５０の一端との接続点は、ＮＰＮトランジスタ３１のコレクタに接続される。コンデンサ３５０は、ＮＰＮトランジスタ３１のコレクターエミッタ間に接続される。

ＮＰＮトランジスタ３８について、そのコレクタは正電圧ＶＣＣに接続され、そのエミッタは定電流源３９を介して負電源ＶＥＥに接続され、そのベースはＮＰＮトランジスタ３１のエミッタに接続される。また、ＮＰＮトランジスタ３８のエミッタはアナログ出力信号Ｖｏｕｔに接続される。

そして、ＮＰＮトランジスタ３１、３８、スイッチ３２、抵抗３４０、コンデンサ３５０、定電流源３３、３９は、サンプルホールド部３００を形成する。

ＮＰＮトランジスタ２１のベースとＮＰＮトランジスタ３１のベースとアナログ入力信号Ｖｉｎとが接続される。ＮＰＮトランジスタ２８のエミッタとＮＰＮトランジスタ３８のエミッタとアナログ出力信号Ｖｏｕｔとが接続される。

また、切替信号Ａと切替信号Ｂとは逆相の関係にある。切替信号Ａが高レベルのとき切替信号Ｂが低レベルとなり、切替信号Ａが低レベルのとき切替信号Ｂが高レベルとなる。切替信号Ａが高レベルのときスイッチ２２はオンになり、切替信号Ａが低レベルのときスイッチ２２はオフになる。切替信号Ｂが高レベルのときスイッチ３２はオンになり、切替信号Ｂが低レベルのときスイッチ３２はオフになる。

さらに、抵抗２４０の抵抗値Ｒ２４０と定電流源２３の出力電流値Ｉｏ２３との積（Ｒ２４０×Ｉｏ２３）を、アナログ入力信号Ｖｉｎの電圧変化範囲Ｖｉｎ―ｒａｎｇｅよりも大きくする。また、抵抗３４０の抵抗値Ｒ３４０と定電流源３３の出力電流値Ｉｏ３３との積（Ｒ３４０×Ｉｏ３３）を、アナログ入力信号Ｖｉｎの電圧変化範囲Ｖｉｎ―ｒａｎｇｅよりも大きくする。

このような図３の実施例の動作を説明する。
まず、スイッチ２２がオンになると、ＮＰＮトランジスタ２１のコレクタ電流が流れ、抵抗２４０には定電流源２３の出力電流Ｉｏ２３が流れ、抵抗２４０の両端には電圧（Ｒ２４０×Ｉｏ２３）が生じる。ＮＰＮトランジスタ２１のコレクタと抵抗２４０の他端とコンデンサ２５０の一端との接続点の電位の値は、ＶＣＣ−（Ｒ２４０×Ｉｏ２３）となる。

このとき、ＮＰＮトランジスタ２１のエミッタとスイッチ２２の一端とコンデンサ２５０の他端とＮＰＮトランジスタ２８のベースとの接続点の電位ＮＡの値は、アナログ入力信号Ｖｉｎに従って変化し、コンデンサ２５０にはアナログ入力信号Ｖｉｎに応じた電荷が蓄積される。すなわち、トラックモードになる。

次に、スイッチ２２がオフになると、ＮＰＮトランジスタ２１はオフになる。抵抗２４０に流れる電流はゼロとなり、抵抗２４０の両端の電圧はゼロとなる。ＮＰＮトランジスタ２１のコレクタと抵抗２４０の他端とコンデンサ２５０の一端との接続点の電位の値は、ＶＣＣとなる。

このとき、コンデンサ２５０は、スイッチ２２がオフになる直前の電圧を保持する。すなわち、ホールドモードになる。ＮＰＮトランジスタ２１のエミッタとスイッチ２２の一端とコンデンサ２５０の他端とＮＰＮトランジスタ２８のベースとの接続点の電位ＮＡの値は、ＶＣＣにコンデンサ２５０の電圧値を加算した値になる。

同様に、スイッチ３２がオンになると、ＮＰＮトランジスタ３１のコレクタ電流が流れ、抵抗３４０には定電流源３３の出力電流Ｉｏ３３が流れ、抵抗３４０の両端には電圧（Ｒ３４０×Ｉｏ３３）が生じる。ＮＰＮトランジスタ３１のコレクタと抵抗３４０の他端とコンデンサ３５０の一端との接続点の電位の値は、ＶＣＣ−（Ｒ３４０×Ｉｏ３３）となる。

このとき、ＮＰＮトランジスタ３１のエミッタとスイッチ３２の一端とコンデンサ３５０の他端とＮＰＮトランジスタ３８のベースとの接続点の電位ＮＢの値は、アナログ入力信号Ｖｉｎに従って変化し、コンデンサ３５０にはアナログ入力信号Ｖｉｎに応じた電荷が蓄積される。すなわち、トラックモードになる。

そして、スイッチ３２がオフになると、ＮＰＮトランジスタ３１はオフになる。抵抗３４０に流れる電流はゼロとなり、抵抗３４０の両端の電圧はゼロとなる。ＮＰＮトランジスタ３１のコレクタと抵抗３４０の他端とコンデンサ３５０の一端との接続点の電位の値は、ＶＣＣとなる。

このとき、コンデンサ３５０は、スイッチ３２がオフになる直前の電圧を保持する。すなわち、ホールドモードになる。ＮＰＮトランジスタ３１のエミッタとスイッチ３２の一端とコンデンサ３５０の他端とＮＰＮトランジスタ３８のベースとの接続点の電位ＮＢの値は、ＶＣＣにコンデンサ３５０の電圧値を加算した値になる。

ここで、切替信号Ａと切替信号Ｂとが逆相であり、サンプルホールド部２００とサンプルホールド部３００とは逆相で動作する。

また、抵抗２４０の抵抗値Ｒ２４０と定電流源２３の出力電流値Ｉｏ２３との積（Ｒ２４０×Ｉｏ２３）が、アナログ入力信号Ｖｉｎの電圧変化範囲Ｖｉｎ―ｒａｎｇｅより大きく、抵抗３４０の抵抗値Ｒ３４０と定電流源３３の出力電流値Ｉｏ３３との積（Ｒ３４０×Ｉｏ３３）が、アナログ入力信号Ｖｉｎの電圧変化範囲Ｖｉｎ―ｒａｎｇｅより大きい。

そうなると、サンプルホールド部２００がホールドモードで、サンプルホールド部３００がトラックモードのときは、ＮＰＮトランジスタ２８がオンとなり、ＮＰＮトランジスタ３８がオフとなる。
また、サンプルホールド部２００がトラックモードで、サンプルホールド部３００がホールドモードのときは、ＮＰＮトランジスタ２８がオフとなり、ＮＰＮトランジスタ３８がオンとなる。

したがって、図３の実施例の動作は、図１の実施例の動作と同等になる。よって、図３の実施例の効果は、図１の実施例の効果と同等になる。また、図３の実施例の部品点数は図１の実施例の部品点数よりも少なく、図３の実施例の消費電力は図１の実施例の消費電力よりも小さい。

また、本発明は、上述の実施例に限定されることなく、その本質を逸脱しない範囲でさらに多くの変更及び変形を含むものである。

本発明の一実施例を示す構成図である。 本発明の一実施例の動作を説明するための波形図である。 本発明の他の実施例を示す構成図である。 従来のサンプルホールド回路の構成図である。 従来のサンプルホールド回路の動作を説明するための波形図である。

符号の説明

２０、３０ サンプルホールド部
２１、２８、３１、３８ ＮＰＮトランジスタ
２２、２６、３２、３６ スイッチ
２３、２７、２９、３３、３７、３９ 定電流源
２４、３４ 抵抗
２５、３５ コンデンサ
ＶＣＣ 正電源
ＶＥＥ 負電源

Claims (8)

1. アナログ入力信号が入力される第１のエミッタフォロアと、
   前記第１のエミッタフォロアに流れる電流をオン、オフする第１のスイッチと、
   一端が正電源に接続される抵抗と、
   前記抵抗の他端にその一端が接続され、他端が前記第１のエミッタフォロアの出力端子
   に接続されるコンデンサと、
   前記抵抗と前記コンデンサの接続点にその一端が接続される第２のスイッチと、
   前記第２のスイッチの他端に接続される定電流源と、
   前記コンデンサの前記抵抗が接続されていない側の電圧が入力される第２のエミッタフ
   ォロアと、を具備した
   ことを特徴とするサンプルホールド回路。
2. アナログ入力信号が入力され、第１の切替信号によって第１および第２のスイッチが制
   御される、請求項１記載の第１のサンプルホールド回路と、
   アナログ信号が入力され、前記第１の切替信号とは逆相の第２の切替信号によって第１
   および第２のスイッチが制御され、その出力端子が前記第１のサンプルホールド部の出力
   端子に接続される、請求項１記載の第２のサンプルホールド回路と、を具備した
   ことを特徴とするサンプルホールド回路。
3. コレクタが正電圧（ＶＣＣ）に接続され、ベースがアナログ入力信号（Ｖｉｎ）に接続される第１のＮＰＮトランジスタ（２１）と、
   一端が前記第１のＮＰＮトランジスタ（２１）のエミッタに接続され、他端が第１の定電流源（２３）を介して負電源（ＶＥＥ）に接続され、第１の切替信号（Ａ）でオン／オフする第１のスイッチ（２２）と、
   一端が正電源（ＶＣＣ）に接続される第１の抵抗（２４）と、
   一端が前記第１の抵抗（２４）の他端に接続され、他端が前記第１のＮＰＮトランジスタ（２１）のエミッタに接続される第１のコンデンサ（２５）と、
   一端が前記第１の抵抗（２４）の他端と前記第１のコンデンサ（２５）の一端との接続点に接続され、他端が第２の定電流源（２７）を介して負電源（ＶＥＥ）に接続され、前記第１の切替信号（Ａ）でオン／オフする第２のスイッチ（２６）と、
   コレクタが正電圧（ＶＣＣ）に接続され、エミッタが第３の定電流源（２９）を介して負電源（ＶＥＥ）に接続されると共にアナログ出力信号（Ｖｏｕｔ）に接続され、ベースが前記第１のＮＰＮトランジスタ（２１）のエミッタに接続される第２のＮＰＮトランジスタ（２８）とを備える
   ことを特徴とするサンプルホールド回路。
4. 前記第１の抵抗（２４）の抵抗値と前記第２の定電流源（２７）の出力電流値との積が、前記アナログ入力信号（Ｖｉｎ）の電圧変化範囲より大きい
   ことを特徴とする請求項３記載のサンプルホールド回路。
5. コレクタが正電圧（ＶＣＣ）に接続され、ベースが前記アナログ入力信号（Ｖｉｎ）に接続される第３のＮＰＮトランジスタ（３１）と、
   一端が前記第３のＮＰＮトランジスタ（３１）のエミッタに接続され、他端が第４の定電流源（３３）を介して負電源（ＶＥＥ）に接続され、第２の切替信号（Ｂ）でオン／オフする第３のスイッチ（３２）と、
   一端が正電源（ＶＣＣ）に接続される第２の抵抗（３４）と、
   一端が前記第２の抵抗（３４）の他端に接続され、他端が前記第３のＮＰＮトランジスタ（３１）のエミッタに接続される第２のコンデンサ（３５）と、
   一端が前記第２の抵抗（３４）の他端と前記第２のコンデンサ（３５）の一端との接続点に接続され、他端が第５の定電流源（３７）を介して負電源（ＶＥＥ）に接続され、前記第２の切替信号（Ｂ）でオン／オフする第４のスイッチ（３６）と、
   コレクタが正電圧（ＶＣＣ）に接続され、エミッタが第６の定電流源（３９）を介して負電源（ＶＥＥ）に接続されると共に前記アナログ出力信号（Ｖｏｕｔ）に接続され、ベースが前記第３のＮＰＮトランジスタ（３１）のエミッタに接続される第４のＮＰＮトランジスタ（３８）とを備え、
   前記第１の切替信号（Ａ）と前記第２の切替信号（Ｂ）とが逆相である
   ことを特徴とする請求項３記載のサンプルホールド回路。
6. コレクタが正電圧（ＶＣＣ）に接続され、ベースがアナログ入力信号（Ｖｉｎ）に接続される第１のＮＰＮトランジスタ（２１）と、
   一端が前記第１のＮＰＮトランジスタ（２１）のエミッタに接続され、他端が第１の定電流源（２３）を介して負電源（ＶＥＥ）に接続され、第１の切替信号（Ａ）でオン／オフする第１のスイッチ（２２）と、
   一端が正電源（ＶＣＣ）に接続される第１の抵抗（２４０）と、
   一端が前記第１の抵抗（２４０）の他端に接続され、他端が前記第１のＮＰＮトランジスタ（２１）のエミッタに接続される第１のコンデンサ（２５０）と、
   コレクタが正電圧（ＶＣＣ）に接続され、エミッタが第２の定電流源（２９）を介して負電源（ＶＥＥ）に接続されると共にアナログ出力信号（Ｖｏｕｔ）に接続され、ベースが前記第１のＮＰＮトランジスタ（２１）のエミッタに接続される第２のＮＰＮトランジスタ（２８）とを備え、
   前記第１の抵抗（２４０）の他端と第１のコンデンサ（２５０）の一端との接続点が前記第１のＮＰＮトランジスタ（２１）のコレクタに接続される
   ことを特徴とするサンプルホールド回路。
7. 前記第１の抵抗（２４０）の抵抗値と前記第１の定電流源（２３）の出力電流値との積が、前記アナログ入力信号（Ｖｉｎ）の電圧変化範囲より大きい
   ことを特徴とする請求項６記載のサンプルホールド回路。
8. コレクタが正電圧（ＶＣＣ）に接続され、ベースが前記アナログ入力信号（Ｖｉｎ）に接続される第３のＮＰＮトランジスタ（３１）と、
   一端が前記第３のＮＰＮトランジスタ（３１）のエミッタに接続され、他端が第３の定電流源（３３）を介して負電源（ＶＥＥ）に接続され、第２の切替信号（Ｂ）でオン／オフする第２のスイッチ（３２）と、
   一端が正電源（ＶＣＣ）に接続される第２の抵抗（３４０）と、
   一端が前記第２の抵抗（３４０）の他端に接続され、他端が前記第３のＮＰＮトランジスタ（３１）のエミッタに接続される第２のコンデンサ（３５０）と、
   コレクタが正電圧（ＶＣＣ）に接続され、エミッタが第４の定電流源（３９）を介して負電源（ＶＥＥ）に接続されると共に前記アナログ出力信号（Ｖｏｕｔ）に接続され、ベースが前記第３のＮＰＮトランジスタ（３１）のエミッタに接続される第４のＮＰＮトランジスタ（３８）とを備え、
   前記第２の抵抗（３４０）の他端と第２のコンデンサ（３５０）の一端との接続点が前記第３のＮＰＮトランジスタ（３１）のコレクタに接続され、
   前記第１の切替信号（Ａ）と前記第２の切替信号（Ｂ）とが逆相である
   ことを特徴とする請求項６記載のサンプルホールド回路。

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