JP2012155195A - ブザー駆動回路 - Google Patents

Abstract

【課題】ブザーの両端に印加されるブザー電圧を高くしてブザーの音圧を高くしつつ回路電流の低減を図ることにより、小型化できるブザー駆動回路を提供する。
【解決手段】互いに極性の異なる一対のトランジスタＴｒ１及びＴｒ２が、１０Ｖ系の電源電圧Ｖ_DD間に直列接続される。互いに極性の異なる一対のトランジスタＴｒ３及びＴｒ４が、電源電圧Ｖ_DD間に直列接続されると共に一対のトランジスタＴｒ１及びＴｒ２に並列接続される。ブザーＢＺが、トランジスタＴｒ１及びＴｒ２の接続点と、トランジスタＴｒ３及びＴｒ４の接続点と、の間に接続される。第１レベルシフト回路３１が、５Ｖ系の駆動電圧Ｖ_D1を１０Ｖ系の駆動電圧Ｖ_b1にレベルアップしてトランジスタＴｒ１及びＴｒ２のベースに供給する。第２レベルシフト回路３２が、５Ｖ系の駆動電圧Ｖ_D2を１０Ｖ系の駆動電圧Ｖ_b2にレベルアップしてトランジスタＴｒ３及びＴｒ４のベースに供給する。
【選択図】図１

Description

本発明は、ブザー駆動回路に係り、特に、ブザーを駆動するためのブザー駆動回路に関するものである。

上述したブザー駆動回路として、例えば、図９に示されたものが提案されている。同図に示すように、ブザー駆動回路１００は、ブザーＢＺと、ブザーＢＺを駆動するためのパルス状の駆動電圧Ｖ_Dを出力するＣＰＵ１０１と、駆動信号Ｖ_Dが入力されるバッファ１０２及びインバータ１０３と、を備えている。そして、上記ブザーＢＺは、これらバッファ１０２及びインバータ１０３の出力間に接続されている。

上記ブザーＢＺは、その両端に印加されるパルス状のブザー電圧の振幅に応じた音圧のブザー音を出力する。上記ＣＰＵ１０１は、５Ｖの電源電圧Ｖ_CCの供給を受けて動作するものであり、この５Ｖ以下のパルス状の駆動電圧Ｖ_Dを出力する。上記バッファ１０２及びインバータ１０３は、ＣＰＵ１０１と同様に５Ｖの電源電圧Ｖ_DDの供給を受けて動作する。

以上の構成によれば、ＣＰＵ１０１から出力される駆動電圧Ｖ_DがＨレベル（５Ｖ）のとき、バッファ１０２からは電源電圧Ｖ_DDが出力されると共にインバータ１０３からはグランド電圧Ｖ_GNDが出力される。これにより、ブザーＢＺのバッファ１０２側が電源電圧Ｖ_DD、インバータ１０３側がグランド電圧Ｖ_GNDとなる。

一方、ＣＰＵ１０１から出力される駆動電圧Ｖ_DがＬレベル（０Ｖ）のとき、バッファ１０２からはグランド電圧Ｖ_GNDが出力されると共にインバータ１０３からは電源電圧Ｖ_DDが出力される。これにより、ブザーＢＺのバッファ１０２側がグランド電圧Ｖ_GND、インバータ１０３側が電源電圧Ｖ_DDとなる。従って、ブザーＢＺの両端に印加されるブザー電圧の振幅は、バッファ１０２及びインバータ１０３の電源電圧Ｖ_DD＝５Ｖの２倍の１０Ｖとなる。

しかしながら、ブザー電圧の振幅が１０Ｖだけでは、十分な音圧が確保できない。そこで、バッファ１０２及びインバータ１０３の電源電圧Ｖ_DDを２倍の１０Ｖにすることにより、ブザー電圧の振幅も２倍の２０Ｖとして、十分な音圧が得られるようにすることが考えられる。

しかしながら、バッファ１０２及びインバータ１０３は、１／２Ｖ_DD（Ｖ_DD＝１０Ｖの場合は５Ｖ）以上の電圧が入力されないと、その出力をグランド電圧Ｖ_GNDから電源電圧Ｖ_DD、電源電圧Ｖ_DDからグランド電圧Ｖ_GNDに切り替えることができない。上述したようにＣＰＵ１０１から出力される駆動電圧Ｖ_Dは最大で５Ｖであり、１／２Ｖ_DD以上の電圧とすることが難しい。このため、単にバッファ１０２及びインバータ１０３の電源電圧Ｖ_DDを倍の１０Ｖにしただけではバッファ１０２及びインバータ１０３の出力を切り替えることができず音を出すことができない。

この問題を解決するために例えば図１０に示されたブザー駆動回路１０４が考えられる。同図に示すように、ブザー駆動回路１０４は、ブザーＢＺと、１０Ｖの電源電圧Ｖ_DD間に互いに直列接続された抵抗Ｒ３１及びトランジスタＴｒ３１と、電源電圧Ｖ_DD間に互いに直列接続された抵抗Ｒ３２及びトランジスタＴｒ３２と、を備えている。上記抵抗Ｒ３１及びトランジスタＴｒ３１と、抵抗Ｒ３２及びトランジスタＴｒ３２と、は互いに並列接続されている。そして、ブザーＢＺは、抵抗Ｒ３１及びトランジスタＴｒ３１の接続点と、抵抗Ｒ３２及びトランジスタＴｒ３２の接続点と、の間に接続されている。

また、トランジスタＴｒ３１のベースには、図示しないＣＰＵからの５Ｖのパルス状の駆動電圧Ｖ_D1が供給され、トランジスタＴｒ３２のベースには、図示しないＣＰＵからの５Ｖのパルス状の駆動電圧Ｖ_D2が供給されている。これら駆動電圧Ｖ_D1及びＶ_D2は、互いにＨレベル、Ｌレベルが反転したパルス状の駆動電圧である。

以上の構成によれば、図示しないＣＰＵから出力される駆動電圧Ｖ_D1がＨレベル（５Ｖ）、駆動電圧Ｖ_D2がＬレベル（０Ｖ）のとき、トランジスタＴｒ３１がオン、トランジスタＴｒ３２がオフとなる。これにより、ブザーＢＺの抵抗Ｒ３２側が、この抵抗Ｒ３２を介して電源電圧Ｖ_DDに接続され、ブザーＢＺの抵抗Ｒ３１側がグランドに接続される。

一方、図示しないＣＰＵから出力される駆動電圧Ｖ_D1がＬレベル（０Ｖ）、駆動電圧Ｖ_D2がＨレベル（５Ｖ）のとき、トランジスタＴｒ３１がオフ、トランジスタＴｒ３２がオンとなる。これにより、ブザーＢＺの抵抗Ｒ３１側が、この抵抗Ｒ３１を介して電源電圧Ｖ_DDに接続され、抵抗Ｒ３２側がグランドに接続される。従って、５Ｖの駆動電圧Ｖ_D1、Ｖ_D2でブザーＢＺの両端に１０Ｖの電源電圧Ｖ_DDを印加することができる。

しかしながら、上述したブザー駆動回路１０４によれば、例えばトランジスタＴｒ３１がオン、トランジスタＴｒ３２がオフしたときは、ブザーＢＺ及び抵抗Ｒ３２が直列接続され、この直列接続されたブザーＢＺ及び抵抗Ｒ３２に抵抗Ｒ３１が並列接続されるため、抵抗Ｒ３２を介してブザーＢＺに流れる電流に加えて、抵抗Ｒ３１にも電流が流れるため、回路電流が増えてしまう。一方、トランジスタＴｒ３１がオフ、トランジスタＴｒ３２がオンしたときは、ブザーＢＺ及び抵抗Ｒ３１が直列接続され、この直列接続されたブザーＢＺ及び抵抗Ｒ３１に抵抗Ｒ３２が並列接続されるため、抵抗Ｒ３１を介してブザーＢＺに流れる電流に加えて、抵抗Ｒ３２にも電流が流れるため、回路電流が増えてしまう。

結果、電源電圧Ｖ_DDを発生する電源（ＡＣトランス）が大きくなり、ブザー駆動回路１０４を小型化できない、という問題があった。このため、上記電源をスイッチング電源にすれば、ブザー駆動回路１０４での電流増加はトランスの大型に直結しないが電源回路のコストが上がってしまう。

そこで、本発明は、ブザーの両端に印加されるブザー電圧を高くしてブザーの音圧を高くしつつ回路電流の低減を図ることにより、小型化できるブザー駆動回路を提供することを課題とする。

上述した課題を解決するための請求項１記載の発明は、パルス状の駆動電圧を出力する出力手段と、前記駆動電圧の出力に応じて鳴動するブザーと、前記駆動電圧よりも高い電源電圧を供給する電圧源と、互いに極性が異なりかつ前記電源電圧間に直列接続された一対の第１トランジスタと、互いに極性が異なりかつ前記電源電圧間に直列接続されると共に前記一対の第１トランジスタに並列接続された一対の第２トランジスタと、を備え、前記ブザーが、前記一対の第１トランジスタ同士の接続点と前記一対の第２トランジスタ同士の接続点との間に接続され、前記一対の第１トランジスタの前記電源電圧プラス側及び前記一対の第２トランジスタの前記電源電圧マイナス側と、前記一対の第１トランジスタの前記電源電圧マイナス側及び前記一対の第２トランジスタの前記電源電圧プラス側と、のオンオフが互いに反転するように、前記一対の第１トランジスタ及び前記一対の第２トランジスタのベースに前記パルス状の駆動電圧が供給されたブザー駆動回路であって、前記出力手段からの駆動電圧を前記電源電圧系の電圧にシフトアップして前記一対の第１トランジスタのうち少なくとも前記電源電圧プラス側のベースに出力する第１レベルシフト回路と、前記出力手段からの駆動電圧を前記電源電圧系の電圧にシフトアップして前記一対の第２トランジスタのうち少なくとも前記電源電圧プラス側のベースに出力する第２レベルシフト回路と、をさらに備えたことを特徴とするブザー駆動回路に存する。

請求項２記載の発明は、前記一対の第１トランジスタのうち前記電源電圧プラス側が、ＰＮＰ型トランジスタで構成され、前記一対の第１トランジスタのうち前記電源電圧マイナス側が、ＮＰＮ型トランジスタで構成され、前記一対の第２トランジスタのうち前記電源電圧プラス側が、ＰＮＰ型トランジスタで構成され、前記一対の第２トランジスタのうち前記電源電圧マイナス側が、ＮＰＮ型トランジスタで構成されていることを特徴とする請求項１記載のブザー駆動回路に存する。

請求項３記載の発明は、前記出力手段が、互いにＨレベル、Ｌレベルが反転した一対の前記パルス状の駆動電圧を出力し、前記第１レベルシフト回路が、前記一対の駆動電圧の一方をシフトアップすると共に当該一方の駆動電圧のＨレベル、Ｌレベルを反転させて前記一対の第１トランジスタのうち前記電源電圧プラス側のベースのみに出力し、前記第２レベルシフト回路が、前記一対の駆動電圧の他方をシフトアップすると共に当該他方の駆動電圧のＨレベル、Ｌレベルを反転させて前記一対の第２トランジスタのうち前記電源電圧プラス側のベースのみに出力し、前記一対の第１トランジスタのうち前記電源電圧マイナス側のベースには、前記一対の駆動電圧の他方が供給され、前記一対の第２トランジスタのうち前記電源電圧のマイナス側のベースには、前記一対の駆動電圧の一方が供給されていることを特徴とする請求項２に記載のブザー駆動回路に存する。

請求項４記載の発明は、前記一対の第１トランジスタ間に設けられた第１抵抗と、前記一対の第２トランジスタ間に設けられた第２抵抗と、をさらに備えたことを特徴とする請求項２又は３に記載のブザー駆動回路に存する。

以上説明したように請求項１記載の発明によれば、駆動電圧よりも高い電源電圧間に一対の第１トランジスタ及び一対の第２トランジスタを設け、第１トランジスタ同士の接続点と第２トランジスタ同士の接続点との間にブザーを接続することにより、電源電圧の２倍に近い振幅をブザーの両端に印加することができ、ブザーの音圧を高くすることができる。また、このとき従来のようにブザーの両端に抵抗Ｒ３１及びＲ３２を設ける必要がなくなり回路電流を少なくして、電圧源の小型化を図ることができる。さらに、一対の第１トランジスタ及び一対の第２トランジスタのうち電源電圧プラス側は、この電源電圧の１／２よりも小さい出力手段からの駆動電圧がベースに供給されてもオンオフすることができないが、第１レベルシフト回路及び第２レベルシフト回路により駆動電圧をシフトアップすることにより、これら第１トランジスタ及び第２トランジスタに１／２電源電圧よりも大きい電圧をベースに供給することができ、第１トランジスタ及び第２トランジスタのオンオフが制御できるようになる。

請求項２記載の発明によれば、ブザーに印加されるブザー電圧の振幅を大きくすることができる。

請求項３記載の発明によれば、一対の第１トランジスタのベース同士、一対の第２トランジスタのベース同士を共通接続しなくてもよいので、共通接続されたベースを通じて電流が流れることがなく、回路電流をさらに抑えることができる。

請求項４記載の発明によれば、一対の第１トランジスタ同士が同時にオンしても第１抵抗により一対の第１トランジスタに流れる電流を抑えることができる。また、一対の第２トランジスタ同士が同時にオンしても第２抵抗により一対の第２トランジスタに流れる電流を抑えることができる。

第１実施形態における本発明のブザー駆動回路を示す回路図である。 （Ａ）〜（Ｈ）は図１に示すブザー駆動回路を構成するＣＰＵから出力される駆動電圧Ｖ_D1及びＶ_D2、トランジスタＴｒ５〜Ｔｒ８のオンオフ状態、駆動電圧Ｖ_b1及びＶ_b2、トランジスタＴｒ１〜Ｔｒ４のオンオフ状態を示すタイムチャートである。 図１に示すブザーの両端電圧を説明するための回路図である。 第２実施形態における本発明のブザー駆動回路を示す回路図である。 図４に示すブザーの両端電圧を説明するための回路図である。 第２実施形態の問題点を説明するための回路図である。 第３実施形態における本発明のブザー駆動回路を示す回路図である。 （Ａ）〜（Ｈ）は図７に示すブザー駆動回路を構成するＣＰＵから出力される駆動電圧Ｖ_D1及びＶ_D2、トランジスタＴｒ９、Ｔｒ１０のオンオフ状態、駆動電圧Ｖ_b1及びＶ_b2、トランジスタＴｒ１〜Ｔｒ４のオンオフ状態を示すタイムチャートである。 従来のブザー駆動回路の一例を示す回路図である。 従来のブザー駆動回路の一例を示す回路図である。

第１実施形態
以下、第１実施形態における本発明のブザー駆動回路を図１及び図２に基づいて説明する。図１は、第１実施形態における本発明のブザー駆動回路を示す回路図である。図２（Ａ）〜（Ｈ）は、図１に示すブザー駆動回路を構成するＣＰＵから出力される駆動電圧Ｖ_D1及びＶ_D2、トランジスタＴｒ５〜Ｔｒ８のオンオフ状態、駆動電圧Ｖ_b1及びＶ_b2、トランジスタＴｒ１〜Ｔｒ４のオンオフ状態を示すタイムチャートである。

上記ブザー駆動回路１は、パルス状の駆動電圧Ｖ_D1、Ｖ_D2を出力する図示しない出力手段としてのＣＰＵと、この駆動電圧Ｖ_D1、Ｖ_D2の出力に応じて鳴動するブザーＢＺと、上記駆動電圧Ｖ_D1、Ｖ_D2の２倍以上の電源電圧Ｖ_DDを供給する図示しない電圧源と、この電源電圧Ｖ_DD間に互いに並列接続された第１プッシュプル回路２１及び第２プッシュプル回路２２と、第１レベルシフト回路３１及び第２レベルシフト回路３２と、抵抗Ｒと、を備えている。

上記図示しないＣＰＵは、５Ｖの電源電圧の供給を受けて動作するものであり、約５Ｖのパルス状の駆動電圧Ｖ_D1、Ｖ_D2を出力する。上記駆動電圧Ｖ_D1、Ｖ_D2は、図２（Ａ）及び（Ｂ）に示すように、互いにＨレベル、Ｌレベルが反転している。上記ブザーＢＺは、その両端に印加されたパルス状のブザー電圧の振幅に応じた音圧のブザー音を出力する。上記図示しない電圧源は、５Ｖの駆動電圧Ｖ_D1、Ｖ_D2の２倍である１０Ｖの電源電圧Ｖ_DDを出力する。

上記第１プッシュプル回路２１は、互いに極性が異なりかつ電源電圧Ｖ_DD間に直列接続された一対のＮＰＮ型のトランジスタＴｒ１及びＰＮＰ型のトランジスタＴｒ２（第１トランジスタ）から構成されている。これらトランジスタＴｒ１及びトランジスタＴｒ２は、その接続点を中心に対称配置されている。

即ち、トランジスタＴｒ１及びトランジスタＴｒ２のエミッタ同士が接続され、トランジスタＴｒ１のコレクタが電源電圧Ｖ_DDに接続され、トランジスタＴｒ２のコレクタがグランド電圧Ｖ_GNDに接続されている。また、これらトランジスタＴｒ１及びＴｒ２のベースは互いに共通接続されて、後述する第１レベルシフト回路３１から出力される駆動電圧Ｖ_b1が供給されている。

上記第２プッシュプル回路２２は、互いに極性が異なりかつ電源電圧Ｖ_DD間に直列接続された一対のＮＰＮ型のトランジスタＴｒ３及びＰＮＰ型のトランジスタＴｒ４（第２トランジスタ）から構成されている。これらトランジスタＴｒ３及びトランジスタＴｒ４は、その接続点を中心に対称配置されている。

即ち、トランジスタＴｒ３及びトランジスタＴｒ４のエミッタ同士が接続され、トランジスタＴｒ３のコレクタが電源電圧Ｖ_DDに接続され、トランジスタＴｒ４のコレクタがグランド電圧Ｖ_GNDに接続されている。また、これらトランジスタＴｒ３及びＴｒ４のベースは互いに共通接続されて、後述する第２レベルシフト回路３２から出力される駆動電圧Ｖ_b2が供給されている。上記ブザーＢＺは、トランジスタＴｒ１及びＴｒ２の接続点と、トランジスタＴｒ３及びＴｒ４の接続点と、の間に接続されている。

上記第１レベルシフト回路３１は、５Ｖの駆動電圧Ｖ_D1を電源電圧Ｖ_DD系のＨレベルがほぼ１０Ｖ、Ｌレベルが０Ｖの駆動電圧Ｖ_b1にシフトアップして一対のトランジスタＴｒ１及びＴｒ２のベースに供給する回路である。上記第１レベルシフト回路３１は、トランジスタＴｒ５及びＴｒ６と、抵抗Ｒ１〜Ｒ５と、を備えている。

上記トランジスタＴｒ５は、そのエミッタが電源電圧Ｖ_DDに接続され、コレクタが抵抗Ｒ１を介してグランド電圧Ｖ_GNDに接続されている。そして、このトランジスタＴｒ５のコレクタと抵抗Ｒ１との接続点が、抵抗Ｒ６を介してトランジスタＴｒ１及びＴｒ２のベースに接続されている。また、トランジスタＴｒ５のベース−エミッタ間には上記抵抗Ｒ２が接続されている。

上記トランジスタＴｒ６は、そのエミッタがグランド電圧Ｖ_GNDに接続され、コレクタが抵抗Ｒ３を介してトランジスタＴｒ５のベースに接続されている。また、トランジスタＴｒ６のベース−エミッタ間に抵抗Ｒ４が接続されていて、トランジスタＴｒ６のベースには抵抗Ｒ５を介して駆動電圧Ｖ_D1が出力される。

以上の構成によれば、図２（Ａ）及び（Ｃ）に示すように、駆動電圧Ｖ_D1がＨ（５Ｖ）のときはトランジスタＴｒ６のエミッタ−ベース間にバイアス電圧が印加されトランジスタＴｒ６がオンする。このトランジスタＴｒ６のオンにより抵抗Ｒ２及びＲ３の両端に電源電圧Ｖ_DDが供給されるため、抵抗Ｒ２に発生する電圧降下分、トランジスタＴｒ５のベースがエミッタよりも低くなりエミッタ−ベース間にバイアス電圧が印加されトランジスタＴｒ５がオンする。このトランジスタＴｒ５のオンによりほぼ電源電圧Ｖ_DDに等しい１０Ｖの駆動電圧Ｖ_b1がトランジスタＴｒ１及びＴｒ２のベースに出力される。

一方、駆動電圧Ｖ_D1がＬ（０Ｖ）のときはトランジスタＴｒ６のエミッタ−ベース間電圧が０となりトランジスタＴｒ６がオフする。このトランジスタＴｒ６のオフにより抵抗Ｒ２及びＲ３の両端に供給された電源電圧Ｖ_DDが遮断されるため、トランジスタＴｒ５のエミッタ−ベース電圧が０となりトランジスタＴｒ５がオフする。

このトランジスタＴｒ５のオフによりグランド電圧Ｖ_GNDに等しい０Ｖの駆動電圧Ｖ_b1がトランジスタＴｒ１及びＴｒ２のベースに出力される。よって、図２（Ａ）及び（Ｅ）に示すように、トランジスタＴｒ１及びＴｒ２のベースには、駆動電圧Ｖ_D1と同位相であり、振幅が１０Ｖのパルス状の駆動電圧Ｖ_b1が供給される。

上記第２レベルシフト回路３２は、５Ｖの駆動電圧Ｖ_D2を電源電圧Ｖ_DD系のほぼ１０Ｖの駆動電圧Ｖ_b2にシフトアップして一対のトランジスタＴｒ３及びＴｒ４のベースに供給する回路である。上記第２レベルシフト回路３２は、トランジスタＴｒ７及びＴｒ８と、抵抗Ｒ７〜Ｒ１１と、を備えている。

上記トランジスタＴｒ７は、そのエミッタが電源電圧Ｖ_DDに接続され、コレクタが抵抗Ｒ７を介してグランド電圧Ｖ_GNDに接続されている。そして、このトランジスタＴｒ７のコレクタと抵抗Ｒ７との接続点が、抵抗Ｒ１２を介してトランジスタＴｒ３及びＴｒ４のベースに接続されている。また、トランジスタＴｒ７のベース−エミッタ間には上記抵抗Ｒ８が接続されている。

上記トランジスタＴｒ８は、そのエミッタがグランド電圧Ｖ_GNDに接続され、コレクタが抵抗Ｒ９を介してトランジスタＴｒ７のベースに接続されている。また、トランジスタＴｒ８のベース−エミッタ間に抵抗Ｒ１０が接続されていて、トランジスタＴｒ８のベースには抵抗Ｒ１１を介して駆動電圧Ｖ_D2が出力される。

以上の構成によれば、図２（Ｂ）及び（Ｄ）に示すように、駆動電圧Ｖ_D2がＨ（５Ｖ）のときはトランジスタＴｒ８のエミッタ−ベース間にバイアス電圧が印加されトランジスタＴｒ８がオンする。このトランジスタＴｒ８のオンにより抵抗Ｒ８及びＲ９の両端に電源電圧Ｖ_DDが供給されるため、抵抗Ｒ８に発生する電圧降下分、トランジスタＴｒ７のベースがエミッタよりも低くなりエミッタ−ベース間にバイアス電圧が印加されトランジスタＴｒ７がオンする。このトランジスタＴｒ７のオンによりほぼ電源電圧Ｖ_DDに等しい１０Ｖの駆動電圧Ｖ_b2がトランジスタＴｒ３及びＴｒ４のベースに出力される。

一方、駆動電圧Ｖ_D2がＬ（０Ｖ）のときはトランジスタＴｒ８のエミッタ−ベース間電圧が０となりトランジスタＴｒ８がオフする。このトランジスタＴｒ８のオフにより抵抗Ｒ８及びＲ９の両端に供給された電源電圧Ｖ_DDが遮断されるため、トランジスタＴｒ７のエミッタ−ベース電圧が０となりトランジスタＴｒ７がオフする。

このトランジスタＴｒ７のオフによりほぼグランド電圧Ｖ_GNDに等しい０Ｖの駆動電圧Ｖ_b2がトランジスタＴｒ３及びＴｒ４のベースに出力される。よって、図２（Ｂ）及び（Ｆ）に示すように、トランジスタＴｒ３及びＴｒ４のベースには、駆動電圧Ｖ_D2と同位相であり、振幅が１０Ｖのパルス状の駆動電圧Ｖ_b2が供給される。また、上記抵抗Ｒは、音色の歪みをなくすために、トランジスタＴｒ１及びＴｒ２の接続点とブザーＢＺとの間に接続されている。

次に、上述した構成のブザー駆動回路１の動作について、図２のタイムチャートを参照して説明する。ＣＰＵから互いにＨレベル、Ｌレベルが反転した駆動電圧Ｖ_D1、Ｖ_D2が出力されると、図２（Ｅ）に示すように、第１レベルシフト回路３１が、５Ｖの駆動電圧Ｖ_D1を１０Ｖの駆動電圧Ｖ_b1にレベルアップして、トランジスタＴｒ１及びＴｒ２のベースに供給する。また、図２（Ｆ）に示すように、第２レベルシフト回路３２が、５Ｖの駆動電圧Ｖ_D2を１０Ｖの駆動電圧Ｖ_b2にレベルアップして、トランジスタＴｒ３及びＴｒ４のベースに供給する。

図２（Ｇ）及び（Ｈ）に示すように、駆動電圧Ｖ_b1がＬ（０Ｖ）、駆動電圧Ｖ_b2がＨ（１０Ｖ）のときは、トランジスタＴｒ１及びＴｒ４がオフして、トランジスタＴｒ２及びＴｒ３がオンして、ブザーＢＺの第１プッシュプル回路２１側にグランド電圧Ｖ_GNDが接続され、第２プッシュプル回路２２側に電源電圧Ｖ_DDが接続される。これに対して、駆動電圧Ｖ_b1、Ｖ_b2が反転して、駆動電圧Ｖ_b1がＨ（１０Ｖ）、駆動電圧Ｖ_b2がＬ（０Ｖ）のときは、トランジスタＴｒ１及びＴｒ４がオンして、トランジスタＴｒ２及びＴｒ３がオフして、ブザーＢＺの第２プッシュプル回路２１側に電源電圧Ｖ_DDが接続され、第１プッシュプル回路２１側にグランド電圧Ｖ_GNDが接続される。即ち、トランジスタＴｒ１及びＴｒ４のオンオフとトランジスタＴｒ２及びＴｒ３のオンオフとが互いに反転され、ブザーＢＺの一端及び他端が交互に電源電圧Ｖ_DDに接続されることにより、ブザーＢＺに印加されるブザー電圧Ｖ_BZの振幅はほぼ電源電圧Ｖ_DDの２倍弱となる。

次に、図３を参照してブザー電圧Ｖ_BZについて説明する。今、図３に示すように、トランジスタＴｒ１及びＴｒ４がオン、トランジスタＴｒ２及びＴｒ３がオフして、ブザーＢＺの第１プッシュプル回路２１側に電源電圧Ｖ_DDが接続され、第２プッシュプル回路２２側にグランド電圧Ｖ_GNDが接続された場合について考えて見る。ＮＰＮ型のトランジスタＴｒ１のベースコレクタ間は、ベースからコレクタに向かう方向が順方向となるダイオードＤ１に等価でき、ベースエミッタ間は、ベースからエミッタに向かう方向が順方向となるダイオードＤ２に等価できる。一方、ＰＮＰ型のトランジスタＴｒ４のエミッタコレクタ間は、エミッタからベースに向かう方向が順方向となるダイオードＤ３に等価でき、ベースコレクタ間は、コレクタからベースに向かう方向が順方向となるダイオードＤ４に等価できる。

よって、ブザーＢＺの一端にはトランジスタＴｒ１のベースエミッタ間を介して１０Ｖが供給され、他端にはトランジスタＴｒ４のベースエミッタ間を介して０Ｖが供給されているため、ブザー電圧Ｖ_BZは下記の式（１）で表す値となる。
Ｖ_BZ＝１０Ｖ（Ｖ_DD）−０．８Ｖ（トランジスタＴｒ１のベースエミッタ間電圧）−０．８（トランジスタＴｒ４のベースエミッタ間電圧）＝８．４Ｖ…（１）
結果、ブザー電圧Ｖ_BZの振幅はその２倍の１６．８Ｖとなる。

上述したブザー駆動回路１によれば、駆動電圧Ｖ_D1、Ｖ_D2よりも高い電源電圧Ｖ_DD間に一対のトランジスタＴｒ１、Ｔｒ２と、一対のトランジスタＴｒ３、Ｔｒ４とを並列に設け、トランジスタＴｒ１、Ｔｒ２同士の接続点とトランジスタＴｒ３、Ｔｒ４の接続点との間にブザーＢＺを接続することにより、電源電圧Ｖ_DDの２倍に近い振幅をブザーＢＺの両端に印加することができ、ブザーＢＺの音圧を高くすることができる。また、このとき従来のようにブザーＢＺの両端に抵抗Ｒ３１及びＲ３２を設ける必要がなくなり回路電流を少なくして、電圧源の小型化を図ることができる。さらに、トランジスタＴｒ１、Ｔｒ２の接続点、トランジスタＴｒ３、Ｔｒ４の接続点の電圧は、ほぼ１／２Ｖ_DDとなる。従って、トランジスタＴｒ１及びＴｒ３は、この１／２Ｖ_DDよりも低い５Ｖの駆動電圧Ｖ_D1、Ｖ_D2がベースに供給されてもオンオフすることができないが、第１レベルシフト回路２１及び第２レベルシフト回路２２を設けることにより、これらトランジスタＴｒ１及びＴｒ３に１／２Ｖ_DDよりも大きい駆動電圧Ｖ_b1、Ｖ_b2をベースに供給することができ、トランジスタＴｒ１及びＴｒ３のオンオフが制御できるようになる。

第２実施形態
次に、第２実施形態における本発明のブザー駆動回路を図４に基づいて説明する。図４は、第２実施形態における本発明のブザー駆動回路を示す回路図である。第１実施形態と第２実施形態とで大きく異なる点は、トランジスタＴｒ１〜Ｔｒ１の極性である。即ち、第１実施形態では、ＮＰＮ型のトランジスタＴｒ１及びＴｒ３、ＰＮＰ型のトランジスタＴｒ２及びＴｒ４を用いていたが、第２実施形態ではプッシュプル回路を廃止してＰＮＰ型のトランジスタＴｒ１及びＴｒ３、ＮＰＮ型のトランジスタＴｒ２及びＴｒ４を用いている。なお、トランジスタＴｒ１〜Ｔｒ４の極性を変えることにより、第２実施形態においては、駆動電圧Ｖ_D1がＨレベル、駆動電圧Ｖ_D2がＬレベルのときは、第１実施形態とは逆に、トランジスタＴｒ１及びＴｒ４がオフ、トランジスタＴｒ２及びＴｒ３がオンし、駆動電圧Ｖ_D1がＬレベル、駆動電圧Ｖ_D2がＨレベルのときは、トランジスタＴｒ１及びＴｒ４がオン、トランジスタＴｒ２及びＴｒ３がオフする。

これにより、ブザー電圧Ｖ_BZの振幅を第１実施形態よりも大きくすることができる。この効果について説明する。今、図５に示すように、トランジスタＴｒ１及びＴｒ４がオン、トランジスタＴｒ２及びＴｒ３がオフして、ブザーＢＺのトランジスタＴｒ１側に電源電圧Ｖ_DDが接続され、トランジスタＴｒ４側にグランド電圧Ｖ_GNDが接続された場合について考えて見る。ＰＮＰ型のトランジスタＴｒ１のベースエミッタ間は、エミッタからベースに向かう方向が順方向となるダイオードＤ５に等価でき、ベースコレクタ間は、コレクタからベースに向かう方向が順方向となるダイオードＤ６に等価できる。一方、ＮＰＮ型のトランジスタＴｒ４のベースコレクタ間は、ベースからコレクタに向かう方向が順方向となるダイオードＤ７に等価でき、ベースエミッタ間は、ベースからエミッタに向かう方向が順方向となるダイオードＤ８に等価できる。

よって、ブザーＢＺの一端にはトランジスタＴｒ１のコレクタエミッタ間を介して１０Ｖが供給され、他端にはトランジスタＴｒ４のコレクタエミッタ間を介して０Ｖが供給されているため、ブザー電圧Ｖ_BZは下記の式（２）で表す値となる。
Ｖ_BZ＝１０Ｖ（Ｖ_DD）−０．１Ｖ（トランジスタＴｒ１のコレクタエミッタ間電圧Ｖｃｅ）−０．１（トランジスタＴｒ４のコレクタエミッタ間電圧Ｖｃｅ）＝９．８Ｖ…（２）
結果、ブザー電圧Ｖ_BZの振幅はその２倍の１９．６Ｖとなり、第１実施形態よりも振幅を大きくして音圧を高くできる。

第３実施形態
次に、第３実施形態について説明する。ところで、上述した第２実施形態では、図６に示すように、トランジスタＴｒ１及びＴ２のベース、トランジスタＴｒ３及びＴｒ４のベースを共通接続すると、トランジスタＴｒ１、Ｔｒ３のベースエミッタ間に等価されるダイオードＤ５と、トランジスタＴｒ２、Ｔｒ４のベースエミッタ間に等価されるダイオードＤ８と、の順方向が電源電圧Ｖ_DDの印加方向と同一になってしまうため、図中点線で示すように、トランジスタＴｒ１〜Ｔｒ４がオフのときに共通接続されたベースを介して電流が流れてしまう。

第３実施形態では、図７に示すように、第２実施形態と同様にＰＮＰ型のトランジスタＴｒ１及びＴｒ２、ＮＰＮ型のトランジスタＴｒ３及びＴｒ４を用いて、トランジスタＴｒ１及びＴｒ２のベース同士、トランジスタＴｒ３及びＴｒ４のベース同士を共通接続しない構成にしている。即ち、トランジスタＴｒ１のベースには後述する第１レベルシフト回路３１から出力される駆動電圧Ｖ_b1が供給され、トランジスタＴｒ２のベースには駆動電圧Ｖ_D2が抵抗Ｒ２１、Ｒ２０、Ｒ２２を介して供給されている。また、トランジスタＴｒ３のベースには後述する第２レベルシフト回路３２から出力される駆動電圧Ｖ_b2が供給され、トランジスタＴｒ４のベースには駆動電圧Ｖ_D1が抵抗Ｒ１７、Ｒ１６、Ｒ２３を介して供給されている。

また、第２実施形態と第３実施形態とで大きく異なる点は、第１レベルシフト回路３１と第２レベルシフト回路３２との構成である。上記第１レベルシフト回路３１は、Ｈレベルが５Ｖ、Ｌレベルが０Ｖの駆動電圧Ｖ_D1をＨレベルが１０Ｖ（≒Ｖ_DD）、Ｌレベルが電源電圧Ｖ_DDを抵抗Ｒ１４及びＲ１５で分圧した分圧値（例えば５Ｖ）となる駆動電圧Ｖ_b1にシフトアップする。さらに、第１レベルシフト回路３１は、駆動電圧Ｖ_D1のＨレベル、Ｌレベルを反転させてトランジスタＴｒ１のベースに出力する。上記第１レベルシフト回路３１は、ＮＰＮ型のトランジスタＴｒ９と、抵抗Ｒ１４〜Ｒ１７と、を備えている。

上記トランジスタＴｒ９は、そのコレクタが抵抗Ｒ１４を介して電源電圧Ｖ_DDに接続され、エミッタが抵抗Ｒ１５を介してグランド電圧Ｖ_GNDに接続されている。そして、このトランジスタＴｒ９のコレクタと抵抗Ｒ１４との接続点が、抵抗Ｒ６を介してトランジスタＴｒ１のベースに接続されている。また、トランジスタＴｒ９のベース−エミッタ間には上記抵抗Ｒ１６が接続され、トランジスタＴｒ９のベースには抵抗Ｒ１７を介して駆動電圧Ｖ_D1が供給されている。

以上の構成によれば、図８（Ａ）及び（Ｃ）に示すように、駆動電圧Ｖ_D1がＨ（５Ｖ）のときはトランジスタＴｒ９のエミッタ−ベース間にバイアス電圧が印加されトランジスタＴｒ９がオンする。このトランジスタＴｒ９のオンにより電源電圧Ｖ_DDを抵抗１４及びＲ１５で分圧した値（例えば５Ｖ）となる駆動電圧Ｖ_b1がトランジスタＴｒ１のベースに出力される。

一方、駆動電圧Ｖ_D1がＬ（０Ｖ）のときはトランジスタＴｒ９のエミッタ−ベース間電圧が０となりトランジスタＴｒ９がオフする。このトランジスタＴｒ９のオフによりほぼ電源電圧Ｖ_DDに等しい１０Ｖの駆動電圧Ｖ_b1がトランジスタＴｒ１のベースに出力される。よって、図８（Ａ）及び（Ｅ）に示すように、トランジスタＴｒ１のベースには、駆動電圧Ｖ_D1のＨレベル、Ｌレベルを反転させた即ち、駆動電圧Ｖ_D2と同位相であり、Ｌレベルが５Ｖ、Ｈレベルが１０Ｖのパルス状の駆動電圧Ｖ_b1が供給される。

上記第２レベルシフト回路３２は、Ｈレベルが５Ｖ、Ｌレベルが０Ｖの駆動電圧Ｖ_D2をＨレベルが１０Ｖ（≒Ｖ_DD）、Ｌレベルが電源電圧Ｖ_DDを抵抗Ｒ１８及びＲ１９で分圧した分圧値（例えば５Ｖ）となる駆動電圧Ｖ_b2にシフトアップする。さらに、第２レベルシフト回路３２は、駆動電圧Ｖ_D2のＨレベル、Ｌレベルを反転させてトランジスタＴｒ３のベースに出力する。上記第１レベルシフト回路３２は、ＮＰＮ型のトランジスタＴｒ１０と、抵抗Ｒ１８〜Ｒ２１と、を備えている。

上記トランジスタＴｒ１０は、そのコレクタが抵抗Ｒ１８を介して電源電圧Ｖ_DDに接続され、エミッタが抵抗Ｒ１９を介してグランド電圧Ｖ_GNDに接続されている。そして、このトランジスタＴｒ１０のコレクタと抵抗Ｒ１８との接続点が、抵抗Ｒ１２を介してトランジスタＴｒ３のベースに接続されている。また、トランジスタＴｒ１０のベース−エミッタ間には上記抵抗Ｒ２０が接続され、トランジスタＴｒ１０のベースには抵抗Ｒ２１を介して駆動電圧Ｖ_D2が供給されている。

以上の構成によれば、図８（Ｂ）及び（Ｄ）に示すように、駆動電圧Ｖ_D2がＨ（５Ｖ）のときはトランジスタＴｒ１０のエミッタ−ベース間にバイアス電圧が印加されトランジスタＴｒ１０がオンする。このトランジスタＴｒ１０のオンにより電源電圧Ｖ_DDを抵抗Ｒ１８及びＲ１９で分圧した値（例えば５Ｖ）となる駆動電圧Ｖ_b2がトランジスタＴｒ３のベースに出力される。

一方、駆動電圧Ｖ_D2がＬ（０Ｖ）のときはトランジスタＴｒ１０のエミッタ−ベース間電圧が０となりトランジスタＴｒ１０がオフする。このトランジスタＴｒ１０のオフによりほぼ電源電圧Ｖ_DDに等しい１０Ｖの駆動電圧Ｖ_b2がトランジスタＴｒ３のベースに出力される。よって、図８（Ｂ）及び（Ｆ）に示すように、トランジスタＴｒ３のベースには、駆動電圧Ｖ_D2のＨレベル、Ｌレベルを反転させた即ち、駆動電圧Ｖ_D1と同位相であり、Ｌレベルが５Ｖ、Ｈレベルが１０Ｖのパルス状の駆動電圧Ｖ_b2が供給される。

また、上記トランジスタＴｒ１及びＴｒ２の間には第１抵抗としての抵抗Ｒ２４及びＲ２５が接続され、トランジスタＴｒ３及びＴｒ４の間には第２抵抗としての抵抗Ｒ２６及びＲ２７が接続されている。これら抵抗Ｒ２４〜Ｒ２７は、音色の歪みをなくすために設けられている。

次に、上述した構成のブザー駆動回路１の動作について、図８のタイムチャートを参照して説明する。ＣＰＵから互いにＨ、Ｌが反転した駆動電圧Ｖ_D1、Ｖ_D2が出力されると、図８（Ｅ）に示すように、トランジスタＴｒ１のベースには、第１レベルシフト回路３１から出力される駆動電圧Ｖ_b1が供給される。また、図８（Ｂ）に示すように、トランジスタＴｒ２のベースには、第２レベルシフト回路３２から出力される駆動電圧Ｖ_b2が供給される。

駆動電圧Ｖ_b1がＬレベル（５Ｖ）、駆動電圧Ｖ_b2がＨレベル（１０Ｖ）のときは、トランジスタＴｒ１及びＴｒ４がオンして、トランジスタＴｒ２及びＴｒ３がオフして、ブザーＢＺのトランジスタＴｒ１側に電源電圧Ｖ_DDが接続され、トランジスタＴｒ４側にグランド電圧Ｖ_GNDが接続される。これに対して、駆動電圧Ｖ_b1、Ｖ_b2が反転して、駆動電圧Ｖ_b1がＨレベル（１０Ｖ）、駆動電圧Ｖ_b2がＬレベル（５Ｖ）のときは、トランジスタＴｒ２及びＴｒ３がオンして、トランジスタＴｒ１及びＴｒ４がオフして、ブザーＢＺのトランジスタＴｒ３側に電源電圧Ｖ_DDが接続され、トランジスタＴｒ２側にグランド電圧Ｖ_GNDが接続される。このようにブザーＢＺの一端及び他端が交互に電源電圧Ｖ_DDに接続されることにより、ブザーＢＺに印加される電圧の振幅はほぼ電源電圧Ｖ_DDの２倍弱となる。

上述した第３実施形態のブザー駆動回路１によれば、一対のトランジスタＴｒ１、Ｔｒ２のベース同士、一対のトランジスタＴｒ３、Ｔｒ４のベース同士を共通接続しなくても良いので、共通接続されたベースを通じて電流が流れることなく、回路電流をさらに抑えることができる。

上述した第３実施形態のブザー駆動回路１によれば、抵抗Ｒ２４及びＲ２５を設けることにより、トランジスタＴｒ１、Ｔｒ２のターンオン、ターンオフのタイミングでトランジスタＴｒ１及びＴｒ２同士が同時にオンしても抵抗Ｒ２６及びＲ２７によりトランジスタＴｒ１及びＴｒ２に流れる電流を抑えることができる。また、抵抗Ｒ２４及びＲ２５を設けることにより、トランジスタＴｒ３、Ｔｒ４のターンオン、ターンオフのタイミングでトランジスタＴｒ３及びＴｒ４同士が同時にオンしても抵抗Ｒ２６及びＲ２７によりトランジスタＴｒ３及びＴｒ４に流れる電流を抑えることができる。

なお、上述した第１〜第３実施形態によれば、第１トランジスタ及び第２トランジスタとしてはバイポーラ型を挙げて説明していたが、本発明はこれに限ったものではない。第１トランジスタ及び第２トランジスタとしては、電界効果トランジスタであってもよい。

また、上述した第１〜第３実施形態に記載された第１及び第２レベルシフト回路３１、３２の構成としては、これに限ったものではない。第１及び第２レベルシフト回路３１、３２としては、他の公知の構成であってもよい。

また、上述した第１〜第３実施形態によれば、一対のトランジスタＴｒ１及びＴｒ２と、一対のトランジスタＴｒ３及びＴｒ４と、が同じ構成であったが本発明はこれに限ったものではない。例えば、トランジスタＴｒ１及びトランジスタＴｒ４をＮＰＮ型、トランジスタＴｒ２及びトランジスタＴｒ３をＰＮＰ型にして、互いに異なる構成にしてもよい。

また、第１〜第３実施形態によれば、図示しない出力手段としてのＣＰＵから一対の駆動電圧Ｖ_D1、Ｖ_D2を出力していたが、本発明はこれに限ったものではない。例えば、ＣＰＵから駆動電圧Ｖ_D1のみを出力して、この駆動電圧Ｖ_D1をインバータなどで反転させて駆動電圧Ｖ_D2を得るようにしてもよい。

また、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。

１ ブザー駆動回路
３１ 第１レベルシフト回路
３２ 第２レベルシフト回路
ＢＺ ブザー
Ｒ２４ 第１抵抗
Ｒ２５ 第１抵抗
Ｒ２６ 第２抵抗
Ｒ２７ 第２抵抗
Ｔｒ１ トランジスタ（第１トランジスタ）
Ｔｒ２ トランジスタ（第１トランジスタ）
Ｔｒ３ トランジスタ（第２トランジスタ）
Ｔｒ４ トランジスタ（第２トランジスタ）
Ｖ_D1 駆動電圧
Ｖ_D2 駆動電圧
Ｖ_DD 電源電圧

Claims (4)

1. パルス状の駆動電圧を出力する出力手段と、前記駆動電圧の出力に応じて鳴動するブザーと、前記駆動電圧よりも高い電源電圧を供給する電圧源と、互いに極性が異なりかつ前記電源電圧間に直列接続された一対の第１トランジスタと、互いに極性が異なりかつ前記電源電圧間に直列接続されると共に前記一対の第１トランジスタに並列接続された一対の第２トランジスタと、を備え、前記ブザーが、前記一対の第１トランジスタ同士の接続点と前記一対の第２トランジスタ同士の接続点との間に接続され、前記一対の第１トランジスタの前記電源電圧プラス側及び前記一対の第２トランジスタの前記電源電圧マイナス側と、前記一対の第１トランジスタの前記電源電圧マイナス側及び前記一対の第２トランジスタの前記電源電圧プラス側と、のオンオフが互いに反転するように、前記一対の第１トランジスタ及び前記一対の第２トランジスタのベースに前記パルス状の駆動電圧が供給されたブザー駆動回路であって、
   前記出力手段からの駆動電圧を前記電源電圧系の電圧にシフトアップして前記一対の第１トランジスタのうち少なくとも前記電源電圧プラス側のベースに出力する第１レベルシフト回路と、
   前記出力手段からの駆動電圧を前記電源電圧系の電圧にシフトアップして前記一対の第２トランジスタのうち少なくとも前記電源電圧プラス側のベースに出力する第２レベルシフト回路と、
   をさらに備えたことを特徴とするブザー駆動回路。
2. 前記一対の第１トランジスタのうち前記電源電圧プラス側が、ＰＮＰ型トランジスタで構成され、前記一対の第１トランジスタのうち前記電源電圧マイナス側が、ＮＰＮ型トランジスタで構成され、
   前記一対の第２トランジスタのうち前記電源電圧プラス側が、ＰＮＰ型トランジスタで構成され、前記一対の第２トランジスタのうち前記電源電圧マイナス側が、ＮＰＮ型トランジスタで構成されている
   ことを特徴とする請求項１記載のブザー駆動回路。
3. 前記出力手段が、互いにＨレベル、Ｌレベルが反転した一対の前記パルス状の駆動電圧を出力し、
   前記第１レベルシフト回路が、前記一対の駆動電圧の一方をシフトアップすると共に当該一方の駆動電圧のＨレベル、Ｌレベルを反転させて前記一対の第１トランジスタのうち前記電源電圧プラス側のベースのみに出力し、
   前記第２レベルシフト回路が、前記一対の駆動電圧の他方をシフトアップすると共に当該他方の駆動電圧のＨレベル、Ｌレベルを反転させて前記一対の第２トランジスタのうち前記電源電圧プラス側のベースのみに出力し、
   前記一対の第１トランジスタのうち前記電源電圧マイナス側のベースには、前記一対の駆動電圧の他方が供給され、
   前記一対の第２トランジスタのうち前記電源電圧のマイナス側のベースには、前記一対の駆動電圧の一方が供給されている
   ことを特徴とする請求項２に記載のブザー駆動回路。
4. 前記一対の第１トランジスタ間に設けられた第１抵抗と、
   前記一対の第２トランジスタ間に設けられた第２抵抗と、
   をさらに備えたことを特徴とする請求項２又は３に記載のブザー駆動回路。

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