JPS6058554B2 - バイポーラメモリセルを有するレジスタ素子 - Google Patents

バイポーラメモリセルを有するレジスタ素子

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JPS6058554B2
JPS6058554B2 JP53110193A JP11019378A JPS6058554B2 JP S6058554 B2 JPS6058554 B2 JP S6058554B2 JP 53110193 A JP53110193 A JP 53110193A JP 11019378 A JP11019378 A JP 11019378A JP S6058554 B2 JPS6058554 B2 JP S6058554B2
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memory cells
memory cell
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transistors
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クラウス・デルカ−
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  • Engineering & Computer Science (AREA)
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  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明は、それぞれベースとコレクタとの間を交差状に
結合されかつ負荷抵抗を有する２つの二重エミッタトラ
ンジスタを含み、それぞれ一方のエミッタがビット導線
と接続され、他方のエミッタが共通に定電流源から電流
を供給されており、また１つのセルの選択がコレクタ側
電位の上昇により行なわれる、バイポーラメモリセルを
有するレジスタ素子に関する。
信号走行時間と損失電力との積は一般に所与の半導体回
路技術において広範囲にわたり一定である。
多くの場合、損失電力の増大による信号走行時間の短縮
およびその逆が可能である。短い信号走行時間を有する
回路の集積、特にエミッタ結合されたトランジスタを有
する差動増幅器または電流スイッチの使用に基礎をおく
ＥＣＬ技術の回路の集積に際しては、上記の理由から損
失電力が許容できない大きさになるという問題点力化ば
しば生ずる。ＥＣＬ技術の論理結合要素において、標準
化された作動電圧から出発して、電流したがつてまた損
失電力の節減のために、もし論理構造上許されるならば
、いわゆる直列結合を応用することが知られている。
この場合、３つまでの電流スイッチが直列に１つの共通
の定電流源に接続される（米国特許第３５１９８１０号
明細書参照）。これは’’下側’’電流スイッチのトラ
ンジスタのコレクタと６′上側゛電流スイッチのトラン
ジスタのエミッタが接続されるという形で実現される。
この場合、“゜上側゛電流スイッチが電流を供給される
かどうか、すなわち有効に制御可能であるかどうかぱ゜
下側゛電流スイッチの開閉状態に関係する。ＥＣＬ回路
と結合して使用可能なメモリセルは文献′６１ＥＥＥｓ
ｐｅｃｔｒｕｍ０，１９７１年５月、４２〜４８ページ
、特にその第丁図により公知である。
メモリセルは、交差結合されかつ２つの負荷抵抗を有し
一方の側で一つの（ワード）選択導線と接続されている
２つの二重エミッタトランジスタから成る。トランジス
タの一方のエミッタは各１つのビット導線と接続され、
他方の両エミッタは共通に１つの定電流源に接続されて
いる。メモリ回路において信号走行時間のかわりにアク
セス時間、特に新しい情報の書き込みに必要な時間を考
察すると、やはり冒頭に記載した関係が成り立ち、アク
スセ時間の短縮は損失電力の増大によりあがなわれなけ
ればならない。できるかぎりアクセス時間を短くするこ
とは、特にレジスタ素子における努力目標である。本発
明の目的は、公知のメモリセルで高速レジスタ回路を構
成するにあたり、速度を犠性にすることなく損失電力を
顕著に減少させることである。
レジスタ回路はその他のＥＣＬ回路と協調のとれたもの
であるべきなので、同じく標準化された作動電圧を用い
ることを前提条件とする。この目的は、本発明によれば
、定電流回路にそれぞれ２つのメモリセルが直列に接続
されていることと、アドレスの１つのビットにより制御
されるスイッチが、アドレスの残りのビットによりアド
レス指定されたメモリセル対から１つのメモリセルを選
択するために設けられていることとを特徴とするレジス
タ素子により達成される。以下に本発明を、図面に示さ
れている実施例によソー層詳細に説明する。
第１図には、それ自体は公知の各２つのメモリセルを直
列接続して成る２つの二重メモリセルあるいはメモリセ
ル対が示されている。
メモリセル自体は同一である。各々は２つの二重エミッ
タトランジスタＴ１およびＴ２から成り、それぞれ一方
のトランジスタのベースは他方のトランジスタのコレク
タと接続されている。抵抗Ｒ１およびＲ２は負荷抵抗を
形成している。両トランジスタＴ１およびＴ２の一方の
エミッタは一括され、セル対の第２のメモリセルを経て
、その先のここでは比較的高い抵抗Ｒ３により近似され
る定電流源と接続されている。メモリセルのトランジス
タの第２のエミッタは、常にｎ個のメモリセルに対して
共通に設けられているデータ導線（ビット導線）Ｄｌａ
およびＤｌａまたはＤｌｂおよびＤｌｂに接続されてい
る。メモリセル対は、第１図には示されていないアドレ
スデコーダから信号を与えられる選択導線ＡＤＲＯない
しＡＤＲｎを介して選択される。
アドレスデコーダの出力の負荷を小さく保つため、各定
電流回路にトランジスタＴ３がエミッタホロワ回路で挿
入されている。実際には１つのレジスタ素子のなかで各
選択導線により複数の、すなわちレジスタ素子内に記憶
されるワードビットと同数のメモリセル対が同時に接続
されるようになつている。すべてのメモリセルの内容は
互いに無関係であり、メモリセル対の選択は選択導線Ａ
ＤＲＯないしＡＤＲｎを介してのみ可能であるから、各
メモリセル対のなかで、書き込みあるいは読み出しが行
なわれるべきメモリセルが決定されなければならない。
そのためには、コード化アドレスの１ビットあるいはこ
のビットの反転値により制御されるトランジスタＴ４な
いしＴ７を有する電流スイッチＳが用いられる。電流ス
イッチＳは、ベースに一定電位ＶＳＩを加えられたトラ
ンジスタＴ８により“発生される一定電流を与えられて
いる。トランジスタＴ８のエミッタは抵抗Ｒ４を介し゜
ζ電源のエミッタ側の極Ｖ坐に接続されている。スイッ
チＳの制御に用いられるアドレスビットの選択は原理的
には任意であるが、ここでは最上位のアドレスビットＳ
２または百ｎを用いることにした。書き込みあるいは読
出しのためにデータ導線ＤｌａないしＤｌｂ上に必要な
電位を設定するために、別の二重エミッタトランジスタ
Ｔ９およびＴｌＯが用いられる。そのためにはベース電
極に、・第２図による書き込み一読み出し回路で発生さ
れる適当な電位が加えられなければならない。トランジ
スタＴ１およびＴ９またはＴ２およびＴｌＯは、エミッ
タ結合されたトランジスタを有する電流スイッチを形成
し、その際該当するエミツタはそれぞれデータ導線Ｄｌ
ａまたはＤｌａを介して相互に結合されている。しかし
これらの両電流スイッチが通電されるのは、トランジス
タＴ４およびＴ５に電流が流れている場合、すなわちメ
モリセル対の上側メモリセルが予め選択されている場合
だけである。さて、該当するメモリセル対が選択導線Ａ
ＤＲｎを介しても選択されており、それによつて全メモ
リセルの電位が高められており、またトランジスタＴ９
のベースに導線Ｗｒを介して低いほうの２進制御電位が
加えられていると仮定すると、トランジスタＴ４のコレ
クタ電流はトランジスタＴ１にも流れ、トランジスタＴ
１が既に導通していなかつたとすれば、このトランジス
タを導通させる。トランジスタＴｌＯのベースには導線
ｉを介して同時に高いほうの２進制御電位が加わるので
、トランジスタＴ５を流れる電流はトランジスタＴｌＯ
から流される。選択されたメモリセルの内容を読み出す
ためには、導線曹およびｉに同一の中間の制御電位が加
えられる。たとえばメモリセルのトランジスタＴ１が導
通状態にあれば、トランジスタＴ９は遮断状態にとどま
る。トランジスタＴｌＯは導通させられる。トランジス
タＴ９およびＴｌＯの開閉状態に応じて、そのコレクタ
抵抗Ｒ５およびＲ６には異なる電圧降下が生ずる。これ
らのトランジスタのコレクタに生ずる電位差により、ト
ランジスタＴｌｌおよびＴｌ２ならびに動作抵抗Ｒ７を
有する差動増幅器が制御される。出力端Ｑは、共通のデ
ータ導線を介して接続されているすべてのメモリセル対
に対する読み出し出力端を形成する。スイッチＳのトラ
ンジスタＴ４およびＴ５のかわりにトランジスタＴ６お
よびＴ７が導通していらならば、上記と類似の関係がメ
モリセル対の下側メモリセルに対して成立する。下側メ
ヤリセルのすべての回路点の電位は上側メモリセルの対
応する回路点の電位よりもベース・エミッターダイオー
ドにおける電圧降下分だけ低いので、この電位の相違を
平衡させるため、下側メモリセルのデータ導線Ｄｌｂお
よびＤｌｂに通するトランジスタＴ９およびＴｌＯのエ
ミッタ回路にはダイオードＤ１およびＤ２が挿入されて
いる。第２図には書き込み一読み出し回路の完全な回路
構成が事前選択スイッチＳとともに示されている。
しかし第２図の回路構成の左側部分に含まれており、そ
こで説明されたので、ここでは立ち入つた説明をしない
。この回路構成の残りの部分は、書き込み一読み出し制
御用の入力端ｗ日およびデータ入力端Ｄに加えられた入
力信号に関係してトランジスタＴ９およびＴｌＯに対す
る正しい制御信号を用意するのに用いられる。データ入
力端Ｄに加えられた論理信号値は、もし同時に制御入力
端Ｗ日に低いほうの２進信号値が加えられているならば
、アドレスされたメモリセルに伝えら゛れる。トランジ
スタＴｌ３およびダイオードＤ３による付加的な電位シ
フトのため、トランジスタＴｌ４のベース電位はこの場
合基準電位ＶＢ３よりも低い。したがつてトランジスタ
Ｔｌ４は遮断され、トランジスタＴｌ５に、トランジス
タＴｌ６および抵抗Ｒ８を有する電流源回路によソー定
に保たれた電流が流れる。それによつて、トランジスタ
Ｔｌ７およびＴｌ８を有する電流スイッチも、データ入
力端Ｄに加わつている論理信号値に応じて制御可能とな
る。それによつて、トランジスタＴ９およびＴｌＯのベ
ース電極と接続された導線Ｗｒおよびｉに異なる制御電
位が与えられる。それに対して制御入力端ｗ日に高いほ
うの２進信号値が加わると、トランジスタＴｌ４が導通
し、トランジスタＴｌ５が遮断される。
それによつて、対を成す同一の抵抗Ｒ９ないしＲｌ４か
ら構成されたブリッジ回路が平衡される。ブリッジ対角
線の両端に接続されトランジスタＴ９およびＴｌＯのベ
ース電極に通する導線曹および研の間には電位差が存在
しない。それによつて、アドレスされたメモリセルを読
み出すために前提条件が与えられる。読み出し信号は読
み出し出力端９に現われる。第３図には、二重メモリセ
ルＺｌｌＯ，ＺｌｌｌないしＺ２２３、読み出し一書き
込み回路ＳＩＬｌｌないしＳＩＬ２２ならびにアドレス
デコーダＤｅｃｌおよびＤｅｃ２を有するレジスタモジ
ュールの概要が示されている。
選択導線ＡＤＲＯないし，ＡＤＲ３を介して二重メモリ
セルの１つの行が、アドレスデコーダＤｅｃｌの入力端
に加えられた下位のアドレスビットＳＯおよびＳ１の組
合わせに関係して選択される。選択された二重メモリセ
ル内の特定のメモリセルの選択は、アドレスデコーダＤ
ｅｃ２の出力信号により最上位アドレスビツトＳ２に関
係して行なわれる。制御入力端ＷＥｌおよびＷＥ２に加
わる制御信号に応じて、入力端ＤｌｌないしＤ２２に加
わるデータビットがレジスタ内に書き込まれ、あるいは
被選択メモリセルの内容が読み出し出力端Ｑｌｌないし
Ｑ２２を介して出力される。第３図の図示によれば、制
御入力端ＷＥｌおよびＷＥ２はそれぞれ二重メモリセル
の２つのセルに対して作用し得る。それに応じて各２ビ
ットの２つの群が互いに無関係に入力され得る。しかし
書き込み一読み出し制御入力端をすべての４つの書き込
み一読み出し回路に対して別々に設けることも共通に設
けることも可能である。さらにレジスタの容量は第３図
に示された実施例にくらべて、幅および（あるいは）収
容すべきデータワードの数に関して変更可能である。図
面の簡単な説明第１図は選択装置および読み出し装置を
有するメモリセルの構成図、第２図は書き込み一読み出
し制御のための補足された回路構成図、第３図は８×４
ビットレジスタの概要図である。
ＡＤＲＯ−ＡＤＲｎ・・・選択導線、Ｄｌａ，ｄｌａ，
ｄｌｂ，ｄｌｂ・・・ビット導線、Ｄｅｃｌ，Ｄｅｃ２
・・・デコーダ、Ｄｌｌ〜Ｄ２２・・・データビット入
力端、Ｑｌｌ〜Ｑ２２・・・読み出し出力端、Ｓ・・・
電流スイッチ、ＳＯ，Ｓｌ，Ｓ２・・・アドレスビット
、ＳＩＬｌｌ〜ＳＩＬ２２・・・書き込み一読み出し回
路、ＷＥｌ，Ｗ『丁・・・制御入力端、ＺｌｌＯ〜Ｚ２
２３・・・二重メモリセル。

Claims (1)

  1. 【特許請求の範囲】 １ それぞれベースとコレクタとの間を交差状に結合さ
    れかつ負荷抵抗を有する２つの二重エミッタトランジス
    タを含み、それぞれ一方のエミッタがビット導線と接続
    され、他方のエミッタが共通に定電流源から電流を供給
    されており、また１つのセルの選択がコレクタ側電位の
    上昇により行なわれるレジスタ素子において、定電流回
    路にそれぞれ２つのメモリセルが直列に接続され、アド
    レスの１つのビットにより制御されるスイッチＳがアド
    レスの残りのビットによりアドレス指定されたメモリセ
    ル対から１つのメモリセルを選択するために設けられて
    いることを特徴とするバイポーラメモリセルを有するレ
    ジスタ素子。 ２ 同時にアドレス指定されるメモリセル対の各々に対
    して固有の書き込み−読み出し制御装置が設けられてい
    ることを特徴とする特許請求の範囲第１項記載のレジス
    タ素子。 ３ 同時にアドレス指定されるすべてのメモリセルに対
    して１つの共通の書き込み−読み出し制御装置が設けら
    れていることを特徴とする特許請求の範囲第１項記載の
    レジスタ素子。
JP53110193A 1977-09-07 1978-09-07 バイポーラメモリセルを有するレジスタ素子 Expired JPS6058554B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE2740353A DE2740353C2 (de) 1977-09-07 1977-09-07 ECL-kompatibler Registerbaustein mit bipolaren Speicherzellen
DE2740353.8 1977-09-07

Publications (2)

Publication Number Publication Date
JPS5450242A JPS5450242A (en) 1979-04-20
JPS6058554B2 true JPS6058554B2 (ja) 1985-12-20

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ID=6018351

Family Applications (1)

Application Number Title Priority Date Filing Date
JP53110193A Expired JPS6058554B2 (ja) 1977-09-07 1978-09-07 バイポーラメモリセルを有するレジスタ素子

Country Status (5)

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US (1) US4168540A (ja)
JP (1) JPS6058554B2 (ja)
DE (1) DE2740353C2 (ja)
FR (1) FR2402920A1 (ja)
GB (1) GB2005504B (ja)

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Also Published As

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JPS5450242A (en) 1979-04-20
GB2005504A (en) 1979-04-19
FR2402920A1 (fr) 1979-04-06
DE2740353C2 (de) 1982-05-13
FR2402920B1 (ja) 1984-11-09
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