JPH03157015A - Ecl回路 - Google Patents

Ecl回路

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JPH03157015A
JPH03157015A JP2005331A JP533190A JPH03157015A JP H03157015 A JPH03157015 A JP H03157015A JP 2005331 A JP2005331 A JP 2005331A JP 533190 A JP533190 A JP 533190A JP H03157015 A JPH03157015 A JP H03157015A
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transistor
circuit
base
pull
collector
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JP2005331A
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Toshiaki Sakai
酒井 敏昭
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [概要1 本発明は、アクティブ・プルダウン型のECL回路に関
し、 配線負荷容量が大きい場合にも、HレベルからLレベル
のスイッチングが高速で、かつOR/NOR両相を同時
に高速で使用できる回路を提供することを目的とし、 入力端子(71)と出力端子(74)と、第1の電源(
GND)と第2の電源(VEE)と、エミッタが共通接
続された第1及び第2のトランジスタ(Q71. Q7
2)と、該共通接続されたエミッタに接続された電流源
とが、該第1.第2の電源間に設けられ、該第1のトラ
ンジスタ(Q71)のベースが、該入力端子(71)に
接続されたECL回路と、 該第1の電源側に接続され、ベースが該第1のトランジ
スタのコレクタに接続され、エミッタが該出力端子(7
4)に接続されたエミッタ・フォロア・トランジスタ(
Q76) と、 該第2の電源側(VEE)に接続され、コレクタが出力
端子(74)に接続されたプルダウン・トランジスタ(
Q771 と、 該電源間に第3のトランジスタ(Q78)とインピーダ
ンス手段(R77)とを直列に接続し、該第3のトラン
ジスタのベースカ煽亥入力端子(71)に接続された入
力回路と、 該第3のトランジスタ(Q78)のエミッタと該プルダ
ウン・トランジスタ(Q77)のベースとの間に設けら
れた静電容量(C71)とにより構成する。
[産業上の利用分野] 本発明は、アクティブ・プルダウン型のECL回路に関
するものである。
[従来の技術j 第15図に示すように、従来高速論理回路として、EC
L (エミッタ結合型論理)回路がある。
このECL回路は、トランジスタQ1、Q2、Q3及び
抵抗R1、R2、R3からなる電流切り換え回路と、ト
ランジスタQ4及び抵抗R4よりなるエミッタ・フォロ
ア回路とから構成されている。
第15図では、2人力の、NORゲートを示している。
R3のかわりに 定電流源を使用してもよい。
電流切り換え回路のトランジスタQ1及びQ2のコレク
タ電圧がLレベル(低論理電圧)からHレベル(高論理
電圧)へと切り換わる時には、エミッタ・フォロア回路
のトランジスタQ4が導通して、配線負荷容量CLに電
荷を充電する。
この場合には、トランジスタQ4のエミッタのインピー
ダンスは十分に低いので、速やかに配線負荷容量CLに
電荷を充電することができる。
電流切り換え回路のトランジスタQ1及びQ2のコレク
タ電圧がHレベルからLレベルへと切り換わる時には、
エミッタ・フォロア回路のトランジスタQ4のエミッタ
に直列に接続されたプルダウン抵抗R4を経由して、配
線負荷容量CLから電荷を放電する。
この場合に、プルダウン抵抗R4が十分に小さければ、
速やかに電荷を放電することができる。
しかし、プルダウン抵抗R4を小さくしておくと、定常
的にエミッタ・フォロア回路のトランジスタQ4に大き
な電流が流れることになり、消費電力も増大する。その
ために、高集積の、LSI等の、低消費電力が必要とさ
れる場合には、あまり小さいプルダウン抵抗値は選択で
きない。
またプルダウン抵抗R4の代わりに、定電流源を経由し
て、配線負荷容量CLから電荷を放電する場合も同様で
ある。定電流源の電流を大きくしておけば、速やかに配
線負荷容量CLから電荷を放電することができるが、定
常電流が増加し、消費電力も増大するのであまり大きな
電流は流せない。
従って、配線負荷容MCLが大きい場合には、出力がH
レベルからLレベルへと切り換わる時には、どうしても
LレベルからHレベルへと切り換わる時に比べて切り換
えに時間を要することになる。これは、HレベルからL
レベルと、LレベルからHレベルとの、切り換え時間の
バランスが崩れることになり、タイミング設計の点で、
論理構成や実際の使用上も問題である。
この問題は、出力がHレベルからLレベルへと切り換わ
る時に、配線負荷容4量から電荷を低いインピーダンス
で放電するような回路をプルダウン抵抗や定電流源の代
わりに使用することにより解決できる。
このような回路として、第16図に示すアクティブ・プ
ルダウン型のECL回路がある。プルダウン用のトラン
ジスタQ17のベースには、定電流源として動作させる
ために、Q14、Q15、R14からなる回路により直
流のバイアス電圧を印加しておき、定常的に、小さい電
流が流れるようにしておく。これは、トランジスタを完
全にオフにしておくと、オンにする時間が長くなるため
である。
第16図に示すNOR出力のアクティブ・プルダウン型
のECL回路では、プルダウン用のトランジスタQ17
のベースに印加するパルス(出カニミッタ・フォロア・
トランジスタQ16のベースに印加する信号とは逆の位
相の信号を静電容量C1lと抵抗R14とにより電気的
に、微分した波形。)を、電流切り換え回路部分の逆相
側のトランジスタQ12のコレクタより取り出している
入力がLレベルからHレベルに変化すると、正のパルス
が発生する。このパルスをプルダウン用のトランジスタ
Q17のベースに加えると、トランジスタQ17が過渡
的にオンになり、配線負荷容量CLから電荷を放電する
。トランジスタQ17のエミッタのインピーダンスは、
十分に低いので速やかに放電が行われる。この時、配線
負荷容量CLからトランジスタQ17を経由した電荷は
、過渡的にはC12に充電される。C12に充電された
電荷は、その後に抵抗R15を経由して放電される。
第17図では、OR出力の場合を示す。
第18図に示す回路では、プルダウン用のトランジスタ
Q37またはQ41のベースに印加するパルスを、それ
ぞれ逆相の出力35または34がら取り出している。こ
の場合にも同様な動作により、速やかな電荷の放電が行
われ、HレベルからLレベルへのスイッチングが高速に
行われる。
[発明が解決しようとする課題] ところで、ECL回路ではOR/NOR両相の出力が使
用できるので、論理能力が高い。これは、同じゲート数
でも、等測的にはより複雑な回路を構成出来ることを意
味する。従って、ECL回路の高速化のためにアクティ
ブ・プルダウン回路を使用する場合にも、同様にOR/
NOR両相の出力を使用し、論理能力を高くする必要が
ある。
ところで、第19図に示すように、従来技術による方法
では、電流切り換え回路部分のトランジスタQ51また
はQ52のコレクタより信号を取り出している。
電流切り換え回路のトランジスタQ51またはQ52の
コレクタに静電容量c51またはC53を付加すると、
電流切り換え回路のスイッチング速度が低下することが
知られている。
ORまたはNORのいずれかの単相を使用する場合には
、第16図及び第17図に示す様に逆相の信号はアクテ
ィブ・プルダウン回路に使用されるだけであり、エミッ
タ・フォロアのベース信号には使用されないので、静電
容ICIIまたはC21が付加されても、スイッチング
速度が低下することはない。
しかし、第19図に示すように、OR/NOR両相を使
用する場合には、エミッタ・フォロアのトランジスタQ
56またはQ60のベースの信号を取り出す電流切り換
え回路のトランジスタQ51またはQ52のコレクタに
静電容量C53またはC51が付加される。
このため、スイッチング速度が低下し、通常のECL回
路と大差がなくなってしまう。このスイッチング速度が
遅くなる問題は、抵抗R53の値を小さくしたり、端子
53の電圧を上げることにより、電流切り換え回路部分
の電流を増やせば、ある程度は解決できる。しかし、消
費電°力が増大するので高集積のLSIには向かない方
法である。
また、第18図に示すパルスを逆相の出力34または3
5から取り出す方法でも、同様に静電容ff1c31ま
たはC33が付加されてスイッチング時間が増大する。
また、逆相の出力に配線負荷容IIcLがある場合には
、出力波形がなまり、プルダウン用のトランジスタQ3
7またはQ41のベースに適切なパルスを印加できない
。さらに逆相の出力は、入力31から信号がトランジス
タQ32とQ36またはQ31とQ40の2段を介して
プルダウン用のトランジスタQ37またはQ41のベー
スに与えられるので、その分時間がかかり、配線負荷容
量CLから電荷を引き始めるのが遅くなる。
従って、いずれの方法でも、OR/NOR両相を同時に
使用するのが難しく、高速性を維持するためには、OR
/NORを別々のゲートで構成するか、回路電流を大き
くするしかない。このために、消費電力が大きくなり、
集積度も上げることができないので、配線負荷容量に対
して、強い回路として高集積のLSIに使用するのには
、適さない。この点から、アクティブ・プルダウンを使
用してHレベルからLレベルのスイッチングが高速で、
かつOR/NOR両相を同時に高速で使用できる回路が
必要とされていた。
本発明は、この様な従来の問題を解決するために創作さ
れたものであり、配線負荷容量が大きい場合にも、11
レヘルからLレベルのスイッチングが高速で、かつOR
/NOR両相を同時に高速で使用できる回路を提供する
ことを目的とする。
[課題を解決するための手段] 本発明では、プルダウン用のトランジスタのベースに印
加するパルスを、電流切り換え回路への入力と並列に設
けた入力回路より取り出す。この様にすれば、電流切り
換え回路のコレクタへ静電容量を付加することがないの
で、OR/NOR両相の出力を使用してもスイッチング
速度が遅くなることはない。この電流切り換え回路への
入力と並列に設ける入力回路を、高速なものにすればア
クティブ・プルダウン回路を高速に動作させることがで
きる。また、入力からは信号がトランジスタ1段しか介
さずにプルダウン用のトランジスタのベースに与えられ
る様に回路を構成すれば、その分早く配線負荷容量から
電荷を引き始められる。
〔作用] 本発明の原理を第1図〜第3図を用いて説明する。
第1図ではNOR出力の場合を示す。トランジスタQ7
8のコレクタは、抵抗R76を介してGND電圧に接続
され、エミッタは、抵抗R77を介して■、雷電圧接続
されている。プルダウン用のトランジスタQ77のベー
スに印加するパルスはECL回路の出力がNOHの場合
には、トランジスタQ78のエミッタより静電容fc7
1を介して取り出す。
第1図において入力信号が入力端子71を介して、電流
切り換え回路のトランジスタQ71のベースへ印加され
ると、通常のECL回路の動作を行う。
一方、並列に設けたトランジスタQ78、抵抗R76及
びR77よりなる入力回路に印加された信号はトランジ
スタQ78のコレクタ側では人力信号と逆相の信号を発
生し、トランジスタQ78のエミッタ側では同相の信号
を発生する。
また、プルダウン用のトランジスタQ77のベースには
、スイッチングが速やかに行われるように、トランジス
タQ74、Q75及び抵抗R74よりなる回路で適切な
直流電圧を与えておき、トランジスタQ77に適切な電
流が痺れるようにする。
なお、トランジスタQ77のベースに適切な直流電圧が
与えられる回路であれば、他の回路にしてもよい。
入力信号が、LレベルからHレベルへの変化時には、ト
ランジスタQ78のエミッタ側でもLレベルからHレベ
ルへと電圧が変化し、この電圧の変化信号は静電容量C
71と抵抗R74とにより形成される回路(微分回路)
で、正の短い時間幅の信号(パルス)を作り出す。この
信号を、プルダウン用のトランジスタQ77のベースに
印加すると、ECL回路のNOR出カフ4がHレベルか
らLレベルの変化時には、プルダウン用のトランジスタ
Q77を過渡的にオンにして、配線負荷容量CLに蓄積
されていた電荷を速やかに放電する。
第1図には示されていないが、入力端子71の前段には
、第1図のエミッタ・フォロアQ76に相当する出力回
路がくる場合が多いが、この場合、静電容量C71が出
力回路の動作を遅くさせないかという危惧が生じる。し
かし、前段の出力回路から見た場合のインピーダンスは
、トランジスタQ78のインピーダンスしか見えないの
で、静電容量C71により前段の出力回路の動作が遅く
なるようなことはない。
また、Q78による消費電流の増加は、はとんどない。
これは、プルダウン用のトランジスタQ77に与えるパ
ルスを発生させるだけでよいので、それほど電流を必要
としないためである。
第17図に示した従来の電流切り換え回路部分のトラン
ジスタQ12のコレクタより信号を取り出す回路では、
入力電圧がECL回路のスレッショルド電圧(端子12
、Vref)の近傍にならないと、パルスが発生しない
。すなわち、入力に信号を印加してから、トランジスタ
Q12のコレクタに電圧の変化が現れるまでに時間を要
する。
それに対して第1図に示す本発明では、入力の信号の変
化に伴いすばやく、パルスが発生するので、より速くプ
ルダウン用のトランジスタQ77のベースを駆動できる
。従って、HレベルからLレベルの変化時には回路自体
も、従来の回路より高速に動作ができ、配線負荷容量C
Lの小さい場合にも有効である。
第2図ではOR出力の場合を示す。トランジスタQ88
のコレクタは、抵抗R86を介してGND電圧に接続さ
れ、エミッタは、抵抗87を介してVtt電圧に接続さ
れている。プルダウン用のトランジスタQ87のベース
に印加するパルスはECL回路の出力がORの場合には
、トランジスタQ88のコレクタより静電容fic81
を介して取り出す。
第2図は、第1図に示すNOR出力の場合とほとんど同
じ構成で、その動作は、第1図に示すNOR出力の場合
と同じである。
第3図ではOR/NOR両相出力の場合を示す。
トランジスタQ102のコレクタから抵抗R98を介し
、GND電圧に接続し、エミッタから抵抗R99を介し
て、■、雷電圧接続する。OR例のプルダウン用のトラ
ンジスタQ97のベースに印加するパルスは、トランジ
スタQ102のコレクタより静電容1Lc91を介して
取り出す。NOR側のプルダウン用のトランジスタQ1
01のベースに印加するパルスは、トランジスタQ10
2のエミッタより静電容量c92を介して取り出す。
このようにOR/NOR両相出力にした場合でも、従来
のようにECL回路のQ91.Q92のトランジスタの
コレクタに静電容量は付加されていないため、スイッチ
ング速度が遅くなることはない。
[実施例] 次に本発明の実施例について説明する。
第1実施例 第1図は、本発明によるECL回路の一実施例を示す回
路図である。図において、C7LC72は静電容量、Q
71乃至Q78はNPN トランジスタ、R71乃至R
77は抵抗である。端子71は入力端子であり、端子7
4は出力端子である。
端子72には、電流切り換え回路の基準電圧(Vref
)が与えられ、端子73には、トランジスタQ73をオ
ンするために十分な定電圧(VcS)が与えられる。こ
の回路では、NOR側出力をアクティブ・プルダウンと
している。トランジスタQ78のエミッタとトランジス
タQ77のベースとの間に静電容量C71を入れ、交流
的に結合させて、パルスをトランジスタQ77にあたえ
る。
第2・実施例 第2図は、本発明の別の実施例を示す。図において、C
81、C82は静電容量、Q81乃至Q88はNPN 
I−ランジスタ、R81乃至R87は抵抗である。端子
81は入力端子であり、端子84は出力端子である。端
子82には、電流切り換え回路の基準電圧(Vref)
が与えられ、端子83には、トランジスタQ83をオン
するために十分な定電圧(Vcs)が与えられる。この
回路では、OR側出力をアクティブ・プルダウンとして
いる。トランジスタQ88のエミッタとトランジスタQ
87のベースとの間に静電容量C81を入れ、交流的に
結合させて、パルスをトランジスタQ87にあたえる。
この実施例の回路の動作は、入力信号が、Hレベルから
Lレベルの変化時には、トランジスタQ88のコレクタ
側ではLレベルからHレベルへと電圧が変化し、この電
圧の変化信号は静電容IC81と抵抗R84とにより形
成される回路(微分回路)で、正の短い時間幅の信号(
パルス)を作り出す。
この信号を、プルダウン用のトランジスタQ87のベー
スに印加すると、ECL回路のOR出力84がHレベル
からLレベルへの変化時には、プルダウン用のトランジ
スタQ87を過渡的にオンにして、配線負荷容量CLに
蓄積されていた電荷を速やかに放電する。
第3実施例 第3図は、本発明の別の実施例を示す。本実施例では、
プルダウン用トランジスタのベースへの直流電圧供給回
路をOR/NORで別に形成している。図において、C
91乃至C94は静電容量、Q91乃至Q102はNP
N )ランジスタ、R91乃至R99は抵抗である。端
子91は入力端子であり、端子94.95は出力端子で
ある。端子92には、電流切り換え回路の基準電圧(V
ref)が与えられ、端子93には、トランジスタQ8
3をオンするために十分な定電圧(Vcs)が与えられ
る。
この回路では、NOR・OR両相出力゛をアクティブ・
プルダウンとしている。トランジスタQ102のエミッ
タとトランジスタQ101のベースとの間に静電容量C
92を入れ、交流的に結合させて、パルスをトランジス
タQ101にあたえる。
トランジスタQ102のコレクタとトランジスタQ97
のベースとの間に静電容量c91を入れ、交流的に結合
させて、パルスをトランジスタQ97にあたえる。
この実施例の回路の動作は、入力信号が、Lレベルから
Hレベルへの変化時には、トランジスタQ102のエミ
ッタ側でもLレベルからHレベルへと電圧が変化し、こ
の電圧の変化信号は静電容量C92と抵抗R96とによ
り形成される回路(微分回路)で、正の短い時間幅の信
号(パルス)を作り出す。
またQ102のコレクタでは、入力信号がHレベルから
Lレベルへの変化時に、Lレベルカラヒレベルへと電圧
が変化し、静電容量C91と抵抗R94とにより形成さ
れる回路(微分回路)で、正の短い時間幅の信号(パル
ス)を作り出す。
これらの信号を、それぞれプルダウン用のトランジスタ
Q101、Q97のベースに印加すると、ECL回路の
OR及びNOR出力94及び95がHレベルからLレベ
ルへの変化時には、プルダウン用のトランジスタQ97
及びQ101を過渡的にオンにして、配線負荷容量CL
に蓄積されていた電荷を速やかに放電する。
第4実施例 第4図は、本発明の別の実施例を示す。OR側をアクテ
ィブ・プルダウンとし、トランジスタQ118及び抵抗
R116、R117よりなるパルス発生回路である入力
回路部に、速度向上用静電容it(スピード・アップ・
コンデンサ)を付加して高速化した回路である。トラン
ジスタQ118のエミッタ側の抵抗R117の両端に速
度向上用静電容量C113を付加する。
抵抗R117の両端に速度向上用静電容量C113を付
加することにより、交流的なインピーダンスを下げ、過
渡的に電流を静電容量C113に流せるので、高速にア
クティブ・プルダウン用のトランジスタQ117のベー
スに印加するパルスを発生できる。従って、入力信号の
周波数が高くなるほど静電容量C113の効果が上がる
。なお、この静電容量C113は、OR側の出力を高速
化する場合にのみ、有効である。
この速度向上用静電容量C113は、配線付加容量CL
に応じて適切な値を選択する。これは次の理由による。
配線付加容量CLが小さい場合、出力端子114に発生
するアンダーシュート(パルス立ち下がり時の緩和振動
)の振幅が大きくなる。この場合、出力端子114の電
圧が、HレベルからLレベルに下がった時、−時的にそ
のレベルが通常のLレベルより下がり過ぎ、その後、下
がり過ぎたレベルは、その反動で通常のLレベルより上
がるというリンギングが発生する。この上がった電圧レ
ベルが、図示しないが、次段に接続されたECL回路の
入力端のトランジスタのスレッショルド電圧(しきい値
=Vref)を越え、誤動作を起こすというリンギング
が発生する。
これを防ぐのには、プルダウン・トランジスタに加える
パルスの振幅を小さくするのが有効であり、アンダーシ
ュートの振幅も小さくなるので、誤動作もなくなる。
これには、配線負荷容量CLに応じて、静電容量C11
3の値を小さくすれば、発生するパルスの振幅は小さく
なる。
以上の理由により、速度向上用静電容量C113は、配
線付加容量CLに応じて適切な値を選択する必要がある
この速度向上用静電容量C113を配線負荷容量CLに
応じて可変とすれば、配線負荷容量が小さい場合には、
速度向上用静電容量を無しまたは小さい値とし、配線負
荷容量が大きい場合には、速度向上用静電容量を大きく
することができる。
この速度向上用静電容量C113を可変とするのは、静
電容量を複数個配置し、導電性の配線で接続すれば実現
できる。
第5実施例 第5図は、本発明の別の実施例を示す。NOR側をアク
ティブ・プルダウンとし、2人力の場合の回路を示す。
Q121のコレクタとエミッタとはそれぞれ、ECL回
路の入力側のトランジスタであるQ122のコレクタと
エミッタとに共通に接続され、ベースは入力端子122
に接続される。
また、Q122のベースは別の入力端子121に接続さ
れ、Q129のベースと接続される。
それぞれの入力端子122,121には前記実施例と同
様に入力回路のトランジスタQ128とQ129のベー
スが接続され、それぞれのコレクタはGNDに、エミッ
タは抵抗R126を介して■□に接続されている。
3人力以上の場合にも同様に、入力端子を増やしていけ
ばよい。
この回路の動作は、複数ある入力信号のうち、どれか1
つがLレベルからHレベルに変化すると、ECL回路の
入力側のトランジスタであるQ121、Q122の中で
入力信号が入ったものがオンになり、出力端子125の
電圧が、HレベルからLレベルへと変化する。
Inに、入力回路のトランジスタであるQ128、Q1
29の中でも、入力信号が入ったものがオンになり、静
電容量C121とR124とにより形成される回路によ
り、プルダウン・トランジスタQ127をオンさせるパ
ルスが発生する。
第6実施例 第6図は、ECL回路の出力がNOR側だけの場合を示
す。同相のパルスを取り出せば良いので、トランジスタ
Q138のコレクタ側は抵抗を省略して、GND電圧に
じかに接続できる。
このため、Q138を形成する際のデバイス構造は、コ
レクタをしかにGNDに接続すればよいので、デバイス
上においてQ138とその周りの素子とを分離する分離
領域を必要としない。 従って、占有面積も小さく、集
積度を上げることができる。
第7実施例 第7図は、本発明の別の実施例を示す。NOR出力の場
合を示すもので、プルダウン用トランジスタQ147の
ベースへの直流電圧供給を抵抗R145を介して行って
いる。トランジスタQ147のベースからの放電がR1
45経由となり、時間がかかるので、トランジスタQ1
47がオンしている時間が長くなり、配線負荷容tCL
からの放電がより有効になる。
ところで、抵抗R144の値を大きくしてやれば、本実
施例のように別に抵抗R145を設けなくてもよいよう
にみえる。
しかし、NOR出力だけでなく、OR出力も取り出す両
相出力の場合には、両方のアクティブ・プルダウン・ト
ランジスタにバイアスを供給する回路を、(第7図の場
合Q144.Q145.抵抗R144)共通に用いるよ
うに構成できる。こうすると、本実施例でいう抵抗R1
45を設けようとすると、この部分だけは共用できない
ので、第7図のように別に設けることになる。
第8実施例 第8図は、本発明の別の実施例を示す。パルスを取り出
す回路のトランジスタQ158のエミッタ側を単なる抵
抗から、トランジスタQ159と抵抗R157とからな
る、定電流源に置き換える。
端子153にはトランジスタQ159がオンになるよう
な電圧が印加される。この端子153に印加する電圧は
、端子154と同一でも構わない。
このように、Q159を定電流源として用いることによ
り、抵抗R157を流れる電流を一定に保つことができ
るので、電源電圧の変動に対して、静電容量C151に
加わる電圧を安定させることができ、発生するパルスの
振幅も一定にすることができる。
なお、本実施例の回路は、出力がNOR側だけの場合に
おいて有効である。
第9実施例 第9図は、本発明の別の実施例を示す。パルスを取り出
す回路のトランジスタQ169のエミッタ側を単なる抵
抗から、トランジスタQ168と抵抗R167とからな
る、回路に置き換える。トランジスタQ168は、コレ
クタとベースとを接続しPN接合として使用している。
トランジスタQ168の替わりに、通常のPN接合ダイ
オードでも構わない。
本実施例は、静電容量C161−aと静電容量C161
−bとで、パルスを発生させるときに、それぞれの振幅
が同じになるよう、抵抗R166、R167の値とVE
Rとを整合させるのに用いるものである。
これは、NoRloR両相出力の場合に、Q168で一
定の電圧を降下させることにより、静電容量C161−
aと静電容量C161−bとで発生するパルスの振幅が
、同じになるようにするためである。
第10実施例 第10図は、本発明の別の実施例を示す。なお、図は第
2図と同じ部分には同じ番号を付しである。
第2図に示した入力回路部分に相当するR86゜Q88
−a、R87−aに、もう1段エミッタ・フォロア・ト
ランジスタQ88−bとR87−bを追加する。
これにより、第1段目の入力回路のトランジスタQ88
−aに加わった入力信号の電圧変化を第2段目の入力回
路のトランジスタQ88−bでさらに大きくすることが
できる。そして、プルダウン・トランジスタQ87を確
実にオンさせるようにできる。
第11実施例 第11図は、本発明の別の実施例を示す。なお、図は第
1図と同じ部分には同じ番号を付しである。
第1図に示した入力回路部分に相当する抵抗R76、Q
78.抵抗R77−aにおいて、Q78のエミッタと抵
抗R77−aとの間に抵抗R77−すを追加し、R77
−bとR77−aの間に071を接続する。77−bに
より、パル°スのピークを変え、アンダーシュートを抑
えることができる。
これは、静電容量C71で発生するプルダウン・トラン
ジスタ駆動用のパルス電圧が大きすぎると、アンダーシ
ュートの振幅が大きくなってしまう。この場合、出力端
子114の電圧が、HレベルからLレベルに下がった時
、−時的にそのレベルが通常のLレベルより下がり過ぎ
、その後、下がり過ぎたレベルは、その反動で通常のL
レベルより上がるというリンギングが発生する。この上
がった電圧レベルが、図示しないが、次段のECL回路
の入力側のトランジスタのスレッショルド電圧(しきい
値=Vref)を越え、誤動作してしまう。
これを防ぐのには、プルダウン・トランジスタに加える
パルスの振幅を小さくすることが有効であり、アンダー
シュートの振幅も小さくなるので、誤動作もなくなる。
これには、Q78のエミッタと抵抗R77−aとの間に
抵抗R77−bを追加すれば、発生するパルスの振幅が
小さくなる。
第12及び第13実施例 第12図は、本発明の別の実施例を示す。なお、図は第
1図と同じ部分には同じ番号を付しである。
第1図に示したプルダウン・トランジスタQ77をバイ
ポーラトランジスタからMOS−FETQ77−aに代
えてもよい。この場合、バイポーラトランジスタでは必
要であった抵抗R75とこれに伴うスピードアップコン
デンサは不必要になる。
また、第13図に示すように、入力回路部分のQ78を
バイポーラトランジスタからMOS−FETQ78−a
に代えてもよい。
第14実施例 第1図において、プルダウン・トランジスタQ77に直
流バイアスを供給するQ74.Q75を取り除き、直流
バイアスを用いずにプルダウン・トランジスタQ77を
駆動させてもよい。
こうすることにより、Q74.Q75の分だけデバイス
上で面積を減らすことができる。しかしながら、直流バ
イアスを与えないので、プルダウン・トランジスタQ7
7の速度は遅くなる。
従って、速度よりもデバイス上での面積を減らす事の方
が重要な場合に、本実施例を用いればよい。
第15実施例 第14図(a)は、本発明の別の実施例を示す。
なお、図は第1図と同じ部分には同じ番号を付してあり
、第1図の場合と同じように、NOR出力の場合を示す
第14図(a)では、第1図に示した入力回路の構成を
、トランジスタQ71.Q72からなる電流切り換え回
路の構成と同じにし、トランジスタQ78−a、Q78
−bと抵抗R76−a、R76−bにより、電流切り換
え回路(ECL回路)を構成している。そして、入力回
路側のECL回路の定電流源は、トランジスタQ73−
a。
抵抗R73−aで構成し、トランジスタQ71゜Q72
からなるECL回路の定電流源は、トランジスタQ73
−b、抵抗R73−bで構成する。
第14図(a)において入力信号は、入力端子71を介
して入力回路のトランジスタQ78−aのベースに入力
されると共に、もう1つのECL回路のQ71のベース
にも印加され、どちらのECL回路も、通常のECL回
路の動作を行う。
端子71へ印加される入力信号が、LレベルからHレベ
ルへと変化して、入力回路のECL回路のスレッシボル
ド電圧(端子72、V、、、)を越えると、78−bの
コレクタ側でもLレベルからHレベルへと電圧が変化し
、コンデンサC71と抵抗R74とにより形成される微
分回路により、正のパルスを作りだす。
この後の動作は、第1図に示した回路の場合と同じであ
る。
なお、第14図(b)は、第2図の回路と同様で、入力
回路の構成をトランジスタQ88−a。
Q88−bからなるECL回路の構成にしたOR側出力
の場合を示し、第14図(C)は、第3図の回路と同様
で、入力回路の構成をトランジスタQl()2−a、Q
102−bからなるECL回路の構成にしたOR/NO
R両相出力の場合を示している。
本実施例は、入力回路部分の構成を、トランジスタQ7
1.Q72からなる通常のECL回路と同じにすること
で、CAD等での設計時に同じデータを使用することが
でき効率的である。また製造プロセスにおいても、マス
クパターン等共通に使用できる所が多いので、効率的で
ある。
[発明の効果] 以上説明したように、本発明によれば、(A)配線負荷
容量が大きい時にも、LレベルからHレベルと、Hレベ
ルからLレベルのスイッチングが高速にできるECL回
路が構成できる。
(B)OR/NOR両相を同時に高速で使用できるEC
L回路が構成できる。
(C)これにより、集積回路の高速化・低消費電力化・
高集積化が同時に図れる。
高速でかつ高集積のECL大規模集積回路等に適用すれ
ば、その効果は大きい。
【図面の簡単な説明】
第1図は、本発明の第1実施例の回路図であり、第2図
は、本発明の第2実施例の回路図であり、第3図は、本
発明の第3実施例の回路図であり、第4図は、本発明の
第4実施例の回路図であり、第5図は、本発明の第5実
施例の回路図であり、第6図は、本発明の第6実施例の
回路図であり、第7図は、本発明の第7実施例の回路図
であり、第8図は、本発明の第8実施例の回路図であり
、第9図は、本発明の第9実施例の回路図であり、第0
図は、本発明の第10実施例の回路図であり、第1図は
、本発明の第11実施例の回路図であり、第2図は、本
発明の第12実施例の回路図であり、第3図は、本発明
の第13実施例の回路図であり、第4(a)〜(e)図
は、本発明の第15実施例の回路図であり、第15図は
、従来のECL回路の回路図であり、 第16図は、従来のアクティブ・プルダウン型ECL回
路の回路図であり、 第17図は、従来のアクティブ・プルダウン型ECL回
路の回路図であり、 第18図は、従来のアクティブ・プルダウン型ECL回
路の回路図であり、 第19図は、従来のアクティブ・プルダウン型ECL回
路の回路図である。 (符号の説明) Qxx:)ランジスタ Rxx:抵抗 Cxx:静電容量(コンデンサ) xxは1桁から3桁の数字。 71.81、91、111121、122.131.1
41.151.161:入力端子74.84.94.9
5、114、125、134.144.155.164
二出力端子72、82、92、112、123、132
.142.152.162:電流切り換え回路基準電圧
端子 73.83.93.113.124.133.143.
153.154.163:定電流源基準電圧端子 冨 11 図

Claims (9)

    【特許請求の範囲】
  1. (1)入力端子(71)と出力端子(74)と、第1の
    電源(GND)と第2の電源(V_E_E)と、エミッ
    タが共通接続された第1及び第2のトランジスタ(Q7
    1、Q72)と、該共通接続されたエミッタに接続され
    た電流源とが、該第1、第2の電源間に設けられ、該第
    1のトランジスタ(Q71)のベースが、該入力端子(
    71)に接続されたECL回路と、 該第1の電源側に接続され、ベースが該第1のトランジ
    スタのコレクタに接続され、エミッタが該出力端子(7
    4)に接続されたエミッタ・フォロア・トランジスタ(
    Q76)と、 該第2の電源側(V_E_E)に接続され、コレクタが
    出力端子(74)に接続されたプルダウン・トランジス
    タ(Q77)と、 該電源間に第3のトランジスタ(Q78)とインピーダ
    ンス手段(R77)とを直列に接続し、該第3のトラン
    ジスタのベースが該入力端子(71)に接続された入力
    回路と、 該第3のトランジスタ(Q78)のエミッタと該プルダ
    ウン・トランジスタ(Q77)のベースとの間に設けら
    れた静電容量(C71)とを有することを特徴とするE
    CL回路。
  2. (2)入力端子(81)と出力端子(84)と、第1の
    電源(GND)と第2の電源(V_E_E)と、エミッ
    タが共通接続された第1及び第2のトランジスタ(Q8
    1、Q82)と、該共通接続されたエミッタに接続され
    た電流源とが、該第1、第2の電源間に設けられ、該第
    1のトランジスタ(Q81)のベースが、該入力端子(
    81)に接続されたECL回路と、 該第1の電源側に接続され、ベースが該第2のトランジ
    スタのコレクタに接続され、エミッタが該出力端子(8
    4)に接続されたエミッタ・フォロア・トランジスタ(
    Q86)と、 該第2の電源側(V_E_E)に接続され、コレクタが
    出力端子(84)に接続されたプルダウン・トランジス
    タ(Q87)と、 該電源間に第1の抵抗(R86)と第3のトランジスタ
    (Q88)とインピーダンス手段(R87)とを直列に
    接続し、該第3のトランジスタのベースが該入力端子(
    81)に接続された入力回路と、 該第3のトランジスタ(Q88)のコレクタと該プルダ
    ウン・トランジスタ(Q87)のベースとの間に設けら
    れた静電容量(C81)とを有することを特徴とするE
    CL回路。
  3. (3)入力端子(91)と第1及び第2の出力端子(9
    4、95)と、 第1の電源(GND)と第2の電源(V_E_E)と、
    エミッタが共通接続された第1及び第2のトランジスタ
    (Q91、Q92)と、該共通接続されたエミッタに接
    続された電流源とが、該第1、第2の電源間に設けられ
    、該第1のトランジスタ(Q91)のベースが、該入力
    端子(91)に接続されたECL回路と、 該第1の電源側に接続され、ベースが前記第2のトラン
    ジスタのコレクタに接続され、エミッタが第1の出力端
    子(94)に接続された第1のエミッタ・フォロア・ト
    ランジスタ(Q96)と、該第1の電源側に接続され、
    ベースが前記第1のトランジスタのコレクタに接続され
    、エミッタが第2の出力端子(95)に接続された第2
    のエミッタ・フォロア・トランジスタ(Q100)と、
    該第2の電源側(V_E_E)に接続され、コレクタが
    該第1の出力端子(94)に接続された第1のプルダウ
    ン・トランジスタ(Q97)と、 該第2の電源側(V_E_E)に接続され、コレクタが
    第2の出力端子(95)に接続された第2のプルダウン
    ・トランジスタ(Q101)と、 該電源間に第1の抵抗(R98)と第3のトランジスタ
    (Q102)とインピーダンス手段(R99)とを直列
    に接続し、該第3のトランジスタのベースが該入力端子
    (91)に接続された入力回路と、 該第3のトランジスタ(Q102)のコレクタと該第1
    のプルダウン・トランジスタ(Q97)のベースとの間
    に設けられた第1の静電容量(C91)と、該第3のト
    ランジスタ(Q102)のエミッタと該第2のプルダウ
    ン・トランジスタ(Q101)のベースとの間に設けら
    れた第2の静電容量(C92)とを有することを特徴と
    するECL回路。
  4. (4)入力端子(71)と出力端子(74)と、第1の
    電源(GND)と第2の電源(V_E_E)と、エミッ
    タが共通接続された第1及び第2のトランジスタ(Q7
    1、Q72)と、該共通接続されたエミッタに接続され
    た電流源とが、該第1、第2の電源間に設けられ、該第
    1のトランジスタ(Q71)のベースが、該入力端子(
    71)に接続されたECL回路と、 該第1の電源側に接続され、ベースが該第1のトランジ
    スタ(Q71)または第2のトランジスタ(Q72)の
    コレクタに接続され、エミッタが該出力端子(74)に
    接続されたエミッタ・フォロア・トランジスタ(Q76
    )と、 該第2の電源側(VEE)に接続され、コレクタが出力
    端子(74)に接続されたプルダウン・トランジスタ(
    Q77)と、 エミッタが共通接続された第4及び第5のトランジスタ
    (Q78−a、Q78−b)と、該共通接続されたエミ
    ッタに接続された電流源とが、前記第1、第2の電源間
    に設けられ、該第4のトランジスタ(Q78−a)のベ
    ースが、該入力端子(71)と前記第1のトランジスタ
    (Q71)のベースとに接続された入力回路と、 該第4のトランジスタ(Q78−a)及び該第5のトラ
    ンジスタ(Q78−b)のコレクタのうち、該エミッタ
    ・フォロア・トランジスタ(Q76)のベースと逆相の
    コレクタと該プルダウン・トランジスタ(Q77)のベ
    ースとの間に設けられた静電容量(C71)とを有する
    ことを特徴とするECL回路。
  5. (5)請求項1、2または3記載のインピーダンス手段
    (R117)の両端に第3の静電容量(C113)を設
    けたことを特徴とするECL回路。
  6. (6)請求項5において、前記インピーダンス手段(R
    117)の両端に、複数の別のインピーダンス手段を設
    け、配線負荷容量に応じてこれらを並列に接続し、前記
    第1、第2及び第3の静電容量(C113)の値を可変
    できるようにすることを特徴とするECL回路。
  7. (7)請求項1、2、3、4、5または6において、コ
    レクタ及びエミッタが、それぞれ前記第1のトランジス
    タ(Q122)のコレクタ及びエミッタに共通接続され
    、ベースが第2の入力端子(122)に接続された第6
    のトランジスタ(Q121)と、コレクタ及びエミッタ
    が、それぞれ前記第3のトランジスタ(Q129)のコ
    レクタ及びエミッタに共通接続され、ベースが第2の入
    力端子(122)に接続された第7のトランジスタ(Q
    128)とを有することを特徴とするECL回路。
  8. (8)請求項1記載の第3のトランジスタ(Q138)
    のコレクタと前記第1の電源(GND)との間に、第2
    の抵抗を設けたことを特徴とするECL回路。
  9. (9)請求項1、2、3、4、5、6、7または8にお
    いて、前記第1の電源(GND)と前記第2の電源(V
    _E_E)との間に直列に設けられたレベルシフト手段
    (Q144、Q145)と第3の抵抗(R144)と、
    該レベルシフト手段と該第3の抵抗(R144)との間
    と、前記第1または第2のプルダウン・トラン ジスタ
    (Q147)のベースとの間に、第4の抵抗(R145
    )を設けることを特徴とするECL回路。
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