JPH03157015A - Ｅｃｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要１ 本発明は、アクティブ・プルダウン型のＥＣＬ回路に関
し、 配線負荷容量が大きい場合にも、ＨレベルからＬレベル
のスイッチングが高速で、かつＯＲ／ＮＯＲ両相を同時
に高速で使用できる回路を提供することを目的とし、 入力端子（７１）と出力端子（７４）と、第１の電源（
ＧＮＤ）と第２の電源（ＶＥＥ）と、エミッタが共通接
続された第１及び第２のトランジスタ（Ｑ７１．　Ｑ７
２）と、該共通接続されたエミッタに接続された電流源
とが、該第１．第２の電源間に設けられ、該第１のトラ
ンジスタ（Ｑ７１）のベースが、該入力端子（７１）に
接続されたＥＣＬ回路と、 該第１の電源側に接続され、ベースが該第１のトランジ
スタのコレクタに接続され、エミッタが該出力端子（７
４）に接続されたエミッタ・フォロア・トランジスタ（
Ｑ７６）　と、 該第２の電源側（ＶＥＥ）に接続され、コレクタが出力
端子（７４）に接続されたプルダウン・トランジスタ（
Ｑ７７１　と、 該電源間に第３のトランジスタ（Ｑ７８）とインピーダ
ンス手段（Ｒ７７）とを直列に接続し、該第３のトラン
ジスタのベースカ煽亥入力端子（７１）に接続された入
力回路と、 該第３のトランジスタ（Ｑ７８）のエミッタと該プルダ
ウン・トランジスタ（Ｑ７７）のベースとの間に設けら
れた静電容量（Ｃ７１）とにより構成する。

［産業上の利用分野］ 本発明は、アクティブ・プルダウン型のＥＣＬ回路に関
するものである。

［従来の技術ｊ 第１５図に示すように、従来高速論理回路として、ＥＣ
Ｌ　（エミッタ結合型論理）回路がある。

このＥＣＬ回路は、トランジスタＱ１、Ｑ２、Ｑ３及び
抵抗Ｒ１、Ｒ２、Ｒ３からなる電流切り換え回路と、ト
ランジスタＱ４及び抵抗Ｒ４よりなるエミッタ・フォロ
ア回路とから構成されている。

第１５図では、２人力の、ＮＯＲゲートを示している。

Ｒ３のかわりに　定電流源を使用してもよい。

電流切り換え回路のトランジスタＱ１及びＱ２のコレク
タ電圧がＬレベル（低論理電圧）からＨレベル（高論理
電圧）へと切り換わる時には、エミッタ・フォロア回路
のトランジスタＱ４が導通して、配線負荷容量ＣＬに電
荷を充電する。

この場合には、トランジスタＱ４のエミッタのインピー
ダンスは十分に低いので、速やかに配線負荷容量ＣＬに
電荷を充電することができる。

電流切り換え回路のトランジスタＱ１及びＱ２のコレク
タ電圧がＨレベルからＬレベルへと切り換わる時には、
エミッタ・フォロア回路のトランジスタＱ４のエミッタ
に直列に接続されたプルダウン抵抗Ｒ４を経由して、配
線負荷容量ＣＬから電荷を放電する。

この場合に、プルダウン抵抗Ｒ４が十分に小さければ、
速やかに電荷を放電することができる。

しかし、プルダウン抵抗Ｒ４を小さくしておくと、定常
的にエミッタ・フォロア回路のトランジスタＱ４に大き
な電流が流れることになり、消費電力も増大する。その
ために、高集積の、ＬＳＩ等の、低消費電力が必要とさ
れる場合には、あまり小さいプルダウン抵抗値は選択で
きない。

またプルダウン抵抗Ｒ４の代わりに、定電流源を経由し
て、配線負荷容量ＣＬから電荷を放電する場合も同様で
ある。定電流源の電流を大きくしておけば、速やかに配
線負荷容量ＣＬから電荷を放電することができるが、定
常電流が増加し、消費電力も増大するのであまり大きな
電流は流せない。

従って、配線負荷容ＭＣＬが大きい場合には、出力がＨ
レベルからＬレベルへと切り換わる時には、どうしても
ＬレベルからＨレベルへと切り換わる時に比べて切り換
えに時間を要することになる。これは、ＨレベルからＬ
レベルと、ＬレベルからＨレベルとの、切り換え時間の
バランスが崩れることになり、タイミング設計の点で、
論理構成や実際の使用上も問題である。

この問題は、出力がＨレベルからＬレベルへと切り換わ
る時に、配線負荷容４量から電荷を低いインピーダンス
で放電するような回路をプルダウン抵抗や定電流源の代
わりに使用することにより解決できる。

このような回路として、第１６図に示すアクティブ・プ
ルダウン型のＥＣＬ回路がある。プルダウン用のトラン
ジスタＱ１７のベースには、定電流源として動作させる
ために、Ｑ１４、Ｑ１５、Ｒ１４からなる回路により直
流のバイアス電圧を印加しておき、定常的に、小さい電
流が流れるようにしておく。これは、トランジスタを完
全にオフにしておくと、オンにする時間が長くなるため
である。

第１６図に示すＮＯＲ出力のアクティブ・プルダウン型
のＥＣＬ回路では、プルダウン用のトランジスタＱ１７
のベースに印加するパルス（出カニミッタ・フォロア・
トランジスタＱ１６のベースに印加する信号とは逆の位
相の信号を静電容量Ｃ１ｌと抵抗Ｒ１４とにより電気的
に、微分した波形。）を、電流切り換え回路部分の逆相
側のトランジスタＱ１２のコレクタより取り出している
。

入力がＬレベルからＨレベルに変化すると、正のパルス
が発生する。このパルスをプルダウン用のトランジスタ
Ｑ１７のベースに加えると、トランジスタＱ１７が過渡
的にオンになり、配線負荷容量ＣＬから電荷を放電する
。トランジスタＱ１７のエミッタのインピーダンスは、
十分に低いので速やかに放電が行われる。この時、配線
負荷容量ＣＬからトランジスタＱ１７を経由した電荷は
、過渡的にはＣ１２に充電される。Ｃ１２に充電された
電荷は、その後に抵抗Ｒ１５を経由して放電される。

第１７図では、ＯＲ出力の場合を示す。

第１８図に示す回路では、プルダウン用のトランジスタ
Ｑ３７またはＱ４１のベースに印加するパルスを、それ
ぞれ逆相の出力３５または３４がら取り出している。こ
の場合にも同様な動作により、速やかな電荷の放電が行
われ、ＨレベルからＬレベルへのスイッチングが高速に
行われる。

［発明が解決しようとする課題］ ところで、ＥＣＬ回路ではＯＲ／ＮＯＲ両相の出力が使
用できるので、論理能力が高い。これは、同じゲート数
でも、等測的にはより複雑な回路を構成出来ることを意
味する。従って、ＥＣＬ回路の高速化のためにアクティ
ブ・プルダウン回路を使用する場合にも、同様にＯＲ／
ＮＯＲ両相の出力を使用し、論理能力を高くする必要が
ある。

ところで、第１９図に示すように、従来技術による方法
では、電流切り換え回路部分のトランジスタＱ５１また
はＱ５２のコレクタより信号を取り出している。

電流切り換え回路のトランジスタＱ５１またはＱ５２の
コレクタに静電容量ｃ５１またはＣ５３を付加すると、
電流切り換え回路のスイッチング速度が低下することが
知られている。

ＯＲまたはＮＯＲのいずれかの単相を使用する場合には
、第１６図及び第１７図に示す様に逆相の信号はアクテ
ィブ・プルダウン回路に使用されるだけであり、エミッ
タ・フォロアのベース信号には使用されないので、静電
容ＩＣＩＩまたはＣ２１が付加されても、スイッチング
速度が低下することはない。

しかし、第１９図に示すように、ＯＲ／ＮＯＲ両相を使
用する場合には、エミッタ・フォロアのトランジスタＱ
５６またはＱ６０のベースの信号を取り出す電流切り換
え回路のトランジスタＱ５１またはＱ５２のコレクタに
静電容量Ｃ５３またはＣ５１が付加される。

このため、スイッチング速度が低下し、通常のＥＣＬ回
路と大差がなくなってしまう。このスイッチング速度が
遅くなる問題は、抵抗Ｒ５３の値を小さくしたり、端子
５３の電圧を上げることにより、電流切り換え回路部分
の電流を増やせば、ある程度は解決できる。しかし、消
費電°力が増大するので高集積のＬＳＩには向かない方
法である。

また、第１８図に示すパルスを逆相の出力３４または３
５から取り出す方法でも、同様に静電容ｆｆ１ｃ３１ま
たはＣ３３が付加されてスイッチング時間が増大する。

また、逆相の出力に配線負荷容ＩＩｃＬがある場合には
、出力波形がなまり、プルダウン用のトランジスタＱ３
７またはＱ４１のベースに適切なパルスを印加できない
。さらに逆相の出力は、入力３１から信号がトランジス
タＱ３２とＱ３６またはＱ３１とＱ４０の２段を介して
プルダウン用のトランジスタＱ３７またはＱ４１のベー
スに与えられるので、その分時間がかかり、配線負荷容
量ＣＬから電荷を引き始めるのが遅くなる。

従って、いずれの方法でも、ＯＲ／ＮＯＲ両相を同時に
使用するのが難しく、高速性を維持するためには、ＯＲ
／ＮＯＲを別々のゲートで構成するか、回路電流を大き
くするしかない。このために、消費電力が大きくなり、
集積度も上げることができないので、配線負荷容量に対
して、強い回路として高集積のＬＳＩに使用するのには
、適さない。この点から、アクティブ・プルダウンを使
用してＨレベルからＬレベルのスイッチングが高速で、
かつＯＲ／ＮＯＲ両相を同時に高速で使用できる回路が
必要とされていた。

本発明は、この様な従来の問題を解決するために創作さ
れたものであり、配線負荷容量が大きい場合にも、１１
レヘルからＬレベルのスイッチングが高速で、かつＯＲ
／ＮＯＲ両相を同時に高速で使用できる回路を提供する
ことを目的とする。

［課題を解決するための手段］ 本発明では、プルダウン用のトランジスタのベースに印
加するパルスを、電流切り換え回路への入力と並列に設
けた入力回路より取り出す。この様にすれば、電流切り
換え回路のコレクタへ静電容量を付加することがないの
で、ＯＲ／ＮＯＲ両相の出力を使用してもスイッチング
速度が遅くなることはない。この電流切り換え回路への
入力と並列に設ける入力回路を、高速なものにすればア
クティブ・プルダウン回路を高速に動作させることがで
きる。また、入力からは信号がトランジスタ１段しか介
さずにプルダウン用のトランジスタのベースに与えられ
る様に回路を構成すれば、その分早く配線負荷容量から
電荷を引き始められる。

〔作用］ 本発明の原理を第１図〜第３図を用いて説明する。

第１図ではＮＯＲ出力の場合を示す。トランジスタＱ７
８のコレクタは、抵抗Ｒ７６を介してＧＮＤ電圧に接続
され、エミッタは、抵抗Ｒ７７を介して■、雷電圧接続
されている。プルダウン用のトランジスタＱ７７のベー
スに印加するパルスはＥＣＬ回路の出力がＮＯＨの場合
には、トランジスタＱ７８のエミッタより静電容ｆｃ７
１を介して取り出す。

第１図において入力信号が入力端子７１を介して、電流
切り換え回路のトランジスタＱ７１のベースへ印加され
ると、通常のＥＣＬ回路の動作を行う。

一方、並列に設けたトランジスタＱ７８、抵抗Ｒ７６及
びＲ７７よりなる入力回路に印加された信号はトランジ
スタＱ７８のコレクタ側では人力信号と逆相の信号を発
生し、トランジスタＱ７８のエミッタ側では同相の信号
を発生する。

また、プルダウン用のトランジスタＱ７７のベースには
、スイッチングが速やかに行われるように、トランジス
タＱ７４、Ｑ７５及び抵抗Ｒ７４よりなる回路で適切な
直流電圧を与えておき、トランジスタＱ７７に適切な電
流が痺れるようにする。

なお、トランジスタＱ７７のベースに適切な直流電圧が
与えられる回路であれば、他の回路にしてもよい。

入力信号が、ＬレベルからＨレベルへの変化時には、ト
ランジスタＱ７８のエミッタ側でもＬレベルからＨレベ
ルへと電圧が変化し、この電圧の変化信号は静電容量Ｃ
７１と抵抗Ｒ７４とにより形成される回路（微分回路）
で、正の短い時間幅の信号（パルス）を作り出す。この
信号を、プルダウン用のトランジスタＱ７７のベースに
印加すると、ＥＣＬ回路のＮＯＲ出カフ４がＨレベルか
らＬレベルの変化時には、プルダウン用のトランジスタ
Ｑ７７を過渡的にオンにして、配線負荷容量ＣＬに蓄積
されていた電荷を速やかに放電する。

第１図には示されていないが、入力端子７１の前段には
、第１図のエミッタ・フォロアＱ７６に相当する出力回
路がくる場合が多いが、この場合、静電容量Ｃ７１が出
力回路の動作を遅くさせないかという危惧が生じる。し
かし、前段の出力回路から見た場合のインピーダンスは
、トランジスタＱ７８のインピーダンスしか見えないの
で、静電容量Ｃ７１により前段の出力回路の動作が遅く
なるようなことはない。

また、Ｑ７８による消費電流の増加は、はとんどない。

これは、プルダウン用のトランジスタＱ７７に与えるパ
ルスを発生させるだけでよいので、それほど電流を必要
としないためである。

第１７図に示した従来の電流切り換え回路部分のトラン
ジスタＱ１２のコレクタより信号を取り出す回路では、
入力電圧がＥＣＬ回路のスレッショルド電圧（端子１２
、Ｖｒｅｆ）の近傍にならないと、パルスが発生しない
。すなわち、入力に信号を印加してから、トランジスタ
Ｑ１２のコレクタに電圧の変化が現れるまでに時間を要
する。

それに対して第１図に示す本発明では、入力の信号の変
化に伴いすばやく、パルスが発生するので、より速くプ
ルダウン用のトランジスタＱ７７のベースを駆動できる
。従って、ＨレベルからＬレベルの変化時には回路自体
も、従来の回路より高速に動作ができ、配線負荷容量Ｃ
Ｌの小さい場合にも有効である。

第２図ではＯＲ出力の場合を示す。トランジスタＱ８８
のコレクタは、抵抗Ｒ８６を介してＧＮＤ電圧に接続さ
れ、エミッタは、抵抗８７を介してＶｔｔ電圧に接続さ
れている。プルダウン用のトランジスタＱ８７のベース
に印加するパルスはＥＣＬ回路の出力がＯＲの場合には
、トランジスタＱ８８のコレクタより静電容ｆｉｃ８１
を介して取り出す。

第２図は、第１図に示すＮＯＲ出力の場合とほとんど同
じ構成で、その動作は、第１図に示すＮＯＲ出力の場合
と同じである。

第３図ではＯＲ／ＮＯＲ両相出力の場合を示す。

トランジスタＱ１０２のコレクタから抵抗Ｒ９８を介し
、ＧＮＤ電圧に接続し、エミッタから抵抗Ｒ９９を介し
て、■、雷電圧接続する。ＯＲ例のプルダウン用のトラ
ンジスタＱ９７のベースに印加するパルスは、トランジ
スタＱ１０２のコレクタより静電容１Ｌｃ９１を介して
取り出す。ＮＯＲ側のプルダウン用のトランジスタＱ１
０１のベースに印加するパルスは、トランジスタＱ１０
２のエミッタより静電容量ｃ９２を介して取り出す。

このようにＯＲ／ＮＯＲ両相出力にした場合でも、従来
のようにＥＣＬ回路のＱ９１．Ｑ９２のトランジスタの
コレクタに静電容量は付加されていないため、スイッチ
ング速度が遅くなることはない。

［実施例］ 次に本発明の実施例について説明する。

第１実施例 第１図は、本発明によるＥＣＬ回路の一実施例を示す回
路図である。図において、Ｃ７ＬＣ７２は静電容量、Ｑ
７１乃至Ｑ７８はＮＰＮ　トランジスタ、Ｒ７１乃至Ｒ
７７は抵抗である。端子７１は入力端子であり、端子７
４は出力端子である。

端子７２には、電流切り換え回路の基準電圧（Ｖｒｅｆ
）が与えられ、端子７３には、トランジスタＱ７３をオ
ンするために十分な定電圧（ＶｃＳ）が与えられる。こ
の回路では、ＮＯＲ側出力をアクティブ・プルダウンと
している。トランジスタＱ７８のエミッタとトランジス
タＱ７７のベースとの間に静電容量Ｃ７１を入れ、交流
的に結合させて、パルスをトランジスタＱ７７にあたえ
る。

第２・実施例 第２図は、本発明の別の実施例を示す。図において、Ｃ
８１、Ｃ８２は静電容量、Ｑ８１乃至Ｑ８８はＮＰＮ　
Ｉ−ランジスタ、Ｒ８１乃至Ｒ８７は抵抗である。端子
８１は入力端子であり、端子８４は出力端子である。端
子８２には、電流切り換え回路の基準電圧（Ｖｒｅｆ）
が与えられ、端子８３には、トランジスタＱ８３をオン
するために十分な定電圧（Ｖｃｓ）が与えられる。この
回路では、ＯＲ側出力をアクティブ・プルダウンとして
いる。トランジスタＱ８８のエミッタとトランジスタＱ
８７のベースとの間に静電容量Ｃ８１を入れ、交流的に
結合させて、パルスをトランジスタＱ８７にあたえる。

この実施例の回路の動作は、入力信号が、Ｈレベルから
Ｌレベルの変化時には、トランジスタＱ８８のコレクタ
側ではＬレベルからＨレベルへと電圧が変化し、この電
圧の変化信号は静電容ＩＣ８１と抵抗Ｒ８４とにより形
成される回路（微分回路）で、正の短い時間幅の信号（
パルス）を作り出す。

この信号を、プルダウン用のトランジスタＱ８７のベー
スに印加すると、ＥＣＬ回路のＯＲ出力８４がＨレベル
からＬレベルへの変化時には、プルダウン用のトランジ
スタＱ８７を過渡的にオンにして、配線負荷容量ＣＬに
蓄積されていた電荷を速やかに放電する。

第３実施例 第３図は、本発明の別の実施例を示す。本実施例では、
プルダウン用トランジスタのベースへの直流電圧供給回
路をＯＲ／ＮＯＲで別に形成している。図において、Ｃ
９１乃至Ｃ９４は静電容量、Ｑ９１乃至Ｑ１０２はＮＰ
Ｎ　）ランジスタ、Ｒ９１乃至Ｒ９９は抵抗である。端
子９１は入力端子であり、端子９４．９５は出力端子で
ある。端子９２には、電流切り換え回路の基準電圧（Ｖ
ｒｅｆ）が与えられ、端子９３には、トランジスタＱ８
３をオンするために十分な定電圧（Ｖｃｓ）が与えられ
る。

この回路では、ＮＯＲ・ＯＲ両相出力゛をアクティブ・
プルダウンとしている。トランジスタＱ１０２のエミッ
タとトランジスタＱ１０１のベースとの間に静電容量Ｃ
９２を入れ、交流的に結合させて、パルスをトランジス
タＱ１０１にあたえる。

トランジスタＱ１０２のコレクタとトランジスタＱ９７
のベースとの間に静電容量ｃ９１を入れ、交流的に結合
させて、パルスをトランジスタＱ９７にあたえる。

この実施例の回路の動作は、入力信号が、Ｌレベルから
Ｈレベルへの変化時には、トランジスタＱ１０２のエミ
ッタ側でもＬレベルからＨレベルへと電圧が変化し、こ
の電圧の変化信号は静電容量Ｃ９２と抵抗Ｒ９６とによ
り形成される回路（微分回路）で、正の短い時間幅の信
号（パルス）を作り出す。

またＱ１０２のコレクタでは、入力信号がＨレベルから
Ｌレベルへの変化時に、Ｌレベルカラヒレベルへと電圧
が変化し、静電容量Ｃ９１と抵抗Ｒ９４とにより形成さ
れる回路（微分回路）で、正の短い時間幅の信号（パル
ス）を作り出す。

これらの信号を、それぞれプルダウン用のトランジスタ
Ｑ１０１、Ｑ９７のベースに印加すると、ＥＣＬ回路の
ＯＲ及びＮＯＲ出力９４及び９５がＨレベルからＬレベ
ルへの変化時には、プルダウン用のトランジスタＱ９７
及びＱ１０１を過渡的にオンにして、配線負荷容量ＣＬ
に蓄積されていた電荷を速やかに放電する。

第４実施例 第４図は、本発明の別の実施例を示す。ＯＲ側をアクテ
ィブ・プルダウンとし、トランジスタＱ１１８及び抵抗
Ｒ１１６、Ｒ１１７よりなるパルス発生回路である入力
回路部に、速度向上用静電容ｉｔ（スピード・アップ・
コンデンサ）を付加して高速化した回路である。トラン
ジスタＱ１１８のエミッタ側の抵抗Ｒ１１７の両端に速
度向上用静電容量Ｃ１１３を付加する。

抵抗Ｒ１１７の両端に速度向上用静電容量Ｃ１１３を付
加することにより、交流的なインピーダンスを下げ、過
渡的に電流を静電容量Ｃ１１３に流せるので、高速にア
クティブ・プルダウン用のトランジスタＱ１１７のベー
スに印加するパルスを発生できる。従って、入力信号の
周波数が高くなるほど静電容量Ｃ１１３の効果が上がる
。なお、この静電容量Ｃ１１３は、ＯＲ側の出力を高速
化する場合にのみ、有効である。

この速度向上用静電容量Ｃ１１３は、配線付加容量ＣＬ
に応じて適切な値を選択する。これは次の理由による。

配線付加容量ＣＬが小さい場合、出力端子１１４に発生
するアンダーシュート（パルス立ち下がり時の緩和振動
）の振幅が大きくなる。この場合、出力端子１１４の電
圧が、ＨレベルからＬレベルに下がった時、−時的にそ
のレベルが通常のＬレベルより下がり過ぎ、その後、下
がり過ぎたレベルは、その反動で通常のＬレベルより上
がるというリンギングが発生する。この上がった電圧レ
ベルが、図示しないが、次段に接続されたＥＣＬ回路の
入力端のトランジスタのスレッショルド電圧（しきい値
＝Ｖｒｅｆ）を越え、誤動作を起こすというリンギング
が発生する。

これを防ぐのには、プルダウン・トランジスタに加える
パルスの振幅を小さくするのが有効であり、アンダーシ
ュートの振幅も小さくなるので、誤動作もなくなる。

これには、配線負荷容量ＣＬに応じて、静電容量Ｃ１１
３の値を小さくすれば、発生するパルスの振幅は小さく
なる。

以上の理由により、速度向上用静電容量Ｃ１１３は、配
線付加容量ＣＬに応じて適切な値を選択する必要がある
。

この速度向上用静電容量Ｃ１１３を配線負荷容量ＣＬに
応じて可変とすれば、配線負荷容量が小さい場合には、
速度向上用静電容量を無しまたは小さい値とし、配線負
荷容量が大きい場合には、速度向上用静電容量を大きく
することができる。

この速度向上用静電容量Ｃ１１３を可変とするのは、静
電容量を複数個配置し、導電性の配線で接続すれば実現
できる。

第５実施例 第５図は、本発明の別の実施例を示す。ＮＯＲ側をアク
ティブ・プルダウンとし、２人力の場合の回路を示す。

Ｑ１２１のコレクタとエミッタとはそれぞれ、ＥＣＬ回
路の入力側のトランジスタであるＱ１２２のコレクタと
エミッタとに共通に接続され、ベースは入力端子１２２
に接続される。

また、Ｑ１２２のベースは別の入力端子１２１に接続さ
れ、Ｑ１２９のベースと接続される。

それぞれの入力端子１２２，１２１には前記実施例と同
様に入力回路のトランジスタＱ１２８とＱ１２９のベー
スが接続され、それぞれのコレクタはＧＮＤに、エミッ
タは抵抗Ｒ１２６を介して■□に接続されている。

３人力以上の場合にも同様に、入力端子を増やしていけ
ばよい。

この回路の動作は、複数ある入力信号のうち、どれか１
つがＬレベルからＨレベルに変化すると、ＥＣＬ回路の
入力側のトランジスタであるＱ１２１、Ｑ１２２の中で
入力信号が入ったものがオンになり、出力端子１２５の
電圧が、ＨレベルからＬレベルへと変化する。

Ｉｎに、入力回路のトランジスタであるＱ１２８、Ｑ１
２９の中でも、入力信号が入ったものがオンになり、静
電容量Ｃ１２１とＲ１２４とにより形成される回路によ
り、プルダウン・トランジスタＱ１２７をオンさせるパ
ルスが発生する。

第６実施例 第６図は、ＥＣＬ回路の出力がＮＯＲ側だけの場合を示
す。同相のパルスを取り出せば良いので、トランジスタ
Ｑ１３８のコレクタ側は抵抗を省略して、ＧＮＤ電圧に
じかに接続できる。

このため、Ｑ１３８を形成する際のデバイス構造は、コ
レクタをしかにＧＮＤに接続すればよいので、デバイス
上においてＱ１３８とその周りの素子とを分離する分離
領域を必要としない。　従って、占有面積も小さく、集
積度を上げることができる。

第７実施例 第７図は、本発明の別の実施例を示す。ＮＯＲ出力の場
合を示すもので、プルダウン用トランジスタＱ１４７の
ベースへの直流電圧供給を抵抗Ｒ１４５を介して行って
いる。トランジスタＱ１４７のベースからの放電がＲ１
４５経由となり、時間がかかるので、トランジスタＱ１
４７がオンしている時間が長くなり、配線負荷容ｔＣＬ
からの放電がより有効になる。

ところで、抵抗Ｒ１４４の値を大きくしてやれば、本実
施例のように別に抵抗Ｒ１４５を設けなくてもよいよう
にみえる。

しかし、ＮＯＲ出力だけでなく、ＯＲ出力も取り出す両
相出力の場合には、両方のアクティブ・プルダウン・ト
ランジスタにバイアスを供給する回路を、（第７図の場
合Ｑ１４４．Ｑ１４５．抵抗Ｒ１４４）共通に用いるよ
うに構成できる。こうすると、本実施例でいう抵抗Ｒ１
４５を設けようとすると、この部分だけは共用できない
ので、第７図のように別に設けることになる。

第８実施例 第８図は、本発明の別の実施例を示す。パルスを取り出
す回路のトランジスタＱ１５８のエミッタ側を単なる抵
抗から、トランジスタＱ１５９と抵抗Ｒ１５７とからな
る、定電流源に置き換える。

端子１５３にはトランジスタＱ１５９がオンになるよう
な電圧が印加される。この端子１５３に印加する電圧は
、端子１５４と同一でも構わない。

このように、Ｑ１５９を定電流源として用いることによ
り、抵抗Ｒ１５７を流れる電流を一定に保つことができ
るので、電源電圧の変動に対して、静電容量Ｃ１５１に
加わる電圧を安定させることができ、発生するパルスの
振幅も一定にすることができる。

なお、本実施例の回路は、出力がＮＯＲ側だけの場合に
おいて有効である。

第９実施例 第９図は、本発明の別の実施例を示す。パルスを取り出
す回路のトランジスタＱ１６９のエミッタ側を単なる抵
抗から、トランジスタＱ１６８と抵抗Ｒ１６７とからな
る、回路に置き換える。トランジスタＱ１６８は、コレ
クタとベースとを接続しＰＮ接合として使用している。

トランジスタＱ１６８の替わりに、通常のＰＮ接合ダイ
オードでも構わない。

本実施例は、静電容量Ｃ１６１−ａと静電容量Ｃ１６１
−ｂとで、パルスを発生させるときに、それぞれの振幅
が同じになるよう、抵抗Ｒ１６６、Ｒ１６７の値とＶＥ
Ｒとを整合させるのに用いるものである。

これは、ＮｏＲｌｏＲ両相出力の場合に、Ｑ１６８で一
定の電圧を降下させることにより、静電容量Ｃ１６１−
ａと静電容量Ｃ１６１−ｂとで発生するパルスの振幅が
、同じになるようにするためである。

第１０実施例 第１０図は、本発明の別の実施例を示す。なお、図は第
２図と同じ部分には同じ番号を付しである。

第２図に示した入力回路部分に相当するＲ８６゜Ｑ８８
−ａ、Ｒ８７−ａに、もう１段エミッタ・フォロア・ト
ランジスタＱ８８−ｂとＲ８７−ｂを追加する。

これにより、第１段目の入力回路のトランジスタＱ８８
−ａに加わった入力信号の電圧変化を第２段目の入力回
路のトランジスタＱ８８−ｂでさらに大きくすることが
できる。そして、プルダウン・トランジスタＱ８７を確
実にオンさせるようにできる。

第１１実施例 第１１図は、本発明の別の実施例を示す。なお、図は第
１図と同じ部分には同じ番号を付しである。

第１図に示した入力回路部分に相当する抵抗Ｒ７６、Ｑ
７８．抵抗Ｒ７７−ａにおいて、Ｑ７８のエミッタと抵
抗Ｒ７７−ａとの間に抵抗Ｒ７７−すを追加し、Ｒ７７
−ｂとＲ７７−ａの間に０７１を接続する。７７−ｂに
より、パル°スのピークを変え、アンダーシュートを抑
えることができる。

これは、静電容量Ｃ７１で発生するプルダウン・トラン
ジスタ駆動用のパルス電圧が大きすぎると、アンダーシ
ュートの振幅が大きくなってしまう。この場合、出力端
子１１４の電圧が、ＨレベルからＬレベルに下がった時
、−時的にそのレベルが通常のＬレベルより下がり過ぎ
、その後、下がり過ぎたレベルは、その反動で通常のＬ
レベルより上がるというリンギングが発生する。この上
がった電圧レベルが、図示しないが、次段のＥＣＬ回路
の入力側のトランジスタのスレッショルド電圧（しきい
値＝Ｖｒｅｆ）を越え、誤動作してしまう。

これを防ぐのには、プルダウン・トランジスタに加える
パルスの振幅を小さくすることが有効であり、アンダー
シュートの振幅も小さくなるので、誤動作もなくなる。

これには、Ｑ７８のエミッタと抵抗Ｒ７７−ａとの間に
抵抗Ｒ７７−ｂを追加すれば、発生するパルスの振幅が
小さくなる。

第１２及び第１３実施例 第１２図は、本発明の別の実施例を示す。なお、図は第
１図と同じ部分には同じ番号を付しである。

第１図に示したプルダウン・トランジスタＱ７７をバイ
ポーラトランジスタからＭＯＳ−ＦＥＴＱ７７−ａに代
えてもよい。この場合、バイポーラトランジスタでは必
要であった抵抗Ｒ７５とこれに伴うスピードアップコン
デンサは不必要になる。

また、第１３図に示すように、入力回路部分のＱ７８を
バイポーラトランジスタからＭＯＳ−ＦＥＴＱ７８−ａ
に代えてもよい。

第１４実施例 第１図において、プルダウン・トランジスタＱ７７に直
流バイアスを供給するＱ７４．Ｑ７５を取り除き、直流
バイアスを用いずにプルダウン・トランジスタＱ７７を
駆動させてもよい。

こうすることにより、Ｑ７４．Ｑ７５の分だけデバイス
上で面積を減らすことができる。しかしながら、直流バ
イアスを与えないので、プルダウン・トランジスタＱ７
７の速度は遅くなる。

従って、速度よりもデバイス上での面積を減らす事の方
が重要な場合に、本実施例を用いればよい。

第１５実施例 第１４図（ａ）は、本発明の別の実施例を示す。

なお、図は第１図と同じ部分には同じ番号を付してあり
、第１図の場合と同じように、ＮＯＲ出力の場合を示す
。

第１４図（ａ）では、第１図に示した入力回路の構成を
、トランジスタＱ７１．Ｑ７２からなる電流切り換え回
路の構成と同じにし、トランジスタＱ７８−ａ、Ｑ７８
−ｂと抵抗Ｒ７６−ａ、Ｒ７６−ｂにより、電流切り換
え回路（ＥＣＬ回路）を構成している。そして、入力回
路側のＥＣＬ回路の定電流源は、トランジスタＱ７３−
ａ。

抵抗Ｒ７３−ａで構成し、トランジスタＱ７１゜Ｑ７２
からなるＥＣＬ回路の定電流源は、トランジスタＱ７３
−ｂ、抵抗Ｒ７３−ｂで構成する。

第１４図（ａ）において入力信号は、入力端子７１を介
して入力回路のトランジスタＱ７８−ａのベースに入力
されると共に、もう１つのＥＣＬ回路のＱ７１のベース
にも印加され、どちらのＥＣＬ回路も、通常のＥＣＬ回
路の動作を行う。

端子７１へ印加される入力信号が、ＬレベルからＨレベ
ルへと変化して、入力回路のＥＣＬ回路のスレッシボル
ド電圧（端子７２、Ｖ、、、）を越えると、７８−ｂの
コレクタ側でもＬレベルからＨレベルへと電圧が変化し
、コンデンサＣ７１と抵抗Ｒ７４とにより形成される微
分回路により、正のパルスを作りだす。

この後の動作は、第１図に示した回路の場合と同じであ
る。

なお、第１４図（ｂ）は、第２図の回路と同様で、入力
回路の構成をトランジスタＱ８８−ａ。

Ｑ８８−ｂからなるＥＣＬ回路の構成にしたＯＲ側出力
の場合を示し、第１４図（Ｃ）は、第３図の回路と同様
で、入力回路の構成をトランジスタＱｌ（）２−ａ、Ｑ
１０２−ｂからなるＥＣＬ回路の構成にしたＯＲ／ＮＯ
Ｒ両相出力の場合を示している。

本実施例は、入力回路部分の構成を、トランジスタＱ７
１．Ｑ７２からなる通常のＥＣＬ回路と同じにすること
で、ＣＡＤ等での設計時に同じデータを使用することが
でき効率的である。また製造プロセスにおいても、マス
クパターン等共通に使用できる所が多いので、効率的で
ある。

［発明の効果］ 以上説明したように、本発明によれば、（Ａ）配線負荷
容量が大きい時にも、ＬレベルからＨレベルと、Ｈレベ
ルからＬレベルのスイッチングが高速にできるＥＣＬ回
路が構成できる。

（Ｂ）ＯＲ／ＮＯＲ両相を同時に高速で使用できるＥＣ
Ｌ回路が構成できる。

（Ｃ）これにより、集積回路の高速化・低消費電力化・
高集積化が同時に図れる。

高速でかつ高集積のＥＣＬ大規模集積回路等に適用すれ
ば、その効果は大きい。

【図面の簡単な説明】

第１図は、本発明の第１実施例の回路図であり、第２図
は、本発明の第２実施例の回路図であり、第３図は、本
発明の第３実施例の回路図であり、第４図は、本発明の
第４実施例の回路図であり、第５図は、本発明の第５実
施例の回路図であり、第６図は、本発明の第６実施例の
回路図であり、第７図は、本発明の第７実施例の回路図
であり、第８図は、本発明の第８実施例の回路図であり
、第９図は、本発明の第９実施例の回路図であり、第０
図は、本発明の第１０実施例の回路図であり、第１図は
、本発明の第１１実施例の回路図であり、第２図は、本
発明の第１２実施例の回路図であり、第３図は、本発明
の第１３実施例の回路図であり、第４（ａ）〜（ｅ）図
は、本発明の第１５実施例の回路図であり、第１５図は
、従来のＥＣＬ回路の回路図であり、 第１６図は、従来のアクティブ・プルダウン型ＥＣＬ回
路の回路図であり、 第１７図は、従来のアクティブ・プルダウン型ＥＣＬ回
路の回路図であり、 第１８図は、従来のアクティブ・プルダウン型ＥＣＬ回
路の回路図であり、 第１９図は、従来のアクティブ・プルダウン型ＥＣＬ回
路の回路図である。 （符号の説明） Ｑｘｘ：）ランジスタ Ｒｘｘ：抵抗 Ｃｘｘ：静電容量（コンデンサ） ｘｘは１桁から３桁の数字。 ７１．８１、９１、１１１１２１、１２２．１３１．１
４１．１５１．１６１：入力端子７４．８４．９４．９
５、１１４、１２５、１３４．１４４．１５５．１６４
二出力端子７２、８２、９２、１１２、１２３、１３２
．１４２．１５２．１６２：電流切り換え回路基準電圧
端子 ７３．８３．９３．１１３．１２４．１３３．１４３．
１５３．１５４．１６３：定電流源基準電圧端子 冨 １１ 図

Claims (9)

【特許請求の範囲】
1. （１）入力端子（７１）と出力端子（７４）と、第１の
   電源（ＧＮＤ）と第２の電源（Ｖ＿Ｅ＿Ｅ）と、エミッ
   タが共通接続された第１及び第２のトランジスタ（Ｑ７
   １、Ｑ７２）と、該共通接続されたエミッタに接続され
   た電流源とが、該第１、第２の電源間に設けられ、該第
   １のトランジスタ（Ｑ７１）のベースが、該入力端子（
   ７１）に接続されたＥＣＬ回路と、 該第１の電源側に接続され、ベースが該第１のトランジ
   スタのコレクタに接続され、エミッタが該出力端子（７
   ４）に接続されたエミッタ・フォロア・トランジスタ（
   Ｑ７６）と、 該第２の電源側（Ｖ＿Ｅ＿Ｅ）に接続され、コレクタが
   出力端子（７４）に接続されたプルダウン・トランジス
   タ（Ｑ７７）と、 該電源間に第３のトランジスタ（Ｑ７８）とインピーダ
   ンス手段（Ｒ７７）とを直列に接続し、該第３のトラン
   ジスタのベースが該入力端子（７１）に接続された入力
   回路と、 該第３のトランジスタ（Ｑ７８）のエミッタと該プルダ
   ウン・トランジスタ（Ｑ７７）のベースとの間に設けら
   れた静電容量（Ｃ７１）とを有することを特徴とするＥ
   ＣＬ回路。
2. （２）入力端子（８１）と出力端子（８４）と、第１の
   電源（ＧＮＤ）と第２の電源（Ｖ＿Ｅ＿Ｅ）と、エミッ
   タが共通接続された第１及び第２のトランジスタ（Ｑ８
   １、Ｑ８２）と、該共通接続されたエミッタに接続され
   た電流源とが、該第１、第２の電源間に設けられ、該第
   １のトランジスタ（Ｑ８１）のベースが、該入力端子（
   ８１）に接続されたＥＣＬ回路と、 該第１の電源側に接続され、ベースが該第２のトランジ
   スタのコレクタに接続され、エミッタが該出力端子（８
   ４）に接続されたエミッタ・フォロア・トランジスタ（
   Ｑ８６）と、 該第２の電源側（Ｖ＿Ｅ＿Ｅ）に接続され、コレクタが
   出力端子（８４）に接続されたプルダウン・トランジス
   タ（Ｑ８７）と、 該電源間に第１の抵抗（Ｒ８６）と第３のトランジスタ
   （Ｑ８８）とインピーダンス手段（Ｒ８７）とを直列に
   接続し、該第３のトランジスタのベースが該入力端子（
   ８１）に接続された入力回路と、 該第３のトランジスタ（Ｑ８８）のコレクタと該プルダ
   ウン・トランジスタ（Ｑ８７）のベースとの間に設けら
   れた静電容量（Ｃ８１）とを有することを特徴とするＥ
   ＣＬ回路。
3. （３）入力端子（９１）と第１及び第２の出力端子（９
   ４、９５）と、 第１の電源（ＧＮＤ）と第２の電源（Ｖ＿Ｅ＿Ｅ）と、
   エミッタが共通接続された第１及び第２のトランジスタ
   （Ｑ９１、Ｑ９２）と、該共通接続されたエミッタに接
   続された電流源とが、該第１、第２の電源間に設けられ
   、該第１のトランジスタ（Ｑ９１）のベースが、該入力
   端子（９１）に接続されたＥＣＬ回路と、 該第１の電源側に接続され、ベースが前記第２のトラン
   ジスタのコレクタに接続され、エミッタが第１の出力端
   子（９４）に接続された第１のエミッタ・フォロア・ト
   ランジスタ（Ｑ９６）と、該第１の電源側に接続され、
   ベースが前記第１のトランジスタのコレクタに接続され
   、エミッタが第２の出力端子（９５）に接続された第２
   のエミッタ・フォロア・トランジスタ（Ｑ１００）と、
   該第２の電源側（Ｖ＿Ｅ＿Ｅ）に接続され、コレクタが
   該第１の出力端子（９４）に接続された第１のプルダウ
   ン・トランジスタ（Ｑ９７）と、 該第２の電源側（Ｖ＿Ｅ＿Ｅ）に接続され、コレクタが
   第２の出力端子（９５）に接続された第２のプルダウン
   ・トランジスタ（Ｑ１０１）と、 該電源間に第１の抵抗（Ｒ９８）と第３のトランジスタ
   （Ｑ１０２）とインピーダンス手段（Ｒ９９）とを直列
   に接続し、該第３のトランジスタのベースが該入力端子
   （９１）に接続された入力回路と、 該第３のトランジスタ（Ｑ１０２）のコレクタと該第１
   のプルダウン・トランジスタ（Ｑ９７）のベースとの間
   に設けられた第１の静電容量（Ｃ９１）と、該第３のト
   ランジスタ（Ｑ１０２）のエミッタと該第２のプルダウ
   ン・トランジスタ（Ｑ１０１）のベースとの間に設けら
   れた第２の静電容量（Ｃ９２）とを有することを特徴と
   するＥＣＬ回路。
4. （４）入力端子（７１）と出力端子（７４）と、第１の
   電源（ＧＮＤ）と第２の電源（Ｖ＿Ｅ＿Ｅ）と、エミッ
   タが共通接続された第１及び第２のトランジスタ（Ｑ７
   １、Ｑ７２）と、該共通接続されたエミッタに接続され
   た電流源とが、該第１、第２の電源間に設けられ、該第
   １のトランジスタ（Ｑ７１）のベースが、該入力端子（
   ７１）に接続されたＥＣＬ回路と、 該第１の電源側に接続され、ベースが該第１のトランジ
   スタ（Ｑ７１）または第２のトランジスタ（Ｑ７２）の
   コレクタに接続され、エミッタが該出力端子（７４）に
   接続されたエミッタ・フォロア・トランジスタ（Ｑ７６
   ）と、 該第２の電源側（ＶＥＥ）に接続され、コレクタが出力
   端子（７４）に接続されたプルダウン・トランジスタ（
   Ｑ７７）と、 エミッタが共通接続された第４及び第５のトランジスタ
   （Ｑ７８−ａ、Ｑ７８−ｂ）と、該共通接続されたエミ
   ッタに接続された電流源とが、前記第１、第２の電源間
   に設けられ、該第４のトランジスタ（Ｑ７８−ａ）のベ
   ースが、該入力端子（７１）と前記第１のトランジスタ
   （Ｑ７１）のベースとに接続された入力回路と、 該第４のトランジスタ（Ｑ７８−ａ）及び該第５のトラ
   ンジスタ（Ｑ７８−ｂ）のコレクタのうち、該エミッタ
   ・フォロア・トランジスタ（Ｑ７６）のベースと逆相の
   コレクタと該プルダウン・トランジスタ（Ｑ７７）のベ
   ースとの間に設けられた静電容量（Ｃ７１）とを有する
   ことを特徴とするＥＣＬ回路。
5. （５）請求項１、２または３記載のインピーダンス手段
   （Ｒ１１７）の両端に第３の静電容量（Ｃ１１３）を設
   けたことを特徴とするＥＣＬ回路。
6. （６）請求項５において、前記インピーダンス手段（Ｒ
   １１７）の両端に、複数の別のインピーダンス手段を設
   け、配線負荷容量に応じてこれらを並列に接続し、前記
   第１、第２及び第３の静電容量（Ｃ１１３）の値を可変
   できるようにすることを特徴とするＥＣＬ回路。
7. （７）請求項１、２、３、４、５または６において、コ
   レクタ及びエミッタが、それぞれ前記第１のトランジス
   タ（Ｑ１２２）のコレクタ及びエミッタに共通接続され
   、ベースが第２の入力端子（１２２）に接続された第６
   のトランジスタ（Ｑ１２１）と、コレクタ及びエミッタ
   が、それぞれ前記第３のトランジスタ（Ｑ１２９）のコ
   レクタ及びエミッタに共通接続され、ベースが第２の入
   力端子（１２２）に接続された第７のトランジスタ（Ｑ
   １２８）とを有することを特徴とするＥＣＬ回路。
8. （８）請求項１記載の第３のトランジスタ（Ｑ１３８）
   のコレクタと前記第１の電源（ＧＮＤ）との間に、第２
   の抵抗を設けたことを特徴とするＥＣＬ回路。
9. （９）請求項１、２、３、４、５、６、７または８にお
   いて、前記第１の電源（ＧＮＤ）と前記第２の電源（Ｖ
   ＿Ｅ＿Ｅ）との間に直列に設けられたレベルシフト手段
   （Ｑ１４４、Ｑ１４５）と第３の抵抗（Ｒ１４４）と、
   該レベルシフト手段と該第３の抵抗（Ｒ１４４）との間
   と、前記第１または第２のプルダウン・トラン　ジスタ
   （Ｑ１４７）のベースとの間に、第４の抵抗（Ｒ１４５
   ）を設けることを特徴とするＥＣＬ回路。