JPS63260322A - アナログ・デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、集積回路（以下、ＩＣとする）で形成された
並列型のアナログ・デジタル変換器（以下、Ａ／Ｄ変換
器とする）の改良に関するものである。

［従来の技術〕 ｍピットの並列型アナログ・デジタル変換器においては
、入力信号を２ｍ個の比較器で比較し、比較器の出力を
ｍピットのフード信号に変換する際、アンド回路で隣同
志の比較器の出力の論理積とることが多い。アンド回路
としては、高速信号を扱う場合は、動作の余裕をとるた
めに、２人力のアンド回路よりも３人力以上のアンド回
路の方が多く用いられる。３人力のアンド回路を用いた
Ａ／Ｄ変換器の一例を第６図に示す。このＡ／Ｄ変換器
は８ビツトのＡ／Ｄ変換器である。

第６図において、１１〜１２５６は入力電圧ｖｔｖｔを
それぞれの基準値と比較する比較器である。それぞれの
基準値は電圧Ｖｒｅｔを抵抗ｒ１〜ｒ２５６で分圧する
ことによって得る。

２目〜２２５６は比較器１１〜１２５６毎に設けられ、
各比較器の比較結果の論理積をとって２日個の比較器の
出力を８ピツトのコード信号に変換するアンド回路であ
る。アンド回路は、対応する比較器の出力とこの比較器
の両隣りの出力の論理積をとる。例えば、アンド回路２
ｎは、比較器１π−１１１７Ｌ及び１１＋１の出力の論
理積をとる。

３はアンド回路２１〜２２５６の出力をエンコーダでコ
ード化し変換したデジタル信号を出力する信号変換部、
４．５は比較器１ど信号変換部３の動作タイミングを与
える、クロックを発生するクロックトライバである。

このようなＡ／Ｄ変換器をバイポーラプロセスによりＩ
Ｃで形成すると、比較器１ｎとアンド回路２ＴＬの構成
は例えば第７図のようになる。

図で、！１は高電位側のライン、Ｉ１２は低電位側のラ
インである。ｌＩＩ！ｌ：Ｉ！２の電位は例えばアース
電位と負の電位である。

比較器ＩＴＬで、ＱｌとＱ２はコレクタが高電位側ライ
ン１１に接続され、ベースにはそれぞれ入力電圧ｖｔｒ
ｔと比較電圧Ｖｒが与えられたトランジスタである。ト
ランジスタＱ１と０２はレベルシフトのために使われ、
トランジスタＱ＋　とＱ２のエミッタ電位はそれぞれＶ
　ｔ　ＴＬ　Ｉ　Ｖ　ｒからベース・エミッタ順方向効
果電圧（約０．７Ｖ）だけ低い。

Ｑ３と０４のコレクタは抵抗Ｒ１とＲ２を介して接続さ
れ、ベースはトランジスタＱ１と０２のエミッタに接続
されていてＮＱＩのエミッタ電位が０２のエミッタ電位
より高いときすなわらＶＩＴＬがＶｒより高いときトラ
ンジスタＱ３が駆動し、Ｖ（ＴＬがＶｒより低いときは
トランジスタＱ４が駆動する差動段が構成されている。

Ｑｓと０６はベースとコレクタが相互に接続されたトラ
ンジスタである。Ｑｓのコレクタは抵抗Ｒ１とトランジ
スタＱコの接続点ａに接続され、Ｑａのコレクタは抵抗
Ｒ２とトランジスタＱ４の接続点すに接続されている。

トランジスタＱ５と０６は、クロック信号ＣＬＫの反転
信号ＣＬＫの電位がりＯツク信号ＣＬＫの電位よりも高
くなったときにそれまでのａ点とｂ点の電位を保持する
ための回路である。また、その際正帰還がかかるために
Ｖｊ’ｎとＶｒの差が小さくてもａ点とｂ点の電位差は
十分大きくなる。

Ｑｌと０８はベースにクロック信号ＣＬＫの反転信号Ｃ
ＬＫとクロック信号ＣＬＫが与えられたトランジスタで
ある。トランジスタＱ７のコレクタはトランジスタＱ３
　、Ｑａのエミッタに、トランジスタＱｓのコレクタは
トランジスタＱｓ。

Ｑａのエミッタにそれぞれ接続されている。

トランジスタＱ＋　、Ｑ２及びＱｌとＱｅのエミッタは
、トランジスタＱ９と抵抗Ｒ３、トランジスタＱ＋ｏと
抵抗Ｒ４及びトランジスタＱ＋＋と抵抗Ｒ５を介して低
電位側ライン１２に接続されている。トランジスタ０９
〜Ｑ＋＋のベースにはトランジスタが非飽和で動作する
ようなバイアス電圧Ｖｂ＋が印加されている。

このような比較器１−ｎは、クロック信号に応じて差動
増幅動作をしたり、保持動作をしたりするクロックド・
コンパレータを構成している。

このようなりロックド・コンパレータで、りＯツク信号
ＣＬＫが反転信号ＣＬＫよりも大きいときは、Ｑｌはオ
ン、０日はオフになる。従って、ｒｆｉ流はトランジス
タＱ３．Ｑｄ側に流れ、トランジスタＱう、Ｑｓには電
流は流れない。そのため、ａ点とｂ点の電位はＱ３．Ｑ
ａを流れる電流で決まる。このとき、Ｑ２　＊　Ｑａを
流れる電流は、ＶｔＴＬ＋Ｖｒの一値に応じて変化する
ので、ａ点とｂ点の電位はＶ　ｔ　ｕ　＊　Ｖ　ｒの電
位に応じて変化する。このようにして差動増幅動作が行
なわれる。

クロック信号ＣＬＫが反転信号ＣＬＫよりも小さいとき
は、Ｑｌはオフ、ＱＢはオンになる。従って、電流はト
ランジスタＱ５　、Ｑａに流れ、Ｑ３　、Ｑａには電流
は流れない。そのため、ａ点とｂ点の電位はトランジス
タＱｓ　、Ｑａを流れる電流で決まる。今、ａ点の電位
がｂ点の電位よりも少し＾いとするとＮＯ３を流れる電
流の方が０５を流れる電流よりも大きい。そのために、
抵抗Ｒ２を流れる電流の方が抵抗Ｒ１を流れるＲ５によ
りも大きくなり、電圧降下のため、ｂ点の電位がさがり
、ＲＩ＋　Ｒ２の抵抗値を適当に定めれば、ａ点とｂ点
の電位差は初めに比べて大きくなる。

例えば、回路電流（トランジスタＱ＋＋を流れる電流）
Ｉ−１００μＡ、Ｒ＋　−Ｒ２＝５にΩ。

ａ点とｂ点の電位差を１０ｍＶとすると、Ｑｓ。

Ｑｓを流レルｒＲ流ＩＱ５１　１ａｍ（１）比は、Ｖａ
：ａ点の電位、Ｖｂ：ｂ点ノ電位 となり、Ｉｏラー４０．５μＡ。

ＩＱ！−５９，５μ八になる。これにより、Ｒ＋＋Ｒ２
の電圧降下はそれぞれ２０２．５ｍＶ。

２９７．５ｍＶとなり、ａ点とｂ点の電位差は９５ｍＶ
になって初めの１０ｍＶに比べて大きくなる。これが連
続的に繰返されて最後はＱ５が完全にオフ、Ｑ６がオン
（ＩＱ５−０゜ Ｉａｓ＝１００μＡ）という状態で安定する。

ａ点とｂ点の電位の初期値はクロック信号ＣＬＫの立下
り時のａ点とｂ点の電位すなわちクロック信＠ＣＬＫの
立下り時のＶ　ｔ　ｕ　＊　Ｖ　ｒに応じた値になる。

また、Ｑ３　、　Ｑａ　Ｇ；ｔｔ　７なノテ、ＶｊＴｈ
、Ｖｒの電位が変化してもａ点とｂ点の電位には影響し
ない。

このようにクロック信号ＣＬＫが反転信号ＣＬＫよりも
小さいときは、クロック信号ＣＬＫの立下り時のＶｔｖ
Ｌ、Ｖｒの電位の大小関係を増幅しながら保持する。

このようにして保持動作が行なわれる。

比較器ＩＴＬの各信号のタイムチャートを第８図に示す
。

アンド回路２７Ｌで、比較器１１の出力（ａ点とｂ点の
電位）はトランジスタＱ１２とＱＣｓのベースに与えら
れる。

トランジスタＱ１２とＱＣｓのエミッタは差動段を構成
するＱ１０とＱ１０のベースに接続されている。トラン
ジスタＱＩ４とＱＣｓのコレクタは抵抗Ｒ６とＲ７を介
して高電位側ライン！＋に接続されている。

アンド回路２ＴＬ−１の出力は差動段を構成するトラン
ジスタＱ＋ｅとＱ＋ｙのベースに与えられ、アンド回路
２ＴＬ＋１の出力は差動段を構成するトランジスタＱ＋
ｅとＱＣｓに与えられている。

また、アンド回路２７Ｌ＋１へ与える信号はトランジス
タＱ２゜とＱ２１のエミッタから取出され、アンド回路
２７Ｌ−１へ与える信号はトランジスタＱ２２と０２３
のエミッタから取出される。

０２ｍと０２５は、クロック信号ＣＬＫの電位が反転信
号ＣＬＫの電位よりも高いときに、Ｑ１コと０１４のコ
レクタ電位を保持するためのラッチ回路を構成している
。

Ｑ２６はベースにクロック信号ＣＬＫが与えられコレク
タはトランジスタＱ２４と０２５のエミッタに接続され
たトランジスタ、Ｑ２７はベースにクロック信号ＣＬＫ
の反転信号が与えられコレクタはトランジスタＱ＋ｅと
０１９のエミッタに接続されたトランジスタである。

Ｑ２！ｌ　ｅ　Ｑ２１１　＊　Ｑ３０　＊　Ｑ３ｔはベ
ースにバイアス電圧Ｖｂ＋が印加されていて、エミッタ
がそれぞれ抵抗Ｒｓ、Ｒ＊、Ｒ＋ｏ、Ｒ＋＋を介して低
電位側ライン１２に接続されたトランジスタである。ト
ランジスタＱ２Ｂ、Ｑ２９及びＱ３０のコレクタは、そ
れぞれトランジスタＱ２２゜Ｑ２ｓ及びＱ２１！ＩＱ２
？のエミッタに接続されている。

トランジスタＱＩ５と抵抗Ｒ７の接続点Ｃの電位がアン
ド回路２７Ｌの出力として信号変換部３のエンコーダに
与えられる。

［発明が解決しようとする問題点］ しかし、このようなＡ／Ｄ変換器では、トランジスタが
３０個もあるため、回路規模が大きくなり集積化に適さ
ないという問題点があった。

本発明はこのような問題点を解決するためになされたも
のであり、比較器とアンド回路に用いるトランジスタの
数が少なく構成が簡単なＡ／Ｄ変換器を実現することを
目的とする。

［問題点を解決するための手段］ 本発明は、 基準値が異なる複数個の比較器で入力信号を比較し、ア
ンド回路で比較結果の論理積をとり、この論理積をもと
に入力信号に応じたデジタル信号を生成する並列型のア
ナログ・デジタル変換器において、 前記アンド回路は、 前記比較器の比較結果が入力信号が基準値よりも大きい
ときに駆動する第１のトランジスタと、小さいときに駆
動する第２のトランジスタを有し、 この第２のトランジスタは抵抗を介して前記比較器の電
位よりも高い高電位側ラインに接続され、第２のトラン
ジスタと前記抵抗の接続点で、この第２の゛トランジス
タと、基準電圧がより低い比較器に接続されたアンド回
路にある第２のトランジスタと、基準電圧がより高い比
較器に接続されたアンド回路にある第１のトランジスタ
の流入端電圧の論理積をとる構成になっていて、 前記接続点の電圧をもとにデジタル信号を生成するアナ
ログ・デジタル変換器である。

〔実施例１ 以下、図面を用いて本発明を説明する。

第１図は本発明にかかるＡ／Ｄ変換器の一実施例の要部
構成図である。第１図で第７図と同一のものは同一符号
を付ける。

図で、４ＴＬはアンド回路で、第６図のアンド回路２Ｔ
Ｌと同様に比較器ＩＴＬ毎に設けられている。

アンド回路４ＴＬで、Ｑ３２〜Ｑ３５はベースが共通に
接続されてバイアス電圧Ｖｂ２が印加されたトランジス
タである。バイアス電圧Ｖｂ２はトランジスタ０３２〜
Ｑ３！ｌが非飽和で動作する電圧である。

トランジスタＱ３２のコレクタはアンド回路４７Ｌ−１
のトランジスタＱコーのコレクタに接続されている。

トランジスタＱ３３のコレクタは高電位側ライン１１に
接続され、エミッタはＱ３２のエミッタとともに抵抗Ｒ
７に接続されている。

トランジスタＱｚａのコレクタは抵抗Ｒ１を介して高電
位側ラインｉｔに接続されている。トランジスタＱ３４
のコレクタと抵抗ＲＩ２の接続点ｄはアンド回路４７に
−＋のトランジスタＱ３５のコレクタとアンド回路４ｕ
＋＋のトランジスタＱ３２のコレクタに接続されている
。

トランジスタＱ３５は、エミッタはトランジスタＱｚａ
のエミッタとともに抵抗Ｒ２に接続され、コレクタはア
ンド回路４７Ｌ＋１のトランジスタＱｓａのコレクタに
接続されている。

ここで、請求範囲でいう第１のトランジスタはＱ３２と
Ｑココに、第２のトランジスタはＱｓａと０３５にそれ
ぞれ相当する。

次に、このような回路の動作について説明する。

クロック信号ＣＬＫの電位が反転信号ＣＬＫの電位より
も高く、比較器１１が保持動作をしているときは、Ｖｔ
ＴＬとｖｒの差が小さくてもＱ５とＱｓのスイッチング
が完全に行なわれる。

第２図は第１図の回路の概略図である。

トランジスタＱ３２　ｅ　Ｑ３３１０３　ａ　＊　０３
５を流れる電流をそれぞれＩＩ、１２．Ｉｚ、［４とす
る。ＶＬＴＬがＶｒよりも高い状態でクロック信号ＣＬ
Ｋが立下ると、Ｑ５に電流が流れ、Ｑｓには電流が流れ
ない。従って、Ｑ３２１　Ｑ３３に電流が流れ、Ｑ３４
１Ｑ３５には電流が流れない。

Ｖ（ＴＬがＶｒよりも低い状態でクロック信号ＣＬＫが
立下ると、Ｑｓに電流が流れ、Ｑｓには電流は流れない
。従って、Ｑｓ　ａ　＊　Ｑ３５には電流が流れ、Ｑ３
２．Ｑココには電流が流れない。

トランジスタ０３２〜Ｑｓｓの特性が全て等しく比較器
１から流出する電流を２［ｏとすると、上述した２つの
場合に電流■１〜■４は第３図のようになる。

第４図にＡ／Ｄ変換器に適用した第１図の回路を示す。

第４図で、各比較器の基準電圧を、 Ｖｒｕ　−２＜ｖｆＴＬ−１＜Ｖｒｕ ＜Ｖｒｍ　＋Ｉ　＜Ｖｒｕ　＋２ とする。

入力電圧ＶＪＴＬが Ｖｒｍ＜Ｖｔｕ＜Ｖｒｕ＋＋ であるとすると、抵抗Ｒｚｕ−２〜Ｒｚ　１１　＋２に
流れる電流は第４図に示したようになり、出力Ｖｏｕｔ
ｍ−２〜Ｖｏｕｔｎ＋ｚは次のようになる。

Ｖｏ　ｕ　ｔ　ＴＬ　−２−−ＲｌｏＩ。

ＶｏｕｔＴＬ−＋　−−Ｒｎ　１１゜ Ｖｏｕｔｎ−Ｏ Ｖｏｕｓ　ＴＬ　４２−−Ｒ１′ｉ。

Ｖｏｕｔｕ＋＋＝　　２Ｒｊ　・Ｉ。

これらの出力Ｖｏｕ＊ＴＬ−ｚ＝ＶｏｕｔＴＬ＋ｗは信
号変換部３のエンコーダに送られる。エンコーダのスレ
ッシュホルド電圧を−Ｒ處・ｉ　ｏ　／　２としておけ
ば、出力Ｖｏｕｔｖ＊のみがハイレベルになる。このよ
うにアンド回路４ｍ−＋のトランジスタＱ３５と、アン
ド回路４７ＬのトランジスタＱｓａと、アンド回路４Ｔ
Ｌ＋１のトランジスタＱ３２の電圧を入力とし、ｄ点の
電位を出力とすることによって３人力のアンド回路が実
現される。

第５図は本発明にかかるＡ／Ｄ変換器の他の実施例の要
部構成図である。

このＡ／Ｄ変換器ではアンド回路は４人力のものになっ
ている。このため、３人力のアンド回路を用いたＡ／Ｄ
変換器に比べて動作余裕が大きくなる。

なお、実施例で用いたｎｐｎ型トランジスタの代りにｐ
ｎｐ型トランジスタを用いてもよい。ここで、請求範囲
でいうトランジスタの流入端は、ｎｐｎ型トランジスタ
ではコレクタにｐｎｐ型トランジスタではエミッタに相
当する。

〔効果］ 本発明によれば、高電位側ラインＩＩと低電位側ライン
１２の間に比較器とアンド回路を直列につなぎ、比較器
の動作電流と同じＴｉ流でアンド回路を動作させる構成
になっているため、第７図の回路に比べてトランジスタ
の数が少なくなり、回路構成を簡略化できる。比較器と
アンド回路の部分で、第７図に示す従来の回路ではトラ
ンジスタの数が３０個であったのに対し、第１図に示す
本発明にかかる回路ではトランジスタは１５個ですむ。

４　、　ｌ１ｉｉｌｉｉノｆ２ＪｌｉｌすＨ１ｌｌＱ第
１図は本発明にかかるＡ／Ｄ変換器の一実施例の要部構
成図、第２図及び第３図は第１図の回路の動作説明図、
第４図はＡ／Ｄ変換器に適用された第１図の回路を示し
た図、第５図は本発明にかかるＡ／Ｄ変換器の他の実施
例の要部構成図、第６図は並列型Ａ／Ｄ変換器の一例の
構成図、第７図はＡ／Ｄ変換器の従来例の構成図、第８
図は第７図の比較器の各信号のタイムチャートである。

１１〜１７Ｌ・・・比較器、４７Ｌ−２〜４ｍ　＋２・
・・アンド回路、Ｑコ２１Ｑ３３・・・第１のトランジ
スタ、Ｑ３４１Ｑ３５・・・第２のトランジスタ。

第１図 第７図 第り図 藺　　　　　　　　　　　　Ｊ

Claims (1)

1. 【特許請求の範囲】 基準値が異なる複数個の比較器で入力信号を比較し、ア
   ンド回路で比較結果の論理積をとり、この論理積をもと
   に入力信号に応じたデジタル信号を生成する並列型のア
   ナログ・デジタル変換器において、 前記アンド回路は、 前記比較器の比較結果が入力信号が基準値よりも大きい
   ときに駆動する第１のトランジスタと、小さいときに駆
   動する第２のトランジスタを有し、 この第２のトランジスタは抵抗を介して前記比較器の電
   位よりも高い高電位側ラインに接続され、第２のトラン
   ジスタと前記抵抗の接続点で、この第２のトランジスタ
   と、基準電圧がより低い比較器に接続されたアンド回路
   にある第２のトランジスタと、基準電圧がより高い比較
   器に接続されたアンド回路にある第１のトランジスタの
   流入端電圧の論理積をとる構成になっていて、 前記接続点の電圧をもとにデジタル信号を生成するアナ
   ログ・デジタル変換器。