JPS62263714A - 比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 孝業上の利用分野 本発明は高速、低消費電力の同期型比較回路に関するも
のである。

従来の技術 同期型比較回路はストローブ信号に同期して比較結果を
出力するものであり、第３図に従来の回路構成を示す。

同図において、トランジスタＱ１１〜Ｑ　　および抵抗
Ｒ１１〜Ｒ１６で構成されるプロｙりＡとトランジスタ
Ｑ′　〜Ｑ′　および抵抗Ｒイ、〜Ｒ４ｓ　で構成され
るブロックＢは同一の回路構成であり、同一番号で示し
たものはそれぞれ対応している。１０８，１０９は比較
入力信号、１０１゜１０２はストローブ信号、１０４．
１０’５は出力信号であり、１０３は定電圧源１０６，
１０７はそれぞれ正および負の電源ラインである。

まず、ブロックＡの動作説明をする。トランジスタＱ１
１．Ｑ１２　　はエミッタ結合の差動スイッチを丁再成
しており、ストローブ信号１０１，１０２により導通、
遮断状態が切り換わる。トランジスタＱ１９および抵抗
Ｒ１，は定電圧源１０３とともに定尼流回路を構成して
おり、定４流Ｉ。がトランジス、りＱ１９　に流れる。

トランジスタＱ１３”１４はエミッタ結合された差動ト
ランジスタ対であり、定電流工。および負荷抵抗Ｒ１１
１Ｒ１２とにより、差動増幅回路を構成する。トランジ
スタＱ１５”１６はエミッタ結合された差動トランジス
タ対であり、トランジスタＱ１□、Ｑ１８および抵抗Ｒ
１３１Ｒ１４で構成されるエミッタフォロアを介してコ
レクタおよびベースが交叉接続されて、定電流Ｉ０と負
荷抵抗’ｊ１．Ｒ１２とにより、ラッチ回路を構成して
いる。つまり、ブロックＡは、定電流工。および負荷抵
抗Ｒ１１，Ｒ１２を共有する差動増幅回路とラッチ回路
を、差動スイッチＱ１１．Ｑ１２　　を用いることによ
りストローブ信号１０１，１０２で切り換えている。

第４に要部の電圧波形を示す。１０８，１０９は比較入
力信号であり、例えば１０９を基準電圧とじ１０８に比
較信号を印加する。１０１，１０２はストローブ信号で
ある。１１０，１１１はブロックＡの出力信号であり、
ｔｌ　はブロックＡでは差動増幅回路Ｑ１３”　１４が
動作状態にある期間であるので図に示す様に入力信号に
比例した信号が出力される。ｔ　はラッチ回路Ｑ１５”
　１６が動作状態にある期間であり、ｔｌからｔ２へ切
り換わる直前の差動増幅回路の出力をランチ回路で保持
する。ラッチ回路は正帰還の増幅回路であるので、ｔ２
の期間ではロジック振幅の電位差まで出力信号１１０，
１１１は増幅されている。

ブロックＢはブロックＡと同一回路構成であるが、差動
スイッチＱ４＊＋０４ｗがブロックＡとはストローブ信
号１０１，１０２に対して逆位相に接続されている。即
ち、差動増幅回路Ｑ／。Ｑ／。

とラッチ回路Ｑ４ｓ＋Ｑ４゜の動作がブロックＡとは逆
位相となる。第４図１０４，１０５はブロックＢの出力
信号であり、ｔ２はプロｙりＢでは差動増幅回路Ｑ／。

Ｑ４゜が動作状態にある期間であシ、この時の入力信号
は１１０，１１１に示すブロックＡの出力信号であって
、ブロックＡのラッチ回路Ｑ１．．Ｑ１６によりロジッ
ク振幅の電位差を有しているので出力信号もロジック振
幅で振れることになる。ｔ３はラッチ回路Ｑ’＋　５Ｉ
　Ｑ４゜が動作状態となる期間であり、ｔ２からｔ３へ
切り換わる直前の差動増幅回路Ｑ／。、Ｑイ。の値を保
持するので図に示す様に常にロジック振幅で振れる信号
となる。

この様な同期型比較回路はアナログ・ディジタル変換器
等に用いられる。映像信号用アナログ・ディジタル変換
器においては、入力信号のダイナミックレンジｆｆ１Ｖ
ｐｐであるので、’１０ビット精度の変換器を実現する
には、比較回路の分解能は、・・−４＝ｏ、＝ｍＶが必
要となる・比較入力信号１０８，１０９の電位差が０．
５ｍＶにおいても出力信号１０４，１０５に　ロジック
振幅の電位差を出力するには第３図に示す様に、差動増
幅回路とラッチ回路を有するブロックを２段縦続接続す
る比較回路を必要としていた。

発明が解決しようとする問題点 １０ビツトの並列方式アナログディジタル変換器を実現
するには、２　−１＝１０２３個の比較回路が必要であ
り、第３図に示す従来の同期型比較回路を用いて集積回
路化する場合には、素子数が膨大になると共に、消費電
力も大きくなり、実現が困難であった。

本発明はかかる点に鑑みてなされたもので、簡単な構成
で消費電力の少ない同期型比較回路を提供するものであ
る。

問題点を解決するだめの手段 本発明は上記問題点を解決するため、ラッチ回路にマル
チエミッタトランジスタを用い、一方のエミッタを共通
接続とし、他方のエミッタを差動増幅回路を構成するト
ランジスタのコレクタに接続すると共に、エミッタ間を
抵抗を介して接続し、マルチエミッタのコレクタより出
力を得るものである。

作　　用 本発明は上記した構成により、差動増幅回路とラッチ回
路で構成されるブロックが１系統でよいので、素子数お
よび消費電力を約半分とすることができる。

実施例 第１図は本発明の比較回路の一実施例を示す構成図であ
る。図において、第３図と同一構成要素のものは同一番
号としてあり、１０１，１０２はストローブ信号入力端
子、１０４，１０５は出力信号端子、１０８，１０９は
比較入力信号端子、１０３は定電圧源、１０６，１０７
はそれぞれ正および負の電源ラインである。Ｑ２０”２
１はエミッタ電極を２個持つマルチエミッタトランジス
タであり、各々のペースおよびコレクタはトランジスタ
ＱＱ　　と抵抗Ｒ１３１Ｒ１４で構成される工１７’　
　　１Ｂ ミッタフォロア回路を介して交叉接続されている。

したがって、ストローブ信号１０１，１０２により差動
スイッチを構成するトランジスタ対Ｑ１１゜Ｑ１２　が
導通状態となる場合は、Ｑｌ。を流れる電流はマルチエ
ミッタトランジスタ対Ｑ２０”２１の共通接続されたエ
ミッタを通して流れ、Ｑ２０’Ｑ２１　はラッチ動作を
行う。又、トランジスタＱ１１　が導通状態となる場合
には、差動増幅回路のトランジスタＱ１３．Ｑ１４が動
作状態となり、トランジスタＱ１３．Ｑ１４に流れる電
流はマルチエミッタトランジスタＱ２０”２１の他方の
エミッタを通して流れる。この場合、エミッタ間は抵抗
Ｒ１８を介して接続されているのでマルチエミッタトラ
ンジスタＱ２ｏ、Ｑ２１はラッチ動作を行うが、抵抗Ｒ
１６はエミッタ帰還抵抗として動くのでラッチ回路とし
ての利得を下げていることになる。ここで、ストローブ
信号１０１，１０２ｉＣよりトランジスタＱ１１　が導
通状態となる期間は比較入力信号１０８，１０９の大小
に応じて出力が変化する期間であるので、第１図に示す
比較回路の動作条件としてトランジスタＱ１２　が導通
となり、ラッチ回路で保持されていた出力状態をこの期
間に比較入力信号１０８，１０９の大小に応じて反転で
きる必要がある。この様な動作を満足させる条件として
、エミッタ帰還抵抗Ｒ１６と負荷抵抗Ｒ１１゜Ｒ１２の
値を Ｒ１６＞　Ｒ１１”　Ｒ１２ としている。

つまり、比較入力信号１０８，１０９の電位差が小さく
、トランジスタＱ１３１０１４　　を流れる電流値の差
が少ない場合においても、定電流工。の一部をエミッタ
帰還抵抗Ｒ１６に流すことにより、定電流工。の大部分
を負荷抵抗Ｒ１１又はＲ１゜のどちらか一方に流すこと
ができ、出力状態を反転することができる。抵抗Ｒ１１
’　Ｒ１２１Ｒ１６を上記した条件とした場合の要部電
圧波形を第２図に示す。１０８，１０９は比較入力信号
であり、１０１゜１０２はストローブ信号である。ｔｌ
　はストローブ信号によりトランジスタＱ１１が導通状
態となり、差動増幅回路Ｑ１３”　１４が動作状態とな
る期間である。この期間では比較入力信号の大小に応じ
た信号が出力されるが、前述の様に、マルチエミッタト
ランジスタＱ２ｏ、Ｑ２．はエミッタ帰還抵抗Ｒ１６を
有するランチ回路として動作しているので、出力信号１
０４，１０５は比較入力信号１０８゜１０９を増幅し、
ロジック振幅の電位差を持つ信号となっている。ｔ　は
トランジスタＱ１２　が導通状態となり、マルチエミッ
タトランジスタＱ２゜。

Ｑ２１　がラッチ回路として動作する期間であり、ｔｌ
からｔ２へ切り換わる直前の出力信号を保持している。

ｔ３はふたたび差動増幅回路Ｑ１３゜Ｑ１４　が動作状
態となる期間であり、比較入力信号１０８　、１０９に
応シテ出力信号１０４　、１０５は反転する。この様に
出力信号１０４，１０６を常にロジック振幅の電位差を
有する信号とすることができる。

又、第１図に示す回路においては、負荷抵抗Ｒ、Ｈに付
随する浮遊容量は、抵抗Ｒ１１に着目スると、マルチエ
ミッタトランジスタＱ２゜のコレクタ容量とトランジス
タＱ１□　のベース容量の和となっている。一方第３図
に示す従来の回路では、この浮遊容量はトランジスタＱ
１３とＱ１６の２個のコレクタ容量とトランジスタＱ１
□のベース容量の和となっており、トランジスタの各容
量の内、もつとの値の大きなコレクタ容量が減っている
ので出力での遅延を決定する時定数が小さくなり、応答
速度を速くすることができる。

発明の効果 以上述べてきたように本発明によれば、素子数と消費電
力を約半分にすることができ、集積回路化が容易になる
と共に、応答速度を速くすることができ、実用的にきわ
めて有用である。

【図面の簡単な説明】

）１１勝 形図、第３図は従来の比較回路の与図、第４図は従来の
比較回路の要部電圧波形図である。 Ｑ１１〜Ｑ１４．Ｑ１□〜Ｑ１９・・・・・・トランジ
スタ、Ｑ２ｏ、Ｏ２１・・・・・・マルチエミッタトラ
ンジスタ、Ｒ１１〜Ｒ１５・・・・・・抵抗、１０１，
１０２・・・・・・ストローブ信号、１０３・・・・・
・基準電圧源、１０４，１０５・・・・・・出力信号、
１０８，１０９・・・・・・比較入力信号。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ｔｏ
ｔ、　ｔｏｚ−−・ストロ−７侶号入ｐ壇晶子ｌθ４，
１０５−−一出７カイ占号可酎チｔｏｓ、　ｔｏｑ−−
一人力侶号＠子 第１図 Ｏ７ 第２図 １　ｔｔ　ｌ　ｔｚｌ　ｔ、ｓｌ 第４図 Ｉ、ｔ１１尤２１ｔ、１

Claims (1)

【特許請求の範囲】
1. ベースおよびエミッタが交叉接続され一方のエミッタが
   共通接続されたマルチエミッタトランジスタ対と、前記
   マルチエミッタトランジスタ対のそれぞれのコレクタに
   接続される負荷抵抗と、前記マルチエミッタトランジス
   タ対の他方のエミッタ間に接続される帰還抵抗と、前記
   マルチエミッタトランジスタ対の他方のエミッタがそれ
   ぞれコレクタに接続されエミッタが共通接続された第１
   の差動トランジスタ対と、前記マルチエミッタトランジ
   スタ対の共通エミッタと前記第１の差動トランジスタ対
   の共通エミッタがそれぞれコレクタに接続されエミッタ
   が共通接続された第２の差動トランジスタ対を有するこ
   とを特徴とする比較回路。