JPH05226949A - 増幅回路 - Google Patents
増幅回路Info
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- JPH05226949A JPH05226949A JP4058997A JP5899792A JPH05226949A JP H05226949 A JPH05226949 A JP H05226949A JP 4058997 A JP4058997 A JP 4058997A JP 5899792 A JP5899792 A JP 5899792A JP H05226949 A JPH05226949 A JP H05226949A
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Abstract
(57)【要約】
【目的】 同相信号の抑圧量を決定する帰還量を任意に
設定でき、十分に同相成分を抑圧できる増幅回路を提供
する。 【構成】 第１および第２の出力端子ＯＵＴ１，ＯＵＴ
２の出力信号を抵抗Ｒ３，Ｒ４とトランジスタＱ５によ
って加算して、出力信号中に含まれる同相成分を取り出
し、この同相成分をトランジスタＱ６，Ｑ７によって基
準電圧Ｖｆと比較して誤差成分を得るとともに、この誤
差成分を差動増幅器の第１および第２の入力端子ＩＮ
１，ＩＮ２に負帰還することで、出力信号中の同相成分
を任意の帰還量で抑圧できるようにした。
設定でき、十分に同相成分を抑圧できる増幅回路を提供
する。 【構成】 第１および第２の出力端子ＯＵＴ１，ＯＵＴ
２の出力信号を抵抗Ｒ３，Ｒ４とトランジスタＱ５によ
って加算して、出力信号中に含まれる同相成分を取り出
し、この同相成分をトランジスタＱ６，Ｑ７によって基
準電圧Ｖｆと比較して誤差成分を得るとともに、この誤
差成分を差動増幅器の第１および第２の入力端子ＩＮ
１，ＩＮ２に負帰還することで、出力信号中の同相成分
を任意の帰還量で抑圧できるようにした。
Description
【０００１】
【産業上の利用分野】本発明は差動増幅器を含む増幅回
路に関し、特に外来雑音の誘導によって装置の特性に影
響を受けやすい伝送装置などで用いられる増幅回路に関
する。
路に関し、特に外来雑音の誘導によって装置の特性に影
響を受けやすい伝送装置などで用いられる増幅回路に関
する。
【０００２】
【従来の技術】図２に、従来の増幅回路を示す。この図
で、第１の入力端子ＩＮ１は第１のトランジスタＱ１の
ベースに接続され、第２の入力端子ＩＮ２は第２のトラ
ンジスタＱ２のベースに接続される。第１のトランジス
タＱ１のコレクタには第１の抵抗Ｒ１を介して直流電源
Ｂのプラス端子が接続され、第２のトランジスタＱ２の
コレクタには第２の抵抗Ｒ２を介して直流電源Ｂのプラ
ス端子が接続される。これら第１および第２のトランジ
スタＱ１，Ｑ２のエミッタは共通接続され、定電流源を
構成するトランジスタＱ８のコレクタに接続される。こ
のトランジスタＱ８のエミッタは直流電源Ｂのマイナス
端子に接続される。ここで、トランジスタＱ１，Ｑ２、
抵抗Ｒ１，Ｒ２およびトランジスタＱ８は、差動増幅器
を構成する。
で、第１の入力端子ＩＮ１は第１のトランジスタＱ１の
ベースに接続され、第２の入力端子ＩＮ２は第２のトラ
ンジスタＱ２のベースに接続される。第１のトランジス
タＱ１のコレクタには第１の抵抗Ｒ１を介して直流電源
Ｂのプラス端子が接続され、第２のトランジスタＱ２の
コレクタには第２の抵抗Ｒ２を介して直流電源Ｂのプラ
ス端子が接続される。これら第１および第２のトランジ
スタＱ１，Ｑ２のエミッタは共通接続され、定電流源を
構成するトランジスタＱ８のコレクタに接続される。こ
のトランジスタＱ８のエミッタは直流電源Ｂのマイナス
端子に接続される。ここで、トランジスタＱ１，Ｑ２、
抵抗Ｒ１，Ｒ２およびトランジスタＱ８は、差動増幅器
を構成する。
【０００３】第１のトランジスタＱ１のコレクタと抵抗
Ｒ１の接続点は、第２の出力トランジスタＱ４のベース
に接続され、第２のトランジスタＱ２のコレクタと抵抗
Ｒ２の接続点は、第１の出力トランジスタＱ３のベース
に接続される。第２の出力トランジスタＱ４のエミッタ
は、抵抗Ｒ４を介してトランジスタＱ９のコレクタとベ
ースに接続され、第１の出力トランジスタＱ３のエミッ
タは、抵抗Ｒ３を介してトランジスタＱ９のコレクタと
ベースに接続される。このトランジスタＱ９のベースは
トランジスタＱ８のベースに接続され、トランジスタＱ
９のエミッタは直流電源Ｂのマイナス端子に接続され
る。第１の出力トランジスタＱ３と抵抗Ｒ３の接続点
は、第１の出力端子ＯＵＴ１に接続され、第２の出力ト
ランジスタＱ３と抵抗Ｒ４の接続点は、第２の出力端子
ＯＵＴ２に接続される。
Ｒ１の接続点は、第２の出力トランジスタＱ４のベース
に接続され、第２のトランジスタＱ２のコレクタと抵抗
Ｒ２の接続点は、第１の出力トランジスタＱ３のベース
に接続される。第２の出力トランジスタＱ４のエミッタ
は、抵抗Ｒ４を介してトランジスタＱ９のコレクタとベ
ースに接続され、第１の出力トランジスタＱ３のエミッ
タは、抵抗Ｒ３を介してトランジスタＱ９のコレクタと
ベースに接続される。このトランジスタＱ９のベースは
トランジスタＱ８のベースに接続され、トランジスタＱ
９のエミッタは直流電源Ｂのマイナス端子に接続され
る。第１の出力トランジスタＱ３と抵抗Ｒ３の接続点
は、第１の出力端子ＯＵＴ１に接続され、第２の出力ト
ランジスタＱ３と抵抗Ｒ４の接続点は、第２の出力端子
ＯＵＴ２に接続される。
【０００４】ここで、出力トランジスタＱ３，Ｑ４、抵
抗Ｒ３，Ｒ４およびトランジスタＱ９は、出力回路を構
成する。この構成の増幅回路では、第１の出力端子ＯＵ
Ｔ１から第１の入力端子ＩＮ１と同一位相の信号が出力
され、第２の出力端子ＯＵＴ２から第２の入力端子ＩＮ
２と同一位相の信号が出力される。第１および第２の出
力端子ＯＵＴ１，ＯＵＴ２にそれぞれ出力される出力信
号は、これら出力端子に接続される第３および第４の抵
抗Ｒ３，Ｒ４とトランジスタＱ９によって加算されて、
出力信号に含まれる同相成分が検出される。この検出出
力によって、差動増幅器のバイアス電流となる定電流源
を構成するトランジスタＱ８のベース電位が制御され
る。これにより第１の出力端子ＯＵＴ１の出力信号と第
２の出力端子ＯＵＴ２の出力信号とに含まれる同相信号
成分が、差動増幅器のバイアス電流が制御されることで
抑圧される。
抗Ｒ３，Ｒ４およびトランジスタＱ９は、出力回路を構
成する。この構成の増幅回路では、第１の出力端子ＯＵ
Ｔ１から第１の入力端子ＩＮ１と同一位相の信号が出力
され、第２の出力端子ＯＵＴ２から第２の入力端子ＩＮ
２と同一位相の信号が出力される。第１および第２の出
力端子ＯＵＴ１，ＯＵＴ２にそれぞれ出力される出力信
号は、これら出力端子に接続される第３および第４の抵
抗Ｒ３，Ｒ４とトランジスタＱ９によって加算されて、
出力信号に含まれる同相成分が検出される。この検出出
力によって、差動増幅器のバイアス電流となる定電流源
を構成するトランジスタＱ８のベース電位が制御され
る。これにより第１の出力端子ＯＵＴ１の出力信号と第
２の出力端子ＯＵＴ２の出力信号とに含まれる同相信号
成分が、差動増幅器のバイアス電流が制御されることで
抑圧される。
【０００５】
【発明が解決しようとする課題】上述した従来の増幅回
路では、出力信号に含まれる同相信号成分を差動増幅器
のバイアス電流の変化によって抑圧する構成となってい
るため、帰還量によって回路の動作点に影響を与えるこ
とがある。このため同相信号の抑圧量を決定する帰還量
が、回路の動作点設定条件によって制限され、十分に同
相成分を抑圧できないという問題がある。
路では、出力信号に含まれる同相信号成分を差動増幅器
のバイアス電流の変化によって抑圧する構成となってい
るため、帰還量によって回路の動作点に影響を与えるこ
とがある。このため同相信号の抑圧量を決定する帰還量
が、回路の動作点設定条件によって制限され、十分に同
相成分を抑圧できないという問題がある。
【０００６】本発明は、このような従来の技術が有する
課題を解決するために提案されたものであり、同相信号
の抑圧量を決定する帰還量を任意に設定でき、十分に同
相成分を抑圧できる増幅回路を提供することを目的とす
る。
課題を解決するために提案されたものであり、同相信号
の抑圧量を決定する帰還量を任意に設定でき、十分に同
相成分を抑圧できる増幅回路を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明は、第１および第２の入力端子を有する差動増
幅器と、この差動増幅器の一方の出力端の信号を増幅し
て第１の入力端子と同相の信号を第１の出力端子から出
力する第１の出力トランジスタと、この差動増幅器の他
方の出力端の信号を増幅して第２の入力端子と同相の信
号を第２の出力端子から出力する第２の出力トランジス
タとからなる増幅回路において、第１の出力端子の出力
信号と第２の出力端子の出力信号を加算して、それぞれ
の出力信号中に含まれる同相成分を取り出す加算回路
と、この加算回路から得られる加算信号を基準電圧と比
較して誤差信号を取り出す比較回路と、この比較回路か
ら得られる比較信号を第１および第２の入力端子に帰還
する帰還回路とを備える構成としてある。
に本発明は、第１および第２の入力端子を有する差動増
幅器と、この差動増幅器の一方の出力端の信号を増幅し
て第１の入力端子と同相の信号を第１の出力端子から出
力する第１の出力トランジスタと、この差動増幅器の他
方の出力端の信号を増幅して第２の入力端子と同相の信
号を第２の出力端子から出力する第２の出力トランジス
タとからなる増幅回路において、第１の出力端子の出力
信号と第２の出力端子の出力信号を加算して、それぞれ
の出力信号中に含まれる同相成分を取り出す加算回路
と、この加算回路から得られる加算信号を基準電圧と比
較して誤差信号を取り出す比較回路と、この比較回路か
ら得られる比較信号を第１および第２の入力端子に帰還
する帰還回路とを備える構成としてある。
【０００８】また本発明による増幅回路は、第１の入力
端子を第１のトランジスタのベースに接続し、第２の入
力端子を第２のトランジスタのベースに接続し、第１の
トランジスタのコレクタを第１の抵抗を介して直流電源
に接続し、第２のトランジスタのコレクタを第２の抵抗
を介して直流電源に接続し、共通接続した第１および第
２のトランジスタのエミッタに定電流源に接続してなる
差動増幅器と、この差動増幅器の一方の出力端子である
第２のトランジスタのコレクタを第１の出力トランジス
タのベースに接続し、この差動増幅器の他方の出力端子
である第１のトランジスタのコレクタを第２の出力トラ
ンジスタのベースに接続し、第１および第２の出力トラ
ンジスタのコレクタを直流電源に接続し、第１および第
２の出力トランジスタのエミッタにそれぞれ定電流源を
接続し、第１の出力トランジスタのエミッタを、第１の
入力端子と同相の出力信号を取り出す第１の出力端子に
接続し、第２の出力トランジスタのエミッタを、第２の
入力端子と同相の出力信号を取り出す第２の出力端子に
接続してなる出力回路とから構成される増幅回路におい
て、第１の出力端子の出力信号と第２の出力端子の出力
信号を加算して、それぞれの出力信号中に含まれる同相
成分を取り出す加算回路と、この加算回路から得られる
加算信号を基準電圧と比較して誤差信号を取り出す比較
回路と、この比較回路から得られる比較信号を第１およ
び第２の入力端子に帰還する帰還回路とを備える構成と
してある。
端子を第１のトランジスタのベースに接続し、第２の入
力端子を第２のトランジスタのベースに接続し、第１の
トランジスタのコレクタを第１の抵抗を介して直流電源
に接続し、第２のトランジスタのコレクタを第２の抵抗
を介して直流電源に接続し、共通接続した第１および第
２のトランジスタのエミッタに定電流源に接続してなる
差動増幅器と、この差動増幅器の一方の出力端子である
第２のトランジスタのコレクタを第１の出力トランジス
タのベースに接続し、この差動増幅器の他方の出力端子
である第１のトランジスタのコレクタを第２の出力トラ
ンジスタのベースに接続し、第１および第２の出力トラ
ンジスタのコレクタを直流電源に接続し、第１および第
２の出力トランジスタのエミッタにそれぞれ定電流源を
接続し、第１の出力トランジスタのエミッタを、第１の
入力端子と同相の出力信号を取り出す第１の出力端子に
接続し、第２の出力トランジスタのエミッタを、第２の
入力端子と同相の出力信号を取り出す第２の出力端子に
接続してなる出力回路とから構成される増幅回路におい
て、第１の出力端子の出力信号と第２の出力端子の出力
信号を加算して、それぞれの出力信号中に含まれる同相
成分を取り出す加算回路と、この加算回路から得られる
加算信号を基準電圧と比較して誤差信号を取り出す比較
回路と、この比較回路から得られる比較信号を第１およ
び第２の入力端子に帰還する帰還回路とを備える構成と
してある。
【０００９】また本発明による増幅回路は、第１の入力
端子を第１のトランジスタのベースに接続し、第２の入
力端子を第２のトランジスタのベースに接続し、第１の
トランジスタのコレクタを第１の抵抗を介して直流電源
に接続し、第２のトランジスタのコレクタを第２の抵抗
を介して直流電源に接続し、共通接続した第１および第
２のトランジスタのエミッタに定電流源を接続してなる
差動増幅器と、この差動増幅器の一方の出力端子である
第２のトランジスタのコレクタを第１の出力トランジス
タのベースに接続し、この差動増幅器の他方の出力端子
である第１のトランジスタのコレクタを第２の出力トラ
ンジスタのベースに接続し、第１および第２の出力トラ
ンジスタのコレクタを直流電源に接続し、第１および第
２の出力トランジスタのエミッタにそれぞれ定電流源を
接続し、第１の出力トランジスタのエミッタを、第１の
入力端子と同相の出力信号を取り出す第１の出力端子に
接続し、第２の出力トランジスタのエミッタを、第２の
入力端子と同相の出力信号を取り出す第２の出力端子に
接続してなる出力回路とから構成される増幅回路におい
て、信号加算用トランジスタのコレクタを直流電源に接
続し、この信号加算用トランジスタのエミッタに定電流
源を接続し、この信号加算用トランジスタのベースを第
３の抵抗を介して第１の出力端子に接続するとともに、
第４の抵抗を介して第２の出力端子に接続し、第１の比
較・帰還用トランジスタのコレクタを第５の抵抗を介し
て直流電源に接続し、第２の比較・帰還用トランジスタ
のコレクタを第６の抵抗を介して直流電源に接続し、共
通接続した第１および第２の比較・帰還用トランジスタ
のエミッタを上記信号加算用トランジスタのエミッタに
接続し、第１の比較・帰還用トランジスタのコレクタを
第１の入力端子に接続し、第２の比較・帰還用トランジ
スタのコレクタを第２の入力端子に接続し、第１および
第２の出力端子のそれぞれの出力信号に含まれる同相成
分を上記信号加算用トランジスタで加算して取り出し、
この加算信号を第１および第２の比較・帰還用トランジ
スタで基準電圧と比較して誤差信号を取り出すととも
に、この誤差信号を第１および第２の入力端子に帰還す
る構成としてある。
端子を第１のトランジスタのベースに接続し、第２の入
力端子を第２のトランジスタのベースに接続し、第１の
トランジスタのコレクタを第１の抵抗を介して直流電源
に接続し、第２のトランジスタのコレクタを第２の抵抗
を介して直流電源に接続し、共通接続した第１および第
２のトランジスタのエミッタに定電流源を接続してなる
差動増幅器と、この差動増幅器の一方の出力端子である
第２のトランジスタのコレクタを第１の出力トランジス
タのベースに接続し、この差動増幅器の他方の出力端子
である第１のトランジスタのコレクタを第２の出力トラ
ンジスタのベースに接続し、第１および第２の出力トラ
ンジスタのコレクタを直流電源に接続し、第１および第
２の出力トランジスタのエミッタにそれぞれ定電流源を
接続し、第１の出力トランジスタのエミッタを、第１の
入力端子と同相の出力信号を取り出す第１の出力端子に
接続し、第２の出力トランジスタのエミッタを、第２の
入力端子と同相の出力信号を取り出す第２の出力端子に
接続してなる出力回路とから構成される増幅回路におい
て、信号加算用トランジスタのコレクタを直流電源に接
続し、この信号加算用トランジスタのエミッタに定電流
源を接続し、この信号加算用トランジスタのベースを第
３の抵抗を介して第１の出力端子に接続するとともに、
第４の抵抗を介して第２の出力端子に接続し、第１の比
較・帰還用トランジスタのコレクタを第５の抵抗を介し
て直流電源に接続し、第２の比較・帰還用トランジスタ
のコレクタを第６の抵抗を介して直流電源に接続し、共
通接続した第１および第２の比較・帰還用トランジスタ
のエミッタを上記信号加算用トランジスタのエミッタに
接続し、第１の比較・帰還用トランジスタのコレクタを
第１の入力端子に接続し、第２の比較・帰還用トランジ
スタのコレクタを第２の入力端子に接続し、第１および
第２の出力端子のそれぞれの出力信号に含まれる同相成
分を上記信号加算用トランジスタで加算して取り出し、
この加算信号を第１および第２の比較・帰還用トランジ
スタで基準電圧と比較して誤差信号を取り出すととも
に、この誤差信号を第１および第２の入力端子に帰還す
る構成としてある。
【００１０】
【作用】上述した構成によれば、第１および第２の出力
端子の出力信号を加算することで、それぞれの出力信号
中に含まれる同相成分を取り出すことができ、この同相
成分を基準電圧と比較することで誤差信号を取り出し、
この誤差信号を第１および第２の入力端子に帰還するこ
とで、第１および第２の出力端子の出力信号に含まれる
同相成分を抑圧することができる。
端子の出力信号を加算することで、それぞれの出力信号
中に含まれる同相成分を取り出すことができ、この同相
成分を基準電圧と比較することで誤差信号を取り出し、
この誤差信号を第１および第２の入力端子に帰還するこ
とで、第１および第２の出力端子の出力信号に含まれる
同相成分を抑圧することができる。
【００１１】
【実施例】以下、本発明による増幅回路の具体的な実施
例を図面に基づき詳細に説明する。図１に、この増幅回
路の一実施例を示す。この図で、第１の入力端子ＩＮ１
は第１のトランジスタＱ１のベースに接続され、第２の
入力端子ＩＮ２は第２のトランジスタＱ２のベースに接
続される。第１および第２のトランジスタＱ１，Ｑ２の
コレクタには、第１および第２の抵抗Ｒ１，Ｒ２を介し
て直流電源Ｂのプラス端子がそれぞれ接続され、共通接
続されたエミッタは定電流源Ｉ１を介して直流電源Ｂの
マイナス端子に接続される。ここで、トランジスタＱ
１，Ｑ２、抵抗Ｒ１，Ｒ２および定電流源Ｉ１は、差動
増幅器を構成している。
例を図面に基づき詳細に説明する。図１に、この増幅回
路の一実施例を示す。この図で、第１の入力端子ＩＮ１
は第１のトランジスタＱ１のベースに接続され、第２の
入力端子ＩＮ２は第２のトランジスタＱ２のベースに接
続される。第１および第２のトランジスタＱ１，Ｑ２の
コレクタには、第１および第２の抵抗Ｒ１，Ｒ２を介し
て直流電源Ｂのプラス端子がそれぞれ接続され、共通接
続されたエミッタは定電流源Ｉ１を介して直流電源Ｂの
マイナス端子に接続される。ここで、トランジスタＱ
１，Ｑ２、抵抗Ｒ１，Ｒ２および定電流源Ｉ１は、差動
増幅器を構成している。
【００１２】第１のトランジスタＱ１のコレクタと第１
の抵抗Ｒ１の接続点は、第２の出力トランジスタＱ４の
ベースに接続され、第２のトランジスタＱ１のコレクタ
と第２の抵抗Ｒ２の接続点は、第１の出力トランジスタ
Ｑ３のベースに接続される。これら第１および第２の出
力トランジスタＱ３，Ｑ４のコレクタは、直流電源Ｂの
プラス端子に接続され、各エミッタは定電流源Ｉ２，Ｉ
３を介して直流電源Ｂのマイナス端子に接続される。第
１の出力トランジスタＱ３のエミッタと定電流源Ｉ２の
接続点は、第１の出力端子ＯＵＴ１に接続され、第２の
出力トランジスタＱ４のエミッタと定電流源Ｉ３の接続
点は、第２の出力端子ＯＵＴ２に接続される。ここで、
出力トランジスタＱ３，Ｑ４および定電流源Ｉ２，Ｉ４
は出力回路を構成しており、第１の出力端子ＯＵＴ１か
らは第１の入力端子ＩＮ１と同一位相（同相）の出力信
号が出力され、第２の出力端子ＯＵＴ２からは第２の入
力端子ＩＮ１と同一位相の出力信号が出力される。
の抵抗Ｒ１の接続点は、第２の出力トランジスタＱ４の
ベースに接続され、第２のトランジスタＱ１のコレクタ
と第２の抵抗Ｒ２の接続点は、第１の出力トランジスタ
Ｑ３のベースに接続される。これら第１および第２の出
力トランジスタＱ３，Ｑ４のコレクタは、直流電源Ｂの
プラス端子に接続され、各エミッタは定電流源Ｉ２，Ｉ
３を介して直流電源Ｂのマイナス端子に接続される。第
１の出力トランジスタＱ３のエミッタと定電流源Ｉ２の
接続点は、第１の出力端子ＯＵＴ１に接続され、第２の
出力トランジスタＱ４のエミッタと定電流源Ｉ３の接続
点は、第２の出力端子ＯＵＴ２に接続される。ここで、
出力トランジスタＱ３，Ｑ４および定電流源Ｉ２，Ｉ４
は出力回路を構成しており、第１の出力端子ＯＵＴ１か
らは第１の入力端子ＩＮ１と同一位相（同相）の出力信
号が出力され、第２の出力端子ＯＵＴ２からは第２の入
力端子ＩＮ１と同一位相の出力信号が出力される。
【００１３】また第１の出力端子ＯＵＴ１は、第３の抵
抗Ｒ３を介して信号加算用トランジスタＱ５のベースに
接続され、第２の出力端子ＯＵＴ２は、第４の抵抗Ｒ４
を介してこのトランジスタＱ５のベースに接続される。
信号加算用トランジスタＱ５のコレクタは、直流電源Ｂ
のプラス端子に接続され、エミッタは定電流源Ｉ４を介
して直流電源Ｂのマイナス端子に接続される。ここで、
信号加算用トランジスタＱ５と抵抗Ｒ３，Ｒ４は、第１
および第２の出力端子ＯＵＴ１，ＯＵＴ２に現われる同
相成分を検出するための加算回路を構成する。
抗Ｒ３を介して信号加算用トランジスタＱ５のベースに
接続され、第２の出力端子ＯＵＴ２は、第４の抵抗Ｒ４
を介してこのトランジスタＱ５のベースに接続される。
信号加算用トランジスタＱ５のコレクタは、直流電源Ｂ
のプラス端子に接続され、エミッタは定電流源Ｉ４を介
して直流電源Ｂのマイナス端子に接続される。ここで、
信号加算用トランジスタＱ５と抵抗Ｒ３，Ｒ４は、第１
および第２の出力端子ＯＵＴ１，ＯＵＴ２に現われる同
相成分を検出するための加算回路を構成する。
【００１４】また第１および第２のトランジスタＱ１，
Ｑ２のベースには、第１および第２の比較・帰還用トラ
ンジスタＱ６，Ｑ７のコレクタがそれぞれ接続され、こ
れらトランジスタＱ６，Ｑ７のコレクタは第５および第
６の抵抗Ｒ５，Ｒ６を介して直流電源Ｂのプラス端子に
それぞれ接続される。これらトランジスタＱ６，Ｑ７の
ベースには、基準電圧源Ｖｆ（基準電圧もＶｆとする）
が接続され、エミッタは共通接続されて信号加算用トラ
ンジスタＱ５のエミッタに接続される。ここで、トラン
ジスタＱ６，Ｑ７、基準電圧源Ｖｆおよび抵抗Ｒ５，Ｒ
６は、加算回路で得られた加算信号を基準電圧Ｖｆと比
較する比較回路を構成するとともに、比較結果の誤差信
号を第１および第２の入力端子ＩＮ１，ＩＮ２に帰還す
る帰還回路を構成している。
Ｑ２のベースには、第１および第２の比較・帰還用トラ
ンジスタＱ６，Ｑ７のコレクタがそれぞれ接続され、こ
れらトランジスタＱ６，Ｑ７のコレクタは第５および第
６の抵抗Ｒ５，Ｒ６を介して直流電源Ｂのプラス端子に
それぞれ接続される。これらトランジスタＱ６，Ｑ７の
ベースには、基準電圧源Ｖｆ（基準電圧もＶｆとする）
が接続され、エミッタは共通接続されて信号加算用トラ
ンジスタＱ５のエミッタに接続される。ここで、トラン
ジスタＱ６，Ｑ７、基準電圧源Ｖｆおよび抵抗Ｒ５，Ｒ
６は、加算回路で得られた加算信号を基準電圧Ｖｆと比
較する比較回路を構成するとともに、比較結果の誤差信
号を第１および第２の入力端子ＩＮ１，ＩＮ２に帰還す
る帰還回路を構成している。
【００１５】つぎに、このように構成される増幅回路の
動作を説明する。差動入力信号に含まれる同相成分や内
部で発生する同相信号は、第１の出力信号と第２の出力
信号との間に同相でしかも同一振幅に出力される。一
方、本来の増幅目的である差動信号は、同一振幅ではあ
るが逆相で出力される。本発明による増幅回路では、同
相成分の抑圧のために第１の出力端子ＯＵＴ１と第２の
出力端子ＯＵＴ２に出力される同相成分を検出し、この
同相成分が抑圧される極性で第１および第２の入力端子
ＩＮ１，ＩＮ２に帰還を掛けることができる。
動作を説明する。差動入力信号に含まれる同相成分や内
部で発生する同相信号は、第１の出力信号と第２の出力
信号との間に同相でしかも同一振幅に出力される。一
方、本来の増幅目的である差動信号は、同一振幅ではあ
るが逆相で出力される。本発明による増幅回路では、同
相成分の抑圧のために第１の出力端子ＯＵＴ１と第２の
出力端子ＯＵＴ２に出力される同相成分を検出し、この
同相成分が抑圧される極性で第１および第２の入力端子
ＩＮ１，ＩＮ２に帰還を掛けることができる。
【００１６】まず、第１の出力信号ＯＵＴ１と第２の出
力信号ＯＵＴ２を第３および第４の抵抗Ｒ３，Ｒ４によ
って加算することにより出力信号に含まれる同相信号を
検出する。なお、差動信号は同一振幅で逆相であるた
め、加算結果には現われない。同相成分の検出出力であ
る加算信号は、トランジスタＱ６，Ｑ７において基準電
圧Ｖｆと比較されることにより誤差信号が取り出され
る。この誤差信号は、負帰還となるような極性で第１の
入力端子ＩＮ１と第２の入力端子ＩＮ２にトランジスタ
Ｑ６，Ｑ７によってそれぞれ帰還されるので、差動出力
信号に含まれる同相成分を抑圧することができる。同相
成分である加算信号と基準電圧Ｖｆとを比較する比較回
路の利得は、任意に設定することができ、帰還量の設定
を任意に行なうことができる。
力信号ＯＵＴ２を第３および第４の抵抗Ｒ３，Ｒ４によ
って加算することにより出力信号に含まれる同相信号を
検出する。なお、差動信号は同一振幅で逆相であるた
め、加算結果には現われない。同相成分の検出出力であ
る加算信号は、トランジスタＱ６，Ｑ７において基準電
圧Ｖｆと比較されることにより誤差信号が取り出され
る。この誤差信号は、負帰還となるような極性で第１の
入力端子ＩＮ１と第２の入力端子ＩＮ２にトランジスタ
Ｑ６，Ｑ７によってそれぞれ帰還されるので、差動出力
信号に含まれる同相成分を抑圧することができる。同相
成分である加算信号と基準電圧Ｖｆとを比較する比較回
路の利得は、任意に設定することができ、帰還量の設定
を任意に行なうことができる。
【００１７】なお、本発明は上述した実施例に限定され
ず、要旨の範囲内で種々の変更実施が可能である。
ず、要旨の範囲内で種々の変更実施が可能である。
【００１８】
【発明の効果】以上説明したように本発明によれば、第
１および第２の出力端子から取り出される出力信号中に
含まれる同相成分を検出して、この同相成分を基準電圧
と比較することで誤差信号を検出し、この誤差信号を第
１および第２の入力端子に負帰還を掛けることで、差動
信号中に含まれる同相成分を抑圧できるようになってい
る。この構成によれば、同相成分の抑圧量を決定する帰
還量を任意に設定できるという利点がある。
１および第２の出力端子から取り出される出力信号中に
含まれる同相成分を検出して、この同相成分を基準電圧
と比較することで誤差信号を検出し、この誤差信号を第
１および第２の入力端子に負帰還を掛けることで、差動
信号中に含まれる同相成分を抑圧できるようになってい
る。この構成によれば、同相成分の抑圧量を決定する帰
還量を任意に設定できるという利点がある。
【図１】本発明による増幅回路の一実施例を示す回路図
である。
である。
【図２】従来の増幅回路を示す回路図である。
ＩＮ１ 第１の入力端子 ＩＮ２ 第２の入力端子 ＯＵＴ１ 第１の出力端子 ＯＵＴ２ 第２の出力端子 Ｑ１ 第１のトランジスタ Ｑ２ 第２のトランジスタ Ｑ３ 第１の出力トランジスタ Ｑ４ 第２の出力トランジスタ Ｑ５ 信号加算用トランジスタ Ｑ６ 第１の比較・帰還用トランジスタ Ｑ７ 第２の比較・帰還用トランジスタ Ｉ１，Ｉ２，Ｉ３，Ｉ４ 定電流源 Ｒ１ 第１の抵抗 Ｒ２ 第２の抵抗 Ｒ３ 第３の抵抗 Ｒ４ 第４の抵抗 Ｒ５ 第５の抵抗 Ｒ６ 第６の抵抗 Ｖｆ 基準電圧源 Ｂ 直流電源
Claims (3)
- 【請求項１】 第１および第２の入力端子を有する差動
増幅器と、この差動増幅器の一方の出力端の信号を増幅
して第１の入力端子と同相の信号を第１の出力端子から
出力する第１の出力トランジスタと、この差動増幅器の
他方の出力端の信号を増幅して第２の入力端子と同相の
信号を第２の出力端子から出力する第２の出力トランジ
スタとからなる増幅回路において、 第１の出力端子の出力信号と第２の出力端子の出力信号
を加算して、それぞれの出力信号中に含まれる同相成分
を取り出す加算回路と、この加算回路から得られる加算
信号を基準電圧と比較して誤差信号を取り出す比較回路
と、この比較回路から得られる比較信号を第１および第
２の入力端子に帰還する帰還回路とを備えることを特徴
とする増幅回路。 - 【請求項２】 第１の入力端子を第１のトランジスタの
ベースに接続し、第２の入力端子を第２のトランジスタ
のベースに接続し、第１のトランジスタのコレクタを第
１の抵抗を介して直流電源に接続し、第２のトランジス
タのコレクタを第２の抵抗を介して直流電源に接続し、
共通接続した第１および第２のトランジスタのエミッタ
に定電流源を接続してなる差動増幅器と、 この差動増幅器の一方の出力端子である第２のトランジ
スタのコレクタを第１の出力トランジスタのベースに接
続し、この差動増幅器の他方の出力端子である第１のト
ランジスタのコレクタを第２の出力トランジスタのベー
スに接続し、第１および第２の出力トランジスタのコレ
クタを直流電源に接続し、第１および第２の出力トラン
ジスタのエミッタにそれぞれ定電流源を接続し、第１の
出力トランジスタのエミッタを、第１の入力端子と同相
の出力信号を取り出す第１の出力端子に接続し、第２の
出力トランジスタのエミッタを、第２の入力端子と同相
の出力信号を取り出す第２の出力端子に接続してなる出
力回路とから構成される増幅回路において、 第１の出力端子の出力信号と第２の出力端子の出力信号
を加算して、それぞれの出力信号中に含まれる同相成分
を取り出す加算回路と、この加算回路から得られる加算
信号を基準電圧と比較して誤差信号を取り出す比較回路
と、この比較回路から得られる比較信号を第１および第
２の入力端子に帰還する帰還回路とを備えることを特徴
とする増幅回路。 - 【請求項３】 第１の入力端子を第１のトランジスタの
ベースに接続し、第２の入力端子を第２のトランジスタ
のベースに接続し、第１のトランジスタのコレクタを第
１の抵抗を介して直流電源に接続し、第２のトランジス
タのコレクタを第２の抵抗を介して直流電源に接続し、
共通接続した第１および第２のトランジスタのエミッタ
に定電流源を接続してなる差動増幅器と、 この差動増幅器の一方の出力端子である第２のトランジ
スタのコレクタを第１の出力トランジスタのベースに接
続し、この差動増幅器の他方の出力端子である第１のト
ランジスタのコレクタを第２の出力トランジスタのベー
スに接続し、第１および第２の出力トランジスタのコレ
クタを直流電源に接続し、第１および第２の出力トラン
ジスタのエミッタにそれぞれ定電流源を接続し、第１の
出力トランジスタのエミッタを、第１の入力端子と同相
の出力信号を取り出す第１の出力端子に接続し、第２の
出力トランジスタのエミッタを、第２の入力端子と同相
の出力信号を取り出す第２の出力端子に接続してなる出
力回路とから構成される増幅回路において、 信号加算用トランジスタのコレクタを直流電源に接続
し、この信号加算用トランジスタのエミッタに定電流源
を接続し、この信号加算用トランジスタのベースを第３
の抵抗を介して第１の出力端子に接続するとともに、第
４の抵抗を介して第２の出力端子に接続し、第１の比較
・帰還用トランジスタのコレクタを第５の抵抗を介して
直流電源に接続し、第２の比較・帰還用トランジスタの
コレクタを第６の抵抗を介して直流電源に接続し、共通
接続した第１および第２の比較・帰還用トランジスタの
エミッタに上記信号加算用トランジスタのエミッタを接
続し、第１の比較・帰還用トランジスタのコレクタを第
１の入力端子に接続し、第２の比較・帰還用トランジス
タのコレクタを第２の入力端子に接続し、第１および第
２の出力端子のそれぞれの出力信号に含まれる同相成分
を上記信号加算用トランジスタで加算して取り出し、こ
の加算信号を第１および第２の比較・帰還用トランジス
タで基準電圧と比較して誤差信号を取り出すとともに、
この誤差信号を第１および第２の入力端子に帰還するこ
とを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058997A JPH05226949A (ja) | 1992-02-12 | 1992-02-12 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058997A JPH05226949A (ja) | 1992-02-12 | 1992-02-12 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226949A true JPH05226949A (ja) | 1993-09-03 |
Family
ID=13100500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058997A Pending JPH05226949A (ja) | 1992-02-12 | 1992-02-12 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324920A (ja) * | 2006-05-31 | 2007-12-13 | Icom Inc | 可変利得増幅器及び差動増幅器 |
-
1992
- 1992-02-12 JP JP4058997A patent/JPH05226949A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324920A (ja) * | 2006-05-31 | 2007-12-13 | Icom Inc | 可変利得増幅器及び差動増幅器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060725 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060913 |