JPH08256042A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】 【目的】ノイズマージンを確保しつつデータスルーを防
ぐ縦型2段ECL構成のマスタースレーブ型フリップフロッ
プ回路の提供。 【構成】高電位側に位置してデータを入力する第1の差
動回路とデータを保持する第2の差動回路と低電位側に
位置して第1及び第2の差動回路を制御する第3の差動回
路とを有するマスター側のラッチ回路と、高電位側に位
置してマスター部の出力信号が入力する第4の差動回路
と第4の差動回路の出力信号データを保持する第5の差動
回路と低電位側に位置して第4及び第5の差動回路を制御
する第6の差動回路とを有し、第3の差動回路が信号の振
幅の略中心より数mV〜数10mV低いレベルを閾値とする手
段を有し、第6の差動回路が信号の振幅の略中心より数m
V〜数10mV高いレベルを閾値とする手段を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフリップフロップ回路に
関し、特に縦型２段のエミッタ結合論理（ＥＣＬ；Emit
ter Coupled Logic）構成のマスタースレーブ型フリッ
プフロップ回路のデータスルーを防止する機能を有する
フリップフロップ回路に関する。

【０００２】

【従来の技術】従来、ＥＣＬ構成のフリップフロップ回
路は、高電位側の基準電位に対してデータ信号を入力す
る第１の差動回路と、そのデータを保持するための第２
の差動回路と、データ読み込み・保持の機能を制御する
ために低電位側の基準電位に対してクロック信号を入力
する第３差動回路と、による縦型２段ＥＣＬ構成のラッ
チ回路を２個用い、マスター側ラッチ回路の出力信号を
スレーブ側ラッチ回路のデータ信号として読み込むよう
にした、いわゆる縦型２段のＥＣＬ構成のマスタースレ
ーブ型フリップフロップ回路として構成される。

【０００３】そして、クロック信号に応じてマスター側
ラッチ回路とスレーブ側ラッチ回路とでデータの読み込
み機能とデータの保持機能を交互に行うことにより、入
力信号データをクロックの立ち上がりまたは立ち下がり
エッジをトリガにして出力する。

【０００４】このような構成のマスタースレーブ型フリ
ップフロップ回路においては、トリガのエッジと反対方
向にクロック信号が動いた場合に、自らの出力信号を保
持すべきところをマスター及びスレーブの両ラッチ回路
がともに過渡的にデータの読み込み状態となり、データ
信号がそのまま出力されてしまうというデータスルー現
象という問題が生じる。

【０００５】データスルーを回避する手段を備えた従来
のマスタースレーブ型フリップフロップ回路として、図
５に示すような回路構成（「第１の従来例」という）が
ある。

【０００６】このフリップフロップ回路は、縦型２段Ｅ
ＣＬ構成のマスタースレーブ型フリップフロップ回路で
構成され、クロック（ＣＫ）入力端子１、データ（Ｄ）
入力端子２と、Ｑ，ＱＢ出力端子３、４と、ＶＣＣ電源
端子５、ＶＥＥ電源端子６と、ｎｐｎ型トランジスタ１
１〜２９と、抵抗３１〜４２と、定電流源８０〜８２と
から構成される。

【０００７】トランジスタ１２、１５、トランジスタ１
３、１４、トランジスタ１６、１７はそれぞれエミッタ
同士が共通接続されマスター側ラッチ回路の第１〜第３
の差動対トランジスタを構成し（それぞれ「第１〜第３
の差動回路」ともいう）、トランジスタ１８、１９はマ
スター側のエミッタフォロワ回路を構成し、抵抗３３、
３４はエミッタフォロワ抵抗であり、また抵抗３１、３
２はマスター側のコレクタ負荷抵抗である。第１の定電
流源８０は、第３の差動対トランジスタ１６、１７の共
通接続されたエミッタとＶＥＥ電源端子６との間に接続
され、定電流ＩＣＳ１を流す。

【０００８】また、トランジスタ２０、２３、トランジ
スタ２１、２２、トランジスタ２４、２５はそれぞれエ
ミッタ同士が共通接続されスレーブ側の第４〜第６の差
動対トランジスタを構成し（それぞれ「第４〜第６の差
動回路」ともいう）、トランジスタ２６、２７はスレー
ブ側のエミッタフォロワ回路を構成し、抵抗３７、３８
はエミッタフォロワ抵抗であり、抵抗３５、３６はスレ
ーブ側のコレクタ負荷抵抗である。第２の定電流源８１
は、第６の差動対トランジスタ２４、２５の共通接続さ
れたエミッタとＶＥＥ電源端子６との間に接続され、定
電流ＩＣＳ１を流す。

【０００９】ベースをクロック入力端子１に接続したト
ランジスタ１１はエミッタフォロワ回路を構成し、抵抗
４１はエミッタフォロワ抵抗である。

【００１０】ベースをトランジスタ２０、２３のコレク
タに接続したトランジスタ２８、２９は出力段のエミッ
タフォロワトランジスタであり、抵抗３９、４０は出力
のエミッタフォロワ抵抗である。

【００１１】ＶＣＣ電源端子５には高電位側の電源が印
加され、ＶＥＥ電源端子６には低電位側の電源電圧が印
加される。

【００１２】データ入力端子２に入力されたデータ信号
はマスター側の第１の差動回路のトランジスタ１２のベ
ースに入力され、クロック入力端子１に入力されたクロ
ック（ＣＫ）はエミッタフォロワトランジスタ１１を介
して第３、第６の差動回路のトランジスタ１６、２５の
ベースに入力される。またマスター側のコレクタ負荷抵
抗３１、３２に現われた電位降下をエミッタフォロワト
ランジスタ１８、１９を介してマスター側ラッチ回路の
出力データ信号として取り出し、スレーブ側の第４の差
動対トランジスタ２３、２０のベースに入力する。

【００１３】トランジスタ３０はベースが基準電位（Ｖ
Ｒ１）に接続され、コレクタがＶＣＣ電源５に接続さ
れ、エミッタがスレーブ側の低電位側に位置する第６の
差動回路のトランジスタ２４のベースと抵抗４２の一端
の共通接続点に接続されている。なお、基準電位（ＶＲ
１）は第１の差動回路のトランジスタ１５のベースにも
続され、高電位側の基準電位を与える。抵抗４２の他端
（低電位側）はマスター側の低電位側に位置する第３の
差動回路のトランジスタ１７のベースと第３の定電流源
８２に接続され、第３の定電流源８２は定電流ＩＣＳ２
が流される。

【００１４】図５の従来例のマスタースレーブ型フリッ
プフロップ回路の動作について説明する。

【００１５】クロック信号入力端子１に低電位（Ｌｏｗ
レベル）のクロック信号（ＣＫ）が入力されている状態
では、マスター側の低電位側に位置する第３の差動回路
のトランジスタ１７がオン状態、トランジスタ１６がオ
フ状態にあり、データ信号入力端子２に入力されるデー
タ信号の電位に応じてマスター側の高電位側に位置する
第１の差動対トランジスタ１２、１５のいずれか一方が
動作状態となり、データの読み込みの機能を有する。な
お、その際、トランジスタ１６がオフ状態にあるために
電流路が遮断されマスター側の高電位側に位置する第２
の差動対トランジスタ１３、１４は共にオフ状態とな
る。

【００１６】この時、スレーブ側の低電位側の第６の差
動回路のトランジスタ２４がオン状態とされ、トランジ
スタ２５がオフ状態にあり、このためスレーブ側の高電
位側の第４の差動対トランジスタ２０、２３はオフ状態
とされ、スレーブ側ラッチ回路は自らの出力信号状態が
エミッタフォロワ構成のトランジスタ２６、２７により
第５の差動対トランジスタ２１、２２のベースに帰還さ
れ、トランジスタ２１、２２のいずれか一方が動作状態
となり、データ保持の機能を有する。

【００１７】一方、クロック信号入力端子１に入力され
るクロック信号（ＣＫ）が高電位（Ｈｉｇｈレベル）時
には、前述の動作とは逆の動作がマスター側及びスレー
ブ側の各ラッチ回路で行なわれる。より詳細には、マス
ター側ラッチ回路は自らの出力信号状態がエミッタフォ
ロワ構成のトランジスタ１８、１９により第２の差動対
トランジスタ１３、１４のベースに帰還されてトランジ
スタ１３、１４のいずれか一方が動作状態となり、デー
タ保持の機能を有し、スレーブ側においては、マスター
側のエミッタフォロワ構成のトランジスタ１８、１９の
出力をベース入力とする第４の差動対トランジスタ２
０、２３のいずれか一方が動作状態となり、マスター側
ラッチ回路からの出力データの読み込み機能を有するこ
とになる。

【００１８】次に、図５に示す第１の従来例のマスター
スレーブ型フリップフロップ回路が、データスルーを防
止する動作について説明する。

【００１９】この従来例では、低電位側の第３、第６の
差動回路の基準電圧発生回路（基準電位ＶＲ１をベース
入力とするトランジスタ３０で構成される）に抵抗４２
と第３の定電流源８２を直列形態に接続し、抵抗４２の
高電位側の端子をスレーブ側の第３の差動回路のトラン
ジスタ２４のベースに接続して基準電位を印加し、抵抗
４２の低電位側の端子をマスター側の第６の差動回路の
トランジスタ１７のベースに接続して基準電位を印加す
る構成としている。

【００２０】このような回路構成により、マスター側の
低電位側の差動回路の基準電位は、スレーブ側の基準電
位よりも抵抗値Ｒ４２を有する抵抗４２に定電流源８２
の定電流が流れることによって生じる電位降下（Ｒ４２
×ＩＣＳ２）分だけ低い。

【００２１】このため、図６に示すとおり、クロック信
号（ＣＫ）が高電位から低電位へ（Ｈｉｇｈ→Ｌｏｗ）
の遷移する際、マスター側ラッチ回路におけるデータ保
持からデータ読み込み動作への移行は、スレーブ側ラッ
チ回路におけるデータ読み込みからデータ保持動作への
移行時点から、クロック信号（ＣＫ）がさらに電位（＝
Ｒ４２×ＩＣＳ２）分だけ下がった電圧に達した時点で
行われる。すなわち、スレーブ側でのデータ読み込みか
らデータ保持動作への移行時点と、マスター側でのデー
タ保持からデータ読み込み動作への移行時点との間に、
時間差Δｔが設けられ、マスター及びスレーブの両ラッ
チ回路がともに読み込み状態となることが回避され、デ
ータスルーを防止している。

【００２２】しかし、抵抗４２による電位降下（＝Ｒ４
２×ＩＣＳ２）が例えば３６ｍＶであるとすると、これ
に伴いクロック信号（ＣＫ）の低電位（Ｌｏｗ）側のノ
イズマージン（雑音余裕度）が３６ｍＶ減少し、動作が
不安定になる。

【００２３】また、マスター側の低電位側の第３の差動
回路の基準電圧を調整することなく閾値電圧（スレッシ
ュホールド電圧）を信号振幅の中心より低くすることに
より、時間差Δｔを発生させデータスルーを防止するよ
うに構成した従来のマスタースレーブ型フリップフロッ
プ回路の構成（「第２の従来例」という）を図７に示す
（特開平２−１３５９１３号公報参照）。

【００２４】図７において、図５と同一の機能を有する
要素には同一の参照符号が付されている。以下では図５
に示した前記第１の従来例との構成上の相違点のみを説
明する。

【００２５】図７を参照して、図５に示した前記第１の
従来例で設けられた抵抗４２は省かれ、マスター側の低
電位側の第３の差動回路のトランジスタ１６は複数個
（例えば３個）互いに並列形態に接続されたトランジス
タ１６−１〜１６−３で構成され、第３の定電流源８２
は抵抗４４置き換えられている。トランジスタ１６−１
〜１６−３は、クロック信号（ＣＫ）のトランジスタ１
１によるエミッタフォロワ出力信号がベースに共通入力
され、コレクタは共通に接続されて第２の差動対トラン
ジスタ１３、１４の共通接続されたエミッタに接続さ
れ、エミッタも共通接続されて第１の定電流源８０に接
続されている。

【００２６】図７のフリップフロップ回路の動作につい
て以下に説明する。

【００２７】マスター側とスレーブ側の第１、第２の定
電流源８０、８１により、定電流ＩＣＳ１が第３の差動
対トランジスタ１６、１７、第６の差動対トランジスタ
２４、２５に流れるとすると、トランジスタ１６は、他
のトランジスタ１７、２４、２５と同一形状（寸法）を
有する３個のトランジスタ１６−１、１６−２、１６−
３の共通接続により構成されていることから、トランジ
スタ１６−１、１６−２、１６−３の１個あたりに流れ
る電流は第１の定電流源８０の電流値ＩＣＳ１の３分の
１（＝ＩＣＳ１／３）となる。

【００２８】トランジスタの動作電圧と電流との関係
は、次式（１）が成立する。

【００２９】

【数１】

【００３０】ここで、Ｉは動作エミッタ電流、Ｖは動作
ベース・エミッタ間電圧、Ｉｅは飽和電流密度、ｑは電
荷量、ｎはエミッション係数、ｋはボルツマン定数、Ｔ
は温度を示す。

【００３１】図７に示すように、トランジスタ１６−
１、１６−２、１６−３に定電流ＩＣＳ１が流れた時の
ベース・エミッタ間電圧をＶｆとすると、３個のトラン
ジスタ１６−１、１６−２、１６−３には電流が分流す
るため、次式（２）が成り立つ。

【００３２】

【数２】

【００３３】すなわち、上式（２）から複数のトランジ
スタ１６−１、１６−２、１６−３からなるトランジス
タ１６における動作電圧はΔＶｆ＝２８ｍＶだけ低くな
る。

【００３４】このため、クロック信号（ＣＫ）が高電位
から低電位（Ｈｉｇｈ→Ｌｏｗ）への遷移時に、図８に
示すように、クロック信号（ＣＫ）に対してマスター側
の閾値レベルがクロック信号（ＣＫ）の振幅中心である
スレーブ側の閾値レベルよりΔＶｆ＝２８ｍＶ分低いた
め、マスター側におけるデータ保持からデータ読み込み
動作への移行は、スレーブ側におけるデータ読み込みか
らデータ保持動作への移行時点に比べ、時間差Δｔだけ
遅くなり、データスルーを防止することができる。

【００３５】しかしながら、この場合、マスター側のラ
ッチ回路において、クロック信号（ＣＫ）の低電位（Ｌ
ｏｗ）側のノイズマージンがΔＶｆ（＝２８ｍＶ）分減
少し、動作が不安定になるという問題がある。

【００３６】

【発明が解決しようとする課題】前述した従来の縦型２
段ＥＣＬ構成のマスタースレーブ型フリップフロップ回
路は、データ読み込み、保持機能を制御する差動回路の
マスター側の基準電位を低位側に調整、あるいはマスタ
ー側のクロック信号に対するスレッシュホールドレベル
を低電位側に調整するため、マスター側のクロック信号
に対するノイズマージンを大幅に減少させるという問題
があった。

【００３７】従って、本発明は上記問題点を解消し、縦
型２段ＥＣＬ構成のマスタースレーブ型フリップフロッ
プ回路において、ノイズマージンを確保しつつデータス
ルーを防ぐマスターフレーブ型フリップフロップ回路を
提供することを目的とする。

【００３８】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、高電位側に位置してデータを入力する第
１の差動回路と、前記データを保持する第２の差動回路
と、低電位側に位置して前記第１及び第２の差動回路を
制御する第３の差動回路と、を有するマスター側ラッチ
回路と、前記高電位側に位置して前記マスター側ラッチ
回路の出力データを入力する第４の差動回路と、前記第
４の差動回路の出力データを保持する第５の差動回路
と、前記低電位側に位置して前記第４及び第５の差動回
路を制御する第６の差動回路と、を有するスレーブ側ラ
ッチ回路と、を含む縦型２段のエミッタ結合論理のフリ
ップフロップ回路において、前記第３の差動回路の閾値
を信号振幅の略中心より所定電位（ΔＶ１）分低い電位
とする手段と、前記第６の差動回路の閾値を前記信号振
幅の略中心より所定電位（ΔＶ２）分高い電位とする手
段と、を備えたことを特徴とするフリップフロップ回路
を提供する。

【００３９】本発明においては、好ましくは、前記第３
の差動回路が、同一形状のトランジスタ対で構成され信
号の振幅の略中心より前記所定電位（ΔＶ１）低いレベ
ルを基準電位とし、前記第６の差動回路が同一形状のト
ランジスタ対で構成され信号の振幅の中心より前記所定
電位（ΔＶ２）高いレベルを基準電位とすることを特徴
とする。

【００４０】本発明においては、好ましくは、前記ΔＶ
１とΔＶ２がともに数ｍＶ〜数１０ｍＶの範囲に設定さ
れたことを特徴とする。本発明においては、好ましく
は、前記ΔＶ１とΔＶ２とが略等しい値に設定される。

【００４１】本発明は、好ましい態様として、前記第３
の差動回路の信号入力側の第１のトランジスタのベース
と前記第６の差動回路の信号入力側の第２のトランジス
タのベースとが接続され、前記第３の差動回路の基準電
位側の第３のトランジスタのベースと前記第６の差動回
路の基準電位側の第４のトランジスタのベースとが接続
され、前記第１のトランジスタが前記第３のトランジス
タと同一形状の複数のトランジスタを互いに並列形態に
接続して構成され、前記第４のトランジスタが前記第２
のトランジスタと同一形状のトランジスタを前記第１の
トランジスタを構成するトランジスタの個数と同数の互
いに並列形態に接続して構成されるフリップフロップを
提供する。

【００４２】本発明は、好ましい態様として、前記第３
の差動回路の信号入力側の第１のトランジスタのベース
と前記第６の差動回路の信号入力側の第２のトランジス
タのベースとが接続され、前記第３の差動回路の基準電
位側の第３のトランジスタのベースと前記第６の差動回
路の基準電位側の第４のトランジスタのベースとが接続
され、前記第１のトランジスタが前記第３のトランジス
タのサイズの所定倍（Ａ倍、Ａ＞１）のトランジスタで
構成され、前記第４のトランジスタが前記第２のトラン
ジスタのサイズのＡ倍のトランジスタで構成してもよ
い。

【００４３】また、本発明は、好ましい態様として、前
記第３及び第６の差動回路の一の入力端にそれぞれ基準
電圧を供給する回路が、高電位電源と低電位電源の間に
直列に接続された第１のエミッタフォロワトランジスタ
と、エミッタフォロワ抵抗と、第１の定電流源とから構
成され、前記第３及び第６の差動回路の他の入力端にそ
れぞれクロック信号を供給する回路が、クロック信号を
ベース入力とする第２のエミッタフォロワトランジスタ
と、前記第１の定電流源と同一の電流値を流す第２の定
電流源とから構成され、前記第１のエミッタフォロワト
ランジスタのベースに所定の基準電圧が入力され、前記
エミッタフォロワ抵抗の高電位側端子を前記スレーブ側
の前記第６の差動回路の前記一の入力端に接続し、前記
エミッタフォロワ抵抗の低電位側端子を前記マスター側
の前記第３の差動回路の前記一の入力端に接続し、前記
第１のエミッタフォロワトランジスタが前記第２のエミ
ッタフォロワトランジスタと同一形状のトランジスタを
複数個並列形態に接続して構成されることを特徴とす
る。

【００４４】さらに、本発明は、好ましい態様として、
前記第３及び第６の差動回路の一の入力端にそれぞれ基
準電圧を供給する回路が、高電位電源と低電位電源の間
に直列に接続された第１のエミッタフォロワトランジス
タと、第１のエミッタフォロワ抵抗と、第１の定電流源
とから構成され、前記第３及び第６の差動回路の他の入
力端にそれぞれクロック信号を供給する回路が、クロッ
ク信号をベース入力とする第２のエミッタフォロワトラ
ンジスタと、第２のエミッタフォロワ抵抗と、前記第１
の定電流源と同一の電流値を流す第２の定電流源とから
構成され、前記第１のエミッタフォロワトランジスタの
ベースに所定の基準電圧が入力され、前記第１のエミッ
タフォロワ抵抗が前記第２のエミッタフォロワ抵抗の所
定倍の抵抗値を有し、前記第１のエミッタフォロワ抵抗
の高電位側端子を前記スレーブ側の前記第６の差動回路
の前記一の入力端に接続し、前記第１のエミッタフォロ
ワ抵抗の低電位側端子を前記マスター側の前記第３の差
動回路の前記一の入力端に接続し、前記第１のエミッタ
フォロワトランジスタが前記第２のエミッタフォロワト
ランジスタと同一形状のトランジスタを複数個並列形態
に接続して構成される。

【００４５】

【作用】本発明によれば、マスター側ラッチ回路におい
てクロックが入力される差動回路がクロックの信号振幅
の中心より数ｍＶ〜数１０ｍＶ程度低いレベルを閾値と
し、スレーブ側ラッチ回路においてクロックが入力され
る差動回路がクロックの信号振幅の中心より数ｍＶ〜数
１０ｍＶ高いレベルを閾値としたことにより、データス
ルーを防止する共に、クロック信号の雑音マージンの減
少を前記従来例よりも約１／２に抑えることが可能とさ
れ、安定動作を実現するものである。本発明において第
３、第５の差動回路の閾値レベルの調整をトランジスタ
のみで行なった場合、より安定なフリップフロップ回路
を実現できる。また、本発明によれば、トランジスタの
電流増幅率ｈＦＥが著しく低下した場合でも、電流増幅
率ｈＦＥの変動による各々のレベルシフト量の差を低減
するように構成したことによりトランジスタの製造バラ
ツキ等に対してより安定なフリップフロップを実現でき
る。

【００４６】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００４７】

【実施例１】図１は本発明の第１の実施例の縦型２段Ｅ
ＣＬ構成のマスタースレーブ型フリップフロップ回路の
回路構成を示す図である。図１において、図５と同一の
機能を有する要素には同一の参照符号が付されている。

【００４８】図１を参照して、本実施例は、ＣＫ（クロ
ック）入力端子１、Ｄ（データ）入力端子２と、Ｑ，Ｑ
Ｂ出力端子３、４と、ＶＣＣ電源端子５、ＶＥＥ電源端
子６と、ｎｐｎ型トランジスタ１１〜３０、抵抗３１〜
４２と、４つの定電流源８０〜８３とから構成される。

【００４９】トランジスタ１２、１５、トランジスタ１
３、１４、トランジスタ１６、１７はそれぞれエミッタ
同士が共通接続されマスター側の第１〜第３の差動対ト
ランジスタ（それぞれ「第１〜第３の差動回路」ともい
う）を構成し、トランジスタ１８、１９はマスター側の
エミッタフォロワ回路を構成し、抵抗３３、３４はエミ
ッタフォロワ抵抗であり、抵抗３１、３２はマスター側
のコレクタ負荷抵抗である。第１の定電流源８０は、第
３の差動対トランジスタ１６、１７の共通接続されたエ
ミッタとＶＥＥ電源端子６の間に接続され、定電流ＩＣ
Ｓ１を流す。

【００５０】また、トランジスタ２０、２３、トランジ
スタ２１、２２、トランジスタ２４、２５はそれぞれエ
ミッタ同士が共通接続されスレーブ側の第４〜第６の差
動対トランジスタ（それぞれ「第４〜第６の差動回路」
ともいう）を構成し、トランジスタ２６、２７はスレー
ブ側のエミッタフォロワ回路を構成し、抵抗３７、３８
はエミッタフォロワ抵抗であり、抵抗３５、３６はスレ
ーブ側のコレクタ負荷抵抗である。第２の定電流源８１
は、第６の差動対トランジスタ２４、２５の共通接続さ
れたエミッタとＶＥＥ電源端子６の間に接続され、定電
流ＩＣＳ１を流す。

【００５１】トランジスタ２８、２９は出力段のエミッ
タフォロワトランジスタであり、抵抗３９、４０は出力
のエミッタフォロワ抵抗である。

【００５２】ベースをクロック入力端子１に接続したト
ランジスタ１１はエミッタフォロワ回路を構成し、第４
の定電流源８３はエミッタフォロワの電流源である。

【００５３】本実施例においては、トランジスタ３０
は、トランジスタ１１と同一特性を有する２個のトラン
ジスタ３０−１、３０−２のコレクタ、ベース、エミッ
タ同士をそれぞれ共通接続して構成され、ベースには基
準電位（ＶＲ１）が接続されている。

【００５４】ＶＣＣ電源端子５は高電位側の電源が印加
され、ＶＥＥ電源端子６は低電位側の電源電圧が印加さ
れ、第３、第４の定電流源８２、８３には互いに等しい
定電流ＩＣＳ２が流される。

【００５５】次に、本実施例のマスタースレーブ型フリ
ップフロップ回路の動作について説明する。

【００５６】クロック信号入力端子１に低電位（Ｌｏｗ
レベル）のクロック信号（ＣＫ）が入力されている状態
では、マスター側の低電位側の第３の差動回路のトラン
ジスタ１７がオン状態、トランジスタ１６がオフ状態に
あり、マスター側ラッチ回路は、データ信号入力端子２
に入力されるデータ信号（Ｄ）の電位に応じて、第１の
差動対トランジスタ１２、１５のいずれか一方が動作状
態となり、データの読み込みの機能を有する。

【００５７】この時、スレーブ側の低電位側の第６の差
動回路のトランジスタ２４がオン状態、トランジスタ２
５がオフ状態にあり、スレーブ側ラッチ回路は、自らの
出力信号状態がエミッタフォロワトランジスタ２６、２
７を介して第５の差動トランジスタ２１、２２のベース
に帰還され、第５の差動トランジスタ２１、２２のいず
れか一方が動作状態となり、データ保持の機能を有す
る。

【００５８】一方、クロック信号が高電位（Ｈｉｇｈレ
ベル）時には、前記第１の従来例で説明したと同様に、
上記動作とは逆の動作がマスター側及びスレーブ側の各
ラッチ回路で行なわれ、マスター側はデータ保持の機能
を有し、スレーブ側はデータ読み込みの機能を有する。

【００５９】次に、本実施例のマスタースレーブ型フリ
ップフロップ回路がデータスルーを防止する動作につい
て説明する。

【００６０】本実施例では、低電位側の第３、第６の差
動回路の基準電位側（トランジスタ１７、２４のベー
ス）に入力する基準電圧発生回路に抵抗４２と第３の定
電流源８２を直列形態に接続し、抵抗４２の高電位側端
子をスレーブ側の第６の差動回路のトランジスタ２４の
ベースに接続し、抵抗４２の低電位側端子をマスター側
の第３の差動回路のトランジスタ１７のベースに接続す
る回路構成をとる。

【００６１】このような回路構成により、基準電位ＶＲ
１をクロック信号（ＣＫ）の振幅の中心に設定すると、
第３の定電流源８２の電流はトランジスタ３０−１、３
０−２にて分流されるため、次式（３）が成り立つ。

【００６２】

【数３】

【００６３】スレーブ側の低電位側の第６の差動回路の
基準電位（トランジスタ２４のベース電位）は、トラン
ジスタ２５のベースに入力されるクロック信号（ＣＫ）
の振幅の中心に対して、ΔＶｆ＝約１８ｍＶ高めに設定
される。

【００６４】また、マスター側の低電位側の第３の差動
回路の基準電位（トランジスタ１７のベース電位）は、
スレーブ側よりも抵抗値Ｒ４２を有する抵抗４２に定電
流源８３の定電流ＩＣＳ２が流れることによって生じる
電圧降下（Ｒ４２×ＩＣＳ２）だけ低い。

【００６５】抵抗４２の電位降下を例えば３６ｍＶとな
るように設定すると、マスター側の低電位側の第３の差
動回路の基準電位はクロック信号（ＣＫ）の振幅の中心
より１８ｍＶ低くなる。

【００６６】図２に示すように、クロック信号（ＣＫ）
が高電位から低電位への（Ｈｉｇｈ→Ｌｏｗ）の遷移時
に、マスター側ラッチ回路におけるデータ保持からデー
タ読み込み動作への移行は、スレーブ側ラッチ回路にお
けるデータ読み込みからデータ保持動作への移行時点に
比べ、クロック信号電圧がさらに３６ｍＶだけ下がった
時点で行われるため、スレーブ側でのデータ読み込みか
らデータ保持への移行時点と、マスター側でのデータ保
持からデータ読み込みへの移行時点との間に時間差Δｔ
が設けられ、このためマスター及びスレーブの両ラッチ
回路がともに読み込み状態となることが回避されデータ
スルーを防止している。

【００６７】本実施例においては、データの読み込み及
びデータの保持を制御するマスター側及びスレーブ側の
第３、第６の差動回路の基準電圧の差を例えば３６ｍＶ
としてデータスルーを防止するようにした場合でも、ク
ロック信号の振幅の中心とそれぞれの基準電圧との差
は、マスター側では低電位側方向に１８ｍＶ調整し、ス
レーブ側では高電位側方向に１８ｍＶ調整しているた
め、クロック信号（ＣＫ）のノイズマージンの減少は前
記第１の従来例のように３６ｍＶとはならず、低電位側
及び高電位側ともに１８ｍＶとなり、従って前記第１の
従来例と比較してノイズマージンの減少を１／２にする
ことができ、安定動作を実現するものである。

【００６８】

【実施例２】図３は本発明の第２の実施例のフリップフ
ロップ回路の回路構成を示す図である。図３において、
図１と同一の機能を有する要素には同一の参照符号が付
されている。

【００６９】本実施例では、図７に示した前記第２の従
来例のフリップフロップ回路において、マスター側の第
３の差動回路のトランジスタ１６を２個のトランジスタ
１６−１、１６−２で構成し、スレーブ側の第６の差動
回路のトランジスタ２４を２個のトランジスタ２４−
１、２４−２で構成し、図７のエミッタフォロワ抵抗４
１を第３の定電流源８２と等しい電流を流す第４の電流
源８３で置き換えて構成したものである。

【００７０】基準電圧ＶＲ１をクロック信号入力端子１
の振幅の中心に設定した場合、クロック信号入力端子１
に入力されるクロック信号（ＣＫ）と、基準電圧ＶＲ１
は、電流値が互いに等しい第４、第３定電流源８３、８
２をそれぞれエミッタに接続したエミッタフォロワトラ
ンジスタ１１、３０に入力されて等しくレベルシフトす
るため、差動対トランジスタ１６、１７からなる第３の
差動回路の閾値レベルは、クロック信号（ＣＫ）の振幅
の中心よりも１８ｍＶ（＝ΔＶｆ）程低くなり、差動対
トランジスタ２４、２５からなる第６の差動回路の閾値
レベルは１８ｍＶ程高くなり、前記第１の実施例と同様
のノイズマージンを確保しつつデータスルーを防止でき
る。

【００７１】前記第１の実施例では閾値レベルの調整
を、トランジスタ（トランジスタ３０−１、３０−２）
と抵抗４２とを用いて行っていたが、本実施例ではトラ
ンジスタ（１６−１、１６−２、２４−１、２４−２）
のみで行っているため、抵抗の製造バラツキ等の影響を
受けず、より安定なフリップフロップ回路を実現でき
る。

【００７２】なお、本実施例においては、マスター側の
第３の差動回路のトランジスタ１６のサイズを基準電圧
をベース入力とするトランジス１７の所定倍（例えばエ
ミッタ面積を２倍）とし、スレーブ側の第６の差動回路
のトランジスタ２４のサイズをクロック信号電圧をベー
ス入力とするトランジス２５の所定倍（例えばエミッタ
面積を２倍）として構成してもよい。

【００７３】

【実施例３】図４は本発明の第３の実施例のフリップフ
ロップ回路の構成を示す図である。図４において、図１
と同一の機能を有する要素には同一の参照符号が付され
ている。

【００７４】本実施例においては、図１に示した前記第
１の実施例の抵抗４２を互いに等しい抵抗値Ｒ４２を持
つ２個の抵抗４２−１、４２−２を直列接続して構成し
ている。また、エミッタフォロワ構成のトランジスタ１
１のエミッタと、第３、第６の差動回路のトランジスタ
１６、２５のベース、及び電流値がＩＣＳ２の第４の定
電流源８３の接続点との間に抵抗値Ｒ４２を有する抵抗
４３が接続されている。なお、トランジスタ３０は、ト
ランジスタ１１と同一特性を有する２個のトランジスタ
３０−１、３０−２のコレクタ、ベース、エミッタ同士
をそれぞれ共通接続して構成され、ベースには基準電位
（ＶＲ１）が入力される。

【００７５】クロック信号（ＣＫ）を入力とするマスタ
ー側の第３の差動回路のトランジスタ１６のベース電位
は抵抗４３によりＩＣＳ２×Ｒ４２＝１８ｍＶ分レベル
シフトされ、トランジスタ１７のベース電位は２個の抵
抗４２−１、４２−２により基準電圧からＩＣＳ２×Ｒ
４２×２＝３６ｍＶ分レベルシフトされ、レベル差は前
記第１の実施例と同様に１８ｍＶとなり、前記第１の実
施例と同様のノイズマージンを確保しつつ、データスル
ーを防止できる。

【００７６】本実施例ではマスター側の差動対トランジ
スタ１６、１７の各ベースにそれぞれ抵抗４３、４２に
よりレベルシフトした信号及び定電位を接続しているた
め、トランジスタの電流増幅率ｈＦＥが著しく低下した
場合でも、電流増幅率ｈＦＥの変動による各々のレベル
シフト量の差は、前記１の実施例に比較し略１／２にな
り、トランジスタの製造バラツキ等に対してより安定な
フリップフロップを実現できる。

【００７７】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。

【００７８】

【発明の効果】以上説明したように、本発明は、縦型２
段ＥＣＬからなるマスタースレーブ型フリップフロップ
回路において、マスター側のクロックが入力される差動
回路がクロックの振幅の中心より数ｍＶ〜数１０ｍＶ低
いレベルを閾値とする手段と、スレーブ側のクロックが
入力される差動回路がクロックの振幅の中心より数ｍＶ
〜数１０ｍＶ高いレベルを閾値とする手段とを有するこ
とにより、クロック信号の電圧マージンの減少を約１／
２に抑えつつ、データスルーを防止するという効果を有
する。また、本発明によれば、トランジスタの電流増幅
率ｈＦＥが著しく低下した場合でも、電流増幅率ｈＦＥ
の変動による各々のレベルシフト量の差を低減するよう
に構成したことによりトランジスタの製造バラツキ等に
対してより安定なフリップフロップを実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路構成を示す図であ
る。

【図２】本発明の第１の実施例におけるデータスルー防
止の動作を模式的に示したタイミング図である。

【図３】本発明の第２の実施例の回路構成を示す図であ
る。

【図４】本発明の第３の実施例の回路構成を示す図であ
る。

【図５】従来例の回路構成を示す図である。

【図６】図５の回路のデータスルー防止の動作を模式的
に示したタイミング図である。

【図７】別の従来例の回路構成を示す図である。

【図８】図７の回路のデータスルー防止の動作を模式的
に示したタイミング図である。

【符号の説明】

１ クロック信号入力端子 ２ データ信号入力端子 ３、４ 出力信号端子 ５ 高電位側の電源電圧端子 ６ 低電位側の電源電圧端子 １１ 入力のエミッタフォロワトランジスタ １２〜１７ マスター側の差動トランジスタ ２０〜２５ スレーブ側の差動トランジスタ １８、１９ エミッタフォロワトランジスタ ２６、２７ エミッタフォロワトランジスタ ２８、２９ 出力のエミッタフォロワトランジスタ ３１、３２ コレクタ負荷抵抗 ３３、３４ エミッタフォロワ抵抗 ３５、３６ コレクタ負荷抵抗 ３７、３８ エミッタフォロワ抵抗 ３９、４０ 出力のエミッタフォロワ抵抗 ４１ 入力のエミッタフォロワ抵抗 ４２、４３ レベルシフト抵抗 ４４ 基準電位のエミッタフォロワ抵抗 ８０、８１、８２、８３ 定電流源

Claims (8)

【特許請求の範囲】
1. 【請求項１】高電位側に位置してデータを入力する第１
   の差動回路と、 前記データを保持する第２の差動回路と、 低電位側に位置して前記第１及び第２の差動回路を制御
   する第３の差動回路と、を有するマスター側ラッチ回路
   と、 前記高電位側に位置して前記マスター側ラッチ回路の出
   力データを入力する第４の差動回路と、 前記第４の差動回路の出力データを保持する第５の差動
   回路と、 前記低電位側に位置して前記第４及び第５の差動回路を
   制御する第６の差動回路と、を有するスレーブ側ラッチ
   回路と、 を含む縦型２段のエミッタ結合論理のフリップフロップ
   回路において、 前記第３の差動回路の閾値を信号振幅の略中心より所定
   電位（ΔＶ１）分低い電位とする手段と、 前記第６の差動回路の閾値を前記信号振幅の略中心より
   所定電位（ΔＶ２）分高い電位とする手段と、 を備えたことを特徴とするフリップフロップ回路。
2. 【請求項２】前記第３の差動回路が、同一形状のトラン
   ジスタ対で構成され信号の振幅の略中心より前記所定電
   位（ΔＶ１）低いレベルを基準電位とし、 前記第６の差動回路が同一形状のトランジスタ対で構成
   され信号の振幅の中心より前記所定電位（ΔＶ２）高い
   レベルを基準電位とすることを特徴とする請求項１記載
   のフリップフロップ回路。
3. 【請求項３】前記ΔＶ１とΔＶ２がともに数ｍＶ〜数１
   ０ｍＶの範囲に設定されたことを特徴とする請求項１又
   は２記載のフリップフロップ回路。
4. 【請求項４】前記第３の差動回路の信号入力側の第１の
   トランジスタのベースと前記第６の差動回路の信号入力
   側の第２のトランジスタのベースとが接続され、 前記第３の差動回路の基準電位側の第３のトランジスタ
   のベースと前記第６の差動回路の基準電位側の第４のト
   ランジスタのベースとが接続され、 前記第１のトランジスタが前記第３のトランジスタと同
   一形状の複数のトランジスタを互いに並列形態に接続し
   て構成され、 前記第４のトランジスタが前記第２のトランジスタと同
   一形状のトランジスタを前記第１のトランジスタを構成
   するトランジスタの個数と同数の互いに並列形態に接続
   して構成されたことを特徴とする請求項１記載のフリッ
   プフロップ回路。
5. 【請求項５】前記第３の差動回路の信号入力側の第１の
   トランジスタのベースと前記第６の差動回路の信号入力
   側の第２のトランジスタのベースとが接続され、 前記第３の差動回路の基準電位側の第３のトランジスタ
   のベースと前記第６の差動回路の基準電位側の第４のト
   ランジスタのベースとが接続され、 前記第１のトランジスタが前記第３のトランジスタのサ
   イズの所定倍（Ａ倍、Ａ＞１）のトランジスタで構成さ
   れ、 前記第４のトランジスタが前記第２のトランジスタのサ
   イズのＡ倍のトランジスタで構成されたことを特徴とす
   る請求項１記載のフリップフロップ回路。
6. 【請求項６】前記ΔＶ１とΔＶ２とが略等しいことを特
   徴とする請求項１記載のフリップフロップ回路。
7. 【請求項７】前記第３及び第６の差動回路の一の入力端
   にそれぞれ基準電圧を供給する回路が、高電位電源と低
   電位電源の間に直列に接続された第１のエミッタフォロ
   ワトランジスタと、エミッタフォロワ抵抗と、第１の定
   電流源とから構成され、 前記第３及び第６の差動回路の他の入力端にそれぞれク
   ロック信号を供給する回路が、クロック信号をベース入
   力とする第２のエミッタフォロワトランジスタと、前記
   第１の定電流源と同一の電流値を流す第２の定電流源と
   から構成され、 前記第１のエミッタフォロワトランジスタのベースに所
   定の基準電圧が入力され、 前記エミッタフォロワ抵抗の高電位側端子を前記スレー
   ブ側の前記第６の差動回路の前記一の入力端に接続し、 前記エミッタフォロワ抵抗の低電位側端子を前記マスタ
   ー側の前記第３の差動回路の前記一の入力端に接続し、 前記第１のエミッタフォロワトランジスタが前記第２の
   エミッタフォロワトランジスタと同一形状のトランジス
   タを複数個並列形態に接続して構成されることを特徴と
   する請求項１記載のフリップフロップ回路。
8. 【請求項８】前記第３及び第６の差動回路の一の入力端
   にそれぞれ基準電圧を供給する回路が、高電位電源と低
   電位電源の間に直列に接続された第１のエミッタフォロ
   ワトランジスタと、第１のエミッタフォロワ抵抗と、第
   １の定電流源とから構成され、 前記第３及び第６の差動回路の他の入力端にそれぞれク
   ロック信号を供給する回路が、クロック信号をベース入
   力とする第２のエミッタフォロワトランジスタと、第２
   のエミッタフォロワ抵抗と、前記第１の定電流源と同一
   の電流値を流す第２の定電流源とから構成され、 前記第１のエミッタフォロワトランジスタのベースに所
   定の基準電圧が入力され、 前記第１のエミッタフォロワ抵抗が前記第２のエミッタ
   フォロワ抵抗の所定倍の抵抗値を有し、 前記第１のエミッタフォロワ抵抗の高電位側端子を前記
   スレーブ側の前記第６の差動回路の前記一の入力端に接
   続し、 前記第１のエミッタフォロワ抵抗の低電位側端子を前記
   マスター側の前記第３の差動回路の前記一の入力端に接
   続し、 前記第１のエミッタフォロワトランジスタが前記第２の
   エミッタフォロワトランジスタと同一形状のトランジス
   タを複数個並列形態に接続して構成されることを特徴と
   する請求項１記載のフリップフロップ回路。