JPH01231421A - ラッチ回路付きコンパレータ - Google Patents
ラッチ回路付きコンパレータInfo
- Publication number
- JPH01231421A JPH01231421A JP63057488A JP5748888A JPH01231421A JP H01231421 A JPH01231421 A JP H01231421A JP 63057488 A JP63057488 A JP 63057488A JP 5748888 A JP5748888 A JP 5748888A JP H01231421 A JPH01231421 A JP H01231421A
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- JP
- Japan
- Prior art keywords
- transistor
- base
- collector
- transistors
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラッチ回路付きコンパレータに関し特にそのク
ロック信号及び入力データ範囲に関する。
ロック信号及び入力データ範囲に関する。
従来のラッチ回路付きコンパレータは第２図のような構
成になっていた。すなわち、データを取り込む場合トラ
ンジスタ３４０ベースにクロック信号の高電位を、トラ
ンジスタ３５０ベースにクロック信号の低電位を入力す
る。トランジスタ３４および３５は差動構成となってい
るため定電流源を構成するトランジスタ３６で流れる電
流はトランジスタ３４に流れトランジスタ３５はオフす
る。このとき基準電圧がベースに入力されているトラン
ジスタ３１と差動を構成するトランジスタ３０のベース
に入力される入力データが基準電圧より高い時、トラン
ジスタ３１はオフしトランジスタ３４に流れる電流はト
ランジスタ３０を流れトランジスタ３０のコレクタには
ＶＣＣの電位から抵抗２８に流れる電流だけさがった電
位、っまり定電流として流れる電流を工とするとトラン
ジスタ３０のコレクタ電位はＶｃｃ Ｉ Ｘ Ｒ２＠
となる。
成になっていた。すなわち、データを取り込む場合トラ
ンジスタ３４０ベースにクロック信号の高電位を、トラ
ンジスタ３５０ベースにクロック信号の低電位を入力す
る。トランジスタ３４および３５は差動構成となってい
るため定電流源を構成するトランジスタ３６で流れる電
流はトランジスタ３４に流れトランジスタ３５はオフす
る。このとき基準電圧がベースに入力されているトラン
ジスタ３１と差動を構成するトランジスタ３０のベース
に入力される入力データが基準電圧より高い時、トラン
ジスタ３１はオフしトランジスタ３４に流れる電流はト
ランジスタ３０を流れトランジスタ３０のコレクタには
ＶＣＣの電位から抵抗２８に流れる電流だけさがった電
位、っまり定電流として流れる電流を工とするとトラン
ジスタ３０のコレクタ電位はＶｃｃ Ｉ Ｘ Ｒ２＠
となる。
一方、トランジスタ３１のコレクタにはＶＣＣの電位が
かかる。次に入力されたデータをラッチさせる場合トラ
ンジスタ３４のベースにクロック信号の低電位を、トラ
ンジスタ３５のベースにクロック信号の高電位を入力す
る。トランジスタ３４はオフし、トランジスタ３５に電
流が流れる。このときトランジスタ３２０ベースには前
の状態によりトランジスタ３０のコレクタ電位であるＶ
。。−ＩｘＲｚｓがかかりそのコレクタにはトランジス
タ３１のコレクタ電位であるＶ。Ｃがかかる。また、ト
ランジスタ３３のベースにはトランジスタ３１のコレク
タ電位であるＶ。Ｃがかかり、そのコレクタにはトラン
ジスタ３０のコレクタ電位であるＶＣＣＩｘＲ２ｇがか
かるので、トランジスタ３０．３１は差動構成となって
いるのでトランジスタ３２はオフしトランジスタ３３に
電流が流れることによりトランジスタ３３のコレクタと
共通なトランジスタ３０のコレクタはＶｃｃ ＩＸＲ
ｚｓの電位がかかり、トランジスタ３２のコレクタと共
通なトランジスタ３１のコレクタはｖｏ。の電位がかか
る。つまり前の状態がラッチされたことになる。
かかる。次に入力されたデータをラッチさせる場合トラ
ンジスタ３４のベースにクロック信号の低電位を、トラ
ンジスタ３５のベースにクロック信号の高電位を入力す
る。トランジスタ３４はオフし、トランジスタ３５に電
流が流れる。このときトランジスタ３２０ベースには前
の状態によりトランジスタ３０のコレクタ電位であるＶ
。。−ＩｘＲｚｓがかかりそのコレクタにはトランジス
タ３１のコレクタ電位であるＶ。Ｃがかかる。また、ト
ランジスタ３３のベースにはトランジスタ３１のコレク
タ電位であるＶ。Ｃがかかり、そのコレクタにはトラン
ジスタ３０のコレクタ電位であるＶＣＣＩｘＲ２ｇがか
かるので、トランジスタ３０．３１は差動構成となって
いるのでトランジスタ３２はオフしトランジスタ３３に
電流が流れることによりトランジスタ３３のコレクタと
共通なトランジスタ３０のコレクタはＶｃｃ ＩＸＲ
ｚｓの電位がかかり、トランジスタ３２のコレクタと共
通なトランジスタ３１のコレクタはｖｏ。の電位がかか
る。つまり前の状態がラッチされたことになる。
第２図において番号３０〜３６はＮＰＮ）ランジスタ、
２８，２９．３７は抵抗、３８は電源である。
２８，２９．３７は抵抗、３８は電源である。
前述した従来のラッチ回路付きコンパレータは、クーロ
ツクが入力されるトランジスタが立て積み構成の下位に
あるため、入力データーの範囲は電源のＶ。。からクロ
ック入力信号の範囲までとなっていた。このため、通常
入力データー信号をアンプでドライブさせてラッチ回路
付きコンパレータに入力させる場合、アンプとラッチ回
路の電源を共通にさせると、アンプの出力電圧は、電源
電圧未満であるため、ラッチの入力データ信号が電源電
圧までの振幅である場合、その入力データーをドライブ
させるアンプは、ラッチ回路付きコンパレータの電源電
圧より高電位の電源をもたなければならない。一つまり
、ラッチ回路付きコンパレータ用とアンプ用で別電源を
もたなければならないという欠点がある。
ツクが入力されるトランジスタが立て積み構成の下位に
あるため、入力データーの範囲は電源のＶ。。からクロ
ック入力信号の範囲までとなっていた。このため、通常
入力データー信号をアンプでドライブさせてラッチ回路
付きコンパレータに入力させる場合、アンプとラッチ回
路の電源を共通にさせると、アンプの出力電圧は、電源
電圧未満であるため、ラッチの入力データ信号が電源電
圧までの振幅である場合、その入力データーをドライブ
させるアンプは、ラッチ回路付きコンパレータの電源電
圧より高電位の電源をもたなければならない。一つまり
、ラッチ回路付きコンパレータ用とアンプ用で別電源を
もたなければならないという欠点がある。
本発明は従来の問題点を改善するためのラッチ回路付き
コンパレータを提供するものである。つまり入力データ
範囲をクロック入力範囲より下の電位に設ける手段とし
て従来クロックが入力されていた差動構成のトランジス
タ対に入力データを入力し、その各々のコレクタにおい
てベースにクロックが入力される差動構成の、それぞれ
一方のコレクタが負荷抵抗を介して電源に接続される２
組のトランジスタ対を有するコンパレーター回路と、前
記２組のトランジスタ対において負荷抵抗を有するコレ
クタの電位をエミッタフォロワを介してベースに入力さ
れる差動構成のトランジスタ対とその各々のコレクタに
おいてベースにクロックが入力される差動構成の２組の
トランジスタ対を有し、その２組のトランジスタ対のそ
れぞれ一方のコレクタが前記負荷抵抗に接続されるラッ
チ回路を有することを特徴としている。
コンパレータを提供するものである。つまり入力データ
範囲をクロック入力範囲より下の電位に設ける手段とし
て従来クロックが入力されていた差動構成のトランジス
タ対に入力データを入力し、その各々のコレクタにおい
てベースにクロックが入力される差動構成の、それぞれ
一方のコレクタが負荷抵抗を介して電源に接続される２
組のトランジスタ対を有するコンパレーター回路と、前
記２組のトランジスタ対において負荷抵抗を有するコレ
クタの電位をエミッタフォロワを介してベースに入力さ
れる差動構成のトランジスタ対とその各々のコレクタに
おいてベースにクロックが入力される差動構成の２組の
トランジスタ対を有し、その２組のトランジスタ対のそ
れぞれ一方のコレクタが前記負荷抵抗に接続されるラッ
チ回路を有することを特徴としている。
次に実施例につき説明する。
第１図は本発明の一実施例である。第１図において、１
．５．２３〜２６は抵抗、２〜４，６〜２２はトランジ
スタ、２７は電源である。
．５．２３〜２６は抵抗、２〜４，６〜２２はトランジ
スタ、２７は電源である。
本発明は入力データ範囲をクロック入力範囲より下の電
位に設ける手段として従来クロックが入力されていた差
動構成のトランジスタ対に入力データを入力しその各々
のコレクタにおいてベースにクロックが入力される差動
構成のそれぞれ一方のコレクタが負荷抵抗を介して電源
に接続される２組のトランジスタ対を有するコンパレー
タ回路と、前記２Ｍｉのトランジスタ対において負荷抵
抗を有するコレクタの電位をエミッタフォロワを介して
ベースに入力される差動構成のトランジスタ対とその各
々の極性においてベースにクロックが入力される差動構
成の２組のトランジスタ対を有し、その２組のトランジ
スタ対のそれぞれ一方のコレクタが前記負荷抵抗に接続
されるラッチ回路を有することを特徴としている。
位に設ける手段として従来クロックが入力されていた差
動構成のトランジスタ対に入力データを入力しその各々
のコレクタにおいてベースにクロックが入力される差動
構成のそれぞれ一方のコレクタが負荷抵抗を介して電源
に接続される２組のトランジスタ対を有するコンパレー
タ回路と、前記２Ｍｉのトランジスタ対において負荷抵
抗を有するコレクタの電位をエミッタフォロワを介して
ベースに入力される差動構成のトランジスタ対とその各
々の極性においてベースにクロックが入力される差動構
成の２組のトランジスタ対を有し、その２組のトランジ
スタ対のそれぞれ一方のコレクタが前記負荷抵抗に接続
されるラッチ回路を有することを特徴としている。
以下に本発明の一実施例による動作を説明する。
本発明のラッチ回路において、データーを取り込む場合
、トランジスタ２．６．１０．１３のベースにクロック
信号の高電位を、トランジスタ３，４゜１１．１２のベ
ースにクロック信号の低電位を入力する。このときトラ
ンジスタ７のベースに入力されるデータが、トランジス
タ７と差動を構成するトランジスタ８のベース電位であ
る基準電圧より高い場合定電流源であるトランジスタ９
に流れる電流工はトランジスタ２，７を流れるためトラ
ンジスタ２のコレクタ電位、つまり０ＵＴ１の電位はＶ
。ｃ ＩｘＲ＋となり一方、トランジスタ６のコレク
タ電位である０ＵＴ２の電位はＶ。。となる。次に入力
されたデータをラッチさせる場合、トランジスタ２．６
．１０．１３のベースにクロック信号の低電位を、トラ
ンジスタ３．４．１１゜１２のベースにクロック信号の
高電位を入力する。このときトランジスタ１５のベース
にはエミッタフォロワーを構成するトランジスタ１７゜
１９を介して０ＵＴ１の電位より２ＶＢｘ低い電位をあ
たえる。つまり前の状態より０ＵＴ１はＶＣＣＩＸＲ＋
の電位になっているのでトランジスタ１５のベースには
Ｖ。。−Ｉ Ｘ Ｒ＋ ２ ＶＢＥの電圧がかかる。
、トランジスタ２．６．１０．１３のベースにクロック
信号の高電位を、トランジスタ３，４゜１１．１２のベ
ースにクロック信号の低電位を入力する。このときトラ
ンジスタ７のベースに入力されるデータが、トランジス
タ７と差動を構成するトランジスタ８のベース電位であ
る基準電圧より高い場合定電流源であるトランジスタ９
に流れる電流工はトランジスタ２，７を流れるためトラ
ンジスタ２のコレクタ電位、つまり０ＵＴ１の電位はＶ
。ｃ ＩｘＲ＋となり一方、トランジスタ６のコレク
タ電位である０ＵＴ２の電位はＶ。。となる。次に入力
されたデータをラッチさせる場合、トランジスタ２．６
．１０．１３のベースにクロック信号の低電位を、トラ
ンジスタ３．４．１１゜１２のベースにクロック信号の
高電位を入力する。このときトランジスタ１５のベース
にはエミッタフォロワーを構成するトランジスタ１７゜
１９を介して０ＵＴ１の電位より２ＶＢｘ低い電位をあ
たえる。つまり前の状態より０ＵＴ１はＶＣＣＩＸＲ＋
の電位になっているのでトランジスタ１５のベースには
Ｖ。。−Ｉ Ｘ Ｒ＋ ２ ＶＢＥの電圧がかかる。
同様にトランジスタ１４のベースには■。。−２ＶＢｚ
の電圧がかかる。したがって定電流源であるトランジス
タ１６に流れる電流は、トランジスタ１４．１１を流れ
ＯＵＴ １の電位はＶ。０−ＩｘＲ，，０ＵＴ２の電位
はＶ。。となり前のデータをラッチされたことになる。
の電圧がかかる。したがって定電流源であるトランジス
タ１６に流れる電流は、トランジスタ１４．１１を流れ
ＯＵＴ １の電位はＶ。０−ＩｘＲ，，０ＵＴ２の電位
はＶ。。となり前のデータをラッチされたことになる。
第３図は本発明の他の実施例である。第３図において番
号３９，４３．５９〜６２は抵抗、４０〜４２．４４〜
５８はＮＰＮ）ランジスタ、６３は電源である。この実
施例では、エミッタフォロワを介してラッチ回路の下段
の差動構成のトランジスタ対のベースにクロックを入力
しているため、データを取り込む時は第１図の同様であ
るがラッチさせる場合、トランジスタ４１，４２．５６
のベースにクロック信号の高電位側を、トランジスタ４
０，４４．５３のベースに、クロック信号の低電位側を
入力し、それにより差動を構成する５０゜５１のベース
にエミッタフォロワを介してトランジスタ５０のベース
の方が５１のベースより高電位になるため定電流源であ
るトランジスタに流れる電流はトランジスタ５０を流れ
る。このときトランジスタ５０のコレクタに接続されて
いる差動構成のトランジスタ４８．４９のベースに接続
されているトランジスタ４０．４４のコレクタ電位の高
低によりトランジスタ４８．４９のどちらかに電流を流
し、データをラッチする。この実施例では２段めの立て
積み構成の下段にクロックを入力していることから第１
図の実施例に比べて同様の動作回路を２素子少ない回路
でできる利点がある。
号３９，４３．５９〜６２は抵抗、４０〜４２．４４〜
５８はＮＰＮ）ランジスタ、６３は電源である。この実
施例では、エミッタフォロワを介してラッチ回路の下段
の差動構成のトランジスタ対のベースにクロックを入力
しているため、データを取り込む時は第１図の同様であ
るがラッチさせる場合、トランジスタ４１，４２．５６
のベースにクロック信号の高電位側を、トランジスタ４
０，４４．５３のベースに、クロック信号の低電位側を
入力し、それにより差動を構成する５０゜５１のベース
にエミッタフォロワを介してトランジスタ５０のベース
の方が５１のベースより高電位になるため定電流源であ
るトランジスタに流れる電流はトランジスタ５０を流れ
る。このときトランジスタ５０のコレクタに接続されて
いる差動構成のトランジスタ４８．４９のベースに接続
されているトランジスタ４０．４４のコレクタ電位の高
低によりトランジスタ４８．４９のどちらかに電流を流
し、データをラッチする。この実施例では２段めの立て
積み構成の下段にクロックを入力していることから第１
図の実施例に比べて同様の動作回路を２素子少ない回路
でできる利点がある。
以上説明したように本発明は入力データ範囲をクロック
入力範囲より下の電位に設ける手段として、従来クロッ
クが入力されていた差動構成のトランジスタ対に入力デ
ータを入力し、その各々のコレクタにおいてベースにク
ロックが入力される差動構成のそれぞれ一方のコレクタ
が負荷抵抗を介して電源に接続される２組のトランジス
タ対を有するコンパレーター回路と、前記２組のトラン
ジスタ対において負荷抵抗を有するコレクタの電位をエ
ミッタフォロワを介してベースに入力される差動構成の
トランジスタ対とその各々のコレクタにおいてベースに
クロックが入力される差動構成の２組のトランジスタ対
を有し、その２組のトランジスタ対のそれぞれ一方のコ
レクタが前記負荷抵抗に接続されるラッチ回路を有する
ことにより、入力データをドライブさせるアンプの電源
をラッチ回路付きコンパレータの電源と同電源にするこ
とができる効果がある。
入力範囲より下の電位に設ける手段として、従来クロッ
クが入力されていた差動構成のトランジスタ対に入力デ
ータを入力し、その各々のコレクタにおいてベースにク
ロックが入力される差動構成のそれぞれ一方のコレクタ
が負荷抵抗を介して電源に接続される２組のトランジス
タ対を有するコンパレーター回路と、前記２組のトラン
ジスタ対において負荷抵抗を有するコレクタの電位をエ
ミッタフォロワを介してベースに入力される差動構成の
トランジスタ対とその各々のコレクタにおいてベースに
クロックが入力される差動構成の２組のトランジスタ対
を有し、その２組のトランジスタ対のそれぞれ一方のコ
レクタが前記負荷抵抗に接続されるラッチ回路を有する
ことにより、入力データをドライブさせるアンプの電源
をラッチ回路付きコンパレータの電源と同電源にするこ
とができる効果がある。
前記ラッチ回路においてエミッタフォロワを介して下段
の差動構成のトランジスタ対のベースにクロックを帰還
させ、前記差動構成のトランジスタ対の各々のコレクタ
と接続され差動的に配置され、一方のコレクタは他方の
ベースと接続された２組のトランジスタ対設けたラッチ
回路を有することで前記ラッチ回路付きフンパレータと
同等の効果を２素子少ない回路で実現できる効果がある
。
の差動構成のトランジスタ対のベースにクロックを帰還
させ、前記差動構成のトランジスタ対の各々のコレクタ
と接続され差動的に配置され、一方のコレクタは他方の
ベースと接続された２組のトランジスタ対設けたラッチ
回路を有することで前記ラッチ回路付きフンパレータと
同等の効果を２素子少ない回路で実現できる効果がある
。
第１図は本発明の一実施例であり、第２図は従来例、第
３図は本発明の他の実施例である。 代理人 弁理士 内 原 音 コ −と ≧ さ −姿
３図は本発明の他の実施例である。 代理人 弁理士 内 原 音 コ −と ≧ さ −姿
Claims (1)
- １．３組のトランジスタ対を有する回路であって、共通
のエミッタに定電流源が接続された第１の組のトランジ
スタ対を構成し、ベースに入力データ信号が供給される
第１のトランジスタ及びベースに電圧源が加えられる第
２のトランジスタと、前記第１の及び第２のトランジス
タのコレクタにエミッタが接続され共通に接続されたベ
ースにクロック信号が入力され、各コレクタは負荷抵抗
を介して電源に接続される第３及び第６のトランジスタ
と、前記第１及び第２のトランジスタのコレクタに接続
され前記第３及び第６のトランジスタと差動的に配置さ
れ、前記第３のトランジスタと第２の組のトランジスタ
対を構成する第４のトランジスタと前記第６のトランジ
スタと差動的に配置され前記第６のトランジスタと第３
の組のトランジスタ対を構成する第５のトランジスタと
を含み、前記第４のトランジスタと第５のトランジスタ
のベースに共通に接続され反転クロック信号が入力され
各コレクタは電源に接続されているコンパレータ回路と
、同じく３組のトランジスタ対を有する回路であって共
通エミッタには定電流源が接続された第４の組のトラン
ジスタ対を構成する第７のトランジスタ及び第８のトラ
ンジスタと、前記第７及び第８のトランジスタのコレク
タにエミッタが接続され、前記第３及び第６のトランジ
スタのベースと各ベースが共通に接続され各コレクタは
電源に接続された第９及び第１２のトランジスタと、前
記第７及び第８のトランジスタのコレクタに接続され前
記第９及び第１２のトランジスタと差動的に配置され、
前記第９のトランジスタと第５の組のトランジスタ対を
構成する第１０のトランジスタと、前記第１２のトラン
ジスタと第６の組のトランジスタ対を構成する第１１の
トランジスタを含み、前記第１０及び第１１のトランジ
スタのベースと前記第４及び第５のトランジスタのベー
スが共通に接続され各コレクタは前記第３及び第６のコ
レクタに接続され、各々エミッタフォロワを介して第７
及び第８のベースに帰還をかけているラッチ回路を有す
ることを特徴としているラッチ回路付きコンパレータ。 ２、前記ラッチ回路において２組のトランジスタ対を有
する回路であって共通のエミッタに定電流源が接続され
た第７の組のトランジスタ対を構成し、ベースに前記第
３及び第４のトランジスタのベースに入力された信号を
エミッタフォロワを介して帰還されたクロック信号が入
力された第１３及び第１４のトランジスタと、第１３の
トランジスタのコレクタと接続され、差動的に配置され
一方のコレクタは他方のベースに接続され前記第３及び
第６のトランジスタのコレクタと接続されたラッチ回路
を有する前記特許請求第１項目のラッチ回路付きコンパ
レータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63057488A JP2621311B2 (ja) | 1988-03-10 | 1988-03-10 | ラッチ回路付きコンパレータ |
| US07/320,102 US4982119A (en) | 1988-03-10 | 1989-03-06 | Comparator with latch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63057488A JP2621311B2 (ja) | 1988-03-10 | 1988-03-10 | ラッチ回路付きコンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01231421A true JPH01231421A (ja) | 1989-09-14 |
| JP2621311B2 JP2621311B2 (ja) | 1997-06-18 |
Family
ID=13057104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63057488A Expired - Fee Related JP2621311B2 (ja) | 1988-03-10 | 1988-03-10 | ラッチ回路付きコンパレータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4982119A (ja) |
| JP (1) | JP2621311B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4231178C2 (de) * | 1992-09-17 | 1994-07-21 | Siemens Ag | Speicherelement |
| FR2708134A1 (fr) * | 1993-07-22 | 1995-01-27 | Philips Electronics Nv | Circuit échantillonneur différentiel. |
| US5736878A (en) * | 1996-06-21 | 1998-04-07 | Delco Electronics Corporaiton | Low cost, high speed track and hold circuit |
| DE19736900B4 (de) * | 1997-08-25 | 2006-02-16 | Telefonaktiebolaget Lm Ericsson (Publ) | Leitungsempfängerschaltkreis mit großem Gleichtaktspannungsbereich für differentielle Eingangssignale |
| US6328407B1 (en) | 1999-01-19 | 2001-12-11 | Xerox Corporation | Method and apparatus of prewarming a printhead using prepulses |
| US6433612B1 (en) * | 2001-02-21 | 2002-08-13 | Hiband Semiconductors, Inc. | Method for achieving low feed-through and consistent transition delay in a multiplexor circuit |
| US6597303B2 (en) * | 2001-08-16 | 2003-07-22 | Hrl Laboratories, Llc | Comparator with very fast regeneration time constant |
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1988
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-
1989
- 1989-03-06 US US07/320,102 patent/US4982119A/en not_active Expired - Lifetime
Also Published As
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|---|---|
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| US4982119A (en) | 1991-01-01 |
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