JPH0969759A - ラッチ回路およびこれを用いたフリップフロップ回路 - Google Patents
ラッチ回路およびこれを用いたフリップフロップ回路Info
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- JPH0969759A JPH0969759A JP7222325A JP22232595A JPH0969759A JP H0969759 A JPH0969759 A JP H0969759A JP 7222325 A JP7222325 A JP 7222325A JP 22232595 A JP22232595 A JP 22232595A JP H0969759 A JPH0969759 A JP H0969759A
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Abstract
(57)【要約】
【課題】 低電圧で動作可能なエミッタ・カップルド・
ロジック（ＥＣＬ）方式のラッチ回路およびこれを用い
たフリップフロップ回路（ＥＣＬ方式ＦＦ）を得ること
を目的とする。 【解決手段】 Ｔ入力信号が入力されるトランジスタ
と、Ｄ入力信号が入力されるトランジスタのエミッタと
を、スイッチングを行わせるためのエミッタ帰還抵抗を
介して接続することにより、電源と接地電位間に接続さ
れるトランジスタの積み上げ段数を減らした。また、負
荷抵抗と電源との間にスイッチングを確実に行わせるた
めのレベルシフト用抵抗を挿入した。 【効果】 電源と接地電位間に接続されるトランジスタ
の積み上げ段数を減らすことにより、低電圧動作が可能
になった。
ロジック（ＥＣＬ）方式のラッチ回路およびこれを用い
たフリップフロップ回路（ＥＣＬ方式ＦＦ）を得ること
を目的とする。 【解決手段】 Ｔ入力信号が入力されるトランジスタ
と、Ｄ入力信号が入力されるトランジスタのエミッタと
を、スイッチングを行わせるためのエミッタ帰還抵抗を
介して接続することにより、電源と接地電位間に接続さ
れるトランジスタの積み上げ段数を減らした。また、負
荷抵抗と電源との間にスイッチングを確実に行わせるた
めのレベルシフト用抵抗を挿入した。 【効果】 電源と接地電位間に接続されるトランジスタ
の積み上げ段数を減らすことにより、低電圧動作が可能
になった。
Description
【０００１】
【発明の属する技術分野】この発明はラッチ回路および
これを用いたフリップフロップ回路に関し、さらにはエ
ミッタ・カップルド・ロジック（ＥＣＬ）方式のラッチ
回路およびこれを用いたフリップフロップ回路（ＦＦ）
に関するものである。
これを用いたフリップフロップ回路に関し、さらにはエ
ミッタ・カップルド・ロジック（ＥＣＬ）方式のラッチ
回路およびこれを用いたフリップフロップ回路（ＦＦ）
に関するものである。
【０００２】
【従来の技術】図３は従来のエミッタ・カップルド・ロ
ジック（ＥＣＬ）方式のフリップフロップ回路（ＦＦ）
の回路図である。図において、Ｑ１〜Ｑ１２はトランジ
スタ、Ｒ１〜Ｒ４は負荷抵抗、Ｒ５およびＲ６は定電流
源を構成するための抵抗である。１はトランジスタＱ
１，Ｑ２よりなる差動対、２はトランジスタＱ３，Ｑ４
よりなる差動対、３はトランジスタＱ５，Ｑ８よりなる
差動対、４はトランジスタＱ６，Ｑ７よりなる差動対、
５はトランジスタＱ９，Ｑ１２よりなる差動対、６はト
ランジスタＱ１０，Ｑ１１よりなる差動対である。Ｉ
１，Ｉ２は定電流源であり、定電流源Ｉ１はトランジス
タＱ１３と抵抗Ｒ５よりなり、定電流源Ｉ２はトランジ
スタＱ１４と抵抗Ｒ６よりなる。
ジック（ＥＣＬ）方式のフリップフロップ回路（ＦＦ）
の回路図である。図において、Ｑ１〜Ｑ１２はトランジ
スタ、Ｒ１〜Ｒ４は負荷抵抗、Ｒ５およびＲ６は定電流
源を構成するための抵抗である。１はトランジスタＱ
１，Ｑ２よりなる差動対、２はトランジスタＱ３，Ｑ４
よりなる差動対、３はトランジスタＱ５，Ｑ８よりなる
差動対、４はトランジスタＱ６，Ｑ７よりなる差動対、
５はトランジスタＱ９，Ｑ１２よりなる差動対、６はト
ランジスタＱ１０，Ｑ１１よりなる差動対である。Ｉ
１，Ｉ２は定電流源であり、定電流源Ｉ１はトランジス
タＱ１３と抵抗Ｒ５よりなり、定電流源Ｉ２はトランジ
スタＱ１４と抵抗Ｒ６よりなる。
【０００３】このフリップフロップ回路全体は電源ＶCC
と接地電位ＧＮＤとの間で動作し、定電流源Ｉ１，Ｉ２
には直流電圧ＶBが接地電位ＧＮＤとの間に印加され
る。また、クロック入力信号Ｔ，Ｔバーが第１および第
２の差動対１，２に入力され、データ入力信号Ｄ，Ｄバ
ーが第３差動対３に入力される。そして、出力信号Ｑ，
Ｑバーは抵抗Ｒ３，Ｒ４より取り出される。
と接地電位ＧＮＤとの間で動作し、定電流源Ｉ１，Ｉ２
には直流電圧ＶBが接地電位ＧＮＤとの間に印加され
る。また、クロック入力信号Ｔ，Ｔバーが第１および第
２の差動対１，２に入力され、データ入力信号Ｄ，Ｄバ
ーが第３差動対３に入力される。そして、出力信号Ｑ，
Ｑバーは抵抗Ｒ３，Ｒ４より取り出される。
【０００４】次に動作について説明する。第１，第２の
差動対１，２はクロック入力信号Ｔ，Ｔバーの極性によ
りスイッチング動作し、第３の差動対３はデータ入力信
号Ｄ，Ｄバーの極性によりスイッチング動作する。第４
の差動対４は負荷抵抗Ｒ１，Ｒ２に出力された状態を保
持するように働く。第５の差動対５は負荷抵抗Ｒ１，Ｒ
２の出力によりスイッチング動作する。第６の差動対６
は負荷抵抗Ｒ３，Ｒ４に出力された状態を保持するよう
働く。
差動対１，２はクロック入力信号Ｔ，Ｔバーの極性によ
りスイッチング動作し、第３の差動対３はデータ入力信
号Ｄ，Ｄバーの極性によりスイッチング動作する。第４
の差動対４は負荷抵抗Ｒ１，Ｒ２に出力された状態を保
持するように働く。第５の差動対５は負荷抵抗Ｒ１，Ｒ
２の出力によりスイッチング動作する。第６の差動対６
は負荷抵抗Ｒ３，Ｒ４に出力された状態を保持するよう
働く。
【０００５】第４の差動対４を例にとると、負荷抵抗Ｒ
１にハイ、負荷抵抗Ｒ２にローが出力された状態で第４
の差動対４が動作した場合、トランジスタＱ６のベース
にローが印加され、トランジスタＱ７のベースにハイが
印加されるため、トランジスタＱ６がオフし、トランジ
スタＱ７がオンする。従ってトランジスタＱ７を電流が
流れ、負荷抵抗Ｒ２にローが現われ、逆に負荷抵抗Ｒ１
は電流が流れないためハイになり、結局前の出力状態を
保持し続ける。
１にハイ、負荷抵抗Ｒ２にローが出力された状態で第４
の差動対４が動作した場合、トランジスタＱ６のベース
にローが印加され、トランジスタＱ７のベースにハイが
印加されるため、トランジスタＱ６がオフし、トランジ
スタＱ７がオンする。従ってトランジスタＱ７を電流が
流れ、負荷抵抗Ｒ２にローが現われ、逆に負荷抵抗Ｒ１
は電流が流れないためハイになり、結局前の出力状態を
保持し続ける。
【０００６】次にＴ入力に信号が入力された場合の動作
について説明する。まず、入力信号Ｔがハイの場合、第
１，第２の差動対１，２のトランジスタＱ１，Ｑ３がオ
ンし、第３および第６の差動対３，６が動作する。第３
の差動対３が動作することにより、Ｄ，Ｄバーの入力信
号に応じた出力が負荷抵抗Ｒ１，Ｒ２に現れる。すなわ
ち、Ｄがハイの場合、トランジスタＱ５がオン、トラン
ジスタＱ６がオフし、負荷抵抗Ｒ１出力はロー、負荷抵
抗Ｒ２の出力はハイになる。
について説明する。まず、入力信号Ｔがハイの場合、第
１，第２の差動対１，２のトランジスタＱ１，Ｑ３がオ
ンし、第３および第６の差動対３，６が動作する。第３
の差動対３が動作することにより、Ｄ，Ｄバーの入力信
号に応じた出力が負荷抵抗Ｒ１，Ｒ２に現れる。すなわ
ち、Ｄがハイの場合、トランジスタＱ５がオン、トラン
ジスタＱ６がオフし、負荷抵抗Ｒ１出力はロー、負荷抵
抗Ｒ２の出力はハイになる。
【０００７】負荷抵抗Ｒ１，Ｒ２出力は第５の差動対５
に印加されるが、このとき第５の差動対５は動作せず、
第６の差動対６が動作している。従って、先に説明した
通り負荷抵抗Ｒ３，Ｒ４の出力、すなわちＱ，Ｑバー出
力には、Ｔ入力にハイが印加される前の出力状態がその
まま出力され続ける。
に印加されるが、このとき第５の差動対５は動作せず、
第６の差動対６が動作している。従って、先に説明した
通り負荷抵抗Ｒ３，Ｒ４の出力、すなわちＱ，Ｑバー出
力には、Ｔ入力にハイが印加される前の出力状態がその
まま出力され続ける。
【０００８】次にＴ入力にローが印加された場合、第
１，第２の差動対１，２のトランジスタＱ２，Ｑ４がオ
ンし、第４および第５の差動対４，５が動作する。第４
の差動対４が動作することにより、負荷抵抗Ｒ１，Ｒ２
には前の出力状態、すなわち負荷抵抗Ｒ１出力はロー、
負荷抵抗Ｒ２出力はハイが保持される。このとき、Ｄ入
力は受け付けない。
１，第２の差動対１，２のトランジスタＱ２，Ｑ４がオ
ンし、第４および第５の差動対４，５が動作する。第４
の差動対４が動作することにより、負荷抵抗Ｒ１，Ｒ２
には前の出力状態、すなわち負荷抵抗Ｒ１出力はロー、
負荷抵抗Ｒ２出力はハイが保持される。このとき、Ｄ入
力は受け付けない。
【０００９】一方、第５の差動対５が動作することによ
り、負荷抵抗Ｒ１，Ｒ２の出力がＱ，Ｑバー出力に現わ
れる。すなわち、負荷抵抗Ｒ１出力がロー、負荷抵抗Ｒ
２出力がハイのためＱ９がオフ、Ｑ１２がオンし、Ｑ出
力がハイ、Ｑバー出力がローとなる。
り、負荷抵抗Ｒ１，Ｒ２の出力がＱ，Ｑバー出力に現わ
れる。すなわち、負荷抵抗Ｒ１出力がロー、負荷抵抗Ｒ
２出力がハイのためＱ９がオフ、Ｑ１２がオンし、Ｑ出
力がハイ、Ｑバー出力がローとなる。
【００１０】以上のようにエミッタ・カップルド・ロジ
ック方式フリップフロップ回路（ＥＣＬ方式ＦＦ）は、
Ｔ入力がハイのときＤ入力のデータを読み込み、Ｔ入力
がローのときに読み込んだデータをＱ，Ｑバー出力に出
力するよう動作し、フェーズ・ロックド・ループ（ＰＬ
Ｌ）の分周器として用いられている。
ック方式フリップフロップ回路（ＥＣＬ方式ＦＦ）は、
Ｔ入力がハイのときＤ入力のデータを読み込み、Ｔ入力
がローのときに読み込んだデータをＱ，Ｑバー出力に出
力するよう動作し、フェーズ・ロックド・ループ（ＰＬ
Ｌ）の分周器として用いられている。
【００１１】
【発明が解決しようとする課題】従来のエミッタ・カッ
プルド・ロジック方式フリップフロップ回路（ＥＣＬ方
式ＦＦ）は以上のように構成されており、電源と接地電
位間のトランジスタ積み上げ段数が多く、例えば図３の
従来例では３段を要し、低電圧動作に不適であった。
プルド・ロジック方式フリップフロップ回路（ＥＣＬ方
式ＦＦ）は以上のように構成されており、電源と接地電
位間のトランジスタ積み上げ段数が多く、例えば図３の
従来例では３段を要し、低電圧動作に不適であった。
【００１２】これを具体的にみると、例えば図３の従来
例では、トランジスタのベース・エミッタ間電圧ＶBE＝
０.７Ｖ，トランジスタのコレクタ・ベース間電圧差を
０.２Ｖ、定電流源用の抵抗Ｒ５，Ｒ６での電圧降下を
０.２Ｖとしたときに、最低必要とされる電源電圧は、
０.７×３＋０.２×２＋０.２＝２.７Ｖとなる。
例では、トランジスタのベース・エミッタ間電圧ＶBE＝
０.７Ｖ，トランジスタのコレクタ・ベース間電圧差を
０.２Ｖ、定電流源用の抵抗Ｒ５，Ｒ６での電圧降下を
０.２Ｖとしたときに、最低必要とされる電源電圧は、
０.７×３＋０.２×２＋０.２＝２.７Ｖとなる。
【００１３】この発明は上記のような問題点を解消する
ためになされたものであり、低電圧で動作可能なラッチ
回路およびこれを用いたフリップフロップ回路、特にエ
ミッタ・カップルド・ロジック方式のラッチ回路および
これを用いたフリップフロップ回路（ＥＣＬ方式ＦＦ）
を得ることを目的としている。
ためになされたものであり、低電圧で動作可能なラッチ
回路およびこれを用いたフリップフロップ回路、特にエ
ミッタ・カップルド・ロジック方式のラッチ回路および
これを用いたフリップフロップ回路（ＥＣＬ方式ＦＦ）
を得ることを目的としている。
【００１４】
【課題を解決するための手段】このため、この発明に係
るエミッタ・カップルド・ロジック方式のラッチ回路お
よびこれを用いたフリップフロップ回路（ＥＣＬ方式Ｆ
Ｆ）は、電源とＧＮＤ間に接続されるトランジスタの積
み上げ段数を減らすように構成したものである。
るエミッタ・カップルド・ロジック方式のラッチ回路お
よびこれを用いたフリップフロップ回路（ＥＣＬ方式Ｆ
Ｆ）は、電源とＧＮＤ間に接続されるトランジスタの積
み上げ段数を減らすように構成したものである。
【００１５】この発明の第１の発明にかかるラッチ回路
は、クロック入力Ｔバー信号が入力される第１のトラン
ジスタＱ１と、この第１のトランジスタＱ１のエミッタ
に共通の抵抗を介してそれぞれそのエミッタが接続され
データ入力Ｄ，Ｄバー信号が入力されて差動的に働きそ
れぞれＤバー，Ｄ信号を出力する第２および第３のトラ
ンジスタＱ２，Ｑ３と、クロック入力Ｔ信号が入力され
る第４のトランジスタＱ４と、この第４のトランジスタ
Ｑ４のエミッタに共通の抵抗を介してそれぞれそのエミ
ッタが接続され上記第３および第２のトランジスタＱ
３，Ｑ２の出力信号が入力されて差動的に働き上記出力
信号を保持する第５および第６のトランジスタＱ５，Ｑ
６とを備えたものである。
は、クロック入力Ｔバー信号が入力される第１のトラン
ジスタＱ１と、この第１のトランジスタＱ１のエミッタ
に共通の抵抗を介してそれぞれそのエミッタが接続され
データ入力Ｄ，Ｄバー信号が入力されて差動的に働きそ
れぞれＤバー，Ｄ信号を出力する第２および第３のトラ
ンジスタＱ２，Ｑ３と、クロック入力Ｔ信号が入力され
る第４のトランジスタＱ４と、この第４のトランジスタ
Ｑ４のエミッタに共通の抵抗を介してそれぞれそのエミ
ッタが接続され上記第３および第２のトランジスタＱ
３，Ｑ２の出力信号が入力されて差動的に働き上記出力
信号を保持する第５および第６のトランジスタＱ５，Ｑ
６とを備えたものである。
【００１６】第２の発明にかかるフロップフリップ回路
は、クロック入力Ｔバー信号が入力される第１のトラン
ジスタＱ１と、この第１のトランジスタＱ１のエミッタ
に共通の抵抗を介してそれぞれそのエミッタが接続され
データ入力Ｄ，Ｄバー信号が入力されて差動的に働きそ
れぞれＤバー，Ｄ信号を出力する第２および第３のトラ
ンジスタＱ２，Ｑ３と、クロック入力Ｔ信号が入力され
る第４のトランジスタＱ４と、この第４のトランジスタ
Ｑ４のエミッタに共通の抵抗を介してそれぞれそのエミ
ッタが接続され上記第３および第２のトランジスタＱ
３，Ｑ２の出力信号が入力されて差動的に働き上記第２
および第３のトランジスタＱ２，Ｑ３の出力信号を保持
する第５および第６のトランジスタＱ５，Ｑ６と、クロ
ック入力Ｔ信号が入力される第７のトランジスタＱ７
と、この第７のトランジスタＱ７のエミッタに共通の抵
抗を介してそれぞれそのエミッタが接続され上記第５お
よび第６トランジスタＱ５，Ｑ６の出力信号が入力され
て差動的に働きそれぞれＤ，Ｄバー信号を出力する第８
および第９のトランジスタＱ８，Ｑ９と、クロック入力
Ｔバー信号が入力される第１０のトランジスタＱ１０
と、この第１０のトランジスタＱ１０のエミッタに共通
の抵抗を介してそれぞれそのエミッタが接続され上記第
９および第８のトランジスタＱ９，Ｑ８の出力信号が入
力されて差動的に働き上記第８および第９のトランジス
タＱ８，Ｑ９の出力信号を保持する第１１および第１２
のトランジスタＱ１１，Ｑ１２とを備えたものである。
は、クロック入力Ｔバー信号が入力される第１のトラン
ジスタＱ１と、この第１のトランジスタＱ１のエミッタ
に共通の抵抗を介してそれぞれそのエミッタが接続され
データ入力Ｄ，Ｄバー信号が入力されて差動的に働きそ
れぞれＤバー，Ｄ信号を出力する第２および第３のトラ
ンジスタＱ２，Ｑ３と、クロック入力Ｔ信号が入力され
る第４のトランジスタＱ４と、この第４のトランジスタ
Ｑ４のエミッタに共通の抵抗を介してそれぞれそのエミ
ッタが接続され上記第３および第２のトランジスタＱ
３，Ｑ２の出力信号が入力されて差動的に働き上記第２
および第３のトランジスタＱ２，Ｑ３の出力信号を保持
する第５および第６のトランジスタＱ５，Ｑ６と、クロ
ック入力Ｔ信号が入力される第７のトランジスタＱ７
と、この第７のトランジスタＱ７のエミッタに共通の抵
抗を介してそれぞれそのエミッタが接続され上記第５お
よび第６トランジスタＱ５，Ｑ６の出力信号が入力され
て差動的に働きそれぞれＤ，Ｄバー信号を出力する第８
および第９のトランジスタＱ８，Ｑ９と、クロック入力
Ｔバー信号が入力される第１０のトランジスタＱ１０
と、この第１０のトランジスタＱ１０のエミッタに共通
の抵抗を介してそれぞれそのエミッタが接続され上記第
９および第８のトランジスタＱ９，Ｑ８の出力信号が入
力されて差動的に働き上記第８および第９のトランジス
タＱ８，Ｑ９の出力信号を保持する第１１および第１２
のトランジスタＱ１１，Ｑ１２とを備えたものである。
【００１７】第３の発明にかかるラッチ回路は、クロッ
ク入力Ｔバー信号がベースに入力される第１のトランジ
スタＱ１と、データ入力Ｄ信号がベースに入力される第
２のトランジスタＱ２と、データ入力Ｄバー信号がベー
スに入力される第３のトランジスタＱ３と、上記第１の
トランジスタＱ１のエミッタと上記第２，第３のトラン
ジスタＱ２，Ｑ３のエミッタ接続点との間に挿入された
第１のエミッタ帰還抵抗Ｒ１５と、上記第１のトランジ
スタＱ１のエミッタと上記第１のエミッタ帰還抵抗Ｒ１
５との接続点と接地電位ＧＮＤとの間に挿入された第１
の定電流源Ｉ１と、クロック入力Ｔ信号がベースに入力
される第４のトランジスタＱ４と、互いに、ベースと他
方のコレクタ、コレクタと他方のベースが接続された第
５，第６のトランジスタＱ５，Ｑ６と、上記第４のトラ
ンジスタＱ４のエミッタと上記第５，第６のトランジス
タＱ５，Ｑ６のエミッタ接続点との間に挿入された第２
のエミッタ帰還抵抗Ｒ１６と、上記第４のトランジスタ
Ｑ４のエミッタと上記第２のエミッタ帰還抵抗Ｒ１６と
の接続点と接地電位ＧＮＤとの間に挿入された第２の定
電流源Ｉ２と、上記第２，第５のトランジスタＱ２，Ｑ
５のコレクタと上記第６のトランジスタＱ６のベースと
の共通接続点と電源ＶCCとの間に挿入された第１の負荷
抵抗Ｒ１１と、上記第３，第６のトランジスタＱ３，Ｑ
６のコレクタと上記第５のトランジスタＱ５のベースと
の共通接続点と電源ＶCCとの間に挿入された第２の負荷
抵抗Ｒ１２とを備えたものである。
ク入力Ｔバー信号がベースに入力される第１のトランジ
スタＱ１と、データ入力Ｄ信号がベースに入力される第
２のトランジスタＱ２と、データ入力Ｄバー信号がベー
スに入力される第３のトランジスタＱ３と、上記第１の
トランジスタＱ１のエミッタと上記第２，第３のトラン
ジスタＱ２，Ｑ３のエミッタ接続点との間に挿入された
第１のエミッタ帰還抵抗Ｒ１５と、上記第１のトランジ
スタＱ１のエミッタと上記第１のエミッタ帰還抵抗Ｒ１
５との接続点と接地電位ＧＮＤとの間に挿入された第１
の定電流源Ｉ１と、クロック入力Ｔ信号がベースに入力
される第４のトランジスタＱ４と、互いに、ベースと他
方のコレクタ、コレクタと他方のベースが接続された第
５，第６のトランジスタＱ５，Ｑ６と、上記第４のトラ
ンジスタＱ４のエミッタと上記第５，第６のトランジス
タＱ５，Ｑ６のエミッタ接続点との間に挿入された第２
のエミッタ帰還抵抗Ｒ１６と、上記第４のトランジスタ
Ｑ４のエミッタと上記第２のエミッタ帰還抵抗Ｒ１６と
の接続点と接地電位ＧＮＤとの間に挿入された第２の定
電流源Ｉ２と、上記第２，第５のトランジスタＱ２，Ｑ
５のコレクタと上記第６のトランジスタＱ６のベースと
の共通接続点と電源ＶCCとの間に挿入された第１の負荷
抵抗Ｒ１１と、上記第３，第６のトランジスタＱ３，Ｑ
６のコレクタと上記第５のトランジスタＱ５のベースと
の共通接続点と電源ＶCCとの間に挿入された第２の負荷
抵抗Ｒ１２とを備えたものである。
【００１８】第４の発明にかかるフロップフリップ回路
は、クロック入力Ｔバー信号がベースに入力される第１
のトランジスタＱ１と、データ入力Ｄ信号がベースに入
力される第２のトランジスタＱ２、データ入力Ｄバー信
号がベースに入力される第３のトランジスタＱ３と、上
記第１のトランジスタＱ１のエミッタと上記第２，第３
のトランジスタＱ２，Ｑ３のエミッタ接続点との間に挿
入された第１のエミッタ帰還抵抗Ｒ１５と、上記第１の
トランジスタＱ１のエミッタと上記第１のエミッタ帰還
抵抗Ｒ１５との接続点と接地電位ＧＮＤとの間に挿入さ
れた第１の定電流源Ｉ１と、クロック入力Ｔ信号がベー
スに入力される第４のトランジスタＱ４と、互いに、ベ
ースと他方のコレクタ、コレクタと他方のベースが接続
された第５，第６のトランジスタＱ５，Ｑ６と、上記第
４のトランジスタＱ４のエミッタと上記第５，第６のト
ランジスタＱ５，Ｑ６のエミッタ接続点との間に挿入さ
れた第２のエミッタ帰還抵抗Ｒ１６と、上記第４のトラ
ンジスタＱ４のエミッタと上記第２のエミッタ帰還抵抗
Ｒ１６との接続点と接地電位ＧＮＤとの間に挿入された
第２の定電流源Ｉ２と、上記第２，第５のトランジスタ
Ｑ２，Ｑ５のコレクタと上記第６のトランジスタＱ６の
ベースとの共通接続点と電源との間に挿入された第１の
負荷抵抗Ｒ１１と、上記第３，第６のトランジスタＱ
３，Ｑ６のコレクタと上記第５のトランジスタＱ５のベ
ースとの共通接続点と電源との間に挿入された第２の負
荷抵抗Ｒ１２と、クロック入力Ｔ信号がベースに入力さ
れる第７のトランジスタＱ７と、ベースが上記第１の負
荷抵抗Ｒ１１に接続された第８のトランジスタＲ８と、
ベースが上記第２の負荷抵抗Ｒ１２に接続された第９の
トランジスタＱ９と、上記第７のトランジスタＱ７のエ
ミッタと上記第８，第９のトランジスタＱ８，Ｑ９のエ
ミッタ接続点との間に挿入された第３のエミッタ帰還抵
抗Ｒ１７と、上記第７のトランジスタＱ７のエミッタと
上記第３のエミッタ帰還抵抗Ｒ１７の接続点と接地電位
ＧＮＤとの間に挿入された第３の定電流源Ｉ３と、クロ
ック入力Ｔバー信号がベースに入力される第１０のトラ
ンジスタＱ１０と、互いに、ベースと他方のコレクタ、
コレクタと他方のベースが接続された第１１，第１２の
トランジスタＱ１１，Ｑ１２と、上記第１０のトランジ
スタＱ１０のエミッタと上記第１１，第１２のトランジ
スタＱ１１，Ｑ１２のエミッタ接続点との間に挿入され
た第４のエミッタ帰還抵抗Ｒ１８と、上記第１０のトラ
ンジスタＱ１０のエミッタと上記第４のエミッタ帰還抵
抗Ｒ１８の接続点と接地電位ＧＮＤとの間に挿入された
第４の定電流源Ｉ４と、上記第８，第１１のトランジス
タＱ８，Ｑ１１のコレクタと上記第１２のトランジスタ
Ｑ１２のベースとの共通接続点と電源との間に挿入され
Ｑ信号を出力するための第３の負荷抵抗Ｒ１３と、上記
第９，第１２のトランジスタＱ９，Ｑ１２のコレクタと
上記第１１のトランジスタＱ１１のベースとの共通接続
点と電源との間に挿入されＱバー信号を出力するための
第４の負荷抵抗Ｒ１４とを備えたものである。
は、クロック入力Ｔバー信号がベースに入力される第１
のトランジスタＱ１と、データ入力Ｄ信号がベースに入
力される第２のトランジスタＱ２、データ入力Ｄバー信
号がベースに入力される第３のトランジスタＱ３と、上
記第１のトランジスタＱ１のエミッタと上記第２，第３
のトランジスタＱ２，Ｑ３のエミッタ接続点との間に挿
入された第１のエミッタ帰還抵抗Ｒ１５と、上記第１の
トランジスタＱ１のエミッタと上記第１のエミッタ帰還
抵抗Ｒ１５との接続点と接地電位ＧＮＤとの間に挿入さ
れた第１の定電流源Ｉ１と、クロック入力Ｔ信号がベー
スに入力される第４のトランジスタＱ４と、互いに、ベ
ースと他方のコレクタ、コレクタと他方のベースが接続
された第５，第６のトランジスタＱ５，Ｑ６と、上記第
４のトランジスタＱ４のエミッタと上記第５，第６のト
ランジスタＱ５，Ｑ６のエミッタ接続点との間に挿入さ
れた第２のエミッタ帰還抵抗Ｒ１６と、上記第４のトラ
ンジスタＱ４のエミッタと上記第２のエミッタ帰還抵抗
Ｒ１６との接続点と接地電位ＧＮＤとの間に挿入された
第２の定電流源Ｉ２と、上記第２，第５のトランジスタ
Ｑ２，Ｑ５のコレクタと上記第６のトランジスタＱ６の
ベースとの共通接続点と電源との間に挿入された第１の
負荷抵抗Ｒ１１と、上記第３，第６のトランジスタＱ
３，Ｑ６のコレクタと上記第５のトランジスタＱ５のベ
ースとの共通接続点と電源との間に挿入された第２の負
荷抵抗Ｒ１２と、クロック入力Ｔ信号がベースに入力さ
れる第７のトランジスタＱ７と、ベースが上記第１の負
荷抵抗Ｒ１１に接続された第８のトランジスタＲ８と、
ベースが上記第２の負荷抵抗Ｒ１２に接続された第９の
トランジスタＱ９と、上記第７のトランジスタＱ７のエ
ミッタと上記第８，第９のトランジスタＱ８，Ｑ９のエ
ミッタ接続点との間に挿入された第３のエミッタ帰還抵
抗Ｒ１７と、上記第７のトランジスタＱ７のエミッタと
上記第３のエミッタ帰還抵抗Ｒ１７の接続点と接地電位
ＧＮＤとの間に挿入された第３の定電流源Ｉ３と、クロ
ック入力Ｔバー信号がベースに入力される第１０のトラ
ンジスタＱ１０と、互いに、ベースと他方のコレクタ、
コレクタと他方のベースが接続された第１１，第１２の
トランジスタＱ１１，Ｑ１２と、上記第１０のトランジ
スタＱ１０のエミッタと上記第１１，第１２のトランジ
スタＱ１１，Ｑ１２のエミッタ接続点との間に挿入され
た第４のエミッタ帰還抵抗Ｒ１８と、上記第１０のトラ
ンジスタＱ１０のエミッタと上記第４のエミッタ帰還抵
抗Ｒ１８の接続点と接地電位ＧＮＤとの間に挿入された
第４の定電流源Ｉ４と、上記第８，第１１のトランジス
タＱ８，Ｑ１１のコレクタと上記第１２のトランジスタ
Ｑ１２のベースとの共通接続点と電源との間に挿入され
Ｑ信号を出力するための第３の負荷抵抗Ｒ１３と、上記
第９，第１２のトランジスタＱ９，Ｑ１２のコレクタと
上記第１１のトランジスタＱ１１のベースとの共通接続
点と電源との間に挿入されＱバー信号を出力するための
第４の負荷抵抗Ｒ１４とを備えたものである。
【００１９】第５の発明にかかるラッチ回路は、クロッ
ク入力Ｔバー信号がベースに入力される第１のトランジ
スタＱ１と、データ入力Ｄ信号がベースに入力される第
２のトランジスタＱ２と、データ入力Ｄバー信号がベー
スに入力される第３のトランジスタＱ３と、上記第１の
トランジスタＱ１のエミッタと上記第２，第３のトラン
ジスタＱ２，Ｑ３のエミッタ接続点との間に挿入された
第１のエミッタ帰還抵抗Ｒ１５と、上記第１のトランジ
スタＱ１のエミッタと上記第１のエミッタ帰還抵抗Ｒ１
５との接続点と接地電位ＧＮＤとの間に挿入された第１
の定電流源Ｉ１と、クロック入力Ｔ信号がベースに入力
される第４のトランジスタＱ４と、互いに、ベースと他
方のコレクタ、コレクタと他方のベースが接続された第
５，第６のトランジスタＱ５，Ｑ６と、上記第４のトラ
ンジスタＱ４のエミッタと上記第５，第６のトランジス
タＱ５，Ｑ６のエミッタ接続点との間に挿入された第２
のエミッタ帰還抵抗Ｒ１６と、上記第４のトランジスタ
Ｑ４のエミッタと上記第２のエミッタ帰還抵抗Ｒ１６と
の接続点と接地電位ＧＮＤとの間に挿入された第２の定
電流源Ｉ２と、上記第２，第５のトランジスタＱ２，Ｑ
５のコレクタと上記第６のトランジスタＱ６のベースと
の共通接続点に一端が接続された第１の負荷抵抗Ｒ１１
と、上記第３，第６のトランジスタＱ３，Ｑ６のコレク
タと上記第５のトランジスタＱ５のベースとの共通接続
点に一端が接続された第２の負荷抵抗Ｒ１２と、上記第
１，第２の負荷抵抗Ｒ１１，Ｒ１２の他端と電源との間
に共通に挿入された第１のレベルシフト用抵抗Ｒ２６と
を備えたことを特徴とするものである。
ク入力Ｔバー信号がベースに入力される第１のトランジ
スタＱ１と、データ入力Ｄ信号がベースに入力される第
２のトランジスタＱ２と、データ入力Ｄバー信号がベー
スに入力される第３のトランジスタＱ３と、上記第１の
トランジスタＱ１のエミッタと上記第２，第３のトラン
ジスタＱ２，Ｑ３のエミッタ接続点との間に挿入された
第１のエミッタ帰還抵抗Ｒ１５と、上記第１のトランジ
スタＱ１のエミッタと上記第１のエミッタ帰還抵抗Ｒ１
５との接続点と接地電位ＧＮＤとの間に挿入された第１
の定電流源Ｉ１と、クロック入力Ｔ信号がベースに入力
される第４のトランジスタＱ４と、互いに、ベースと他
方のコレクタ、コレクタと他方のベースが接続された第
５，第６のトランジスタＱ５，Ｑ６と、上記第４のトラ
ンジスタＱ４のエミッタと上記第５，第６のトランジス
タＱ５，Ｑ６のエミッタ接続点との間に挿入された第２
のエミッタ帰還抵抗Ｒ１６と、上記第４のトランジスタ
Ｑ４のエミッタと上記第２のエミッタ帰還抵抗Ｒ１６と
の接続点と接地電位ＧＮＤとの間に挿入された第２の定
電流源Ｉ２と、上記第２，第５のトランジスタＱ２，Ｑ
５のコレクタと上記第６のトランジスタＱ６のベースと
の共通接続点に一端が接続された第１の負荷抵抗Ｒ１１
と、上記第３，第６のトランジスタＱ３，Ｑ６のコレク
タと上記第５のトランジスタＱ５のベースとの共通接続
点に一端が接続された第２の負荷抵抗Ｒ１２と、上記第
１，第２の負荷抵抗Ｒ１１，Ｒ１２の他端と電源との間
に共通に挿入された第１のレベルシフト用抵抗Ｒ２６と
を備えたことを特徴とするものである。
【００２０】第６の発明にかかるフリップフロップ回路
は、クロック入力Ｔバー信号がベースに入力される第１
のトランジスタＱ１と、データ入力Ｄ信号がベースに入
力される第２のトランジスタＱ２と、データ入力Ｄバー
信号がベースに入力される第３のトランジスタＱ３と、
上記第１のトランジスタＱ１のエミッタと上記第２，第
３のトランジスタＱ２，Ｑ３のエミッタ接続点との間に
挿入された第１のエミッタ帰還抵抗Ｒ１５と、上記第１
のトランジスタＱ１のエミッタと上記第１のエミッタ帰
還抵抗Ｒ１５との接続点と接地電位ＧＮＤとの間に挿入
された第１の定電流源Ｉ１と、クロック入力Ｔバー信号
がベースに入力される第４のトランジスタＱ４と、互い
に、ベースと他方のコレクタ、コレクタと他方のベース
が接続された第５，第６のトランジスタＱ５，Ｑ６と、
上記第４のトランジスタＱ４のエミッタと上記第５，第
６のトランジスタＱ５，Ｑ６のエミッタ接続点との間に
挿入された第２のエミッタ帰還抵抗Ｒ１６と、上記第４
のトランジスタＱ４のエミッタと上記第２のエミッタ帰
還抵抗Ｒ１６との接続点と接地電位ＧＮＤとの間に挿入
された第２の定電流源Ｉ２と、上記第２，第５のトラン
ジスタＱ２，Ｑ５のコレクタと上記第６のトランジスタ
Ｑ６のベースとの共通接続点に一端が接続された第１の
負荷抵抗Ｒ１１と、上記第３，第６のトランジスタＱ
３，Ｑ６のコレクタと上記第５のトランジスタＱ５のベ
ースとの共通接続点に一端が接続された第２の負荷抵抗
Ｒ１２と、上記第１，第２の負荷抵抗Ｒ１１，Ｒ１２の
他端と電源との間に共通に挿入された第１のレベルシフ
ト用抵抗Ｒ２６と、クロック入力Ｔ信号がベースに入力
される第７のトランジスタＱ７と、ベースが上記第１の
負荷抵抗Ｒ１１に接続された第８のトランジスタＱ８
と、ベースが上記第２の負荷抵抗Ｒ１２に接続された第
９のトランジスタＱ９と、上記第７のトランジスタＱ７
のエミッタと上記第８，第９のトランジスタＱ８，Ｑ９
のエミッタ接続点との間に挿入された第３のエミッタ帰
還抵抗Ｒ１７と、上記第７のトランジスタＱ７のエミッ
タと上記第３のエミッタ帰還抵抗Ｒ１７の接続点と接地
電位ＧＮＤとの間に挿入された第３の定電流源Ｉ３と、
クロック入力Ｔバー信号がベースに入力される第１０の
トランジスタＱ１０と、互いに、ベースと他方のコレク
タ、コレクタと他方のベースが接続された第１１，第１
２のトランジスタＱ１１，Ｑ１２と、上記第１０のトラ
ンジスタＱ１０のエミッタと上記第１１，第１２のトラ
ンジスタＱ１１，Ｑ１２のエミッタ接続点との間に挿入
された第４のエミッタ帰還抵抗Ｒ１８と、上記第１０の
トランジスタＱ１０のエミッタと上記第４のエミッタ帰
還抵抗Ｒ１８の接続点と接地電位との間に挿入された第
４の定電流源Ｉ４と、上記第８，第１１のトランジスタ
Ｑ８，Ｑ１１のコレクタと上記第１２のトランジスタＱ
１２のベースとの共通接続点に一端が接続され、Ｑ信号
を出力するための第３の負荷抵抗Ｒ１３と、上記第９，
第１２のトランジスタＱ９，Ｑ１２のコレクタと上記第
１１のトランジスタＱ１１のベースとの共通接続点に一
端が接続され、Ｑバー信号を出力するための第４の負荷
抵抗Ｒ１４と、上記第３，第４の負荷抵抗Ｒ１３，Ｒ１
４の他端と電源との間に共通に挿入された第２のレベル
シフト用抵抗Ｒ２７とを備えたものである。
は、クロック入力Ｔバー信号がベースに入力される第１
のトランジスタＱ１と、データ入力Ｄ信号がベースに入
力される第２のトランジスタＱ２と、データ入力Ｄバー
信号がベースに入力される第３のトランジスタＱ３と、
上記第１のトランジスタＱ１のエミッタと上記第２，第
３のトランジスタＱ２，Ｑ３のエミッタ接続点との間に
挿入された第１のエミッタ帰還抵抗Ｒ１５と、上記第１
のトランジスタＱ１のエミッタと上記第１のエミッタ帰
還抵抗Ｒ１５との接続点と接地電位ＧＮＤとの間に挿入
された第１の定電流源Ｉ１と、クロック入力Ｔバー信号
がベースに入力される第４のトランジスタＱ４と、互い
に、ベースと他方のコレクタ、コレクタと他方のベース
が接続された第５，第６のトランジスタＱ５，Ｑ６と、
上記第４のトランジスタＱ４のエミッタと上記第５，第
６のトランジスタＱ５，Ｑ６のエミッタ接続点との間に
挿入された第２のエミッタ帰還抵抗Ｒ１６と、上記第４
のトランジスタＱ４のエミッタと上記第２のエミッタ帰
還抵抗Ｒ１６との接続点と接地電位ＧＮＤとの間に挿入
された第２の定電流源Ｉ２と、上記第２，第５のトラン
ジスタＱ２，Ｑ５のコレクタと上記第６のトランジスタ
Ｑ６のベースとの共通接続点に一端が接続された第１の
負荷抵抗Ｒ１１と、上記第３，第６のトランジスタＱ
３，Ｑ６のコレクタと上記第５のトランジスタＱ５のベ
ースとの共通接続点に一端が接続された第２の負荷抵抗
Ｒ１２と、上記第１，第２の負荷抵抗Ｒ１１，Ｒ１２の
他端と電源との間に共通に挿入された第１のレベルシフ
ト用抵抗Ｒ２６と、クロック入力Ｔ信号がベースに入力
される第７のトランジスタＱ７と、ベースが上記第１の
負荷抵抗Ｒ１１に接続された第８のトランジスタＱ８
と、ベースが上記第２の負荷抵抗Ｒ１２に接続された第
９のトランジスタＱ９と、上記第７のトランジスタＱ７
のエミッタと上記第８，第９のトランジスタＱ８，Ｑ９
のエミッタ接続点との間に挿入された第３のエミッタ帰
還抵抗Ｒ１７と、上記第７のトランジスタＱ７のエミッ
タと上記第３のエミッタ帰還抵抗Ｒ１７の接続点と接地
電位ＧＮＤとの間に挿入された第３の定電流源Ｉ３と、
クロック入力Ｔバー信号がベースに入力される第１０の
トランジスタＱ１０と、互いに、ベースと他方のコレク
タ、コレクタと他方のベースが接続された第１１，第１
２のトランジスタＱ１１，Ｑ１２と、上記第１０のトラ
ンジスタＱ１０のエミッタと上記第１１，第１２のトラ
ンジスタＱ１１，Ｑ１２のエミッタ接続点との間に挿入
された第４のエミッタ帰還抵抗Ｒ１８と、上記第１０の
トランジスタＱ１０のエミッタと上記第４のエミッタ帰
還抵抗Ｒ１８の接続点と接地電位との間に挿入された第
４の定電流源Ｉ４と、上記第８，第１１のトランジスタ
Ｑ８，Ｑ１１のコレクタと上記第１２のトランジスタＱ
１２のベースとの共通接続点に一端が接続され、Ｑ信号
を出力するための第３の負荷抵抗Ｒ１３と、上記第９，
第１２のトランジスタＱ９，Ｑ１２のコレクタと上記第
１１のトランジスタＱ１１のベースとの共通接続点に一
端が接続され、Ｑバー信号を出力するための第４の負荷
抵抗Ｒ１４と、上記第３，第４の負荷抵抗Ｒ１３，Ｒ１
４の他端と電源との間に共通に挿入された第２のレベル
シフト用抵抗Ｒ２７とを備えたものである。
【００２１】
実施の形態１．以下、この発明の実施の形態１を図１に
ついて説明する。図１はこの発明の実施の形態１のフリ
ップフロップ回路の回路構成図である。図１において、
Ｑ１〜Ｑ１９は第１ないし第１９トランジスタ、Ｒ１１
〜Ｒ２５は抵抗であり、抵抗Ｒ１１〜Ｒ１４は負荷抵
抗、抵抗Ｒ１５〜Ｒ１８はエミッタ帰還抵抗、Ｒ２３お
よびＲ２４は負荷抵抗である。１１，１２，１３，１４
および１５はトランジスタ差動対、Ｉ１〜Ｉ５は定電流
源である。
ついて説明する。図１はこの発明の実施の形態１のフリ
ップフロップ回路の回路構成図である。図１において、
Ｑ１〜Ｑ１９は第１ないし第１９トランジスタ、Ｒ１１
〜Ｒ２５は抵抗であり、抵抗Ｒ１１〜Ｒ１４は負荷抵
抗、抵抗Ｒ１５〜Ｒ１８はエミッタ帰還抵抗、Ｒ２３お
よびＲ２４は負荷抵抗である。１１，１２，１３，１４
および１５はトランジスタ差動対、Ｉ１〜Ｉ５は定電流
源である。
【００２２】第１のトランジスタ差動対１１は、第１な
いし第３のトランジスタＱ１〜Ｑ３および抵抗Ｒ１５よ
りなり、第１トランジスタＱ１のエミッタが共通の第１
のエミッタ帰還抵抗Ｒ１５を介して第２および第３トラ
ンジスタＱ２，Ｑ３のエミッタに接続されている。換言
すれば、第１のエミッタ帰還抵抗Ｒ１５は、第１トラン
ジスタＱ１のエミッタと第２および第３トランジスタＱ
２，Ｑ３のエミッタ接続点との間に挿入されている。ま
た、第１トランジスタＱ１のベースは第１７トランジス
タＱ１７のコレクタに接続されている。また、第２およ
び第３トランジスタＱ２，Ｑ３のベースはそれぞれＤ，
Ｄバー入力に接続されている。
いし第３のトランジスタＱ１〜Ｑ３および抵抗Ｒ１５よ
りなり、第１トランジスタＱ１のエミッタが共通の第１
のエミッタ帰還抵抗Ｒ１５を介して第２および第３トラ
ンジスタＱ２，Ｑ３のエミッタに接続されている。換言
すれば、第１のエミッタ帰還抵抗Ｒ１５は、第１トラン
ジスタＱ１のエミッタと第２および第３トランジスタＱ
２，Ｑ３のエミッタ接続点との間に挿入されている。ま
た、第１トランジスタＱ１のベースは第１７トランジス
タＱ１７のコレクタに接続されている。また、第２およ
び第３トランジスタＱ２，Ｑ３のベースはそれぞれＤ，
Ｄバー入力に接続されている。
【００２３】第２のトランジスタ差動対１２は、第４な
いし第６トランジスタＱ４〜Ｑ６および抵抗Ｒ１６より
なり、第３トランジスタＱ３のエミッタが共通の第２の
エミッタ帰還抵抗Ｒ１６を介して第４および第５トラン
ジスタＱ４，Ｑ５のエミッタに接続されている。換言す
れば、第２のエミッタ帰還抵抗Ｒ１６は、第４トランジ
スタＱ４のエミッタと第５および第６トランジスタＱ
５，Ｑ６のエミッタ接続点との間に挿入されている。ま
た、第５および第６トランジスタＱ５，Ｑ６は、互いに
Ｑ５のベースとＱ６のコレクタ、Ｑ５のコレクタとＱ６
のベースとが接続されている。また、第４トランジスタ
Ｑ４のベースは、第１８トランジスタＱ１８のコレクタ
に接続されている。
いし第６トランジスタＱ４〜Ｑ６および抵抗Ｒ１６より
なり、第３トランジスタＱ３のエミッタが共通の第２の
エミッタ帰還抵抗Ｒ１６を介して第４および第５トラン
ジスタＱ４，Ｑ５のエミッタに接続されている。換言す
れば、第２のエミッタ帰還抵抗Ｒ１６は、第４トランジ
スタＱ４のエミッタと第５および第６トランジスタＱ
５，Ｑ６のエミッタ接続点との間に挿入されている。ま
た、第５および第６トランジスタＱ５，Ｑ６は、互いに
Ｑ５のベースとＱ６のコレクタ、Ｑ５のコレクタとＱ６
のベースとが接続されている。また、第４トランジスタ
Ｑ４のベースは、第１８トランジスタＱ１８のコレクタ
に接続されている。
【００２４】第３のトランジスタ差動対１３は、第７な
いし第９トランジスタＱ７〜Ｑ９および抵抗Ｒ１７より
なり、第７トランジスタＱ７のエミッタが共通の第３の
エミッタ帰還抵抗Ｒ１７を介して第８および第９トラン
ジスタＱ８，Ｑ９のエミッタに接続されている。換言す
れば、第３のエミッタ帰還抵抗Ｒ１７は、第７トランジ
スタＱ７のエミッタと第８および第９トランジスタＱ
８，Ｑ９のエミッタ接続点との間に挿入されている。第
７トランジスタＱ７のベースは、第１８トランジスタＱ
１８のコレクタに接続されている。また、第８のトラン
ジスタＱ８のベースは第１の負荷抵抗Ｒ１１の出力信号
側、すなわち、第２トランジスタＱ２および第５トラン
ジスタＱ５のコレクタと第１負荷抵抗Ｒ１１との接続点
に接続されている。また、第９のトランジスタＱ９のベ
ースは第２の負荷抵抗Ｒ１２の出力信号側、すなわち第
３トランジスタＱ３および第６トランジスタＱ６のコレ
クタと第２負荷抵抗Ｒ１２との接続点に接続されてい
る。
いし第９トランジスタＱ７〜Ｑ９および抵抗Ｒ１７より
なり、第７トランジスタＱ７のエミッタが共通の第３の
エミッタ帰還抵抗Ｒ１７を介して第８および第９トラン
ジスタＱ８，Ｑ９のエミッタに接続されている。換言す
れば、第３のエミッタ帰還抵抗Ｒ１７は、第７トランジ
スタＱ７のエミッタと第８および第９トランジスタＱ
８，Ｑ９のエミッタ接続点との間に挿入されている。第
７トランジスタＱ７のベースは、第１８トランジスタＱ
１８のコレクタに接続されている。また、第８のトラン
ジスタＱ８のベースは第１の負荷抵抗Ｒ１１の出力信号
側、すなわち、第２トランジスタＱ２および第５トラン
ジスタＱ５のコレクタと第１負荷抵抗Ｒ１１との接続点
に接続されている。また、第９のトランジスタＱ９のベ
ースは第２の負荷抵抗Ｒ１２の出力信号側、すなわち第
３トランジスタＱ３および第６トランジスタＱ６のコレ
クタと第２負荷抵抗Ｒ１２との接続点に接続されてい
る。
【００２５】第４のトランジスタ差動対１４は第１０な
いし第１２トランジスタＱ１０〜Ｑ１２および抵抗Ｒ１
８よりなり、第１０トランジスタＱ１０のエミッタが共
通の第４のエミッタ帰還抵抗Ｒ１８を介して第１１およ
び第１２トランジスタＱ１１，Ｑ１２のエミッタに接続
されている。換言すれば、第４のエミッタ帰還抵抗Ｒ１
８は、第１０トランジスタＱ１０のエミッタと第１１お
よび第１２トランジスタＱ１１，Ｑ１２のエミッタ接続
点との間に挿入されている。また、第１１および第１２
トランジスタＱ１１，Ｑ１２は、互いにＱ１１のベース
とＱ１２のコレクタ、Ｑ１１のコレクタとＱ１２のベー
スとが接続されている。また、第１０トランジスタＱ１
０のベースは、第１７トランジスタＱ１７のコレクタに
接続されている。
いし第１２トランジスタＱ１０〜Ｑ１２および抵抗Ｒ１
８よりなり、第１０トランジスタＱ１０のエミッタが共
通の第４のエミッタ帰還抵抗Ｒ１８を介して第１１およ
び第１２トランジスタＱ１１，Ｑ１２のエミッタに接続
されている。換言すれば、第４のエミッタ帰還抵抗Ｒ１
８は、第１０トランジスタＱ１０のエミッタと第１１お
よび第１２トランジスタＱ１１，Ｑ１２のエミッタ接続
点との間に挿入されている。また、第１１および第１２
トランジスタＱ１１，Ｑ１２は、互いにＱ１１のベース
とＱ１２のコレクタ、Ｑ１１のコレクタとＱ１２のベー
スとが接続されている。また、第１０トランジスタＱ１
０のベースは、第１７トランジスタＱ１７のコレクタに
接続されている。
【００２６】第５のトランジスタ差動対１５は、第１７
および第１８トランジスタＱ１７，Ｑ１８よりなり、相
互にエミッタが接続されている。
および第１８トランジスタＱ１７，Ｑ１８よりなり、相
互にエミッタが接続されている。
【００２７】定電流源Ｉ１はトランジスタＱ１３の抵抗
Ｒ１９よりなり、第１のトランジスタＱ１のエミッタと
第１のエミッタ帰還抵抗Ｒ１５との接続点と接地電位Ｇ
ＮＤとの間に挿入されている。定電流源Ｉ２はトランジ
スタＱ１４と抵抗Ｒ２０よりなり、第４のトランジスタ
Ｑ４のエミッタと第２のエミッタ帰還抵抗Ｒ１６との接
続点と接地電位ＧＮＤとの間に挿入されている。
Ｒ１９よりなり、第１のトランジスタＱ１のエミッタと
第１のエミッタ帰還抵抗Ｒ１５との接続点と接地電位Ｇ
ＮＤとの間に挿入されている。定電流源Ｉ２はトランジ
スタＱ１４と抵抗Ｒ２０よりなり、第４のトランジスタ
Ｑ４のエミッタと第２のエミッタ帰還抵抗Ｒ１６との接
続点と接地電位ＧＮＤとの間に挿入されている。
【００２８】定電流源Ｉ３はトランジスタＱ１５と抵抗
Ｒ２１よりなり、第７のトランジスタＱ７のエミッタと
第３のエミッタ帰還抵抗Ｒ１７との接続点と接地電位Ｇ
ＮＤとの間に挿入されている。定電流源Ｉ４はトランジ
スタＱ１６の抵抗Ｒ２２よりなり、第１０のトランジス
タＱ１０のエミッタと第４のエミッタ帰還抵抗Ｒ１８と
の接続点と接地電位ＧＮＤとの間に挿入されている。
Ｒ２１よりなり、第７のトランジスタＱ７のエミッタと
第３のエミッタ帰還抵抗Ｒ１７との接続点と接地電位Ｇ
ＮＤとの間に挿入されている。定電流源Ｉ４はトランジ
スタＱ１６の抵抗Ｒ２２よりなり、第１０のトランジス
タＱ１０のエミッタと第４のエミッタ帰還抵抗Ｒ１８と
の接続点と接地電位ＧＮＤとの間に挿入されている。
【００２９】定電流源Ｉ５はトランジスタＱ１９と抵抗
Ｒ２５よりなり、第１７および第１８のトランジスタＱ
１７，Ｑ１８のエミッタ接続点と接地電位ＧＮＤとの間
に挿入されている。
Ｒ２５よりなり、第１７および第１８のトランジスタＱ
１７，Ｑ１８のエミッタ接続点と接地電位ＧＮＤとの間
に挿入されている。
【００３０】第１の負荷抵抗Ｒ１１は、第２，第５のト
ランジスタＱ２，Ｑ５のコレクタと第６のトランジスタ
Ｑ６のベースとの共通接続点と電源ＶCCとの間に挿入さ
れている。第２の負荷抵抗Ｒ１２は、第３，第６のトラ
ンジスタＱ３，Ｑ６のコレクタと第５のトランジスタＱ
５のベースとの共通接続点と電源ＶCCとの間に挿入され
ている。
ランジスタＱ２，Ｑ５のコレクタと第６のトランジスタ
Ｑ６のベースとの共通接続点と電源ＶCCとの間に挿入さ
れている。第２の負荷抵抗Ｒ１２は、第３，第６のトラ
ンジスタＱ３，Ｑ６のコレクタと第５のトランジスタＱ
５のベースとの共通接続点と電源ＶCCとの間に挿入され
ている。
【００３１】第３の負荷抵抗Ｒ１３は、第８および第１
１のトランジスタＱ８，Ｑ１１のコレクタと第１２のト
ランジスタＱ１２のベースとの共通接続点と電源ＶCCと
の間に挿入されている。第４の負荷抵抗Ｒ１４は、第９
および第１２のトランジスタＱ９，Ｑ１２のコレクタと
第１１のトランジスタＱ１１のベースとの共通接続点と
電源ＶCCとの間に挿入されている。
１のトランジスタＱ８，Ｑ１１のコレクタと第１２のト
ランジスタＱ１２のベースとの共通接続点と電源ＶCCと
の間に挿入されている。第４の負荷抵抗Ｒ１４は、第９
および第１２のトランジスタＱ９，Ｑ１２のコレクタと
第１１のトランジスタＱ１１のベースとの共通接続点と
電源ＶCCとの間に挿入されている。
【００３２】ＶCCは電源、ＶBは定電流バイアス入力、
ＧＮＤは接地電位を示す。そして、このフリップフロッ
プ回路全体は電源電圧ＶCCと接地電位ＧＮＤの間で作動
する。定電流源Ｉ１〜Ｉ５には、直流電圧ＶBが接地電
位ＧＮＤとの間に印加される。また、Ｔ，Ｔバーはクロ
ック入力信号、Ｄ，Ｄバーはデータ入力信号、Ｑ，Ｑバ
ーは出力信号を示す。
ＧＮＤは接地電位を示す。そして、このフリップフロッ
プ回路全体は電源電圧ＶCCと接地電位ＧＮＤの間で作動
する。定電流源Ｉ１〜Ｉ５には、直流電圧ＶBが接地電
位ＧＮＤとの間に印加される。また、Ｔ，Ｔバーはクロ
ック入力信号、Ｄ，Ｄバーはデータ入力信号、Ｑ，Ｑバ
ーは出力信号を示す。
【００３３】クロック入力Ｔ，Ｔバー信号は、第１の差
動対１５に、すなわちＴ信号が第１７トランジスタＱ１
７のベースに入力され、Ｔバー信号が第１８トランジス
タＱ１８のベースに入力される。この第１７トランジス
タＱ１７の出力信号Ｔバーは第１の差動対１１の第１ト
ランジスタＱ１のベースに入力される。また、データ入
力信号Ｄ，Ｄバーは第１の差動対１１に、すなわちＤ信
号が第２トランジスタＱ２のベースに入力され、Ｄバー
信号が第３トランジスタＱ３のベースに入力される。一
方、第１８トランジスタＱ１８の出力信号Ｔは、第２の
差動対１２の第４トランジスタＱ４のベースに入力され
る。
動対１５に、すなわちＴ信号が第１７トランジスタＱ１
７のベースに入力され、Ｔバー信号が第１８トランジス
タＱ１８のベースに入力される。この第１７トランジス
タＱ１７の出力信号Ｔバーは第１の差動対１１の第１ト
ランジスタＱ１のベースに入力される。また、データ入
力信号Ｄ，Ｄバーは第１の差動対１１に、すなわちＤ信
号が第２トランジスタＱ２のベースに入力され、Ｄバー
信号が第３トランジスタＱ３のベースに入力される。一
方、第１８トランジスタＱ１８の出力信号Ｔは、第２の
差動対１２の第４トランジスタＱ４のベースに入力され
る。
【００３４】第１８トランジスタＱ１８の出力信号Ｔ
は、第３の差動対１３の第７トランジスタＱ７のベース
に入力される。また、負荷抵抗Ｒ１１，Ｒ１２に現れる
信号が第３の差動対１３に、すなわち負荷抵抗Ｒ１１に
現れる信号（Ｄバー信号）が第８トランジスタＱ８のベ
ースに入力され、負荷抵抗Ｒ１２に現れる信号（Ｄ信
号）が第９トランジスタＱ９のベースに入力される。一
方、第１７トランジスタ１７の出力信号Ｔバーは、第４
の差動対１４の第１０トランジスタＱ１０のベースに入
力される。
は、第３の差動対１３の第７トランジスタＱ７のベース
に入力される。また、負荷抵抗Ｒ１１，Ｒ１２に現れる
信号が第３の差動対１３に、すなわち負荷抵抗Ｒ１１に
現れる信号（Ｄバー信号）が第８トランジスタＱ８のベ
ースに入力され、負荷抵抗Ｒ１２に現れる信号（Ｄ信
号）が第９トランジスタＱ９のベースに入力される。一
方、第１７トランジスタ１７の出力信号Ｔバーは、第４
の差動対１４の第１０トランジスタＱ１０のベースに入
力される。
【００３５】負荷抵抗Ｒ１３，Ｒ１４の現れる信号が、
このフリップフロップ回路の出力としてＱ，Ｑバーに、
すなわち負荷抵抗Ｒ１３の現れる信号（Ｄ信号）が出力
Ｑに、負荷抵抗Ｒ１４に現れる信号（Ｄバー信号）が出
力Ｑバーに取り出される。
このフリップフロップ回路の出力としてＱ，Ｑバーに、
すなわち負荷抵抗Ｒ１３の現れる信号（Ｄ信号）が出力
Ｑに、負荷抵抗Ｒ１４に現れる信号（Ｄバー信号）が出
力Ｑバーに取り出される。
【００３６】次に動作について説明する。Ｔ入力にハイ
が入力された場合、第５の差動対１５の第１７トランジ
スタＱ１７がオン、第１８トランジスタＱ１８がオフ
し、抵抗Ｒ２３出力がロー、Ｒ２４出力がハイとなる。
が入力された場合、第５の差動対１５の第１７トランジ
スタＱ１７がオン、第１８トランジスタＱ１８がオフ
し、抵抗Ｒ２３出力がロー、Ｒ２４出力がハイとなる。
【００３７】従って、第１の差動対１１は第１トランジ
スタＱ１のベース電圧がローのため、第２，第３トラン
ジスタＱ２，Ｑ３が動作する。すなわち、Ｄ入力を読み
込んでＲ１１，Ｒ１２の負荷に出力する。詳細に言え
ば、第２トランジスタＱ２のベースにＤ信号が入力さ
れ、第３トランジスタＱ３のベースにＤバー信号が入力
されて差動的に働き、それぞれＤバー，Ｄ信号を出力す
る。
スタＱ１のベース電圧がローのため、第２，第３トラン
ジスタＱ２，Ｑ３が動作する。すなわち、Ｄ入力を読み
込んでＲ１１，Ｒ１２の負荷に出力する。詳細に言え
ば、第２トランジスタＱ２のベースにＤ信号が入力さ
れ、第３トランジスタＱ３のベースにＤバー信号が入力
されて差動的に働き、それぞれＤバー，Ｄ信号を出力す
る。
【００３８】第２の差動対１２は第４トランジスタＱ４
のベース電圧にハイ（ＶCC）が印加される。一方、第
５，第６トランジスタＱ５，Ｑ６のベース電圧のハイレ
ベルもＶCCであるが、エミッタ帰還抵抗Ｒ１６が挿入さ
れているため、第４，第５，第６トランジスタＱ４，Ｑ
５，Ｑ６のベースが同電圧の場合、第４トランジスタＱ
４がオンし、第５，第６トランジスタＱ５，Ｑ６はオフ
する。エミッタ帰還抵抗Ｒ１６は第４〜第６の３個のト
ランジスタＱ４〜Ｑ６で構成される差動対のスイッチン
グを行わせるためアンバランスに挿入されている。
のベース電圧にハイ（ＶCC）が印加される。一方、第
５，第６トランジスタＱ５，Ｑ６のベース電圧のハイレ
ベルもＶCCであるが、エミッタ帰還抵抗Ｒ１６が挿入さ
れているため、第４，第５，第６トランジスタＱ４，Ｑ
５，Ｑ６のベースが同電圧の場合、第４トランジスタＱ
４がオンし、第５，第６トランジスタＱ５，Ｑ６はオフ
する。エミッタ帰還抵抗Ｒ１６は第４〜第６の３個のト
ランジスタＱ４〜Ｑ６で構成される差動対のスイッチン
グを行わせるためアンバランスに挿入されている。
【００３９】第３の差動対１３は第７トランジスタＱ７
のベースにハイ（ＶCC）が印加されるため第７トランジ
スタＱ７がオンし、第８，第９トランジスタＱ８，Ｑ９
はオフする。従って、負荷抵抗Ｒ１１，Ｒ１２の信号は
読み込まない。
のベースにハイ（ＶCC）が印加されるため第７トランジ
スタＱ７がオンし、第８，第９トランジスタＱ８，Ｑ９
はオフする。従って、負荷抵抗Ｒ１１，Ｒ１２の信号は
読み込まない。
【００４０】また、第４の差動対１４は第１０トランジ
スタＱ１０のベース電圧がローのため第１０トランジス
タＱ１０がオフ、第１１，第１２トランジスタＱ１１，
Ｑ１２がオンし、前の出力状態を保持し、Ｑ，Ｑバーに
出力し続ける。詳細に言えば、第１１および第１２のト
ランジスタＱ１１，Ｑ１２のベースに第９および第８の
トランジスタＱ９，Ｑ８の出力信号が入力されて差動的
に働き上記第８および第９のトランジスタＱ８，Ｑ９の
出力信号が保持する。
スタＱ１０のベース電圧がローのため第１０トランジス
タＱ１０がオフ、第１１，第１２トランジスタＱ１１，
Ｑ１２がオンし、前の出力状態を保持し、Ｑ，Ｑバーに
出力し続ける。詳細に言えば、第１１および第１２のト
ランジスタＱ１１，Ｑ１２のベースに第９および第８の
トランジスタＱ９，Ｑ８の出力信号が入力されて差動的
に働き上記第８および第９のトランジスタＱ８，Ｑ９の
出力信号が保持する。
【００４１】このようにＴ入力がハイのとき、第１差動
対１１がＤ，Ｄバー信号を読み込んで出力しているが、
そのとき第１差動対１２は保持動作をせず、第３差動対
１３は読み込み動作をせず、第４差動対１４が動作して
前の出力状態を保持し、これをＱ，Ｑバー信号として出
力する。
対１１がＤ，Ｄバー信号を読み込んで出力しているが、
そのとき第１差動対１２は保持動作をせず、第３差動対
１３は読み込み動作をせず、第４差動対１４が動作して
前の出力状態を保持し、これをＱ，Ｑバー信号として出
力する。
【００４２】次にＴ入力にローが入力された場合、第１
の差動対１１は第１トランジスタＱ１のベース入力がハ
イのため第１トランジスタＱ１がオンし、第２，第３ト
ランジスタＱ２，Ｑ３はオフしＤ入力は読み込まない。
の差動対１１は第１トランジスタＱ１のベース入力がハ
イのため第１トランジスタＱ１がオンし、第２，第３ト
ランジスタＱ２，Ｑ３はオフしＤ入力は読み込まない。
【００４３】第２の差動対１２は第４トランジスタＱ４
のベース入力がローのため、第４トランジスタＱ４はオ
フ、第５，第６トランジスタＱ５，Ｑ６がオンし、負荷
抵抗Ｒ１１，Ｒ１２の出力状態を保持する。詳細に言え
ば、第５および第６のトランジスタＱ５，Ｑ６のベース
に第３および第２のトランジスタＱ３，Ｑ２の出力信号
が入力されて差動的に働き、第２および第３のトランジ
スタＱ２，Ｑ３の出力信号を保持する。
のベース入力がローのため、第４トランジスタＱ４はオ
フ、第５，第６トランジスタＱ５，Ｑ６がオンし、負荷
抵抗Ｒ１１，Ｒ１２の出力状態を保持する。詳細に言え
ば、第５および第６のトランジスタＱ５，Ｑ６のベース
に第３および第２のトランジスタＱ３，Ｑ２の出力信号
が入力されて差動的に働き、第２および第３のトランジ
スタＱ２，Ｑ３の出力信号を保持する。
【００４４】第３の差動対１３は第７トランジスタＱ７
のベース入力がローのため、第７トランジスタＱ７がオ
フ、第８，第９トランジスタＱ８，Ｑ９が動作するた
め、第５および第６トランジスタＱ５，Ｑ６の出力信
号、換言すればＲ１１，Ｒ１２の状態をＱ，Ｑバーに出
力する。詳細に言えば、第８および第９のトランジスタ
Ｑ８，Ｑ９のベースには、第５および第６トランジスタ
Ｑ５，Ｑ６の出力信号が入力されて差動的に働き、それ
ぞれ、Ｄ，Ｄバー信号を出力する。これが負荷抵抗Ｒ１
３，Ｒ１４からＱ，Ｑバー信号として取り出される。
のベース入力がローのため、第７トランジスタＱ７がオ
フ、第８，第９トランジスタＱ８，Ｑ９が動作するた
め、第５および第６トランジスタＱ５，Ｑ６の出力信
号、換言すればＲ１１，Ｒ１２の状態をＱ，Ｑバーに出
力する。詳細に言えば、第８および第９のトランジスタ
Ｑ８，Ｑ９のベースには、第５および第６トランジスタ
Ｑ５，Ｑ６の出力信号が入力されて差動的に働き、それ
ぞれ、Ｄ，Ｄバー信号を出力する。これが負荷抵抗Ｒ１
３，Ｒ１４からＱ，Ｑバー信号として取り出される。
【００４５】第４の差動対１４は第１０トランジスタＱ
１０のベース電圧にハイ（ＶCC）が印加される。一方、
第１１，第１２トランジスタＱ１１，Ｑ１２のベース電
圧のハイレベルもＶCCであるが、エミッタ帰還抵抗Ｒ１
８が挿入されているため、第１０，第１１，第１２トラ
ンジスタＱ１０，Ｑ１１，Ｑ１２のベースが同電圧の場
合、第１０トランジスタＱ１０がオンし、第１１，第１
２トランジスタＱ１１，Ｑ１２はオフする。エミッタ帰
還抵抗Ｒ１８は、第１０〜第１２の３個のトランジスタ
Ｑ１０〜Ｑ１２で構成される差動対のスイッチングを行
わせるためアンバランスに挿入されている。
１０のベース電圧にハイ（ＶCC）が印加される。一方、
第１１，第１２トランジスタＱ１１，Ｑ１２のベース電
圧のハイレベルもＶCCであるが、エミッタ帰還抵抗Ｒ１
８が挿入されているため、第１０，第１１，第１２トラ
ンジスタＱ１０，Ｑ１１，Ｑ１２のベースが同電圧の場
合、第１０トランジスタＱ１０がオンし、第１１，第１
２トランジスタＱ１１，Ｑ１２はオフする。エミッタ帰
還抵抗Ｒ１８は、第１０〜第１２の３個のトランジスタ
Ｑ１０〜Ｑ１２で構成される差動対のスイッチングを行
わせるためアンバランスに挿入されている。
【００４６】このように、Ｔ入力がローのとき、第１差
動対１１は、あらたにＤ，Ｄバー信号は読み込まず、第
１差動対１２が作動して先に読み込んだ信号を保持し、
第３差動対１３が作動してこれを読み込んでＱ，Ｑバー
信号として出力する。
動対１１は、あらたにＤ，Ｄバー信号は読み込まず、第
１差動対１２が作動して先に読み込んだ信号を保持し、
第３差動対１３が作動してこれを読み込んでＱ，Ｑバー
信号として出力する。
【００４７】以上のように図３の従来例と同様、クロッ
ク入力Ｔがハイのときにデータ入力Ｄ，Ｄバーのデータ
を読み込み、クロック入力Ｔがローのときに読み込んだ
データをＱ，Ｑバーに出力するよう動作する。
ク入力Ｔがハイのときにデータ入力Ｄ，Ｄバーのデータ
を読み込み、クロック入力Ｔがローのときに読み込んだ
データをＱ，Ｑバーに出力するよう動作する。
【００４８】以上のような構成および動作において示さ
れるように、第１および第２のトランジスタ差動対１
１，１２とこれに伴う第１および第２の負荷抵抗Ｒ１
１，Ｒ１２ならびに第１１および第２の定電流源Ｉ１，
Ｉ２とは、一つのラッチ回路を構成している。同じく、
第３および第４のトランジスタ差動対１３，１４とこれ
に伴う第３および第４の負荷抵抗Ｒ１３，Ｒ１４ならび
に第３および第４の定電流源Ｉ３，Ｉ４とは、もう一つ
のラッチ回路を構成している。これら二つのラッチ回路
の組み合わせによってフリップフロップ回路が構成され
ている。
れるように、第１および第２のトランジスタ差動対１
１，１２とこれに伴う第１および第２の負荷抵抗Ｒ１
１，Ｒ１２ならびに第１１および第２の定電流源Ｉ１，
Ｉ２とは、一つのラッチ回路を構成している。同じく、
第３および第４のトランジスタ差動対１３，１４とこれ
に伴う第３および第４の負荷抵抗Ｒ１３，Ｒ１４ならび
に第３および第４の定電流源Ｉ３，Ｉ４とは、もう一つ
のラッチ回路を構成している。これら二つのラッチ回路
の組み合わせによってフリップフロップ回路が構成され
ている。
【００４９】以上のように、この実施の形態１では、第
１〜第４のトランジスタ差動対１１〜１４において、ト
ランジスタ３個で構成される差動対のスイッチングを行
わせるためにエミッタ帰還抵抗Ｒ１５〜Ｒ１８をアンバ
ランスに挿入した。このような構成により、第１の回路
図に示されるように、電源ＶCCと接地電位ＧＮＤ間に接
続されるトランジスタの積み上げ段数は、第１〜第４の
トランジスタ差動対１１〜１５を構成する第１〜第１２
トランジスタＱ１〜Ｑ１２と第１〜第４の定電流源Ｉ１
〜Ｉ４を構成する第１３〜第１６トランジスタＱ１３〜
Ｑ１６との二段の積み上げとなり、従来の三段の積み上
げより一段減らすことができる。第５のトランジスタ差
動対１５を構成する第１７〜第１８トランジスタＱ１
７，Ｑ１８と第５の定電流源Ｉ５を構成する第１９トラ
ンジスタＱ１９との二段の積み上げも同様である。この
ようにトランジスタの積み上げ段数を減らすように構成
したのでこの発明のフリップフロップ回路では従来のも
のより低電圧での動作が可能になる。
１〜第４のトランジスタ差動対１１〜１４において、ト
ランジスタ３個で構成される差動対のスイッチングを行
わせるためにエミッタ帰還抵抗Ｒ１５〜Ｒ１８をアンバ
ランスに挿入した。このような構成により、第１の回路
図に示されるように、電源ＶCCと接地電位ＧＮＤ間に接
続されるトランジスタの積み上げ段数は、第１〜第４の
トランジスタ差動対１１〜１５を構成する第１〜第１２
トランジスタＱ１〜Ｑ１２と第１〜第４の定電流源Ｉ１
〜Ｉ４を構成する第１３〜第１６トランジスタＱ１３〜
Ｑ１６との二段の積み上げとなり、従来の三段の積み上
げより一段減らすことができる。第５のトランジスタ差
動対１５を構成する第１７〜第１８トランジスタＱ１
７，Ｑ１８と第５の定電流源Ｉ５を構成する第１９トラ
ンジスタＱ１９との二段の積み上げも同様である。この
ようにトランジスタの積み上げ段数を減らすように構成
したのでこの発明のフリップフロップ回路では従来のも
のより低電圧での動作が可能になる。
【００５０】これを具体的にみると、トランジスタのベ
ース・エミッタ間電圧ＶBEを０.７Ｖ、トランジスタの
コレクタ・ベース間電圧差を０.２Ｖ、定電流源を構成
する抵抗の電圧降下を０.２Ｖとすると、最低必要とさ
れる電源電圧は、０.７×２＋０.２＋０.２＝１.８Ｖで
あり、従来例に比較し、より低い電源電圧で動作可能で
ある。
ース・エミッタ間電圧ＶBEを０.７Ｖ、トランジスタの
コレクタ・ベース間電圧差を０.２Ｖ、定電流源を構成
する抵抗の電圧降下を０.２Ｖとすると、最低必要とさ
れる電源電圧は、０.７×２＋０.２＋０.２＝１.８Ｖで
あり、従来例に比較し、より低い電源電圧で動作可能で
ある。
【００５１】このように、この発明によるフリップフロ
ップ（ＦＦ）回路は、特に、フェーズ・ロックド・ルー
プ（ＰＬＬ）を構成するエミッタ・カップルド・ロジッ
ク（ＥＣＬ）方式フリップフロップ（ＦＦ）を用いた分
周器において有用に用いられ、特に電池駆動される移動
体通信機器に最適な低電圧動作可能なエミッタ・カップ
ルド・ロジック（ＥＣＬ）方式フリップフロップ（Ｆ
Ｆ）を実現するものである。
ップ（ＦＦ）回路は、特に、フェーズ・ロックド・ルー
プ（ＰＬＬ）を構成するエミッタ・カップルド・ロジッ
ク（ＥＣＬ）方式フリップフロップ（ＦＦ）を用いた分
周器において有用に用いられ、特に電池駆動される移動
体通信機器に最適な低電圧動作可能なエミッタ・カップ
ルド・ロジック（ＥＣＬ）方式フリップフロップ（Ｆ
Ｆ）を実現するものである。
【００５２】実施の形態２．以下、この発明の実施の形
態２を図２について説明する。図２はこの発明の実施の
形態２のフリップフロップ回路の回路構成図である。図
２において、Ｑ１〜Ｑ１９は第１ないし第１９トランジ
スタ、Ｒ１１〜Ｒ２７は抵抗であり、抵抗Ｒ１１〜Ｒ１
４は負荷抵抗、抵抗Ｒ１５〜Ｒ１８はエミッタ帰還抵
抗、Ｒ２３およびＲ２４は負荷抵抗、抵抗Ｒ２６，Ｒ２
７はレベルシフト用抵抗である。１１，１２，１３，１
４および１５はトランジスタ差動対、Ｉ１〜Ｉ５は定電
流源である。
態２を図２について説明する。図２はこの発明の実施の
形態２のフリップフロップ回路の回路構成図である。図
２において、Ｑ１〜Ｑ１９は第１ないし第１９トランジ
スタ、Ｒ１１〜Ｒ２７は抵抗であり、抵抗Ｒ１１〜Ｒ１
４は負荷抵抗、抵抗Ｒ１５〜Ｒ１８はエミッタ帰還抵
抗、Ｒ２３およびＲ２４は負荷抵抗、抵抗Ｒ２６，Ｒ２
７はレベルシフト用抵抗である。１１，１２，１３，１
４および１５はトランジスタ差動対、Ｉ１〜Ｉ５は定電
流源である。
【００５３】第１のトランジスタ差動対１１は、第１な
いし第３のトランジスタＱ１〜Ｑ３および抵抗Ｒ１５よ
りなり、第１トランジスタＱ１のエミッタが共通の第１
のエミッタ帰還抵抗Ｒ１５を介して第２および第３トラ
ンジスタＱ２，Ｑ３のエミッタに接続されている。換言
すれば、第１のエミッタ帰還抵抗Ｒ１５は、第１トラン
ジスタＱ１のエミッタと第２および第３トランジスタＱ
２，Ｑ３のエミッタ接続点との間に挿入されている。ま
た、第１トランジスタＱ１のベースは第１７トランジス
タＱ１７のコレクタに接続されている。また、第２およ
び第３トランジスタＱ２，Ｑ３のベースはそれぞれＤ，
Ｄバー入力に接続されている。
いし第３のトランジスタＱ１〜Ｑ３および抵抗Ｒ１５よ
りなり、第１トランジスタＱ１のエミッタが共通の第１
のエミッタ帰還抵抗Ｒ１５を介して第２および第３トラ
ンジスタＱ２，Ｑ３のエミッタに接続されている。換言
すれば、第１のエミッタ帰還抵抗Ｒ１５は、第１トラン
ジスタＱ１のエミッタと第２および第３トランジスタＱ
２，Ｑ３のエミッタ接続点との間に挿入されている。ま
た、第１トランジスタＱ１のベースは第１７トランジス
タＱ１７のコレクタに接続されている。また、第２およ
び第３トランジスタＱ２，Ｑ３のベースはそれぞれＤ，
Ｄバー入力に接続されている。
【００５４】第２のトランジスタ差動対１２は、第４な
いし第６トランジスタＱ４〜Ｑ６および抵抗Ｒ１６より
なり、第３トランジスタＱ３のエミッタが共通の第２の
エミッタ帰還抵抗Ｒ１６を介して第４および第５トラン
ジスタＱ４，Ｑ５のエミッタに接続されている。換言す
れば、第２のエミッタ帰還抵抗Ｒ１６は、第４トランジ
スタＱ４のエミッタと第５および第６トランジスタＱ
５，Ｑ６のエミッタ接続点との間に挿入されている。ま
た、第５および第６トランジスタＱ５，Ｑ６は、互いに
Ｑ５のベースとＱ６のコレクタ、Ｑ５のコレクタとＱ６
のベースとが接続されている。また、第４トランジスタ
Ｑ４のベースは、第１８トランジスタＱ１８のコレクタ
に接続されている。
いし第６トランジスタＱ４〜Ｑ６および抵抗Ｒ１６より
なり、第３トランジスタＱ３のエミッタが共通の第２の
エミッタ帰還抵抗Ｒ１６を介して第４および第５トラン
ジスタＱ４，Ｑ５のエミッタに接続されている。換言す
れば、第２のエミッタ帰還抵抗Ｒ１６は、第４トランジ
スタＱ４のエミッタと第５および第６トランジスタＱ
５，Ｑ６のエミッタ接続点との間に挿入されている。ま
た、第５および第６トランジスタＱ５，Ｑ６は、互いに
Ｑ５のベースとＱ６のコレクタ、Ｑ５のコレクタとＱ６
のベースとが接続されている。また、第４トランジスタ
Ｑ４のベースは、第１８トランジスタＱ１８のコレクタ
に接続されている。
【００５５】第３のトランジスタ差動対１３は、第７な
いし第９トランジスタＱ７〜Ｑ９および抵抗Ｒ１７より
なり、第７トランジスタＱ７のエミッタが共通の第３の
エミッタ帰還抵抗Ｒ１７を介して第８および第９トラン
ジスタＱ８，Ｑ９のエミッタに接続されている。換言す
れば、第３のエミッタ帰還抵抗Ｒ１７は、第７トランジ
スタＱ７のエミッタと第８および第９トランジスタＱ
８，Ｑ９のエミッタ接続点との間に挿入されている。第
７トランジスタＱ７のベースは、第１８トランジスタＱ
１８のコレクタに接続されている。また、第８のトラン
ジスタＱ８のベースは第１の負荷抵抗Ｒ１１の出力信号
側、すなわち、第２トランジスタＱ２および第５トラン
ジスタＱ５のコレクタと第１負荷抵抗Ｒ１１との接続点
に接続されている。また、第９のトランジスタＱ９のベ
ースは第２の負荷抵抗Ｒ１２の出力信号側、すなわち第
３トランジスタＱ３および第６トランジスタＱ６のコレ
クタと第２負荷抵抗Ｒ１２との接続点に接続されてい
る。
いし第９トランジスタＱ７〜Ｑ９および抵抗Ｒ１７より
なり、第７トランジスタＱ７のエミッタが共通の第３の
エミッタ帰還抵抗Ｒ１７を介して第８および第９トラン
ジスタＱ８，Ｑ９のエミッタに接続されている。換言す
れば、第３のエミッタ帰還抵抗Ｒ１７は、第７トランジ
スタＱ７のエミッタと第８および第９トランジスタＱ
８，Ｑ９のエミッタ接続点との間に挿入されている。第
７トランジスタＱ７のベースは、第１８トランジスタＱ
１８のコレクタに接続されている。また、第８のトラン
ジスタＱ８のベースは第１の負荷抵抗Ｒ１１の出力信号
側、すなわち、第２トランジスタＱ２および第５トラン
ジスタＱ５のコレクタと第１負荷抵抗Ｒ１１との接続点
に接続されている。また、第９のトランジスタＱ９のベ
ースは第２の負荷抵抗Ｒ１２の出力信号側、すなわち第
３トランジスタＱ３および第６トランジスタＱ６のコレ
クタと第２負荷抵抗Ｒ１２との接続点に接続されてい
る。
【００５６】第４のトランジスタ差動対１４は第１０な
いし第１２トランジスタＱ１０〜Ｑ１２および抵抗Ｒ１
８よりなり、第１０トランジスタＱ１０のエミッタが共
通の第４のエミッタ帰還抵抗Ｒ１８を介して第１１およ
び第１２トランジスタＱ１１，Ｑ１２のエミッタに接続
されている。換言すれば、第４のエミッタ帰還抵抗Ｒ１
８は、第１０トランジスタＱ１０のエミッタと第１１お
よび第１２トランジスタＱ１１，Ｑ１２のエミッタ接続
点との間に挿入されている。また、第１１および第１２
トランジスタＱ１１，Ｑ１２は、互いにＱ１１のベース
とＱ１２のコレクタ、Ｑ１１のコレクタとＱ１２のベー
スとが接続されている。また、第１０トランジスタＱ１
０のベースは、第１７トランジスタＱ１７のコレクタに
接続されている。
いし第１２トランジスタＱ１０〜Ｑ１２および抵抗Ｒ１
８よりなり、第１０トランジスタＱ１０のエミッタが共
通の第４のエミッタ帰還抵抗Ｒ１８を介して第１１およ
び第１２トランジスタＱ１１，Ｑ１２のエミッタに接続
されている。換言すれば、第４のエミッタ帰還抵抗Ｒ１
８は、第１０トランジスタＱ１０のエミッタと第１１お
よび第１２トランジスタＱ１１，Ｑ１２のエミッタ接続
点との間に挿入されている。また、第１１および第１２
トランジスタＱ１１，Ｑ１２は、互いにＱ１１のベース
とＱ１２のコレクタ、Ｑ１１のコレクタとＱ１２のベー
スとが接続されている。また、第１０トランジスタＱ１
０のベースは、第１７トランジスタＱ１７のコレクタに
接続されている。
【００５７】第５のトランジスタ差動対１５は、第１７
および第１８トランジスタＱ１７，Ｑ１８よりなり、相
互にエミッタが接続されている。
および第１８トランジスタＱ１７，Ｑ１８よりなり、相
互にエミッタが接続されている。
【００５８】定電流源Ｉ１はトランジスタＱ１３と抵抗
Ｒ１９よりなり、第１のトランジスタＱ１のエミッタと
第１のエミッタ帰還抵抗Ｒ１５との接続点と接地電位Ｇ
ＮＤとの間に挿入されている。定電流源Ｉ２はトランジ
スタＱ１４と抵抗Ｒ２０よりなり、第４のトランジスタ
Ｑ４のエミッタと第２のエミッタ帰還抵抗Ｒ１６との接
続点と接地電位ＧＮＤとの間に挿入されている。
Ｒ１９よりなり、第１のトランジスタＱ１のエミッタと
第１のエミッタ帰還抵抗Ｒ１５との接続点と接地電位Ｇ
ＮＤとの間に挿入されている。定電流源Ｉ２はトランジ
スタＱ１４と抵抗Ｒ２０よりなり、第４のトランジスタ
Ｑ４のエミッタと第２のエミッタ帰還抵抗Ｒ１６との接
続点と接地電位ＧＮＤとの間に挿入されている。
【００５９】定電流源Ｉ３はトランジスタＱ１５と抵抗
Ｒ２１よりなり、第７のトランジスタＱ７のエミッタと
第３のエミッタ帰還抵抗Ｒ１７との接続点と接地電位Ｇ
ＮＤとの間に挿入されている。定電流源Ｉ４はトランジ
スタＱ１６と抵抗Ｒ２２よりなり、第１０のトランジス
タＱ１０のエミッタと第４のエミッタ帰還抵抗Ｒ１８と
の接続点と接地電位ＧＮＤとの間に挿入されている。
Ｒ２１よりなり、第７のトランジスタＱ７のエミッタと
第３のエミッタ帰還抵抗Ｒ１７との接続点と接地電位Ｇ
ＮＤとの間に挿入されている。定電流源Ｉ４はトランジ
スタＱ１６と抵抗Ｒ２２よりなり、第１０のトランジス
タＱ１０のエミッタと第４のエミッタ帰還抵抗Ｒ１８と
の接続点と接地電位ＧＮＤとの間に挿入されている。
【００６０】定電流源Ｉ５はトランジスタＱ１９と抵抗
Ｒ２５よりなり、第１７および第１８のトランジスタＱ
１７，Ｑ１８のエミッタ接続点と接地電位ＧＮＤとの間
に挿入されている。
Ｒ２５よりなり、第１７および第１８のトランジスタＱ
１７，Ｑ１８のエミッタ接続点と接地電位ＧＮＤとの間
に挿入されている。
【００６１】第１の負荷抵抗Ｒ１１は、その一端が、第
２，第５のトランジスタＱ２，Ｑ５のコレクタと第６の
トランジスタＱ６のベースとの共通接続点に接続されて
いる。第２の負荷抵抗Ｒ１２は、その一端が、第３，第
６のトランジスタＱ３，Ｑ６のコレクタと第５のトラン
ジスタＱ５のベースとの共通接続点に接続されている。
レベルシフト用抵抗Ｒ２６が、負荷抵抗Ｒ１１，Ｒ１２
のそれぞれの他端の接続点と電源ＶCCとの間に挿入され
ている。
２，第５のトランジスタＱ２，Ｑ５のコレクタと第６の
トランジスタＱ６のベースとの共通接続点に接続されて
いる。第２の負荷抵抗Ｒ１２は、その一端が、第３，第
６のトランジスタＱ３，Ｑ６のコレクタと第５のトラン
ジスタＱ５のベースとの共通接続点に接続されている。
レベルシフト用抵抗Ｒ２６が、負荷抵抗Ｒ１１，Ｒ１２
のそれぞれの他端の接続点と電源ＶCCとの間に挿入され
ている。
【００６２】第３の負荷抵抗Ｒ１３は、その一端が、第
８および第１１のトランジスタＱ８，Ｑ１１のコレクタ
と第１２のトランジスタＱ１２のベースとの共通接続点
に接続されている。第４の負荷抵抗Ｒ１４は、その一端
が、第９および第１２のトランジスタＱ９，Ｑ１２のコ
レクタと第１１のトランジスタＱ１１のベースとの共通
接続点に接続されている。レベルシフト用抵抗Ｒ２７
が、負荷抵抗Ｒ１３，Ｒ１４のそれぞれの他端の接続点
と電源ＶCCとの間に挿入されている。
８および第１１のトランジスタＱ８，Ｑ１１のコレクタ
と第１２のトランジスタＱ１２のベースとの共通接続点
に接続されている。第４の負荷抵抗Ｒ１４は、その一端
が、第９および第１２のトランジスタＱ９，Ｑ１２のコ
レクタと第１１のトランジスタＱ１１のベースとの共通
接続点に接続されている。レベルシフト用抵抗Ｒ２７
が、負荷抵抗Ｒ１３，Ｒ１４のそれぞれの他端の接続点
と電源ＶCCとの間に挿入されている。
【００６３】ＶCCは電源、ＶBは定電流バイアス入力、
ＧＮＤは接地電位を示す。そして、このフリップフロッ
プ回路全体は、電源電圧ＶCCと接地電位ＧＮＤの間で作
動する。定電流源Ｉ１〜Ｉ５には、直流電圧ＶBが接地
電位ＧＮＤとの間に印加される。また、Ｔ，Ｔバーはク
ロック入力信号、Ｄ，Ｄバーはデータ入力信号、Ｑ，Ｑ
バーは出力信号を示す。
ＧＮＤは接地電位を示す。そして、このフリップフロッ
プ回路全体は、電源電圧ＶCCと接地電位ＧＮＤの間で作
動する。定電流源Ｉ１〜Ｉ５には、直流電圧ＶBが接地
電位ＧＮＤとの間に印加される。また、Ｔ，Ｔバーはク
ロック入力信号、Ｄ，Ｄバーはデータ入力信号、Ｑ，Ｑ
バーは出力信号を示す。
【００６４】クロック入力Ｔ，Ｔバー信号は、第５の差
動対１５に、すなわちＴ信号が第１７トランジスタＱ１
７のベースに入力され、Ｔバー信号が第１８トランジス
タＱ１８のベースに入力される。この第１７トランジス
タＱ１７の出力信号Ｔバーは第１の差動対１１の第１ト
ランジスタＱ１のベースに入力される。また、データ入
力信号Ｄ，Ｄバーは第１の差動対１１に、すなわちＤ信
号が第２トランジスタＱ２のベースに入力され、Ｄバー
信号が第３トランジスタＱ３のベースに入力される。一
方、第１８トランジスタＱ１８の出力信号Ｔは、第２の
差動対１２の第４トランジスタＱ４のベースに入力され
る。
動対１５に、すなわちＴ信号が第１７トランジスタＱ１
７のベースに入力され、Ｔバー信号が第１８トランジス
タＱ１８のベースに入力される。この第１７トランジス
タＱ１７の出力信号Ｔバーは第１の差動対１１の第１ト
ランジスタＱ１のベースに入力される。また、データ入
力信号Ｄ，Ｄバーは第１の差動対１１に、すなわちＤ信
号が第２トランジスタＱ２のベースに入力され、Ｄバー
信号が第３トランジスタＱ３のベースに入力される。一
方、第１８トランジスタＱ１８の出力信号Ｔは、第２の
差動対１２の第４トランジスタＱ４のベースに入力され
る。
【００６５】第１８トランジスタＱ１８の出力信号Ｔ
は、第３の差動対１３の第７トランジスタＱ７のベース
に入力される。また、負荷抵抗Ｒ１１，Ｒ１２に現れる
信号が第３の差動対１３に、すなわち負荷抵抗Ｒ１１に
現れる信号（Ｄバー信号）が第８トランジスタＱ８のベ
ースに入力され、負荷抵抗Ｒ１２に現れる信号（Ｄ信
号）が第９トランジスタＱ９のベースに入力される。一
方、第１７トランジスタ１７の出力信号Ｔバーは、第４
の差動対１４の第１０トランジスタＱ１０のベースに入
力される。
は、第３の差動対１３の第７トランジスタＱ７のベース
に入力される。また、負荷抵抗Ｒ１１，Ｒ１２に現れる
信号が第３の差動対１３に、すなわち負荷抵抗Ｒ１１に
現れる信号（Ｄバー信号）が第８トランジスタＱ８のベ
ースに入力され、負荷抵抗Ｒ１２に現れる信号（Ｄ信
号）が第９トランジスタＱ９のベースに入力される。一
方、第１７トランジスタ１７の出力信号Ｔバーは、第４
の差動対１４の第１０トランジスタＱ１０のベースに入
力される。
【００６６】負荷抵抗Ｒ１３，Ｒ１４に現れる信号が、
このフリップフロップ回路の出力としてＱ，Ｑバーに、
すなわち負荷抵抗Ｒ１３の現れる信号（Ｄ信号）が出力
Ｑに、負荷抵抗Ｒ１４に現れる信号（Ｄバー信号）が出
力Ｑバーに取り出される。
このフリップフロップ回路の出力としてＱ，Ｑバーに、
すなわち負荷抵抗Ｒ１３の現れる信号（Ｄ信号）が出力
Ｑに、負荷抵抗Ｒ１４に現れる信号（Ｄバー信号）が出
力Ｑバーに取り出される。
【００６７】次に動作について説明する。Ｔ入力にハイ
が入力された場合、第５の差動対１５の第１７トランジ
スタＱ１７がオン、第１８トランジスタＱ１８がオフ
し、抵抗Ｒ２３出力がロー、Ｒ２４出力がハイとなる。
が入力された場合、第５の差動対１５の第１７トランジ
スタＱ１７がオン、第１８トランジスタＱ１８がオフ
し、抵抗Ｒ２３出力がロー、Ｒ２４出力がハイとなる。
【００６８】従って、第１の差動対１１は第１トランジ
スタＱ１のベース電圧がローのため、第２，第３トラン
ジスタＱ２，Ｑ３が動作する。すなわち、Ｄ入力を読み
込んでＲ１１，Ｒ１２の負荷に出力する。詳細に言え
ば、第２トランジスタＱ２のベースにＤ信号が入力さ
れ、第３トランジスタＱ３のベースにＤバー信号が入力
されて差動的に働き、それぞれＤバー，Ｄ信号を出力す
る。
スタＱ１のベース電圧がローのため、第２，第３トラン
ジスタＱ２，Ｑ３が動作する。すなわち、Ｄ入力を読み
込んでＲ１１，Ｒ１２の負荷に出力する。詳細に言え
ば、第２トランジスタＱ２のベースにＤ信号が入力さ
れ、第３トランジスタＱ３のベースにＤバー信号が入力
されて差動的に働き、それぞれＤバー，Ｄ信号を出力す
る。
【００６９】第２の差動対１２は第４トランジスタＱ４
のベース電圧にハイ（ＶCC）が印加される。一方、第
５，第６トランジスタＱ５，Ｑ６のベース電圧のハイレ
ベルは、レベルシフト用抵抗Ｒ２６が挿入されているた
め、電源電位からレベルシフト用抵抗Ｒ２６による電圧
降下の分だけ低く、ＶCC−“抵抗Ｒ２６による電圧降
下”となる。このため、エミッタ帰還抵抗Ｒ１６の挿入
による効果とあいまって、第４トランジスタＱ４がオン
し、第５，第６トランジスタＱ５，Ｑ６はオフする。レ
ベルシフト用抵抗Ｒ２６はスイッチングを確実にする働
きをする。
のベース電圧にハイ（ＶCC）が印加される。一方、第
５，第６トランジスタＱ５，Ｑ６のベース電圧のハイレ
ベルは、レベルシフト用抵抗Ｒ２６が挿入されているた
め、電源電位からレベルシフト用抵抗Ｒ２６による電圧
降下の分だけ低く、ＶCC−“抵抗Ｒ２６による電圧降
下”となる。このため、エミッタ帰還抵抗Ｒ１６の挿入
による効果とあいまって、第４トランジスタＱ４がオン
し、第５，第６トランジスタＱ５，Ｑ６はオフする。レ
ベルシフト用抵抗Ｒ２６はスイッチングを確実にする働
きをする。
【００７０】第３の差動対１３は第７トランジスタＱ７
のベースにハイ（ＶCC）が印加されるため第７トランジ
スタＱ７がオンし、第８，第９トランジスタＱ８，Ｑ９
はオフする。従って、負荷抵抗Ｒ１１，Ｒ１２の信号は
読み込まない。
のベースにハイ（ＶCC）が印加されるため第７トランジ
スタＱ７がオンし、第８，第９トランジスタＱ８，Ｑ９
はオフする。従って、負荷抵抗Ｒ１１，Ｒ１２の信号は
読み込まない。
【００７１】また、第４の差動対１４は第１０トランジ
スタＱ１０のベース電圧がローのため第１０トランジス
タＱ１０がオフ、第１１，第１２トランジスタＱ１１，
Ｑ１２がオンし、前の出力状態を保持し、Ｑ，Ｑバーに
出力し続ける。詳細に言えば、第１１および第１２のト
ランジスタＱ１１，Ｑ１２のベースに第９および第８の
トランジスタＱ９，Ｑ８の出力信号が入力されて差動的
に働き上記第８および第９のトランジスタＱ８，Ｑ９の
出力信号が保持する。
スタＱ１０のベース電圧がローのため第１０トランジス
タＱ１０がオフ、第１１，第１２トランジスタＱ１１，
Ｑ１２がオンし、前の出力状態を保持し、Ｑ，Ｑバーに
出力し続ける。詳細に言えば、第１１および第１２のト
ランジスタＱ１１，Ｑ１２のベースに第９および第８の
トランジスタＱ９，Ｑ８の出力信号が入力されて差動的
に働き上記第８および第９のトランジスタＱ８，Ｑ９の
出力信号が保持する。
【００７２】このようにＴ入力がハイのとき、第１差動
対１１がＤ，Ｄバー信号を読み込んで出力しているが、
そのとき第２差動対１２は保持動作をせず、第３差動対
１３は読み込み動作をせず、第４差動対１４が動作して
前の出力状態を保持し、これをＱ，Ｑバー信号として出
力する。
対１１がＤ，Ｄバー信号を読み込んで出力しているが、
そのとき第２差動対１２は保持動作をせず、第３差動対
１３は読み込み動作をせず、第４差動対１４が動作して
前の出力状態を保持し、これをＱ，Ｑバー信号として出
力する。
【００７３】次にＴ入力にローが入力された場合、第１
の差動対１１は第１トランジスタＱ１のベース入力がハ
イのため第１トランジスタＱ１がオンし、第２，第３ト
ランジスタＱ２，Ｑ３はオフしＤ入力は読み込まない。
の差動対１１は第１トランジスタＱ１のベース入力がハ
イのため第１トランジスタＱ１がオンし、第２，第３ト
ランジスタＱ２，Ｑ３はオフしＤ入力は読み込まない。
【００７４】第２の差動対１２は第４トランジスタＱ４
のベース入力がローのため、第４トランジスタＱ４はオ
フ、第５，第６トランジスタＱ５，Ｑ６がオンし、負荷
抵抗Ｒ１１，Ｒ１２の出力状態を保持する。詳細に言え
ば、第５および第６のトランジスタＱ５，Ｑ６のベース
に第３および第２のトランジスタＱ３，Ｑ２の出力信号
が入力されて差動的に働き、第２および第３のトランジ
スタＱ２，Ｑ３の出力信号を保持する。
のベース入力がローのため、第４トランジスタＱ４はオ
フ、第５，第６トランジスタＱ５，Ｑ６がオンし、負荷
抵抗Ｒ１１，Ｒ１２の出力状態を保持する。詳細に言え
ば、第５および第６のトランジスタＱ５，Ｑ６のベース
に第３および第２のトランジスタＱ３，Ｑ２の出力信号
が入力されて差動的に働き、第２および第３のトランジ
スタＱ２，Ｑ３の出力信号を保持する。
【００７５】第３の差動対１３は第７トランジスタＱ７
のベース入力がローのため、第７トランジスタＱ７がオ
フ、第８，第９トランジスタＱ８，Ｑ９が動作するた
め、第５および第６トランジスタの出力信号、換言すれ
ばＲ１１，Ｒ１２の状態をＱ，Ｑバーに出力する。詳細
に言えば、第８および第９のトランジスタＱ８，Ｑ９の
ベースには、第５および第６トランジスタの出力信号が
入力されて差動的に働き、それぞれ、Ｄ，Ｄバー信号を
出力する。これが負荷抵抗Ｒ１３，Ｒ１４からＱ，Ｑバ
ー信号として取り出される。
のベース入力がローのため、第７トランジスタＱ７がオ
フ、第８，第９トランジスタＱ８，Ｑ９が動作するた
め、第５および第６トランジスタの出力信号、換言すれ
ばＲ１１，Ｒ１２の状態をＱ，Ｑバーに出力する。詳細
に言えば、第８および第９のトランジスタＱ８，Ｑ９の
ベースには、第５および第６トランジスタの出力信号が
入力されて差動的に働き、それぞれ、Ｄ，Ｄバー信号を
出力する。これが負荷抵抗Ｒ１３，Ｒ１４からＱ，Ｑバ
ー信号として取り出される。
【００７６】第４の差動対１４は第１０トランジスタＱ
１０のベース電圧にハイ（ＶCC）が印加される。一方、
第１１，第１２トランジスタＱ１１，Ｑ１２のベース電
圧のハイレベルは、レベルシフト用抵抗Ｒ２７が挿入さ
れているため、電源電位からレベルシフト用抵抗Ｒ２７
による電圧降下の分だけ低く、ＶCC−“抵抗Ｒ２７によ
る電圧降下”となる。このため、エミッタ帰還抵抗Ｒ１
８の挿入による効果とあいまって、第１０トランジスタ
Ｑ１０がオンし、第１１，第１２トランジスタＱ１１，
Ｑ１２はオフする。レベルシフト用抵抗Ｒ２７はスイッ
チングを確実にする働きをする。
１０のベース電圧にハイ（ＶCC）が印加される。一方、
第１１，第１２トランジスタＱ１１，Ｑ１２のベース電
圧のハイレベルは、レベルシフト用抵抗Ｒ２７が挿入さ
れているため、電源電位からレベルシフト用抵抗Ｒ２７
による電圧降下の分だけ低く、ＶCC−“抵抗Ｒ２７によ
る電圧降下”となる。このため、エミッタ帰還抵抗Ｒ１
８の挿入による効果とあいまって、第１０トランジスタ
Ｑ１０がオンし、第１１，第１２トランジスタＱ１１，
Ｑ１２はオフする。レベルシフト用抵抗Ｒ２７はスイッ
チングを確実にする働きをする。
【００７７】このように、Ｔ入力がローのとき、第１差
動対１１は、あらたにＤ，Ｄバー信号は読み込まず、第
２差動対１２が作動して先に読み込んだ信号を保持し、
第３差動対１３が作動してこれを読み込んでＱ，Ｑバー
信号として出力する。
動対１１は、あらたにＤ，Ｄバー信号は読み込まず、第
２差動対１２が作動して先に読み込んだ信号を保持し、
第３差動対１３が作動してこれを読み込んでＱ，Ｑバー
信号として出力する。
【００７８】以上のように図３の従来例と同様、クロッ
ク入力Ｔがハイのときにデータ入力Ｄ，Ｄバーのデータ
を読み込み、クロック入力Ｔがローのときに読み込んだ
データをＱ，Ｑバーに出力するよう動作する。
ク入力Ｔがハイのときにデータ入力Ｄ，Ｄバーのデータ
を読み込み、クロック入力Ｔがローのときに読み込んだ
データをＱ，Ｑバーに出力するよう動作する。
【００７９】以上のような構成および動作において示さ
れるように、第１および第２のトランジスタ差動対１
１，１２とこれに伴う第１および第２の負荷抵抗Ｒ１
１，Ｒ１２、レベルシフト用抵抗Ｒ２６ならびに第１お
よび第２の定電流源Ｉ１，Ｉ２とは、一つのラッチ回路
を構成している。同じく、第３および第４のトランジス
タ差動対１３，１４とこれに伴う第３および第４の負荷
抵抗Ｒ１３，Ｒ１４、レベルシフト用抵抗Ｒ２７ならび
に第３および第４の定電流源Ｉ３，Ｉ４とは、もう一つ
のラッチ回路を構成している。これら二つのラッチ回路
の組み合わせによってフリップフロップ回路が構成され
ている。
れるように、第１および第２のトランジスタ差動対１
１，１２とこれに伴う第１および第２の負荷抵抗Ｒ１
１，Ｒ１２、レベルシフト用抵抗Ｒ２６ならびに第１お
よび第２の定電流源Ｉ１，Ｉ２とは、一つのラッチ回路
を構成している。同じく、第３および第４のトランジス
タ差動対１３，１４とこれに伴う第３および第４の負荷
抵抗Ｒ１３，Ｒ１４、レベルシフト用抵抗Ｒ２７ならび
に第３および第４の定電流源Ｉ３，Ｉ４とは、もう一つ
のラッチ回路を構成している。これら二つのラッチ回路
の組み合わせによってフリップフロップ回路が構成され
ている。
【００８０】以上のように、この実施の形態２では、第
１〜第４のトランジスタ差動対１１〜１４において、ト
ランジスタ３個で構成される差動対のスイッチングを行
わせるためにエミッタ帰還抵抗Ｒ１５〜Ｒ１８をアンバ
ランスに挿入するとともに、よりスイッチングを確実に
行わせるためレベルシフト用抵抗Ｒ２６，Ｒ２７を負荷
抵抗と電源の間に挿入した。このような構成により、第
１の回路図に示されるように、電源ＶCCと接地電位ＧＮ
Ｄ間に接続されるトランジスタの積み上げ段数は、第１
〜第４のトランジスタ差動対１１〜１５を構成する第１
〜第１２トランジスタＱ１〜Ｑ１２と第１〜第４の定電
流源Ｉ１〜Ｉ４を構成する第１３〜第１６トランジスタ
Ｑ１３〜Ｑ１６との二段の積み上げとなり、従来の三段
の積み上げより一段減らすことができる。第５のトラン
ジスタ差動対１５を構成する第１７〜第１８トランジス
タＱ１７，Ｑ１８と第５の定電流源Ｉ５を構成する第１
９トランジスタＱ１９との二段の積み上げも同様であ
る。このようにトランジスタの積み上げ段数を減らすよ
うに構成したので、この発明のフリップフロップ回路で
は従来のものより低電圧での動作が可能になる。
１〜第４のトランジスタ差動対１１〜１４において、ト
ランジスタ３個で構成される差動対のスイッチングを行
わせるためにエミッタ帰還抵抗Ｒ１５〜Ｒ１８をアンバ
ランスに挿入するとともに、よりスイッチングを確実に
行わせるためレベルシフト用抵抗Ｒ２６，Ｒ２７を負荷
抵抗と電源の間に挿入した。このような構成により、第
１の回路図に示されるように、電源ＶCCと接地電位ＧＮ
Ｄ間に接続されるトランジスタの積み上げ段数は、第１
〜第４のトランジスタ差動対１１〜１５を構成する第１
〜第１２トランジスタＱ１〜Ｑ１２と第１〜第４の定電
流源Ｉ１〜Ｉ４を構成する第１３〜第１６トランジスタ
Ｑ１３〜Ｑ１６との二段の積み上げとなり、従来の三段
の積み上げより一段減らすことができる。第５のトラン
ジスタ差動対１５を構成する第１７〜第１８トランジス
タＱ１７，Ｑ１８と第５の定電流源Ｉ５を構成する第１
９トランジスタＱ１９との二段の積み上げも同様であ
る。このようにトランジスタの積み上げ段数を減らすよ
うに構成したので、この発明のフリップフロップ回路で
は従来のものより低電圧での動作が可能になる。
【００８１】これを具体的にみると、トランジスタのベ
ース・エミッタ間電圧ＶBEを０.７Ｖ、トランジスタの
コレクタ・ベース間電圧差を０.２Ｖ、定電流源を構成
する抵抗の電圧降下を０.２Ｖ、レベルシフト用抵抗に
よる電圧降下を０.３Ｖとすると、最低必要とされる電
源電圧は、０.７×２＋０.２＋０.２＋０.３＝２.１Ｖ
であり、従来例に比較し、より低い電源電圧で動作可能
である。
ース・エミッタ間電圧ＶBEを０.７Ｖ、トランジスタの
コレクタ・ベース間電圧差を０.２Ｖ、定電流源を構成
する抵抗の電圧降下を０.２Ｖ、レベルシフト用抵抗に
よる電圧降下を０.３Ｖとすると、最低必要とされる電
源電圧は、０.７×２＋０.２＋０.２＋０.３＝２.１Ｖ
であり、従来例に比較し、より低い電源電圧で動作可能
である。
【００８２】このように、この発明によるフリップフロ
ップ（ＦＦ）回路は、特に、フェーズ・ロックド・ルー
プ（ＰＬＬ）を構成するエミッタ・カップルド・ロジッ
ク（ＥＣＬ）方式フリップフロップ（ＦＦ）を用いた分
周器において有用に用いられ、特に電池駆動される移動
体通信機器に最適な低電圧動作可能なエミッタ・カップ
ルド・ロジック（ＥＣＬ）方式フリップフロップ（Ｆ
Ｆ）を実現するものである。
ップ（ＦＦ）回路は、特に、フェーズ・ロックド・ルー
プ（ＰＬＬ）を構成するエミッタ・カップルド・ロジッ
ク（ＥＣＬ）方式フリップフロップ（ＦＦ）を用いた分
周器において有用に用いられ、特に電池駆動される移動
体通信機器に最適な低電圧動作可能なエミッタ・カップ
ルド・ロジック（ＥＣＬ）方式フリップフロップ（Ｆ
Ｆ）を実現するものである。
【図１】 この発明によるラッチ回路およびフリップフ
ロップ回路の実施の形態１の回路図。
ロップ回路の実施の形態１の回路図。
【図２】 この発明の実施の形態２の回路図。
【図３】 従来のフリップフロップ回路の回路図。
Ｑ１〜Ｑ１９ トランジスタ、Ｒ１〜Ｒ６、Ｒ１１〜Ｒ
２７ 抵抗、１〜５、１１〜１５ トランジスタ差動
対、Ｉ１〜Ｉ５ 定電流源、Ｔ，Ｔバー，Ｄ，Ｄバー
信号入力、Ｑ，Ｑバー 信号出力、ＶCC，ＧＮＤ 電源
入力、ＶB 定電流源バイアス入力。
２７ 抵抗、１〜５、１１〜１５ トランジスタ差動
対、Ｉ１〜Ｉ５ 定電流源、Ｔ，Ｔバー，Ｄ，Ｄバー
信号入力、Ｑ，Ｑバー 信号出力、ＶCC，ＧＮＤ 電源
入力、ＶB 定電流源バイアス入力。
Claims (6)
- 【請求項１】 クロック入力Ｔバー信号が入力される第
１のトランジスタと、この第１のトランジスタのエミッ
タに共通の抵抗を介してそれぞれそのエミッタが接続さ
れデータ入力Ｄ，Ｄバー信号が入力されて差動的に働き
それぞれＤバー，Ｄ信号を出力する第２および第３のト
ランジスタと、クロック入力Ｔ信号が入力される第４の
トランジスタと、この第４のトランジスタのエミッタに
共通の抵抗を介してそれぞれそのエミッタが接続され上
記第３および第２のトランジスタの出力信号が入力され
て差動的に働き上記出力信号を保持する第５および第６
のトランジスタとを備えたことを特徴とするラッチ回
路。 - 【請求項２】 クロック入力Ｔバー信号が入力される第
１のトランジスタと、この第１のトランジスタのエミッ
タに共通の抵抗を介してそれぞれそのエミッタが接続さ
れデータ入力Ｄ，Ｄバー信号が入力されて差動的に働き
それぞれＤバー，Ｄ信号を出力する第２および第３のト
ランジスタと、クロック入力Ｔ信号が入力される第４の
トランジスタと、この第４のトランジスタのエミッタに
共通の抵抗を介してそれぞれそのエミッタが接続され上
記第３および第２のトランジスタの出力信号が入力され
て差動的に働き上記第２および第３のトランジスタの出
力信号を保持する第５および第６のトランジスタと、ク
ロック入力Ｔ信号が入力される第７のトランジスタと、
この第７のトランジスタのエミッタに共通の抵抗を介し
てそれぞれそのエミッタが接続され上記第５および第６
トランジスタの出力信号が入力されて差動的に働きそれ
ぞれＤ，Ｄバー信号を出力する第８および第９のトラン
ジスタと、クロック入力Ｔバー信号が入力される第１０
のトランジスタと、この第１０のトランジスタのエミッ
タに共通の抵抗を介してそれぞれそのエミッタが接続さ
れ上記第９および第８のトランジスタの出力信号が入力
されて差動的に働き上記第８および第９のトランジスタ
の出力信号を保持する第１１および第１２のトランジス
タとを備えたことを特徴とするフリップフロップ回路。 - 【請求項３】 クロック入力Ｔバー信号がベースに入力
される第１のトランジスタと、データ入力Ｄ信号がベー
スに入力される第２のトランジスタと、データ入力Ｄバ
ー信号がベースに入力される第３のトランジスタと、上
記第１のトランジスタのエミッタと上記第２，第３のト
ランジスタのエミッタ接続点との間に挿入された第１の
エミッタ帰還抵抗と、上記第１のトランジスタのエミッ
タと上記第１のエミッタ帰還抵抗との接続点と接地電位
との間に挿入された第１の定電流源と、クロック入力Ｔ
信号がベースに入力される第４のトランジスタと、互い
に、ベースと他方のコレクタ、コレクタと他方のベース
が接続された第５，第６のトランジスタと、上記第４の
トランジスタのエミッタと上記第５，第６のトランジス
タのエミッタ接続点との間に挿入された第２のエミッタ
帰還抵抗と、上記第４のトランジスタのエミッタと上記
第２のエミッタ帰還抵抗との接続点と接地電位との間に
挿入された第２の定電流源と、上記第２，第５のトラン
ジスタのコレクタと上記第６のトランジスタのベースと
の共通接続点と電源との間に挿入された第１の負荷抵抗
と、上記第３，第６のトランジスタのコレクタと上記第
５のトランジスタのベースとの共通接続点と電源との間
に挿入された第２の負荷抵抗とを備えたことを特徴とす
るラッチ回路。 - 【請求項４】 クロック入力Ｔバー信号がベースに入力
される第１のトランジスタと、データ入力Ｄ信号がベー
スに入力される第２のトランジスタと、データ入力Ｄバ
ー信号がベースに入力される第３のトランジスタと、上
記第１のトランジスタのエミッタと上記第２，第３のト
ランジスタのエミッタ接続点との間に挿入された第１の
エミッタ帰還抵抗と、上記第１のトランジスタのエミッ
タと上記第１のエミッタ帰還抵抗との接続点と接地電位
との間に挿入された第１の定電流源と、クロック入力Ｔ
信号がベースに入力される第４のトランジスタと、互い
に、ベースと他方のコレクタ、コレクタと他方のベース
が接続された第５，第６のトランジスタと、上記第４の
トランジスタのエミッタと上記第５，第６のトランジス
タのエミッタ接続点との間に挿入された第２のエミッタ
帰還抵抗と、上記第４のトランジスタのエミッタと上記
第２のエミッタ帰還抵抗との接続点と接地電位との間に
挿入された第２の定電流源と、上記第２，第５のトラン
ジスタのコレクタと上記第６のトランジスタのベースと
の共通接続点と電源との間に挿入された第１の負荷抵抗
と、上記第３，第６のトランジスタのコレクタと上記第
５のトランジスタのベースとの共通接続点と電源との間
に挿入された第２の負荷抵抗と、クロック入力Ｔ信号が
ベースに入力される第７のトランジスタと、ベースが上
記第１の負荷抵抗に接続された第８のトランジスタと、
ベースが上記第２の負荷抵抗に接続された第９のトラン
ジスタと、上記第７のトランジスタのエミッタと上記第
８，第９のトランジスタのエミッタ接続点との間に挿入
された第３のエミッタ帰還抵抗と、上記第７のトランジ
スタのエミッタと上記第３のエミッタ帰還抵抗の接続点
と接地電位との間に挿入された第３の定電流源と、クロ
ック入力Ｔバー信号がベースに入力される第１０のトラ
ンジスタと、互いに、ベースと他方のコレクタ、コレク
タと他方のベースが接続された第１１，第１２のトラン
ジスタと、上記第１０のトランジスタのエミッタと上記
第１１，第１２のトランジスタのエミッタ接続点との間
に挿入された第４のエミッタ帰還抵抗と、上記第１０の
トランジスタのエミッタと上記第４のエミッタ帰還抵抗
の接続点と接地電位との間に挿入された第４の定電流源
と、上記第８，第１１のトランジスタのコレクタと上記
第１２のトランジスタのベースとの共通接続点と電源と
の間に挿入されＱ信号を出力するための第３の負荷抵抗
と、上記第９，第１２のトランジスタのコレクタと上記
第１１のトランジスタのベースとの共通接続点と電源と
の間に挿入され、Ｑバー信号を出力するための第４の負
荷抵抗とを備えたことを特徴とするフリップフロップ回
路。 - 【請求項５】 クロック入力Ｔバー信号がベースに入力
される第１のトランジスタと、データ入力Ｄ信号がベー
スに入力される第２のトランジスタと、データ入力Ｄバ
ー信号がベースに入力される第３のトランジスタと、上
記第１のトランジスタのエミッタと上記第２，第３のト
ランジスタのエミッタ接続点との間に挿入された第１の
エミッタ帰還抵抗と、上記第１のトランジスタのエミッ
タと上記第１のエミッタ帰還抵抗との接続点と接地電位
との間に挿入された第１の定電流源と、クロック入力Ｔ
信号がベースに入力される第４のトランジスタと、互い
に、ベースと他方のコレクタ、コレクタと他方のベース
が接続された第５，第６のトランジスタと、上記第４の
トランジスタのエミッタと上記第５，第６のトランジス
タのエミッタ接続点との間に挿入された第２のエミッタ
帰還抵抗と、上記第４のトランジスタのエミッタと上記
第２のエミッタ帰還抵抗との接続点と接地電位との間に
挿入された第２の定電流源と、上記第２，第５のトラン
ジスタのコレクタと上記第６のトランジスタのベースと
の共通接続点に一端が接続された第１の負荷抵抗と、上
記第３，第６のトランジスタのコレクタと上記第５のト
ランジスタのベースとの共通接続点に一端が接続された
第２の負荷抵抗と、上記第１，第２の負荷抵抗のそれぞ
れの他端の接続点と電源との間に挿入された第１のレベ
ルシフト用抵抗とを備えたことを特徴とするラッチ回
路。 - 【請求項６】 クロック入力Ｔバー信号がベースに入力
される第１のトランジスタと、データ入力Ｄ信号がベー
スに入力される第２のトランジスタと、データ入力Ｄバ
ー信号がベースに入力される第３のトランジスタと、上
記第１のトランジスタのエミッタと上記第２，第３のト
ランジスタのエミッタ接続点との間に挿入された第１の
エミッタ帰還抵抗と、上記第１のトランジスタのエミッ
タと上記第１のエミッタ帰還抵抗との接続点と接地電位
との間に挿入された第１の定電流源と、クロック入力Ｔ
バー信号がベースに入力される第４のトランジスタと、
互いに、ベースと他方のコレクタ、コレクタと他方のベ
ースが接続された第５，第６のトランジスタと、上記第
４のトランジスタのエミッタと上記第５，第６のトラン
ジスタのエミッタ接続点との間に挿入された第２のエミ
ッタ帰還抵抗と、上記第４のトランジスタのエミッタと
上記第２のエミッタ帰還抵抗との接続点と接地電位との
間に挿入された第２の定電流源と、上記第２，第５のト
ランジスタのコレクタと上記第６のトランジスタのベー
スとの共通接続点に一端が接続された第１の負荷抵抗
と、上記第３，第６のトランジスタのコレクタと上記第
５のトランジスタのベースとの共通接続点に一端が接続
された第２の負荷抵抗と、上記第１，第２の負荷抵抗の
それぞれの他端の接続点と電源との間に挿入された第１
のレベルシフト用抵抗と、クロック入力Ｔ信号がベース
に入力される第７のトランジスタと、ベースが上記第１
の負荷抵抗に接続された第８のトランジスタと、ベース
が上記第２の負荷抵抗に接続された第９のトランジスタ
と、上記第７のトランジスタのエミッタと上記第８，第
９のトランジスタのエミッタ接続点との間に挿入された
第３のエミッタ帰還抵抗と、上記第７のトランジスタの
エミッタと上記第３のエミッタ帰還抵抗の接続点と接地
電位との間に挿入された第３の定電流源と、クロック入
力Ｔバー信号がベースに入力される第１０のトランジス
タと、互いに、ベースと他方のコレクタ、コレクタと他
方のベースが接続された第１１，第１２のトランジスタ
と、上記第１０のトランジスタのエミッタと上記第１
１，第１２のトランジスタのエミッタ接続点との間に挿
入された第４のエミッタ帰還抵抗と、上記第１０のトラ
ンジスタのエミッタと上記第４のエミッタ帰還抵抗の接
続点と接地電位との間に挿入された第４の定電流源と、
上記第８，第１１のトランジスタのコレクタと上記第１
２のトランジスタのベースとの共通接続点に一端が接続
され、Ｑ信号を出力するための第３の負荷抵抗と、上記
第９，第１２のトランジスタのコレクタと上記第１１の
トランジスタのベースとの共通接続点に一端が接続さ
れ、Ｑバー信号を出力するための第４の負荷抵抗と、上
記第３，第４の負荷抵抗のそれぞれの他端の接続点と電
源との間に挿入された第２のレベルシフト用抵抗とを備
えたフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7222325A JPH0969759A (ja) | 1995-08-30 | 1995-08-30 | ラッチ回路およびこれを用いたフリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7222325A JPH0969759A (ja) | 1995-08-30 | 1995-08-30 | ラッチ回路およびこれを用いたフリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969759A true JPH0969759A (ja) | 1997-03-11 |
Family
ID=16780589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7222325A Pending JPH0969759A (ja) | 1995-08-30 | 1995-08-30 | ラッチ回路およびこれを用いたフリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0969759A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004098061A1 (de) * | 2003-04-28 | 2004-11-11 | Austriamicrosystems Ag | Flip-flop-schaltungsanordnung |
-
1995
- 1995-08-30 JP JP7222325A patent/JPH0969759A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004098061A1 (de) * | 2003-04-28 | 2004-11-11 | Austriamicrosystems Ag | Flip-flop-schaltungsanordnung |
| KR100808121B1 (ko) * | 2003-04-28 | 2008-02-29 | 오스트리아마이크로시스템즈 아게 | 플립-플롭 회로 조립체 |
| US7626433B2 (en) | 2003-04-28 | 2009-12-01 | Austriamicrosystems Ag | Flip-flop circuit assembly |
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