CN100350747C - 触发器电路组件 - Google Patents

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Abstract

本发明涉及一种触发器电路组件，包括至少四个差动放大器(1，2，3，4)，其以形成触发器D的形式互连。根据所述发明原理，差动放大器(1，2，3，4)的发射极节点(E1，E2)借助于开关对(S1，S2)关于电源电势来开关，并且受控于施加到控制输入(CN，CP)的差动输入时钟信号。本发明的触发器工作于特别低的电源电压(VCC)，并且特别适合于设计分频器和移位寄存器。

Description

触发器电路组件
本发明涉及一种触发器电路装置。
以集成电路技术构造的触发器电路属于集成电路技术的基本电路块，并具有多种应用领域。
触发器电路可以用例如ECL(发射极耦合逻辑)电路技术中的发射极耦合晶体管来构造。
用于快速信号处理的这种类型的触发器电路通常对称地构造，并被设计用于处理差动信号。
已知的ECL技术中的触发器电路有这样的问题，由于它们的构造，它们通常需要相对大的工作电压，因为至少两个基极-发射极电压总是在两个电源电势之间降落(drop out)。然而，特别在现代通信电子设备中能够以越来越小的电源电压来操作触发器电路是理想的。
本发明的目的是说明一种触发器电路装置，它可以以ECL电路技术构造，并可以用较低的电源电压操作。
按照本发明，该目的由一种触发器电路装置实现，包括
一对输入端子，被设计用来供给差动输入时钟信号，
一对输出端子，被设计用来接出差动输出信号，
四个差动放大器，每个有两个晶体管，其受控部分各设置于与电阻器的串联电路中，该串联电路设置于电源电势端子和第一或第二共用发射极节点之间，其控制端子互相耦合以形成D触发器结构，并且其中在至少一个差动放大器的输出形成输出端子对，
第一电流源，其将第一共用发射极节点连接到基准电势端子，
第二电流源，其将第二共用发射极节点连接到该基准电势端子，
第一开关，其受控部分被连接接在电源电势端子和第一发射极节点之间，及
第二开关，其受控部分被连接在电源电势端子和第二发射极节点之间，
第一和第二开关各有一控制端子，其形成输入端子对。
所提出的触发器电路装置被对称地构造，并且被设计用来引导差动信号。
优选地，该电路可以以ECL电路技术实施。
按照所提出的原理，用差动时钟信号激励的两个开关直接相关于来自所述两个发射极节点的电源电势。
因此，该优点的结果是：如果差动放大器晶体管和开关以双极技术实施，则仅一个基极-发射极电压UBE在电源电势端子和基准电势端子之间降落，并因此有利地可使用特别低的电压来操作该电路。
此外，与所提出的原理对应的是，仅需要两个电流源，其将两个共用发射极节点的每个耦合到基准电势。用于所有差动放大器的电流源由此组成电流源对。
所提出的原理的另一个优点的结果是，由于所需电流源数量较低，电路所需的电流减小。
对该电路所需电流的更进一步的减小是通过将由差动时钟信号激励的第一和第二开关优选实施为起发射极序列发生器(emittersequencer)作用的晶体管而得到的。因此，触发器电路输出处的发射极序列发生器可以有利地省去。
尽管如此，有利地，有可能用所提出的电路将如所提出而实施的触发器输出连接到其数据输入，或直接连接到另外的相同触发器。因此，可以使用所提出的触发器来构造分频器电路和/或移位寄存器而没有问题，并且输出处的发射极序列发生器还是可以省去。
按照所提出的触发器电路装置的一优选改进，四个差动放大器被实施，使得
第一差动放大器被提供，包括在第一发射极节点的第一对发射极耦合晶体管，其集电极端子形成第一电路节点和第二电路节点，并且其基极端子交叉连接到其集电极端子，
第二差动放大器被提供，包括在第二发射极节点的第二对发射极耦合晶体管，其集电极端子分别连接到第一电路节点和第二电路节点，并且其基极端子形成第三电路节点和第四电路节点，
第三差动放大器被提供，包括在第二发射极节点的第三对发射极耦合晶体管，其集电极端子分别连接到第三电路节点和第四电路节点，并且其基极端子交叉连接到其集电极端子，
第四差动放大器被提供，包括在第一发射极节点的第四对发射极耦合晶体管，其集电极端子分别连接到第三电路节点和第四电路节点，并且其基极端子分别连接到第二电路节点和第一电路节点。
按照所提出原理的进一步优选实施例，在差动放大器的晶体管的特定集电极端子形成的第一，第二，第三，和第四电路节点，各通过一电阻器连接到电源电势端子。
所述电阻器可实施为电流源。该电流源可实施为适于该目的的线接的(wired)晶体管。在此情况下电流源晶体管优选地实施为场效应晶体管。
用差动时钟信号激励的两个开关和差动放大器优选地以双极电路技术来实施。开关晶体管和差动放大器晶体管优选地实施为npn晶体管。
将两个共用发射极节点连接到触发器电路的基准电势端子的第一和第二电流源优选地以MOS电路技术来实施，且各包括一晶体管。电流源晶体管优选地实施为自控型n-沟道晶体管。形成第一和第二电流源的晶体管的控制端子优选地互相连接并被施加恒定基准电势。在此情况下，电流源晶体管各优选地是电流平衡器的输出晶体管。作为选择，第一和第二电流源也可实施为电阻器或双极晶体管。
所提出的原理的进一步细节和有利实施例是从属权利要求的目的。
将根据单个图在下面以示例实施例更具体地说明本发明。
该图基于电路图示出以ECL电路技术构造的本触发器电路装置的示例实施例。
该图示出对称构造并设计用于处理差动信号的触发器电路装置。本触发器电路装置以发射极耦合逻辑(ECL)电路技术实施，并优选地实施为集成电路。
该触发器电路装置包括一对输入端子CP，CN，可以向其供给差动时钟信号。该输入端子对CN，CP在每个分配的晶体管S1，S2的每个基极端子上形成。起开关作用的npn晶体管S1，S2将它们的两个集电极端子直接连接到电源电势端子VCC。第一开关S1的发射极端子连接到第一共用发射极节点E1。第二开关S2的发射极端子连接到第二共用发射极节点E2。第一和第二发射极节点E1，E2各通过一个恒流源Q1，Q2连接到基准电势端子VEE。恒流源Q1，Q2在此情况下实施为n-沟道型MOS场效应晶体管。电流源晶体管Q1，Q2的栅端子互相连接并形成端子VNB以便于供给基准电平。一电流源优选地通过一晶体管二极管连接到该端子，使得晶体管Q1，Q2各形成电流平衡器的输出侧晶体管。
该触发器电路装置的实际核心由总共四个差动放大器1，2，3，4形成，其输入和输出如以下所述连接到两个相加节点(summation node)E1，E2。差动放大器晶体管1到4在此情况下以双极电路技术实施为npn晶体管实施，并以ECL电路技术来开关。
第一差动放大器1包括两个发射极耦合晶体管5，6，它们的发射极端子直接相互连接且连接到第一发射极节点E1。第一差动放大器1的第一晶体管5的集电极端子形成第一电路节点ON1，第一差动放大器1的第二晶体管6的集电极端子形成第二电路节点OP1。第一晶体管5的基极端子连接到第二晶体管6的集电极端子，而第二晶体管6的基极端子连接到第一晶体管5的集电极端子。第一电路节点ON1通过第一电阻器R1连接到电源电势端子VCC。第二电路节点OP1通过第二电阻器R2连接到电源电势端子VCC。
第二差动放大器2包括第一晶体管7和第二晶体管8，它们的发射极端子相互连接且连接到第二共用发射极节点E2。第二差动放大器2的第一晶体管7的集电极端子连接到第一电路节点ON1，第二差动放大器2的第二晶体管8的集电极端子连接到第二电路节点OP1。第一晶体管7的基极端子连接到第三电路节点ON2，而第二晶体管8的基极端子连接到第四电路节点OP2。
第三差动放大器3包括第一晶体管9和第二晶体管10，它们的发射极端子相互连接且连接到电路的第二共用发射极节点E2。第三差动放大器3的晶体管9，10的集电极和基极端子像第一差动放大器1中的晶体管5，6一样相互交叉连接。第三差动放大器3的第一晶体管9的集电极端子连接到第三电路节点ON2，第三差动放大器3的第二晶体管10的集电极端子连接到第四电路节点OP2。
第四差动放大器4包括两个发射极耦合晶体管11，12，它们的共用发射极端子连接到第一相加节点和/或共用发射极节点E1。第一晶体管11的集电极端子连接到第三电路节点ON2，第四差动放大器4的第二晶体管12的集电极端子连接到第四电路节点OP2。第一晶体管11的基极端子连接第二电路节点OP1，第四差动放大器4的第二晶体管12的基极端子连接到第一电路节点ON1。
第三和第四电路节点ON2，OP2形成该触发器电路装置的输出端子对QN，QP。
该电路装置的四个电路节点ON1，OP1，ON2，OP2各通过电阻器R1，R2，R3，R4连接到电源电势端子VCC。
操作根据所述图的电路所需的电源电压产生于电源电势端子VCC和基准电势端子VEE之间的电势差。最小所需电压产生于至少三个电压之和，即在电阻器R1到R4上降落的电压，在晶体管5到12，S1，S2上降落的基极-发射极电压，和通过电流源Q1，Q2降落的电流源电压。在所示电路中，其中例如提供了通过集电极电阻器的0.3V下降，在电流平衡器晶体管Q1，Q2的同样0.3V的电压降以及在晶体管5到12，S1，S2的0.9V的基极-发射极电压，对于仅1.5V的D触发器的实际操作的最小电源电压在本数字例中得到。
两个开关S1，S2用作发射极序列发生器，并在旁路电路中连接到差动放大器1到4的相加节点E1，E2。输出发射极序列发生器的功能性已经相应地结合到该电路中，以便有利地，在输出QN，QP无需发射极序列发生器。因此，该电路提供了额外的电流节省。
根据所述图的电路特别适合于接线成分频器，它使频率被二除。为此目的，作为D触发器的触发器的输出QN，QP以负反馈连接到触发器的数据输入。具有在时钟输入CN，CP施加的时钟频率的一半的信号然后可以在输出QN，QP被接出。
该电路另外的优选应用领域是移位寄存器的构造。为此目的，根据图1的触发器的输出QN，QP各被连接到下游的相同触发器的数据输入对。用这种方式连接以形成移位寄存器的所有触发器的时钟输入CN，CP互相连接，并被连接到该寄存器的共用时钟输入。
在本发明的可替换实施例中，例如，取代电阻器R1到R4，可提供一晶体管。双极晶体管也可替换成单极场效应晶体管，并且/或者反之亦然。

Claims (6)

1.一种触发器电路装置，，包括
一对输入端子(CP，CN)，设计用来供给差动时钟信号，
一对输出端子(QP，QN)，设计用来接出差动输出信号，
四个差动放大器(1，2，3，4)，每个具有两个晶体管(5，6；7，8；9，10；11，12)，其受控部分各设置于与电阻器(R1，R2，R3，R4)的串联电路中，该串联电路设置于电源电势端子(VCC)和第一或第二共用发射极节点(E1，E2)之间，其控制端子互相耦合以形成D触发器结构，并且其中在至少一个差动放大器(3)的输出形成输出端子对(QP，QN)。
第一电流源(Q1)，其将第一共用发射极节点(E1)连接到基准电势端子(VEE)，
第二电流源(Q2)，其将第二共用发射极节点(E2)连接到所述基准电势端子(VEE)，
第一开关(S1)，其受控部分连接在电源电势端子(VCC)和第一发射极节点(E1)之间，以及
第二开关(S2)，其受控部分连接在电源电势端子(VCC)和第二发射极节点(E2)之间，
第一和第二开关(S1，S2)各有一控制端子，其形成输入端子对(CP，CN)。
2.根据权利要求1的触发器电路装置，
特征在于
提供了第一差动放大器(1)，包括在第一发射极节点(E1)的第一对发射极耦合晶体管(5，6)，其集电极端子形成第一电路节点(ON1)和第二电路节点(OP1)，并且其基极端子交叉连接到其集电极端子，
提供了第二差动放大器(2)，包括在第二发射极节点(E2)的第二对发射极耦合晶体管(7，8)，其集电极端子分别连接到第一电路节点(ON1)和第二电路节点(OP1)，并且其基极端子形成第三电路节点(ON2)和第四电路节点(OP2)，
提供了第三差动放大器(3)，包括在第二发射极节点(E2)的第三对发射极耦合晶体管(9，10)，其集电极端子分别连接到第三电路节点(ON2)和第四电路节点(OP2)，并且其基极端子交叉连接到其集电极端子，并且
提供了第四差动放大器(4)，包括在第一发射极节点(E1)的第四对发射极耦合晶体管(11，12)，其集电极端子分别连接到第三电路节点(ON2)和第四电路节点(OP2)，其基极端子分别连接到第二电路节点(OP1)和第一电路节点(ON1)。
3.根据权利要求2的触发器电路装置，
特征在于，第一，第二，第三和第四电路节点(ON1，OP1，ON2，OP2)各通过电阻器(R1，R2，R3，R4)连接到电源电势端子(VCC)。
4.根据权利要求1到3之一的触发器电路装置，
特征在于，第一，第二，第三和第四差动放大器(1，2，3，4)以及第一和第二开关(S1，S2)以双极电路技术实施。
5.根据权利要求1到3之一的触发器电路装置，
特征在于，第一电流源和第二电流源(Q1，Q2)各包括金属氧化物半导体电路技术中的晶体管。
6.根据权利要求1到3之一的触发器电路装置，
特征在于，它以发射极耦合逻辑电路技术实施。
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