JP2002076850A - フリップフロップ回路およびｎｏｒ回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧が１Ｖ以下の低電圧でも、また電源
電圧の変動に対しても安定して動作し、高集積化に適し
たフリップフロップ回路を実現する。 【解決手段】 定電流源回路を用いて構成した８個のＮ
ＯＲ回路101 〜108 を用い、これらと、ＤＡＴＡ入力端
子110 、ＣＬＫ入力端子111 、／ＤＡＴＡ入力端子112
、／ＣＬＫ入力端子113 、Ｑ出力端子114 および／Ｑ
出力端子115 とを図１のように接続してフリップフロッ
プ回路を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置などに
利用されるフリップフロップ回路（以下「ＦＦ回路」と
いう）およびＮＯＲ回路に関するものである。

【０００２】

【従来の技術】従来のＦＦ回路においては、マスター側
及びスレーブ側ラッチホールド回路を備えて構成されて
いる。例えば図４は特開平２−２１７１７号公報に記載
されている、従来の例を示すＦＦ回路である。図４に示
すように、この低電圧動作のＦＦ回路はトランジスタ11
〜14と負荷抵抗41，42と定電流源56，57とよりなるマス
ター側ラッチホールド回路1aと、同様にトランジスタ15
〜18と負荷抵抗43，44と定電流源58，59とよりなるスレ
ーブ側ラッチホールド回路2aと、これらラッチホールド
回路1a，2aの定電流源56〜59の電流の流入パスとなる大
型のトランジスタ33〜36と、クロック入力端子74，73に
各々ベースを接続したトランジスタ19，20と負荷抵抗4
5，46と定電流源51とよりなる差動増幅回路8 とで構成
される。ここでトランジスタ33〜36は、他のトランジス
タ11〜20の４倍の大きさになっている。71，72はデータ
入力端子、73，74はクロック入力端子、75，76はデータ
出力端子である。

【０００３】このＦＦ回路において、クロック入力端子
73，74から入力される正相、逆相のクロックは差動増幅
回路8 で増幅され、大型のトランジスタ33〜36のベース
に印加される。まずクロック入力端子73がHigh（ハ
イ），クロック入力端子74がLow（ロー）の時、トラン
ジスタ33，34がＯＮ（オン），トランジスタ35，36がＯ
ＦＦ（オフ）となる。このうち、トランジスタ33は定電
流源57の電流を吸引するため、トランジスタ11，14がＯ
ＦＦとなる。一方このときトランジスタ36はＯＦＦとな
っているので、トランジスタ12，13はＯＮとなる。した
がって、マスター側ラッチホールド回路1aはホールド状
態になる。またトランジスタ34は定電流源58の電流を吸
引するため、トランジスタ16，17がＯＦＦとなり、同様
にトランジスタ35はＯＦＦとなっているでトランジスタ
15，18はＯＮとなる。したがって、スレーブ側ラッチホ
ールド回路2aはラッチ状態になる。

【０００４】逆に、クロック入力端子73がLow ，クロッ
ク入力端子74がHighの時は、マスター側ラッチホールド
回路1aがラッチ状態，スレーブ側ラッチホールド回路2a
がホールド状態になる。

【０００５】このように、かかるＦＦ回路はマスター側
ラッチホールド回路1aとスレーブ側ラッチホールド回路
2aが交互に動作を繰り返すので、フリップフロップ動作
を行うことができる。なおトランジスタ33〜36のサイズ
を他のトランジスタ11〜20の４倍の大きさにしているの
は、データ信号に比べてクロック信号に強制力を持たせ
るためである。

【０００６】要するに、図４におけるＦＦ回路は、トラ
ンジスタ11〜18とトランジスタ33，34，35，36とトラン
ジスタ19，20のすべてが縦積み１段構成であるため、電
源電圧１Ｖ以下で動作させることは可能であるが、クロ
ック信号に強制力を持たせているために、トランジスタ
サイズを変え、見かけ上データ信号のHighレベルよりも
クロック信号のHighレベルを６０ｍＶ程度高く設定する
必要がある。このような事態は、各種の問題を含んでお
り、実用的ではない。

【０００７】さらに、図４に示す回路の不具合点を改良
した形で、特開平９−１０７２７５号公報に記載されて
いるような方式も提案されている。

【０００８】図５に新たに改良されたＦＦ回路を示す。
この電流電圧特性は図５のＦＦ回路において、電源電圧
を１Ｖとし、クロック入力端子73，74より正相、逆相ク
ロックを入力した時の節点78，79の電位は、Highで０．
８Ｖ、Low で（０．８−α）Ｖが現れるよう設定する。
ここでα＝０．２Ｖとすると、正相クロック入力端子73
がHigh（逆相クロック入力端子74はLow)の時、節点79は
Low （０．６Ｖ）、節点78はHigh（０．８Ｖ）となり、
トランジスタ25がＯＮ，トランジスタ26がＯＦＦとな
る。それ故、トランジスタ22，23のベースは共に０．８
ＶとなるのでそれぞれＯＮし、コレクタに流れる電流は
０．４μＡとなる。このとき、トランジスタ21，24は逆
にＯＦＦとなるので、コレクタ電流は零である。したが
って、マスター側ラッチホールド回路１はラッチ状態、
スレーブ側ラッチホールド回路２はホールド状態にな
る。

【０００９】一方、正相クロック入力端子73がLow （逆
相クロック入力端子74はHigh) の時、節点79はHigh
（０．８Ｖ）、節点78はLow （０．６Ｖ）となり、トラ
ンジスタ25はＯＦＦ，トランジスタ26はＯＮとなる。し
たがって、マスター側ラッチホールド回路１はホールド
状態、スレーブ側ラッチホールド回路２はラッチ状態に
なる。

【００１０】このようにして、ＦＦ回路は、マスター側
ラッチホールド回路１とスレーブ側ラッチホールド回路
２はラッチ状態とホールド状態を交互に繰り返すフリッ
プフロップ動作を行う。

【００１１】

【発明が解決しようとする課題】しかしながら図４にお
けるＦＦ回路は、１Ｖ程度の低電圧特性を動作させるこ
とはできるが、クロック信号に強制力をもたせているた
め、トランジスタ33〜36のエミッタ面積を通常のトラン
ジスタ（トランジスタ11〜20が相当）の１０倍にしてい
るので、マスター側ラッチホールド回路1a又はスレーブ
側ラッチホールド回路2aとトランジスタ33〜36とで構成
される差動増幅回路においては、クロック信号のしきい
値電圧よりもデータ信号のしきい値電圧の方が６０ｍＶ
（＝２６ｍＶ×ｌｎ１０）高くなっており、クロック信
号のLow を認識しずらく、低電圧での安定動作に問題が
ある。また、図４のＦＦ回路は導通状態の定電流源を５
個必要としており、低電流化できないという欠点がある
上、トランジスタ33〜36のサイズを大きくしなければな
らず、高集積化できないという欠点がある。

【００１２】また図５におけるＦＦ回路は、図４のＦＦ
回路の課題は解決されているものの、定電流源回路を用
いていないため、クロック信号に同期した電流がトラン
ジスタ21〜24に流れるため、つまり、電流源を選択的に
ＯＮ／ＯＦＦさせているため、ＧＮＤ（グランド）配線
にクロック信号が流れ込み、例えば大規模集積化された
回路に図５の回路を配置すると、他の回路部分にクロス
トークし誤動作を生じる可能性がある。結果として高集
積化に適さないという欠点がある。

【００１３】また、図５の回路は電源電圧によりトラン
ジスタ21〜24の電流が変わるため、電源電圧の変動によ
り最高動作周波数が変わり、結果として安定した動作を
行えない欠点がある。

【００１４】本発明は、このような従来の問題点を鑑み
てなされたもので、電源電圧が１Ｖ以下の低電圧でも、
また電源電圧の変動に対しても安定して動作できるとと
もに、高集積化に適したＦＦ回路を提供することを目的
とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に本発明のＦＦ回路は、第１乃至第８のＮＯＲ回路と、
正相データ入力端子，逆相データ入力端子，正相クロッ
ク入力端子，逆相クロック入力端子，正相データ出力端
子及び逆相データ出力端子とを備え、第１乃至第８のＮ
ＯＲ回路の各々は、２本の入力端子がそれぞれ第１及び
第２のトランジスタからなる差動対トランジスタのベー
スに接続され、差動対トランジスタのコレクタ及びエミ
ッタがそれぞれ共通接続され、差動対トランジスタのコ
レクタ共通ノードに第１の抵抗を介して第１の電源配線
が接続され、差動対トランジスタのエミッタ共通ノード
に第１の定電流源回路を介して第２の電源配線が接続さ
れており、差動対トランジスタのエミッタ共通ノードに
第３のトランジスタのエミッタが接続され、第３のトラ
ンジスタのコレクタに第２の抵抗を介して第１の電源配
線が接続され、第３のトランジスタのベースに第３の抵
抗を介して第１の電源配線が接続されており、第３のト
ランジスタのベースに第２の定電流源回路を介して第２
の電源配線が接続されており、第１の差動対トランジス
タのコレクタ共通ノードに出力端子が接続されて構成さ
れている。

【００１６】そして、正相データ入力端子に第１のＮＯ
Ｒ回路の一方の入力端子が接続され、第１のＮＯＲ回路
の他方の入力端子に正相クロック入力端子が接続され、
正相クロック入力端子に第２のＮＯＲ回路の一方の入力
端子が接続され、第２のＮＯＲ回路の他方の入力端子に
逆相データ入力端子が接続され、第１のＮＯＲ回路の出
力端子に第３のＮＯＲ回路の一方の入力端子が接続さ
れ、第２のＮＯＲ回路の出力端子に第４のＮＯＲ回路の
一方の入力端子が接続され、第３のＮＯＲ回路の他方の
入力端子に第４のＮＯＲ回路の出力端子が接続され、第
４のＮＯＲ回路の他方の入力端子に第３のＮＯＲ回路の
出力端子が接続され、第３のＮＯＲ回路の出力端子に第
５のＮＯＲ回路の一方の入力端子が接続され、第４のＮ
ＯＲ回路の出力端子に第６のＮＯＲ回路の一方の入力端
子が接続され、第５及び第６のＮＯＲ回路の他方の入力
端子に逆相クロック入力端子が接続され、第５のＮＯＲ
回路の出力端子に第７のＮＯＲ回路の一方の入力端子が
接続され、第６のＮＯＲ回路の出力端子に第８のＮＯＲ
回路の一方の入力端子が接続され、第７のＮＯＲ回路の
他方の入力端子に第８のＮＯＲ回路の出力端子が接続さ
れ、第８のＮＯＲ回路の他方の入力端子に第７のＮＯＲ
回路の出力端子が接続され、第７のＮＯＲ回路の出力端
子に正相データ出力端子が接続され、第８のＮＯＲ回路
の出力端子に逆相データ出力端子が接続されている。

【００１７】この構成により、電源電圧が１Ｖ以下の低
電圧でも、また電源電圧変動に対しても安定して動作
し、高集積化に適したＦＦ回路が得られる。

【００１８】また、本発明のＮＯＲ回路は、２本の入力
端子がそれぞれ第１及び第２のトランジスタからなる差
動対トランジスタのベースに接続され、差動対トランジ
スタのコレクタ及びエミッタがそれぞれ共通接続され、
差動対トランジスタのコレクタ共通ノードに第１の抵抗
を介して第１の電源配線が接続され、差動対トランジス
タのエミッタ共通ノードに第１の定電流源回路を介して
第２の電源配線が接続されており、差動対トランジスタ
のエミッタ共通ノードに第３のトランジスタのエミッタ
が接続され、第３のトランジスタのコレクタに第２の抵
抗を介して第１の電源配線が接続され、第３のトランジ
スタのベースに第３の抵抗を介して第１の電源配線が接
続されており、第３のトランジスタのベースに第２の定
電流源回路を介して第２の電源配線が接続されており、
第１の差動対トランジスタのコレクタ共通ノードに出力
端子が接続されたものである。

【００１９】このＮＯＲ回路を用いてＦＦ回路を構成す
ることにより、電源電圧が１Ｖ以下の低電圧でも、また
電源電圧変動に対しても安定して動作し、高集積化に適
したＦＦ回路を実現することができる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図１は本発明の実施の
形態のＦＦ回路の回路図である。図１において、101 〜
108 は第１〜第８のＮＯＲ回路、110 はＤＡＴＡ入力端
子（正相データ入力端子）、111 はＣＬＫ入力端子（正
相クロック入力端子）、112 は／ＤＡＴＡ入力端子（逆
相データ入力端子）、113 は／ＣＬＫ入力端子（逆相ク
ロック入力端子）、114 はＱ出力端子（正相データ出力
端子）、115 は／Ｑ出力端子（逆相データ出力端子）で
ある。

【００２１】本実施の形態のＦＦ回路は、第１〜第８の
ＮＯＲ回路101 〜108 で構成され、ＮＯＲ回路101 〜10
8 のそれぞれは、図２で示す回路構成となっている。

【００２２】図２は本実施の形態のＦＦ回路に用いられ
るＥＣＬで構成されたＮＯＲ回路を示す回路図である。

【００２３】このＮＯＲ回路は、２本の入力端子90，91
がそれぞれ第１及び第２のトランジスタ92，93からなる
差動対トランジスタ89のベースに接続され、差動対トラ
ンジスタ89のコレクタ及びエミッタがそれぞれ共通接続
され、差動対トランジスタ89のコレクタ共通ノードに第
１の抵抗95を介して第１の電源配線77が接続され、差動
対トランジスタ89のエミッタ共通ノードに第１の定電流
源回路99を介して第２の電源配線（ＧＮＤ配線）88が接
続されており、差動対トランジスタ89のエミッタ共通ノ
ードに第３のトランジスタ94のエミッタが接続され、第
３のトランジスタ94のコレクタに第２の抵抗96を介して
第１の電源配線77が接続され、第３のトランジスタ94の
ベースに第３の抵抗97を介して第１の電源配線77が接続
されており、第３のトランジスタ94のベースに第２の定
電流源回路100 を介して第２の電源配線88が接続されて
おり、第１の差動対トランジスタ89のコレクタ共通ノー
ドに出力端子87が接続されて構成されている。

【００２４】この構成において、例えば、電源配線77の
電位を１Ｖ、電源配線88の電位を０Ｖ、入力端子90，91
に入力される電圧のHighレベルを１Ｖ、Low レベルを
０．８Ｖとし、第１の定電流源回路99の電流値と第１の
抵抗95の抵抗値との積を０．２Ｖに設定する。また、第
２の定電流源回路100 の電流値と第３の抵抗97の抵抗値
との積を０．１Ｖに設定する。また、第２の抵抗96の抵
抗値は第１の抵抗95と同じである。このような場合、入
力端子90及び91のいずれか一方または両方にHighレベル
が入力されたときに出力端子87はLow レベルとなり、入
力端子90及び91の両方にLow レベルが入力されたときに
出力端子87はHighレベルとなり、ＮＯＲ回路として動作
する。

【００２５】このようにＥＣＬで構成されたＮＯＲ回路
を用いて構成した図１のＦＦ回路は、ＤＡＴＡ入力端子
110 に第１のＮＯＲ回路101 の一方の入力端子が接続さ
れ、第１のＮＯＲ回路101 の他方の入力端子にＣＬＫ入
力端子111 が接続され、ＣＬＫ入力端子111 に第２のＮ
ＯＲ回路102 の一方の入力端子が接続され、第２のＮＯ
Ｒ回路102 の他方の入力端子に／ＤＡＴＡ入力端子112
が接続され、第１のＮＯＲ回路101 の出力端子に第３の
ＮＯＲ回路103 の一方の入力端子が接続され、第２のＮ
ＯＲ回路102 の出力端子に第４のＮＯＲ回路104 の一方
の入力端子が接続され、第３のＮＯＲ回路103 の他方の
入力端子に第４のＮＯＲ回路104 の出力端子が接続さ
れ、第４のＮＯＲ回路104 の他方の入力端子に第３のＮ
ＯＲ回路103 の出力端子が接続されている。

【００２６】さらに、第３のＮＯＲ回路103 の出力端子
に第５のＮＯＲ回路105 の一方の入力端子が接続され、
第４のＮＯＲ回路104 の出力端子に第６のＮＯＲ回路10
6 の一方の入力端子が接続され、第５及び第６のＮＯＲ
回路105 ，106 のそれぞれの他方の入力端子に／ＣＬＫ
入力端子113 が接続され、第５のＮＯＲ回路105 の出力
端子に第７のＮＯＲ回路107 の一方の入力端子が接続さ
れ、第６のＮＯＲ回路106 の出力端子に第８のＮＯＲ回
路108 の一方の入力端子が接続され、第７のＮＯＲ回路
107 の他方の入力端子に第８のＮＯＲ回路107 の出力端
子が接続され、第８のＮＯＲ回路108 の他方の入力端子
に第７のＮＯＲ回路107 の出力端子が接続されている。
そして、第７のＮＯＲ回路107 の出力端子がＱ出力端子
114 に接続され、第８のＮＯＲ回路108 の出力端子が／
Ｑ出力端子115 に接続されている。

【００２７】このように構成されるＦＦ回路の各部の電
圧波形を図３に示す。ＤＡＴＡ入力端子110 及びＣＬＫ
入力端子111 に入力される電圧のHighレベルを１Ｖ、Lo
w レベルを０．８Ｖとし、／ＤＡＴＡ入力端子112 に入
力される信号はＤＡＴＡ入力端子110 に入力される電圧
の逆相であり、／ＣＬＫ入力端子113 に入力される信号
はＣＬＫ入力端子111 に入力される電圧の逆相である。
なお、各ＮＯＲ回路101 〜108 については前述の例のよ
うに設定している。

【００２８】図３に示すように、ＣＬＫ信号の立ち上が
り及び／ＣＬＫ信号の立ち下がりに同期してＱ出力端子
114 及び／Ｑ出力端子115 の電圧がＤＡＴＡ及び／ＤＡ
ＴＡの信号に遷移し、フリップフロップとして動作して
いる。

【００２９】以上のように本実施の形態のＦＦ回路は、
定電流源回路を用いたＮＯＲ回路101 〜108 で構成する
ことにより、電源電圧が１Ｖ以下の低電圧でも、また電
源電圧変動に対しても安定したフリップフロップ動作を
実現できる。また、ＮＯＲ回路101 〜108 内のトランジ
スタ92〜94は図４のトランジスタ33〜36のように大きな
サイズのものではなく、また、定電流源回路99，100 を
用いているためクロック信号がＧＮＤ配線（88）に流れ
込むことがなく、高集積化にも適している。

【００３０】なお、本実施の形態のＦＦ回路が、電源電
圧が１Ｖ以下の低電圧でも、安定したフリップフロップ
動作を実現できるのに対し、図４の回路では前述のよう
に動作が不安定となる。また、図５の回路では、トラン
ジスタ21〜24のＶceが小さくなるので、高周波では動作
が不安定となる。

【００３１】また、本実施の形態では、定電流源回路を
用いているため電源電圧が変化しても論理振幅（抵抗9
5，96のＨ，Ｌの振幅レベル）が一定であり、電源電圧
変動に対しても安定したフリップフロップ動作を実現で
きるのに対し、図４の回路では前述のようにクロック信
号のタイミングによっては上記論理振幅が変わる。ま
た、図５の回路では、トランジスタ21〜24のＶceが変化
するので周波数によって動作が異なる。

【００３２】本実施の形態では、低電圧，高周波におい
ても安定動作および低電流化が可能となる。図４の回路
では安定性に欠ける。図５の回路では、低電圧時にトラ
ンジスタ21〜24のＶceが小さくなるので、動作スピード
が低下し、高周波で用いる場合、電流を増やす必要があ
る。

【００３３】

【発明の効果】以上のように本発明は、定電流源回路を
用いたＮＯＲ回路を８個接続してＦＦ回路を構成するこ
とにより、電源電圧が１Ｖ以下の低電圧でも、また電源
電圧変動に対しても安定したフリップフロップ動作を実
現でき、また高集積化に適したＦＦ回路を得ることがで
きる。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるＦＦ回路の回路
図。

【図２】本発明の実施の形態におけるＥＣＬを用いたＮ
ＯＲ回路の回路図。

【図３】本発明の実施の形態におけるＦＦ回路の動作を
示す波形図。

【図４】従来のＦＦ回路の回路図。

【図５】従来のＦＦ回路の回路図。

【符号の説明】

77 電源配線 87 ＮＯＲ回路出力端子 88 電源配線（ＧＮＤ配線） 89 差動対トランジスタ 90，91 ＮＯＲ回路入力端子 92〜94 トランジスタ 95〜97 抵抗 99，100 定電流源回路 101 〜108 ＮＯＲ回路 110 ＤＡＴＡ入力端子 111 ＣＬＫ入力端子 112 ／ＤＡＴＡ入力端子 113 ／ＣＬＫ入力端子 114 Ｑ出力端子 115 ／Ｑ出力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１乃至第８のＮＯＲ回路と、正相デー
   タ入力端子，逆相データ入力端子，正相クロック入力端
   子，逆相クロック入力端子，正相データ出力端子及び逆
   相データ出力端子とを備え、 前記第１乃至第８のＮＯＲ回路の各々は、２本の入力端
   子がそれぞれ第１及び第２のトランジスタからなる差動
   対トランジスタのベースに接続され、前記差動対トラン
   ジスタのコレクタ及びエミッタがそれぞれ共通接続さ
   れ、前記差動対トランジスタのコレクタ共通ノードに第
   １の抵抗を介して第１の電源配線が接続され、前記差動
   対トランジスタのエミッタ共通ノードに第１の定電流源
   回路を介して第２の電源配線が接続されており、前記差
   動対トランジスタのエミッタ共通ノードに第３のトラン
   ジスタのエミッタが接続され、前記第３のトランジスタ
   のコレクタに第２の抵抗を介して前記第１の電源配線が
   接続され、前記第３のトランジスタのベースに第３の抵
   抗を介して前記第１の電源配線が接続されており、前記
   第３のトランジスタのベースに第２の定電流源回路を介
   して前記第２の電源配線が接続されており、前記第１の
   差動対トランジスタのコレクタ共通ノードに出力端子が
   接続されて構成され、 前記正相データ入力端子に前記第１のＮＯＲ回路の一方
   の入力端子が接続され、前記第１のＮＯＲ回路の他方の
   入力端子に前記正相クロック入力端子が接続され、前記
   正相クロック入力端子に前記第２のＮＯＲ回路の一方の
   入力端子が接続され、前記第２のＮＯＲ回路の他方の入
   力端子に前記逆相データ入力端子が接続され、前記第１
   のＮＯＲ回路の出力端子に前記第３のＮＯＲ回路の一方
   の入力端子が接続され、前記第２のＮＯＲ回路の出力端
   子に前記第４のＮＯＲ回路の一方の入力端子が接続さ
   れ、前記第３のＮＯＲ回路の他方の入力端子に前記第４
   のＮＯＲ回路の出力端子が接続され、前記第４のＮＯＲ
   回路の他方の入力端子に前記第３のＮＯＲ回路の出力端
   子が接続され、前記第３のＮＯＲ回路の出力端子に前記
   第５のＮＯＲ回路の一方の入力端子が接続され、前記第
   ４のＮＯＲ回路の出力端子に前記第６のＮＯＲ回路の一
   方の入力端子が接続され、前記第５及び第６のＮＯＲ回
   路の他方の入力端子に前記逆相クロック入力端子が接続
   され、前記第５のＮＯＲ回路の出力端子に前記第７のＮ
   ＯＲ回路の一方の入力端子が接続され、前記第６のＮＯ
   Ｒ回路の出力端子に前記第８のＮＯＲ回路の一方の入力
   端子が接続され、前記第７のＮＯＲ回路の他方の入力端
   子に第８のＮＯＲ回路の出力端子が接続され、前記第８
   のＮＯＲ回路の他方の入力端子に第７のＮＯＲ回路の出
   力端子が接続され、前記第７のＮＯＲ回路の出力端子に
   前記正相データ出力端子が接続され、前記第８のＮＯＲ
   回路の出力端子に前記逆相データ出力端子が接続された
   ことを特徴とするフリップフロップ回路。
2. 【請求項２】 ２本の入力端子がそれぞれ第１及び第２
   のトランジスタからなる差動対トランジスタのベースに
   接続され、前記差動対トランジスタのコレクタ及びエミ
   ッタがそれぞれ共通接続され、前記差動対トランジスタ
   のコレクタ共通ノードに第１の抵抗を介して第１の電源
   配線が接続され、前記差動対トランジスタのエミッタ共
   通ノードに第１の定電流源回路を介して第２の電源配線
   が接続されており、前記差動対トランジスタのエミッタ
   共通ノードに第３のトランジスタのエミッタが接続さ
   れ、前記第３のトランジスタのコレクタに第２の抵抗を
   介して前記第１の電源配線が接続され、前記第３のトラ
   ンジスタのベースに第３の抵抗を介して前記第１の電源
   配線が接続されており、前記第３のトランジスタのベー
   スに第２の定電流源回路を介して前記第２の電源配線が
   接続されており、前記第１の差動対トランジスタのコレ
   クタ共通ノードに出力端子が接続されたＮＯＲ回路。