JPS6022533B2 - Ｎｐｎトランジスタ駆動回路 - Google Patents
Ｎｐｎトランジスタ駆動回路Info
- Publication number
- JPS6022533B2 JPS6022533B2 JP55097665A JP9766580A JPS6022533B2 JP S6022533 B2 JPS6022533 B2 JP S6022533B2 JP 55097665 A JP55097665 A JP 55097665A JP 9766580 A JP9766580 A JP 9766580A JP S6022533 B2 JPS6022533 B2 JP S6022533B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pair
- transistors
- input
- drive circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6242—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only and without selecting means
- H03K17/625—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only and without selecting means using current steering means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はＮＰＮトランジスタを用いた駆動回路に関し、
更に詳細には、電力消費が低く且つ増加又は減少する入
力信号遷移に対する応答速度が速し、このような回路に
関する。
更に詳細には、電力消費が低く且つ増加又は減少する入
力信号遷移に対する応答速度が速し、このような回路に
関する。
応答時間が速く且つ待機電力消費が低い駆動論理回路を
設ける１つの技術は相補型のバィポーラ・トランジスタ
を用いるものであり、これまで種種提案されているが、
集積回路チップ全体にわたってＮＰＮ／ゞィポーラ・ト
ランジスタ技術のみを用いて、応答時間の遠い、そして
待機電力消費の低い駆動論理集積回路を実現することも
望まれている。
設ける１つの技術は相補型のバィポーラ・トランジスタ
を用いるものであり、これまで種種提案されているが、
集積回路チップ全体にわたってＮＰＮ／ゞィポーラ・ト
ランジスタ技術のみを用いて、応答時間の遠い、そして
待機電力消費の低い駆動論理集積回路を実現することも
望まれている。
本発明の目的はこのような要求を満足する駆動回路を提
供することである。
供することである。
本発明によれば、高速駆動を行なうことができ且つ速度
・電力積の４・さし、低電圧低電力のＮＰＮトランジス
タ駆動回路が提供される。
・電力積の４・さし、低電圧低電力のＮＰＮトランジス
タ駆動回路が提供される。
この駆動回路は入力端子に共通接続されたベースを有す
る１対のＮＰＮトランジスタを有する。このトランジス
タ対の一方のトランジスタと直列に第３のＮＰＮトラン
ジスタが接続される。直列接続されたトランジスタの間
の接続点は出力端を形成する。これらのトランジスタは
入力信号の低電圧レベル部分の期間にトランジスタ対を
通って電流が流れないように夫々の抵抗によってバイア
スされる。正に向う入力電圧遷移のときは、共通接続さ
れたベース電圧が高レベルに上昇するが、対応するェミ
ツタ回路のキャパシタンスはェミツタを低レベルに保つ
傾向を示すため「両方のトランジス外ま高速にターン・
オンする。トランジスタ対の一方は出力端子に援競され
た負荷キヤパシタンスを迅速に放電させる。正に向う遷
移の期間にトランジスタ対の他方のトランジスタは第３
のトランジスタをオフに保ち、出力端子の電圧をその最
終の低レベル値にクランプする。負に向う入力電圧遷移
のときはトランジスタ対の両方のトランジスタがオフに
なって第３のトランジスタを駆動し、出力端子に接続さ
れた負荷キャパシタンスを迅速に充電する。第１図は本
発明による駆動回路の１例を示しているが、本発明の駆
動回路の基本部分はＮＰＮトランジスタ１，２，３及び
抵抗４，５，６からなっている。
る１対のＮＰＮトランジスタを有する。このトランジス
タ対の一方のトランジスタと直列に第３のＮＰＮトラン
ジスタが接続される。直列接続されたトランジスタの間
の接続点は出力端を形成する。これらのトランジスタは
入力信号の低電圧レベル部分の期間にトランジスタ対を
通って電流が流れないように夫々の抵抗によってバイア
スされる。正に向う入力電圧遷移のときは、共通接続さ
れたベース電圧が高レベルに上昇するが、対応するェミ
ツタ回路のキャパシタンスはェミツタを低レベルに保つ
傾向を示すため「両方のトランジス外ま高速にターン・
オンする。トランジスタ対の一方は出力端子に援競され
た負荷キヤパシタンスを迅速に放電させる。正に向う遷
移の期間にトランジスタ対の他方のトランジスタは第３
のトランジスタをオフに保ち、出力端子の電圧をその最
終の低レベル値にクランプする。負に向う入力電圧遷移
のときはトランジスタ対の両方のトランジスタがオフに
なって第３のトランジスタを駆動し、出力端子に接続さ
れた負荷キャパシタンスを迅速に充電する。第１図は本
発明による駆動回路の１例を示しているが、本発明の駆
動回路の基本部分はＮＰＮトランジスタ１，２，３及び
抵抗４，５，６からなっている。
トランジスタ対１，２のベースは入力端子７に共通に接
続されている。入力端子７は高電圧レベル部分及び低電
圧レベル部分を有する入力信号を受取る。トランジスタ
２のコレクタには第３のトランジスタ３のェミッタが接
続され、トランジスタ２，３の接続点は出力端子８に接
続されている。トランジスターのコレク夕はトランジス
タ３のベースに結合され「またバイアス抵抗６及びショ
ットキー・ダイオード２８を介して正電圧端子９に接続
されている。トランジスタ３のコレクタは正電圧端子９
に直接接続されている。トランジスタ１，２のェミツタ
は独立的にバイアスされうるように夫々抵抗４，５を介
して負電圧端子１川と接続される。抵抗４，５は夫々キ
ャパシタ１１，１２によってシャントされるのが好まし
い。端子９，１０の電圧値及びバイアス抵抗４７５，６
の抵抗値は入力端子７に与えられる入力信号の低電圧レ
ベル部分の期間にトランジスタ１，２を通って電流が流
れないように設定される。
続されている。入力端子７は高電圧レベル部分及び低電
圧レベル部分を有する入力信号を受取る。トランジスタ
２のコレクタには第３のトランジスタ３のェミッタが接
続され、トランジスタ２，３の接続点は出力端子８に接
続されている。トランジスターのコレク夕はトランジス
タ３のベースに結合され「またバイアス抵抗６及びショ
ットキー・ダイオード２８を介して正電圧端子９に接続
されている。トランジスタ３のコレクタは正電圧端子９
に直接接続されている。トランジスタ１，２のェミツタ
は独立的にバイアスされうるように夫々抵抗４，５を介
して負電圧端子１川と接続される。抵抗４，５は夫々キ
ャパシタ１１，１２によってシャントされるのが好まし
い。端子９，１０の電圧値及びバイアス抵抗４７５，６
の抵抗値は入力端子７に与えられる入力信号の低電圧レ
ベル部分の期間にトランジスタ１，２を通って電流が流
れないように設定される。
入力端子７に正に向う入力電圧遷移が与えられると、ト
ランジスタＦ，２の共通接続されたベースの電圧レベル
が上昇するが、キャパシタ１１，貴２はトランジスタ１
，２の夫々のェミツタを低レベルに保つ傾向を示す。結
果として両方のトランジスタ１，２は迅速にターン・オ
ンする。トランジスターの導通はトランジスタ３をオフ
に保ち、トランジスタ２は出力端子８と関連するキャパ
シタンス（キヤパシタ１３によって示されている）をそ
の最終の低レベル値まで放解する。端子７に負に向う入
力鷺圧遷移が与えられると、両方のトランジスタ１，２
が迅速にターン。オフする。非導通のトランジスタ１は
トランジスタ３のベースを正万向に駆動し、トランジス
タ３をオンにしてキャバシタ１３を迅速に充電する。従
って出力端子８の出力信号は入力端子７の入力信号に対
して逆位相になる。抵抗３４は１〜１０の回路ファン・
アウトに対して出力の高レベル値を安定させるために用
いられるのが好ましい。第２図の曲線１４は本発明の駆
動回路の出力遅延一入力電力特性を示している。
ランジスタＦ，２の共通接続されたベースの電圧レベル
が上昇するが、キャパシタ１１，貴２はトランジスタ１
，２の夫々のェミツタを低レベルに保つ傾向を示す。結
果として両方のトランジスタ１，２は迅速にターン・オ
ンする。トランジスターの導通はトランジスタ３をオフ
に保ち、トランジスタ２は出力端子８と関連するキャパ
シタンス（キヤパシタ１３によって示されている）をそ
の最終の低レベル値まで放解する。端子７に負に向う入
力鷺圧遷移が与えられると、両方のトランジスタ１，２
が迅速にターン。オフする。非導通のトランジスタ１は
トランジスタ３のベースを正万向に駆動し、トランジス
タ３をオンにしてキャバシタ１３を迅速に充電する。従
って出力端子８の出力信号は入力端子７の入力信号に対
して逆位相になる。抵抗３４は１〜１０の回路ファン・
アウトに対して出力の高レベル値を安定させるために用
いられるのが好ましい。第２図の曲線１４は本発明の駆
動回路の出力遅延一入力電力特性を示している。
第２図から明らかなように、入力電力が低いときは出力
遅延が若干大きくなるが、即ち応答速度が遅くなるが、
約１２００４Ｗ以上の入力電力レベルでは遅延が大幅に
減少し「 これが本発明の駆動回路の大きな特徴である
。このように高い入力電力レベルにおいて高速応答特性
が得られるのは、回路が非常に簡単で入力と出力との間
に少数の回路素子しか接続されていないこと及びすべて
のトランジスタが低インピーダンス駆動源（これは同じ
回路構成を有する前段の回路による）によってスイッチ
されることによる。第１図の回路は論理を行なう構成に
されており、複数の入力端子１７，１８，７が夫々独立
した論理入力信号を受取るようになっている。
遅延が若干大きくなるが、即ち応答速度が遅くなるが、
約１２００４Ｗ以上の入力電力レベルでは遅延が大幅に
減少し「 これが本発明の駆動回路の大きな特徴である
。このように高い入力電力レベルにおいて高速応答特性
が得られるのは、回路が非常に簡単で入力と出力との間
に少数の回路素子しか接続されていないこと及びすべて
のトランジスタが低インピーダンス駆動源（これは同じ
回路構成を有する前段の回路による）によってスイッチ
されることによる。第１図の回路は論理を行なう構成に
されており、複数の入力端子１７，１８，７が夫々独立
した論理入力信号を受取るようになっている。
夫々のトランジスタ対１９，２０、及び２１，２２はト
ランジスタ対１，２と同様に構成され、並列に接続され
ている。即ち、共通ベース・トランジスタ１９，２０、
及び２１，２２のヱミツタ、コレクタは夫々対応するト
ランジスタ１，２のェミッタ、コレク外こ接続されてい
る。端子８の出力信号は普通のＮＯＲ論理のように入力
端子１７，１８，７のすべての入力信号が低レベルにな
ったとき上昇する。第３図は互いに逆位相関係にある２
つの出力信号を発生するように第１図の駆動回路を変形
した例を示している。
ランジスタ対１，２と同様に構成され、並列に接続され
ている。即ち、共通ベース・トランジスタ１９，２０、
及び２１，２２のヱミツタ、コレクタは夫々対応するト
ランジスタ１，２のェミッタ、コレク外こ接続されてい
る。端子８の出力信号は普通のＮＯＲ論理のように入力
端子１７，１８，７のすべての入力信号が低レベルにな
ったとき上昇する。第３図は互いに逆位相関係にある２
つの出力信号を発生するように第１図の駆動回路を変形
した例を示している。
第１図の回路と対応する構成部品は同じ参照番号にプラ
イム符号をつけて示されている。第１図のキヤパシ夕１
川ま、トランジスタ２３，２４、ショットキー・ダイオ
ード２５、抵抗２６，２７によって発生される同相出力
信号を出力端子８′の逆位相出力信号に関して遅延させ
ないようにするため第３図の回路では省略されいる。ベ
ース接地トランジスタ２４のェミツ外まトランジスター
′のェミッタから駆動される。トランジスタ２４のコレ
クタ及びトランジスタ２３のベースはショットキ山・ダ
イオード２６と並列接続された抵抗２７を介して正電圧
端子２９に結合される。トランジスタ２３のコレクタは
正電圧端子２９に直接接続される。トランジスタ２３の
ヱミッタは同相出力端子３０１こ接続されると共に抵抗
２６を介して負電圧端子３１に接続される。ヱミッタを
共通接続されたトランジスタ２４，１′は電流スイッチ
を形成し〜トランジスタ１′のェミッタ電位がトランジ
スタ２４の接地ベース電位よりも低いか又は高いかに依
存して〜抵抗４′を通る電流をトランジスタ２４又はト
ランジスター′に択一的にスイッチする。従って入力端
子７′の入力信号が低電圧レベル部分になったときは電
流がスイッチし、電流はトランジスタ２４及び抵抗４′
を介して流れる。この意味で、プライム符号を有する参
照番号で示されている回路部分は第１図の対応回路部分
の動作と若干異なる。対応して、ェミツタ抵抗４′，５
′は第１図のように１つの電圧端子１０１こではなく別
々の負電圧端子３２，３３に接続されている。しかしな
がらトランジスタ２′は第１図のトランジスタ２のよう
に入力端子７′の入力信号の高電圧レベル部分及び低電
圧レベル部分の期間にオン、オフにスイッチする。エミ
ツタ・フオロワ２４はトランジスタ２４のコレクタの信
号を出力端子３０に結合する。
イム符号をつけて示されている。第１図のキヤパシ夕１
川ま、トランジスタ２３，２４、ショットキー・ダイオ
ード２５、抵抗２６，２７によって発生される同相出力
信号を出力端子８′の逆位相出力信号に関して遅延させ
ないようにするため第３図の回路では省略されいる。ベ
ース接地トランジスタ２４のェミツ外まトランジスター
′のェミッタから駆動される。トランジスタ２４のコレ
クタ及びトランジスタ２３のベースはショットキ山・ダ
イオード２６と並列接続された抵抗２７を介して正電圧
端子２９に結合される。トランジスタ２３のコレクタは
正電圧端子２９に直接接続される。トランジスタ２３の
ヱミッタは同相出力端子３０１こ接続されると共に抵抗
２６を介して負電圧端子３１に接続される。ヱミッタを
共通接続されたトランジスタ２４，１′は電流スイッチ
を形成し〜トランジスタ１′のェミッタ電位がトランジ
スタ２４の接地ベース電位よりも低いか又は高いかに依
存して〜抵抗４′を通る電流をトランジスタ２４又はト
ランジスター′に択一的にスイッチする。従って入力端
子７′の入力信号が低電圧レベル部分になったときは電
流がスイッチし、電流はトランジスタ２４及び抵抗４′
を介して流れる。この意味で、プライム符号を有する参
照番号で示されている回路部分は第１図の対応回路部分
の動作と若干異なる。対応して、ェミツタ抵抗４′，５
′は第１図のように１つの電圧端子１０１こではなく別
々の負電圧端子３２，３３に接続されている。しかしな
がらトランジスタ２′は第１図のトランジスタ２のよう
に入力端子７′の入力信号の高電圧レベル部分及び低電
圧レベル部分の期間にオン、オフにスイッチする。エミ
ツタ・フオロワ２４はトランジスタ２４のコレクタの信
号を出力端子３０に結合する。
出力端子３０の出力信号は入力端子７′の入力信号と同
相であり、出力端子８′の出力信号は入力信号と逆位相
である。回路素子の近くに示されている回路パラメータ
は最適な性能及びノイズ・マージンのための好ましい値
である。
相であり、出力端子８′の出力信号は入力信号と逆位相
である。回路素子の近くに示されている回路パラメータ
は最適な性能及びノイズ・マージンのための好ましい値
である。
図面の簡単な説明第１図は本発明の駆動回路の実施例を
示す図、第２図は第１図の回路の速度−電力特性を示す
図、第３図は本発明の駆動回路の変形を示す図である。
示す図、第２図は第１図の回路の速度−電力特性を示す
図、第３図は本発明の駆動回路の変形を示す図である。
１，２・…・・ＮＰＮトランジスタ対ト３…・・・直列
ＮＰＮトランジスタ、４，５，６…・・・バイアス抵抗
、７…・・・入力端子、８・・・…出力端子「 ９・・
…・正餐圧端子、１０・・・・・・負電圧端子。
ＮＰＮトランジスタ、４，５，６…・・・バイアス抵抗
、７…・・・入力端子、８・・・…出力端子「 ９・・
…・正餐圧端子、１０・・・・・・負電圧端子。
Ｆ！Ｇ．１
ＦＩＧ．３
ＦＩＧ．２
Claims (1)
- １ 高電圧レベル部分及び低電圧レベル部分を有する入
力信号を受取る入力端子にベースを共通に接続された１
対のＮＰＮトランジスタと、前記１対のＮＰＮトランジ
スタの一方のトランジスタのコレクタにエミツタを接続
されてその接続点により出力端子を形成し且つ他方のト
ランジスタのコレクタにベースを接続された第３のＮＰ
Ｎトランジスタと、前記第３のＮＰＮトランジスタのベ
ース−コレクタ間に接続された抵抗を含む第１バイアス
手段と、前記１対のＮＰＮトランジスタのエミツタに夫
々接続された１対の抵抗を含む第２バイアス手段とを含
み、前記１対の抵抗の各々はキヤパシタによつてシヤン
トされており、前記第１バイアス手段及び第２バイアス
手段は前記入力信号の低電圧レベル部分において前記１
対のトランジスタを介して電流が流れないように設定さ
れているＮＰＮトランジスタ駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/082,256 US4283640A (en) | 1979-10-05 | 1979-10-05 | All-NPN transistor driver and logic circuit |
| US82256 | 1979-10-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5658327A JPS5658327A (en) | 1981-05-21 |
| JPS6022533B2 true JPS6022533B2 (ja) | 1985-06-03 |
Family
ID=22170053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55097665A Expired JPS6022533B2 (ja) | 1979-10-05 | 1980-07-18 | Ｎｐｎトランジスタ駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4283640A (ja) |
| EP (1) | EP0028292B1 (ja) |
| JP (1) | JPS6022533B2 (ja) |
| DE (1) | DE3063500D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322354Y2 (ja) * | 1985-03-25 | 1991-05-15 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4439690A (en) * | 1982-04-26 | 1984-03-27 | International Business Machines Corporation | Three-gate hazard-free polarity hold latch |
| US4458159A (en) * | 1982-06-25 | 1984-07-03 | International Business Machines Corporation | Large swing driver/receiver circuit |
| US4570086A (en) * | 1983-06-27 | 1986-02-11 | International Business Machines Corporation | High speed complementary NOR (NAND) circuit |
| US4531067A (en) * | 1983-06-29 | 1985-07-23 | International Business Machines Corporation | Push-pull Darlington current sink (PPDCS) logic circuit |
| JPS6010918A (ja) * | 1983-06-30 | 1985-01-21 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 電流スイツチ論理回路 |
| JPS63318816A (ja) * | 1987-06-12 | 1988-12-27 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 欠陥許容性を有する論理回路 |
| JPH0613859U (ja) * | 1992-07-24 | 1994-02-22 | シュアラスター株式会社 | 水泳用手袋 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3358154A (en) * | 1964-10-29 | 1967-12-12 | Westinghouse Electric Corp | High speed, low dissipation logic gates |
| US3564281A (en) * | 1966-12-23 | 1971-02-16 | Hitachi Ltd | High speed logic circuits and method of constructing the same |
| US3549899A (en) * | 1967-03-31 | 1970-12-22 | Rca Corp | Input and output emitter-follower cml circuitry |
| US3699355A (en) * | 1971-03-02 | 1972-10-17 | Rca Corp | Gate circuit |
| US3914628A (en) * | 1972-10-27 | 1975-10-21 | Raytheon Co | T-T-L driver circuitry |
-
1979
- 1979-10-05 US US06/082,256 patent/US4283640A/en not_active Expired - Lifetime
-
1980
- 1980-07-18 JP JP55097665A patent/JPS6022533B2/ja not_active Expired
- 1980-08-12 DE DE8080104750T patent/DE3063500D1/de not_active Expired
- 1980-08-12 EP EP80104750A patent/EP0028292B1/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322354Y2 (ja) * | 1985-03-25 | 1991-05-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0028292B1 (en) | 1983-05-25 |
| DE3063500D1 (en) | 1983-07-07 |
| US4283640A (en) | 1981-08-11 |
| JPS5658327A (en) | 1981-05-21 |
| EP0028292A1 (en) | 1981-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3412702B2 (ja) | スイッチング段 | |
| US4754171A (en) | High speed low power emitter coupled logic circuit | |
| EP0028293B1 (en) | Complementary transistor emitter follower circuit | |
| JPS6022533B2 (ja) | Ｎｐｎトランジスタ駆動回路 | |
| JPS60817B2 (ja) | 相補型エミツタ・フオロワ回路 | |
| JPH05315918A (ja) | 電流ミラー・プルダウンを有する高速プッシュプル・ドライバ | |
| JPH02248117A (ja) | 高速度のスイッチング速度を有するｔｔｌコンパチブル出力回路 | |
| JPH0482319A (ja) | 論理回路 | |
| JP2760017B2 (ja) | 論理回路 | |
| US3934157A (en) | TTL circuit | |
| JPH03227119A (ja) | Ｅｃｌ論理回路 | |
| JP2586601B2 (ja) | カレントミラー回路 | |
| JP2861300B2 (ja) | Ｍｎｔｌ型半導体集積回路装置 | |
| JP2998334B2 (ja) | Ｅｃｌ型半導体集積回路装置 | |
| JP2760047B2 (ja) | エミッタ結合型論理回路 | |
| JPH02161818A (ja) | 傾斜電流出力を有する論理バッファ回路 | |
| US4841171A (en) | High speed comparator circuit with single supply voltage | |
| JPH0259652B2 (ja) | ||
| JP2861356B2 (ja) | 半導体集積回路 | |
| JPH071865B2 (ja) | エミッタ結合論理回路 | |
| JPH0537350A (ja) | Ｅｃｌ回路 | |
| JP2589577Y2 (ja) | スイッチ回路 | |
| JPH0486119A (ja) | バッファ回路 | |
| JPS62610B2 (ja) | ||
| JPS62151021A (ja) | 論理回路 |