JP2004281567A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2004281567A JP2004281567A JP2003068702A JP2003068702A JP2004281567A JP 2004281567 A JP2004281567 A JP 2004281567A JP 2003068702 A JP2003068702 A JP 2003068702A JP 2003068702 A JP2003068702 A JP 2003068702A JP 2004281567 A JP2004281567 A JP 2004281567A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- upper electrode
- capacitance
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】所望の容量値を得るためのコントロールが容易で、容量の可変幅を大きく取れる静電容量素子を有する半導体装置とその製造方法を提供する。
【解決手段】静電容量素子が、下部電極となる第１導電型の半導体領域１２上に絶縁膜１３を介して導電層１４が形成され、導電層１４の一方の側部における半導体領域１２の表層部分に第２導電型の第１上部電極領域１６ａが、他方の側部に第２導電型の第２上部電極領域１６ｂが形成された構成とし、半導体領域１２と第１上部電極領域１６ａの間の静電容量と、半導体領域１２と第２上部電極領域１６ｂの間の静電容量とが、導電層１４に印加される電圧に応じて導電層１４の下方の半導体領域１２の表層部分に生成される反転層により接続され、半導体領域１２に印加される電圧と第１上部電極領域１６ａに印加される電圧の差および導電層１４に印加される電圧に応じて可変の静電容量を有するものとする。
【選択図】 図１
【解決手段】静電容量素子が、下部電極となる第１導電型の半導体領域１２上に絶縁膜１３を介して導電層１４が形成され、導電層１４の一方の側部における半導体領域１２の表層部分に第２導電型の第１上部電極領域１６ａが、他方の側部に第２導電型の第２上部電極領域１６ｂが形成された構成とし、半導体領域１２と第１上部電極領域１６ａの間の静電容量と、半導体領域１２と第２上部電極領域１６ｂの間の静電容量とが、導電層１４に印加される電圧に応じて導電層１４の下方の半導体領域１２の表層部分に生成される反転層により接続され、半導体領域１２に印加される電圧と第１上部電極領域１６ａに印加される電圧の差および導電層１４に印加される電圧に応じて可変の静電容量を有するものとする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびの製造方法に関し、特にバラクタ素子を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
印加する電圧に応じて容量を変化させることができる静電容量素子であるバラクター（ｖａｒａｃｔｏｒ）は半導体装置を構成する基本的な素子であり、例えばインダクタとの組合せで、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｅｄ
Ｏｓｃｉｌｌａｔｏｒ）などの回路を形成するのに用いられている。この際、発振周波数は、インダクタ素子のインダクタンスとバラクターのキャパシタンスによって主に決められる。
【０００３】
ウェーハ製造工程でのばらつきなどを考えると、所望の周波数を得るためには、一般にインダクタンスを可変にすることが難しいため、バラクターを用いてキャパシタンスを可変とし、ばらつきに応じてキャパシタンスを変えることにより、所望の発振周波数を得る必要がある。
従って、バラクターに対しては、可変幅が大きいことが特性の一つとして望まれる。
また、実際には、素子の特性の一つとして上げられるＱ値（Ｑｕａｒｉｔｙ
Ｆａｃｔｏｒ）も重要な成分となる。これを向上させるためには、素子につく寄生抵抗をできるだけ下げることが望ましい。
【０００４】
シリコン基板上にバラクターを形成する場合、ｐｎ接合で形成される構造や、ＭＯＳ型の構造が広く知られている。
【０００５】
図８は、ｐｎ接合を用いたバラクターの断面図である。
例えば、基板に形成されたｐ型の半導体領域１００の上層に、ｐ型の半導体領域１０１が形成されており、その表層部分にｎ型の導電性不純物が高濃度に拡散されたｎ＋ 型の半導体領域１０２が形成されている。その上層に酸化シリコンなどの絶縁膜１０３が形成されており、半導体領域１０２を露出させる開口部が形成されており、半導体領域１０２に接続するようにｎ＋ 型ポリシリコンなどからなる導電層１０４が形成されている。
上記の構成のバラクターにおいては、ｐ型の半導体領域１０１とｎ＋ 型の半導体領域１０２間のｐｎ接合に形成される空乏層の幅を、印加する逆バイアスによりコントロールして可変の容量を実現している。
【０００６】
図９は、ＭＯＳ型の構造を有するバラクターの断面図である。
例えば、基板に形成されたｐ型の半導体領域１１０の表面に酸化シリコンからなる絶縁膜（ゲート絶縁膜）１１１が形成されており、その上層に導電層（ゲート）１１２がパターン形成されている。導電層１１２の両側部における半導体領域１１０の表層部分に、ｐ型の導電性不純物を高濃度に含有し、ｐ型の半導体領域１１０に接続するｐ＋ 型の半導体である取り出し領域１１３が形成されている。
【０００７】
上記の構成のバラクターにおいては、導電層１１２にバイアスを印加することにより絶縁膜１１１下におけるｐ型の半導体領域１１０の表面近傍部分に反転層を形成することにより容量を形成し、導電層１１２の印加バイアスによって容量値をコントロールしている。
【０００８】
一般に、図９のＭＯＳ型の構造の方では、わずかなバイアスの差で容量が大きく変化するため、所望の容量値を得るためのコントロールが難しい。
また、図９のＭＯＳ型の構造では、ゲート下は不純物濃度が低く（ＭＯＳトランジスタのウェルに相当する）、下部電極はゲート周辺の高濃度領域（ＭＯトランジスタのソースドレイン部に相当する）からとりだすことになるが、ゲート部分の面積が大きくなるとゲートの中心部から高濃度領域までの距離が大きくなり、必然的に寄生抵抗が大きくなってしまう。これは、周波数が高くなるに従い顕著になり、周波数が高くなると、下部電極から離れた領域の容量が寄生抵抗によりだんだんと寄与しなくなってくるために、容量の周波数特性を悪化することになる。
【０００９】
一方、図８のｐｎ接合の構造では、図９のＭＯＳ型に比べ印加バイアスに対する容量の変化量が小さいため、容量値のコントロールがしやすいという利点を有している。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記の図８のｐｎ接合を用いたバラクターは、容量の可変幅を大きく取ることが難しいという問題がある。
このように、従来のバラクターに関しては、構造的に不利な点があり、高性能の集積回路を作る上では不利な要素も多かった。
【００１１】
本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、所望の容量値を得るためのコントロールが容易で、容量の可変幅を大きく取ることができる容量可変の静電容量素子を有する半導体装置とその製造方法を提供することである。
【００１２】
【課題を解決するための手段】
上述の目的を達成するため、本発明の半導体装置は、容量可変の静電容量素子を有する半導体装置であって、前記静電容量素子は、基板に形成された下部電極となる第１導電型の半導体領域と、前記半導体領域上に絶縁膜を介して形成された導電層と、前記導電層の一方の側部における前記半導体領域の表層部分に形成された第２導電型の半導体である第１上部電極領域と、前記導電層の他方の側部における前記半導体領域の表層部分に形成された第２導電型の半導体である第２上部電極領域とを有し、前記半導体領域と前記第１上部電極領域の間の静電容量と、前記半導体領域と前記第２上部電極領域の間の静電容量とが、前記導電層に印加される電圧に応じて前記導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記導電層に印加される電圧に応じて可変の静電容量を有する。
【００１３】
上記の本発明の半導体装置は、導電層をゲート電極とする電界効果トランジスタと同様の構成の静電容量素子を有し、導電層の下方の半導体領域の表層部分に形成される反転層の有無により、半導体領域と第１上部電極領域の間の静電容量と、半導体領域と第２上部電極領域の間の静電容量との接続状態あるいは非接続状態が選択される静電容量素子を有している。反転層の有無は導電層に印加する電圧により選択できる。
【００１４】
また、上述の目的を達成するため、本発明の半導体装置は、容量可変の静電容量素子を有する半導体装置であって、前記静電容量素子は、基板に形成された下部電極となる第１導電型の半導体領域と、前記半導体領域上に絶縁膜を介して、所定の間隔で離間して一列に形成された複数個の導電層と、前記複数個の導電層の列における一方の末端の導電層の前記間隙部上部電極領域と反対側の側部における前記半導体領域の表層部分に形成された第２導電型の半導体である第１末端上部電極領域と、前記複数個の導電層の間隙における前記半導体領域の表層部分に形成された第２導電型の半導体である間隙上部電極領域と、前記複数個の導電層の列における他方の末端の導電層の前記間隙部上部電極領域と反対側の側部における前記半導体領域の表層部分に形成された第２導電型の半導体である第２末端上部電極領域とを有し、前記半導体領域と前記第１末端上部電極領域の間の静電容量、前記半導体領域と前記間隙上部電極領域の間の静電容量、および、前記半導体領域と前記第２末端上部電極領域の間の静電容量が、前記複数個の導電層に印加される電圧に応じて前記複数個の導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１末端上部電極領域に印加される電圧の差および前記複数個の導電層に印加される電圧に応じて可変の静電容量を有する。
【００１５】
上記の本発明の半導体装置は、複数個の導電層をゲート電極とする複数個の電界効果トランジスタが直列に接続された構成と同様の構成の静電容量素子を有し、複数個の導電層の下方の半導体領域の表層部分に形成される反転層の有無により、半導体領域と第１末端上部電極領域の間の静電容量、半導体領域と間隙上部電極領域の間の静電容量、および、半導体領域と第２末端上部電極領域の間の静電容量の接続状態あるいは非接続状態が選択される静電容量素子を有している。反転層の有無は複数個の導電層に印加する電圧により選択できる。
【００１６】
また、上述の目的を達成するため、本発明の半導体装置は、容量可変の静電容量素子と電界効果トランジスタを有する半導体装置であって、前記静電容量素子は、基板に形成された下部電極となる第１導電型の第１半導体領域と、前記第１半導体領域上に第１絶縁膜を介して形成された第１導電層と、前記第１導電層の一方の側部における前記第１半導体領域の表層部分に形成された第２導電型の半導体である第１上部電極領域と、前記第１導電層の他方の側部における前記第１半導体領域の表層部分に形成された第２導電型の半導体である第２上部電極領域とを有し、前記第１半導体領域と前記第１上部電極領域の間の静電容量と、前記第１半導体領域と前記第２上部電極領域の間の静電容量とが、前記第１導電層に印加される電圧に応じて前記第１導電層の下方の前記第１半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記第１導電層に印加される電圧に応じて可変の静電容量を有し、前記電界効果トランジスタは、前記基板に形成され、チャネル形成領域を有する第２半導体領域と、前記第２半導体領域の前記チャネル形成領域を被覆して第２絶縁膜を介して前記第１導電層と同一の材料で形成された第２導電層と、前記第２導電層の両側部における前記第２半導体領域の表層部分に形成された前記第２半導体領域と反対の導電型のソースドレイン領域を有する。
【００１７】
上記の本発明の半導体装置は、導電層をゲート電極とする電界効果トランジスタと同様の構成の静電容量素子と、電界効果トランジスタとを両方とも有する半導体装置である。
【００１８】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、容３量可変の静電容量素子を有する半導体装置の製造方法であって、基板に第１導電型の半導体領域を形成する工程と、前記半導体領域の一部の表層部分に第２導電型の半導体である第１上部電極領域を形成する工程と、前記半導体領域の一部の表層部分に前記第１上部電極領域から所定の距離を離間して第２導電型の半導体である第２上部電極領域を形成する工程と、前記第１上部電極領域と前記第２上部電極領域の間における前記半導体領域の上層に絶縁膜を介して導電層を形成する工程とを有し、前記半導体領域と前記第１上部電極領域の間の静電容量と、前記半導体領域と前記第２上部電極領域の間の静電容量とが、前記導電層に印加される電圧に応じて前記導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記導電層に印加される電圧に応じて可変の静電容量を有する静電容量素子を形成する。
【００１９】
上記の本発明の半導体装置の製造方法は、基板に第１導電型の半導体領域を形成し、半導体領域の一部の表層部分に第２導電型の半導体である第１上部電極領域を形成し、半導体領域の一部の表層部分に第１上部電極領域から所定の距離を離間して第２導電型の半導体である第２上部電極領域を形成する。
次に、第１上部電極領域と第２上部電極領域の間における半導体領域の上層に絶縁膜を介して導電層を形成する。
【００２０】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、容量可変の静電容量素子を有する半導体装置の製造方法であって、基板に第１導電型の半導体領域を形成する工程と、前記半導体領域の一部の表層部分に第２導電型の半導体である第１上部電極領域と前記第１上部電極領域から所定の距離を離間して第２導電型の半導体である第２上部電極領域とを同時に形成する工程と、前記第１上部電極領域と前記第２上部電極領域の間における前記半導体領域の上層に絶縁膜を介して導電層を形成する工程とを有し、前記半導体領域と前記第１上部電極領域の間の静電容量と、前記半導体領域と前記第２上部電極領域の間の静電容量とが、前記導電層に印加される電圧に応じて前記導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記導電層に印加される電圧に応じて可変の静電容量を有する静電容量素子を形成する。
【００２１】
上記の本発明の半導体装置の製造方法は、基板に第１導電型の半導体領域を形成し、半導体領域の一部の表層部分に第２導電型の半導体である第１上部電極領域と第１上部電極領域から所定の距離を離間して第２導電型の半導体である第２上部電極領域とを同時に形成する。
次に、第１上部電極領域と第２上部電極領域の間における半導体領域の上層に絶縁膜を介して導電層を形成する。
【００２２】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、容量可変の静電容量素子を有する半導体装置の製造方法であって、基板に第１導電型の半導体領域を形成する工程と、前記半導体領域の上層に絶縁膜を介して導電層を形成する工程と、前記導電層をマスクとして前記導電層の両側部における前記半導体領域の表層部分に第２導電型の半導体である第１上部電極領域および第２上部電極領域とを形成する工程とを有し、前記半導体領域と前記第１上部電極領域の間の静電容量と、前記半導体領域と前記第２上部電極領域の間の静電容量とが、前記導電層に印加される電圧に応じて前記導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記導電層に印加される電圧に応じて可変の静電容量を有する静電容量素子を形成する。
【００２３】
上記の本発明の半導体装置の製造方法は、基板に第１導電型の半導体領域を形成する。
次に、半導体領域の上層に絶縁膜を介して導電層を形成する。
次に、導電層をマスクとして導電層の両側部における半導体領域の表層部分に第２導電型の半導体である第１上部電極領域および第２上部電極領域とを形成する。
【００２４】
上記の半導体装置の製造方法は、上記のようにして、導電層をゲート電極とする電界効果トランジスタと同様の構成の静電容量素子であって、導電層の下方の半導体領域の表層部分に形成される反転層の有無により、半導体領域と第１上部電極領域の間の静電容量と、半導体領域と第２上部電極領域の間の静電容量との接続状態あるいは非接続状態が選択され、反転層の有無は導電層に印加する電圧により選択できる静電容量素子を形成する。
【００２５】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、容量可変の静電容量素子を有する半導体装置の製造方法であって、基板に第１導電型の半導体領域を形成する工程と、前記半導体領域の上層に絶縁膜を介して所定の間隔で離間して一列に複数個の導電層を形成する工程と、前記複数個の導電層をマスクとして、前記複数個の導電層の間隙における前記半導体領域の表層部分に第２導電型の半導体である間隙上部電極領域を、前記複数個の導電層の列における一方の末端の導電層の前記間隙部上部電極領域と反対側の側部における前記半導体領域の表層部分に第２導電型の半導体である第１末端上部電極領域を、前記複数個の導電層の列における他方の末端の導電層の前記間隙部上部電極領域と反対側の側部における前記半導体領域の表層部分に第２導電型の半導体である第２末端上部電極領域を、それぞれ形成する工程とを有し、前記半導体領域と前記第１末端上部電極領域の間の静電容量、前記半導体領域と前記間隙上部電極領域の間の静電容量、および、前記半導体領域と前記第２末端上部電極領域の間の静電容量が、前記複数個の導電層に印加される電圧に応じて前記複数個の導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１末端上部電極領域に印加される電圧の差および前記複数個の導電層に印加される電圧に応じて可変の静電容量を有する静電容量素子を形成する。
【００２６】
上記の本発明の半導体装置の製造方法は、基板に第１導電型の半導体領域を形成し、半導体領域の上層に絶縁膜を介して所定の間隔で離間して一列に複数個の導電層を形成する。
次に、複数個の導電層をマスクとして、複数個の導電層の間隙における半導体領域の表層部分に第２導電型の半導体である間隙上部電極領域を、複数個の導電層の列における一方の末端の導電層の間隙部上部電極領域と反対側の側部における半導体領域の表層部分に第２導電型の半導体である第１末端上部電極領域を、複数個の導電層の列における他方の末端の導電層の間隙部上部電極領域と反対側の側部における半導体領域の表層部分に第２導電型の半導体である第２末端上部電極領域を、それぞれ形成する。
このようにして、複数個の導電層をゲート電極とする複数個の電界効果トランジスタが直列に接続された構成と同様の構成の静電容量素子であって、複数個の導電層の下方の半導体領域の表層部分に形成される反転層の有無により、半導体領域と第１末端上部電極領域の間の静電容量、半導体領域と間隙上部電極領域の間の静電容量、および、半導体領域と第２末端上部電極領域の間の静電容量の接続状態あるいは非接続状態が選択され、反転層の有無は複数個の導電層に印加する電圧により選択できる静電容量素子を形成する。
【００２７】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、容量可変の静電容量素子と電界効果トランジスタを有する半導体装置の製造方法であって、静電容量素子形成領域において基板に第１導電型の第１半導体領域を形成する工程と、電界効果トランジスタ形成領域において前記基板にチャネル形成領域を有する第２半導体領域を形成する工程と、前記静電容量素子形成領域において前記第１半導体領域の上層に第１絶縁膜を介して第１導電層を形成する工程と、前記電界効果トランジスタ形成領域において前記第２半導体領域の前記チャネル形成領域を被覆して第２絶縁膜を介して第２導電層を前記第１導電層と同一の材料で形成する工程と、前記静電容量素子形成領域において前記第１導電層をマスクとして前記第１導電層の両側部における前記第１半導体領域の表層部分に第２導電型の半導体である第１上部電極領域および第２上部電極領域とを形成する工程と、前記電界効果トランジスタ形成領域において前記第２導電層をマスクとして前記第２導電層の両側部における前記第２半導体領域の表層部分に前記第２半導体領域と反対の導電型のソースドレイン領域を形成する工程とを有し、前記静電容量素子形成領域において、前記第１半導体領域と前記第１上部電極領域の間の静電容量と、前記第１半導体領域と前記第２上部電極領域の間の静電容量とが、前記第１導電層に印加される電圧に応じて前記第１導電層の下方の前記第１半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記第１導電層に印加される電圧に応じて可変の静電容量を有する静電容量素子を形成する。
【００２８】
上記の本発明の半導体装置の製造方法は、導電層をゲート電極とする電界効果トランジスタと同様の構成の静電容量素子と、電界効果トランジスタとを両方とも有する半導体装置を形成する。
【００２９】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００３０】
第１実施形態
図１は本実施形態に係る容量可変の静電容量素子であるバラクターを有する半導体装置の断面図である。
例えば、シリコン半導体基板１０に形成されたＬＯＣＯＳ法による素子分離絶縁膜１１で区分された活性領域において、下部電極となるｐ型ウェル（第１導電型の半導体領域）１２が形成されており、その表面に酸化シリコンからなる絶縁膜１３が形成されており、その上層に、多結晶シリコン、非晶質シリコン、または、シリコンと高融点金属との積層体などを含む導電層１４がパターン形成されている。導電層１４の両側部には、酸化シリコンからなるサイドウォール絶縁膜１５が形成されている。
さらに、導電層１４の両側部におけるｐ型ウェル１２の表層部分に、ｎ型（第２導電型）の半導体である第１上部電極領域１６ａと第２上部電極領域１６ｂが形成されている。
また、第１上部電極領域１６ａと第２上部電極領域１６ｂから離間した位置において、ｐ型ウェル１２の一部の表層部分に、ｐ型ウェル１２に接続する高濃度のｐ型の半導体である取り出し電極領域１７が形成されている。
導電層１４、第１上部電極領域１６ａ、第２上部電極領域１６ｂおよび取り出し電極領域１７を被覆して全面に酸化シリコンの層間絶縁膜１８が形成されており、第１上部電極領域１６ａと取り出し電極領域１７に達するコンタクトホールが開口され、第１上部電極領域１６ａに接続するように埋め込み電極１９と上層配線２０が形成され、一方、取り出し電極領域１７に接続するように埋め込み電極２１と上層配線２２が形成されている。
【００３１】
上記の構成のバラクターにおいては、上層配線（２０，２２）間にバイアスを印加することにより、即ち、ｎ型の第１上部電極領域１６ａとｐ型ウェル１２の間に逆バイアスを印加することにより、第１上部電極領域１６ａとｐ型ウェル１２の間のｐｎ接合に空乏層が形成され、容量が得られる。この空乏層の幅は、印加する逆バイアスによりコントロールでき、これにより第１上部電極領域１６ａとｐ型ウェル１２の間の容量が可変となっている。
【００３２】
ここで、ｐ型ウェル１２に形成された第１上部電極領域１６ａと第２上部電極領域１６ｂとｐ型ウェル１２の上層に絶縁膜１３を介して形成された導電層１４は、通常のＭＯＳ電界効果トランジスタと同様の構成であることから、導電層１３に所定の閾値以上の電圧を印加すると導電層１３の下方におけるｐ型ウェル１２の表層部分に反転層が形成され、電気的に浮遊状態であった第２上部電極領域１６ｂが反転層により第１上部電極領域１６ａに電気的に接続される。この結果、第２上部電極領域１６ｂは第１上部電極領域１６ａと同電位となり、第２上部電極領域１６ｂとｐ型ウェル１２の間のｐｎ接合に空乏層が形成され、新たな容量が得られる。
上記のように反転層により接続されることで、第１上部電極領域１６ａとｐ型ウェル１２の間の容量（図１中Ａ部の容量）と第２上部電極領域１６ｂとｐ型ウェル１２の間の容量（図１中Ｃ部の容量）とが加算され、さらに、絶縁膜１３を介して反転層と導電層１４が対向する構成の容量（図１中Ｂ部の容量）も発生し、これも加算されて静電容量素子全体の静電容量となる。
【００３３】
反対に、導電層１３の印加電圧が閾値を越えないようにすると、反転層は形成されないため、静電容量素子全体の静電容量に寄与するのは第１上部電極領域１６ａとｐ型ウェル１２の間の容量（図１中Ａ部の容量）のみとなる。
【００３４】
上記のように、本実施形態に係る半導体装置における容量可変の静電容量素子は、導電層１４をゲート電極とする電界効果トランジスタと同様の構成の静電容量素子であり、導電層１４の下方のｐ型ウェル１２の表層部分に形成される反転層の有無により、ｐ型ウェル１２と第１上部電極領域１６ａの間の静電容量と、ｐ型ウェル１２と第２上部電極領域１６ｂの間の静電容量との接続状態あるいは非接続状態が選択され、反転層の有無は導電層１３に印加する電圧により選択できる。
このように、所望の容量値を得るためのコントロールが容易で、容量の可変幅を大きく取ることができる容量可変の静電容量素子となっている。
これにより、より高性能の集積回路を作成することが可能となり、例えばＶＣＯなどでは、周波数の可変領域を広げることができるようになり、余分な補正回路などの必要がなくなる。
【００３５】
第２実施形態
本実施形態に係る半導体装置は、バラクターとＣＭＯＳトランジスタを有する半導体装置である。
図２は本実施形態に係る半導体装置の断面図であり、図面上、バラクター（ＶＡ）とＣＭＯＳトランジスタのうちのＮＭＯＳトランジスタ（ＮＭＯＳ）を示している。
【００３６】
バラクターＶＡについては、第１実施形態に係るバラクターと同様である。
例えば、シリコン半導体基板３０に形成されたＬＯＣＯＳ法による素子分離絶縁膜３１で区分された活性領域において、下部電極となるｐ型ウェル（第１導電型の第１半導体領域）３３が形成されており、その表面に酸化シリコンからなる第１絶縁膜３５が形成されており、その上層に、多結晶シリコン、非晶質シリコン、または、シリコンと高融点金属との積層体などを含む第１導電層３６がパターン形成されている。第１導電層３６の両側部には、酸化シリコンからなるサイドウォール絶縁膜４０が形成されている。
さらに、第１導電層３６の両側部におけるｐ型ウェル３３の表層部分に、ｎ型（第２導電型）の半導体である第１上部電極領域４２ａと第２上部電極領域４２ｂが形成されている。
また、第１上部電極領域４２ａと第２上部電極領域４２ｂから離間した位置において、ｐ型ウェル３３の一部の表層部分に、ｐ型ウェル３３に接続する高濃度のｐ型の半導体である取り出し電極領域４４が形成されている。
以上のようにバラクター（ＶＡ）が構成されている。
【００３７】
一方、ｎ型のシリコン半導体基板３０の他の活性領域に形成されたチャネル形成領域を有するｐ型ウェル（第１導電型の第２半導体領域）３４の表面に酸化シリコンからなる第２絶縁膜（ゲート絶縁膜）３７が形成されており、その上層に第２導電層（ゲート電極）３８がパターン形成されている。第２導電層３８の両側面には、サイドウォール絶縁膜４１が形成されている。
また、第２導電層３８の両側部における第２半導体領域３４の表層部分に、ｎ型の導電性不純物を含有するｎ型のソースドレイン領域４３と、そのチャネル形成領域側に形成されたｎ型のエクステンション領域３９が形成されている。
以上のようにＮＭＯＳトランジスタ（ＮＭＯＳ）が構成されている。
ＰＭＯＳトランジスタは、基本的にＮＭＯＳトランジスタ（ＮＭＯＳ）においてｐ型不純物とｎ型不純物を入れ替えた構成であり、図面上には示していないが、本実施形態に係る半導体装置にはＰＭＯＳトランジスタも有している構成とすることができる。
【００３８】
上記のバラクター（ＶＡ）およびＮＭＯＳトランジスタ（ＮＭＯＳ）を被覆して、全面に酸化シリコンの層間絶縁膜４５が形成されており、バラクター（ＶＡ）においては、第１上部電極領域４２ａと取り出し電極領域４４に達するコンタクトホールが開口され、第１上部電極領域４２ａに接続するように埋め込み電極４６と上層配線４７が形成され、一方、取り出し電極領域４４に接続するように埋め込み電極４８と上層配線４９が形成されている。
一方、ＮＭＯＳトランジスタ（ＮＭＯＳ）においては、層間絶縁膜４５に対してソースドレイン領域４３に達するコンタクトが開口され、埋め込み電極５０と上層配線５１が接続して形成されている。
【００３９】
上記の本実施形態に係る半導体装置におけるバラクター（ＶＡ）は、第１実施形態と同様に、第１導電層３６の下方におけるｐ型ウェル３３の表層部分に反転層が形成され、第１上部電極領域４２ａとｐ型ウェル３３の間の容量と第２上部電極領域４２ｂとｐ型ウェル３３の間の容量とが加算され、さらに、第１絶縁膜３５を介して反転層と第１導電層３６が対向する構成の容量も発生し、これも加算されて静電容量素子全体の静電容量となる。
反対に、第１導電層３６の印加電圧が閾値を越えないようにすると、反転層は形成されないため、静電容量素子全体の静電容量に寄与するのは第１上部電極領域４２ａとｐ型ウェル３３の間の容量のみとなる。
【００４０】
上記のように、本実施形態に係る半導体装置における容量可変の静電容量素子は、第１導電層３６をゲート電極とする電界効果トランジスタと同様の構成の静電容量素子であり、第１導電層３６の下方のｐ型ウェル３３の表層部分に形成される反転層の有無により、ｐ型ウェル３３と第１上部電極領域４２ａの間の静電容量と、ｐ型ウェル３３と第２上部電極領域４２ｂの間の静電容量との接続状態あるいは非接続状態が選択され、反転層の有無は第１導電層３６に印加する電圧により選択できる。
このように、所望の容量値を得るためのコントロールが容易で、容量の可変幅を大きく取ることができる容量可変の静電容量素子となっている。
【００４１】
また、上記の本実施形態に係る半導体装置におけるＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含むＣＭＯＳトランジスタは、広く半導体装置に採用されている構成のトランジスタである。
【００４２】
次に、上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図３（ａ）に示すように、ｎ型のシリコン半導体基板３０に対して、活性領域をバラクター形成領域ＲＶＡとＮＭＯＳトランジスタ形成領域ＲＮＭＯＳに区分するように、ＬＯＣＯＳ法により素子分離絶縁膜３１を形成し、例えば熱酸化法などにより酸化シリコン膜３２を全面に形成する。
次に、フォトレジスト（不図示）を用いたパターニング処理とイオン注入法により、バラクター形成領域ＲＶＡにおいてｐ型ウェル（第１導電型の第１半導体領域）３３を形成し、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいてｐ型ウェル（第１導電型の第２半導体領域）３４を形成する。なお、この際、ＮＭＯＳトランジスタの閾値Ｖｔｈを決めるための表面濃度をコントロールするイオン注入も同時に行う。バラクター形成領域ＲＶＡにおいても同様にして反転層が形成されるときの閾値を調整する。
【００４３】
次に、図３（ｂ）に示すように、酸化シリコン膜３２をフッ酸などのウェットエッチングなどにより除去し、バラクター形成領域ＲＶＡとＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいて、例えば熱酸化法により酸化シリコン膜を形成し、その上層に例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより、多結晶シリコン、非晶質シリコン、または、シリコンと高融点金属との積層体などを全面に成膜し、フォトレジスト（不図示）を用いたパターニング処理とＲＩＥ（反応性イオンエッチング）などのエッチング処理によりパターン加工する。
これにより、バラクター形成領域ＲＶＡにおいて酸化シリコンの第１絶縁膜３５と多結晶シリコンなどからなる第１導電層３６を形成し、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいて酸化シリコンの第２絶縁膜（ゲート絶縁膜）３７と多結晶シリコンなどからなる第２導電層（ゲート電極）３８を形成する。
このとき、バラクター形成領域ＲＶＡの第１導電層３６とＮＭＯＳトランジスタ形成領域ＲＮＭＯＳの第２導電層（ゲート電極）３８は同じ材料で同一の工程で形成することができる。
【００４４】
次に、図４（ａ）に示すように、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳを開口するフォトレジスト（不図示）を形成し、ｎ型の導電性不純物をイオン注入してエクステンション領域３９を形成する。
【００４５】
次に、図４（ｂ）に示すように、例えばＣＶＤ法により酸化シリコンを全面に堆積させ、ＲＩＥなどのエッチングにより全面にエッチバックすることで、バラクター形成領域ＲＶＡにおいて第１導電層３６の両側面にサイドウォール絶縁膜４０を形成し、一方、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいて第２導電層３８の両側面にサイドウォール絶縁膜４１を形成する。
【００４６】
次に、図５（ａ）に示すように、フォトレジスト（不図示）を用いたパターニング処理とイオン注入法により、バラクター形成領域ＲＶＡにおいて第１導電層３６およびサイドウォール絶縁膜４０をマスクとして高濃度のｎ型の導電性不純物をイオン注入し、第１導電層３６の両側部におけるｐ型ウェル３３の表層部分に、ｎ型の半導体である第１上部電極領域４２ａと第２上部電極領域４２ｂを形成する。
一方、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいて、第２導電層３８およびサイドウォール絶縁膜４１をマスクとして高濃度のｎ型の導電性不純物をイオン注入し、ソースドレイン領域４３を形成する。
【００４７】
次に、図５（ｂ）に示すように、フォトレジスト（不図示）を用いたパターニング処理とイオン注入法により、バラクター形成領域ＲＶＡにおいて、第１上部電極領域４２ａと第２上部電極領域４２ｂから離間した位置において、ｐ型ウェル３３の一部の表層部分に、ｐ型ウェル３３に接続する高濃度のｐ型の半導体である取り出し電極領域４４を形成する。
【００４８】
尚、ＰＭＯＳトランジスタについては、上記のＮＭＯＳトランジスタの形成方法においてｐ型不純物をｎ型不純物を入れ替えることで形成できる。
特に上記のバラクターの取り出し電極領域４４を形成する工程は、ＰＭＯＳトランジスタのソースドレイン領域を形成する工程と同時に行うことができる。
以上で、バラクター形成領域ＲＶＡにバラクター（ＶＡ）を形成し、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにＮＭＯＳＳトランジスタ（ＮＭＯＳ）を形成することができる。
【００４９】
以降の工程としては、例えば、ＣＶＤ法によりのバラクター（ＶＡ）およびＮＭＯＳトランジスタ（ＮＭＯＳ）を被覆して、全面に酸化シリコンの層間絶縁膜４５を形成し、バラクター形成領域ＲＶＡにおいて第１上部電極領域４２ａと取り出し電極領域４４に達するコンタクトホールを開口し、また、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいてソースドレイン領域４３に達するコンタクトホールを開口する。
次に、第１上部電極領域４２ａ、取り出し電極領域４４およびソースドレイン領域４３に接続するように、埋め込み電極（４６，４８，５０）を形成し、さらに上層配線（４７，４９，５１）を形成する。
以上で、図２に示す半導体装置とすることができる。
【００５０】
本実施形態に係る半導体装置の製造方法によれば、可変幅を大きく取ることができるＭＯＳ型の構造であって、印加バイアスに対する容量の変化量を従来より小さくすることができ、所望の容量値を得るためのコントロールが容易なバラクターを形成することができる。
これにより、より高性能の集積回路を作成することが可能となり、例えばＶＣＯなどでは、周波数の可変領域を広げることができるようになり、余分な補正回路などの必要がなくなる。
【００５１】
上記の製造方法においては、バラクターの形成方法として、ｐ型ウェル３３上に第１絶縁膜を介して第１導電層を形成した後、これをマスクとして高濃度のｎ型の導電性不純物をイオン注入し、第１導電層３６の両側部におけるｐ型ウェル３３の表層部分に、ｎ型の半導体である第１上部電極領域４２ａと第２上部電極領域４２ｂを形成しているが、この方法に限らず、例えば、ｐ型ウェル３３の表層部分にｎ型の半導体である第１上部電極領域４２ａと第２上部電極領域４２ｂを所定の距離を離間して、別々にあるいは同時に形成し、第１上部電極領域４２ａと第２上部電極領域４２ｂの間におけるｐ型ウェル３３の上層に第１絶縁膜を介して第１導電層を形成するという順序で形成することも可能である。
【００５２】
第３実施形態
図６は本実施形態に係る容量可変の静電容量素子であるバラクターを有する半導体装置の断面図である。
例えば、シリコン半導体基板１０に形成されたＬＯＣＯＳ法による素子分離絶縁膜１１で区分された活性領域において、下部電極となるｐ型ウェル（第１導電型の半導体領域）１２が形成されており、その表面に酸化シリコンからなる第１絶縁膜１３ａおよび第２絶縁膜１３ｂが形成されており、その上層に、多結晶シリコン、非晶質シリコン、または、シリコンと高融点金属との積層体などを含む第１導電層１４ａおよび第２導電層１４ｂが所定の間隔でパターン形成されている。第１導電層１４ａおよび第２導電層１４ｂの両側部には、酸化シリコンからなるサイドウォール絶縁膜（１５ａ，１５ｂ）が形成されている。
さらに、第１導電層１４ａおよび第２導電層１４ｂの両側部におけるｐ型ウェル１２の表層部分に、ｎ型（第２導電型）の半導体である第１末端上部電極領域１６ａ’、間隙上部電極領域１６ｂ’および第２末端上部電極領域１６ｃ’が形成されている。
また、第１末端上部電極領域１６ａ’、間隙上部電極領域１６ｂ’および第２末端上部電極領域１６ｃ’から離間した位置において、ｐ型ウェル１２の一部の表層部分に、ｐ型ウェル１２に接続する高濃度のｐ型の半導体である取り出し電極領域１７が形成されている。
第１導電層１４ａ、第２導電層１４ｂ、第１末端上部電極領域１６ａ’、間隙上部電極領域１６ｂ’および第２末端上部電極領域１６ｃ’および取り出し電極領域１７を被覆して全面に酸化シリコンの層間絶縁膜１８が形成されており、第１末端上部電極領域１６ａ’と取り出し電極領域１７に達するコンタクトホールが開口され、第１末端上部電極領域１６ａ’に接続するように埋め込み電極１９と上層配線２０が形成され、一方、取り出し電極領域１７に接続するように埋め込み電極２１と上層配線２２が形成されている。
【００５３】
上記の本実施形態の半導体装置は、２個の導電層をゲート電極とする２個の電界効果トランジスタが直列に接続された構成と同様の構成となっており、２個の導電層（第１導電層１４ａ、第２導電層１４ｂ）の下方のｐ型ウェル１２の表層部分に形成される反転層の有無により、ｐ型ウェル１２と第１末端上部電極領域１６ａ’の間の静電容量、ｐ型ウェル１２と間隙上部電極領域１６ｂ’の間の静電容量、および、ｐ型ウェル１２と第２末端上部電極領域１６ｃ’の間の静電容量の接続状態あるいは非接続状態が選択され、この反転層の有無は複数個の導電層（第１導電層１４ａ、第２導電層１４ｂ）に印加する電圧により選択できる。このとき、第１導電層１４ａと第２導電層１４ｂの下方におけるｐ型ウェル１２の表層部分の不純物濃度を変化させ、第１導電層１４ａと第２導電層１４ｂとにおいて反転層が形成される閾値を変化させることで、バラクター全体の容量可変幅を広くとることができる。
【００５４】
例えば、第１導電層１４ａの閾値Ｖ１と第２導電層１４ｂの閾値Ｖ２とで、Ｖ１＜Ｖ２と設定する。第１導電層１４ａと第２導電層１４ｂの印加電圧Ｖについて以下のように場合分けする。
（１）Ｖ＜Ｖ１の場合
第１導電層１４ａと第２導電層１４ｂの下方にはともに反転層が形成されず、第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）のみの静電容量となる。
（２）Ｖ１≦Ｖ＜Ｖ２の場合
第１導電層１４ａの下方に反転層が形成され、第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）と間隙上部電極領域１６ｂ’とｐ型ウェル１２の間の容量（図６中Ｃ部の容量）とが接続され、さらに第１絶縁膜１３ａを介して反転層と第１導電層１４ａが対向する構成の容量（図６中Ｂ部の容量）が加算された容量がバラクター全体の静電容量となる。
（３）Ｖ２≦Ｖの場合
第１導電層１４ａと第２導電層１４ｂの下方に反転層が形成され、第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）、間隙上部電極領域１６ｂ’とｐ型ウェル１２の間の容量（図６中Ｃ部の容量）、および第２末端上部電極領域１６ｃ’とｐ型ウェル１２の間の容量（図６中Ｅ部の容量）とが接続され、さらに第１絶縁膜１３ａを介して反転層と第１導電層１４ａが対向する構成の容量（図６中Ｂ部の容量）と、第２絶縁膜１３ｂを介して反転層と第２導電層１４ｂが対向する構成の容量（図６中Ｄ部の容量）が加算された容量がバラクター全体の静電容量となる。
このように、第１導電層１４ａと第２導電層１４ｂの印加電圧により３種類の状態をつくりだすことができ、それに応じて、隣接している電気的に浮いた拡散層の切り離しが可能になり、バラクターの容量の可変幅をさらに広げることが可能である。
【００５５】
さらに、導電層が３個以上形成されて列を構成しており、３個以上の電界効果トランジスタが直列に接続された構成と同様の構成となっている場合にも、上記の同様に、各導電層における反転層形成のための閾値が、複数個の導電層の列における一方の末端から他方の末端へと順に大きくあるいは小さく変化するように設定することで、容量の可変幅をさらに広く取ることができる。
【００５６】
（実施例）
図７（ａ）は、図６に示す構成のバラクターにおいて、第１導電層１４ａと第２導電層１４ｂの印加電圧Ｖに対する静電容量Ｃの値を示したＣ−Ｖ特性を示すグラフである。印加電圧Ｖが第１導電層１４ａと第２導電層１４ｂの閾値Ｖ１，Ｖ２以上となると反転層が形成されるいわゆるノーマリーオフ型のトランジスタに相当する構成であり、Ｖ１＜Ｖ２とする。このＣ−Ｖ特性において、Ｃ値はＶ１，Ｖ２の各電圧において不連続に変化しており、Ｖが高くなるにつれて不連続点でＣ値が大きくなるように変化している。
【００５７】
第１導電層１４ａと第２導電層１４ｂの印加電圧Ｖが、Ｖ＜Ｖ１の領域では、容量に寄与するのは第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）のみである。
【００５８】
Ｖ１≦Ｖ＜Ｖ２の領域では、第１導電層１４ａの下方に反転層が形成され、第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）に、間隙上部電極領域１６ｂ’とｐ型ウェル１２の間の容量（図６中Ｃ部の容量）および第１絶縁膜１３ａを介して反転層と第１導電層１４ａが対向する構成の容量（図６中Ｂ部の容量）が加算される。
【００５９】
さらに、Ｖ２≦Ｖの領域では、第１導電層１４ａおよび第２導電層１４ｂの下方に反転層が形成され、第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）、間隙上部電極領域１６ｂ’とｐ型ウェル１２の間の容量（図６中Ｃ部の容量）、第２末端上部電極領域１６ｃ’とｐ型ウェル１２の間の容量（図６中Ｅ部の容量）が加算され、さらに、第１絶縁膜１３ａを介して反転層と第１導電層１４ａが対向する構成の容量（図６中Ｂ部の容量）と第２絶縁膜１３ｂを介して反転層と第２導電層１４ｂが対向する構成の容量（図６中Ｄ部の容量）が加算される。
【００６０】
図７（ｂ）は、図６に示す構成のバラクターにおいて、第１導電層１４ａと第２導電層１４ｂの印加電圧Ｖに対する静電容量Ｃの値を示したＣ−Ｖ特性を示すグラフである。
但し、図７（ａ）の場合と異なり、印加電圧Ｖが第１導電層１４ａと第２導電層１４ｂの閾値Ｖ１，Ｖ２以下となると反転層が形成されるいわゆるノーマリーオン型のトランジスタに相当する構成であり、Ｖ２＜Ｖ１とする。このＣ−Ｖ特性において、Ｃ値はＶ２，Ｖ１の各電圧において不連続に変化しており、Ｖが高くなるにつれて不連続点でＣ値が小さくなるように変化している。
【００６１】
Ｖ≦Ｖ２の領域では、第１導電層１４ａおよび第２導電層１４ｂの下方に反転層が形成され、第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）、間隙上部電極領域１６ｂ’とｐ型ウェル１２の間の容量（図６中Ｃ部の容量）、第２末端上部電極領域１６ｃ’とｐ型ウェル１２の間の容量（図６中Ｅ部の容量）が加算され、さらに、第１絶縁膜１３ａを介して反転層と第１導電層１４ａが対向する構成の容量（図６中Ｂ部の容量）と第２絶縁膜１３ｂを介して反転層と第２導電層１４ｂが対向する構成の容量（図６中Ｄ部の容量）が加算される。
【００６２】
Ｖ２＜Ｖ≦Ｖ１の領域では、第１導電層１４ａの下方に反転層が形成され、第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）に、間隙上部電極領域１６ｂ’とｐ型ウェル１２の間の容量（図６中Ｃ部の容量）および第１絶縁膜１３ａを介して反転層と第１導電層１４ａが対向する構成の容量（図６中Ｂ部の容量）が加算される。
【００６３】
Ｖ１＜Ｖの領域では、容量に寄与するのは第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）のみである。
【００６４】
このように、第１導電層１４ａと第２導電層１４ｂの印加電圧により３種類の状態をつくりだすことができ、それに応じて、隣接している電気的に浮いた拡散層の切り離しが可能になり、バラクターの容量の可変幅をさらに広げることが可能であることがわかる。
【００６５】
本発明の半導体装置の製造方法は、上記の実施形態に限定されない。
例えば、上記の第１〜第３各実施形態において、バラクターの下部電極となる半導体領域をｐ型の不純物領域としているが、ｎ型の不純物領域とすることも可能であり、上部電極となる不純物領域をｐ型領域とする。このような容量素子は、上記の実施形態と同様にして形成することができる。
また、バラクターとともに搭載されるトランジスタは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのどちらでもよく、さらに両方を搭載するＣＭＯＳトランジスタとすることもできる。
この他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００６６】
【発明の効果】
本発明の半導体装置は、所望の容量値を得るためのコントロールが容易で、容量の可変幅を大きく取ることができる容量可変の静電容量素子を有する半導体装置である。
【００６７】
また、本発明の半導体装置の製造方法によれば、所望の容量値を得るためのコントロールが容易で、容量の可変幅を大きく取ることができる容量可変の静電容量素子を有する半導体装置を製造できる。
【図面の簡単な説明】
【図１】図１は第１実施形態に係る容量可変の静電容量素子であるバラクターを有する半導体装置の断面図である。
【図２】図２は第２実施形態に係る容量可変の静電容量素子であるバラクターを有する半導体装置の断面図である。
【図３】図３（ａ）および（ｂ）は第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）および（ｂ）は第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）および（ｂ）は第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６は第３実施形態に係る容量可変の静電容量素子であるバラクターを有する半導体装置の断面図である。
【図７】図７（ａ）および（ｂ）は実施例に係る印加電圧Ｖと静電容量Ｃの値を示すＣ−Ｖ特性を示すグラフである。
【図８】図８は第１従来例に係るｐｎ接合を用いたバラクターの断面図である。
【図９】図９は第２従来例に係るＭＯＳ型の構造を有するバラクターの断面図である。
【符号の説明】
１０…シリコン半導体基板、１１…素子分離絶縁膜、１２…ｐ型ウェル（半導体領域）、１３…絶縁膜、１３ａ…第１絶縁膜、１３ｂ…第２絶縁膜、１４…導電層、１４ａ…第１導電層、１４ｂ…第２導電層、１５，１５ａ，１５ｂ…サイドウォール絶縁膜、１６ａ…第１上部電極領域、１６ｂ…第２上部電極領域、１６ａ’…第１末端上部電極領域、１６ｂ’…間隙上部電極領域、１６ｃ’…第２末端上部電極領域、１７…取り出し電極領域、１８…層間絶縁膜、１９，２１…埋め込み電極、２０，２２…上層配線、３０…シリコン半導体基板、３１…素子分離絶縁膜、３２…酸化シリコン膜、３３…ｐ型ウェル（第１半導体領域）、３４…ｐ型ウェル（第２半導体領域）、３５…第１絶縁膜、３６…第１導電層、３７…第１絶縁膜、３８…第２導電層、３９…エクステンション領域、４０，４１…サイドウォール絶縁膜、４２ａ…第１上部電極領域、４２ｂ…第２上部電極領域、４３…ソースドレイン領域、４４…取り出し電極領域、４５…層間絶縁膜、４６，４８，５０…埋め込み電極、４７，４９，５１…上層配線、ＶＡ…バラクター、ＮＭＯＳ…ＮＭＯＳトランジスタ、ＲＶＡ…バラクター形成領域、ＲＮＭＯＳ…ＮＭＯＳトランジスタ形成領域。
【発明の属する技術分野】
本発明は半導体装置およびの製造方法に関し、特にバラクタ素子を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
印加する電圧に応じて容量を変化させることができる静電容量素子であるバラクター（ｖａｒａｃｔｏｒ）は半導体装置を構成する基本的な素子であり、例えばインダクタとの組合せで、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｅｄ
Ｏｓｃｉｌｌａｔｏｒ）などの回路を形成するのに用いられている。この際、発振周波数は、インダクタ素子のインダクタンスとバラクターのキャパシタンスによって主に決められる。
【０００３】
ウェーハ製造工程でのばらつきなどを考えると、所望の周波数を得るためには、一般にインダクタンスを可変にすることが難しいため、バラクターを用いてキャパシタンスを可変とし、ばらつきに応じてキャパシタンスを変えることにより、所望の発振周波数を得る必要がある。
従って、バラクターに対しては、可変幅が大きいことが特性の一つとして望まれる。
また、実際には、素子の特性の一つとして上げられるＱ値（Ｑｕａｒｉｔｙ
Ｆａｃｔｏｒ）も重要な成分となる。これを向上させるためには、素子につく寄生抵抗をできるだけ下げることが望ましい。
【０００４】
シリコン基板上にバラクターを形成する場合、ｐｎ接合で形成される構造や、ＭＯＳ型の構造が広く知られている。
【０００５】
図８は、ｐｎ接合を用いたバラクターの断面図である。
例えば、基板に形成されたｐ型の半導体領域１００の上層に、ｐ型の半導体領域１０１が形成されており、その表層部分にｎ型の導電性不純物が高濃度に拡散されたｎ＋ 型の半導体領域１０２が形成されている。その上層に酸化シリコンなどの絶縁膜１０３が形成されており、半導体領域１０２を露出させる開口部が形成されており、半導体領域１０２に接続するようにｎ＋ 型ポリシリコンなどからなる導電層１０４が形成されている。
上記の構成のバラクターにおいては、ｐ型の半導体領域１０１とｎ＋ 型の半導体領域１０２間のｐｎ接合に形成される空乏層の幅を、印加する逆バイアスによりコントロールして可変の容量を実現している。
【０００６】
図９は、ＭＯＳ型の構造を有するバラクターの断面図である。
例えば、基板に形成されたｐ型の半導体領域１１０の表面に酸化シリコンからなる絶縁膜（ゲート絶縁膜）１１１が形成されており、その上層に導電層（ゲート）１１２がパターン形成されている。導電層１１２の両側部における半導体領域１１０の表層部分に、ｐ型の導電性不純物を高濃度に含有し、ｐ型の半導体領域１１０に接続するｐ＋ 型の半導体である取り出し領域１１３が形成されている。
【０００７】
上記の構成のバラクターにおいては、導電層１１２にバイアスを印加することにより絶縁膜１１１下におけるｐ型の半導体領域１１０の表面近傍部分に反転層を形成することにより容量を形成し、導電層１１２の印加バイアスによって容量値をコントロールしている。
【０００８】
一般に、図９のＭＯＳ型の構造の方では、わずかなバイアスの差で容量が大きく変化するため、所望の容量値を得るためのコントロールが難しい。
また、図９のＭＯＳ型の構造では、ゲート下は不純物濃度が低く（ＭＯＳトランジスタのウェルに相当する）、下部電極はゲート周辺の高濃度領域（ＭＯトランジスタのソースドレイン部に相当する）からとりだすことになるが、ゲート部分の面積が大きくなるとゲートの中心部から高濃度領域までの距離が大きくなり、必然的に寄生抵抗が大きくなってしまう。これは、周波数が高くなるに従い顕著になり、周波数が高くなると、下部電極から離れた領域の容量が寄生抵抗によりだんだんと寄与しなくなってくるために、容量の周波数特性を悪化することになる。
【０００９】
一方、図８のｐｎ接合の構造では、図９のＭＯＳ型に比べ印加バイアスに対する容量の変化量が小さいため、容量値のコントロールがしやすいという利点を有している。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記の図８のｐｎ接合を用いたバラクターは、容量の可変幅を大きく取ることが難しいという問題がある。
このように、従来のバラクターに関しては、構造的に不利な点があり、高性能の集積回路を作る上では不利な要素も多かった。
【００１１】
本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、所望の容量値を得るためのコントロールが容易で、容量の可変幅を大きく取ることができる容量可変の静電容量素子を有する半導体装置とその製造方法を提供することである。
【００１２】
【課題を解決するための手段】
上述の目的を達成するため、本発明の半導体装置は、容量可変の静電容量素子を有する半導体装置であって、前記静電容量素子は、基板に形成された下部電極となる第１導電型の半導体領域と、前記半導体領域上に絶縁膜を介して形成された導電層と、前記導電層の一方の側部における前記半導体領域の表層部分に形成された第２導電型の半導体である第１上部電極領域と、前記導電層の他方の側部における前記半導体領域の表層部分に形成された第２導電型の半導体である第２上部電極領域とを有し、前記半導体領域と前記第１上部電極領域の間の静電容量と、前記半導体領域と前記第２上部電極領域の間の静電容量とが、前記導電層に印加される電圧に応じて前記導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記導電層に印加される電圧に応じて可変の静電容量を有する。
【００１３】
上記の本発明の半導体装置は、導電層をゲート電極とする電界効果トランジスタと同様の構成の静電容量素子を有し、導電層の下方の半導体領域の表層部分に形成される反転層の有無により、半導体領域と第１上部電極領域の間の静電容量と、半導体領域と第２上部電極領域の間の静電容量との接続状態あるいは非接続状態が選択される静電容量素子を有している。反転層の有無は導電層に印加する電圧により選択できる。
【００１４】
また、上述の目的を達成するため、本発明の半導体装置は、容量可変の静電容量素子を有する半導体装置であって、前記静電容量素子は、基板に形成された下部電極となる第１導電型の半導体領域と、前記半導体領域上に絶縁膜を介して、所定の間隔で離間して一列に形成された複数個の導電層と、前記複数個の導電層の列における一方の末端の導電層の前記間隙部上部電極領域と反対側の側部における前記半導体領域の表層部分に形成された第２導電型の半導体である第１末端上部電極領域と、前記複数個の導電層の間隙における前記半導体領域の表層部分に形成された第２導電型の半導体である間隙上部電極領域と、前記複数個の導電層の列における他方の末端の導電層の前記間隙部上部電極領域と反対側の側部における前記半導体領域の表層部分に形成された第２導電型の半導体である第２末端上部電極領域とを有し、前記半導体領域と前記第１末端上部電極領域の間の静電容量、前記半導体領域と前記間隙上部電極領域の間の静電容量、および、前記半導体領域と前記第２末端上部電極領域の間の静電容量が、前記複数個の導電層に印加される電圧に応じて前記複数個の導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１末端上部電極領域に印加される電圧の差および前記複数個の導電層に印加される電圧に応じて可変の静電容量を有する。
【００１５】
上記の本発明の半導体装置は、複数個の導電層をゲート電極とする複数個の電界効果トランジスタが直列に接続された構成と同様の構成の静電容量素子を有し、複数個の導電層の下方の半導体領域の表層部分に形成される反転層の有無により、半導体領域と第１末端上部電極領域の間の静電容量、半導体領域と間隙上部電極領域の間の静電容量、および、半導体領域と第２末端上部電極領域の間の静電容量の接続状態あるいは非接続状態が選択される静電容量素子を有している。反転層の有無は複数個の導電層に印加する電圧により選択できる。
【００１６】
また、上述の目的を達成するため、本発明の半導体装置は、容量可変の静電容量素子と電界効果トランジスタを有する半導体装置であって、前記静電容量素子は、基板に形成された下部電極となる第１導電型の第１半導体領域と、前記第１半導体領域上に第１絶縁膜を介して形成された第１導電層と、前記第１導電層の一方の側部における前記第１半導体領域の表層部分に形成された第２導電型の半導体である第１上部電極領域と、前記第１導電層の他方の側部における前記第１半導体領域の表層部分に形成された第２導電型の半導体である第２上部電極領域とを有し、前記第１半導体領域と前記第１上部電極領域の間の静電容量と、前記第１半導体領域と前記第２上部電極領域の間の静電容量とが、前記第１導電層に印加される電圧に応じて前記第１導電層の下方の前記第１半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記第１導電層に印加される電圧に応じて可変の静電容量を有し、前記電界効果トランジスタは、前記基板に形成され、チャネル形成領域を有する第２半導体領域と、前記第２半導体領域の前記チャネル形成領域を被覆して第２絶縁膜を介して前記第１導電層と同一の材料で形成された第２導電層と、前記第２導電層の両側部における前記第２半導体領域の表層部分に形成された前記第２半導体領域と反対の導電型のソースドレイン領域を有する。
【００１７】
上記の本発明の半導体装置は、導電層をゲート電極とする電界効果トランジスタと同様の構成の静電容量素子と、電界効果トランジスタとを両方とも有する半導体装置である。
【００１８】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、容３量可変の静電容量素子を有する半導体装置の製造方法であって、基板に第１導電型の半導体領域を形成する工程と、前記半導体領域の一部の表層部分に第２導電型の半導体である第１上部電極領域を形成する工程と、前記半導体領域の一部の表層部分に前記第１上部電極領域から所定の距離を離間して第２導電型の半導体である第２上部電極領域を形成する工程と、前記第１上部電極領域と前記第２上部電極領域の間における前記半導体領域の上層に絶縁膜を介して導電層を形成する工程とを有し、前記半導体領域と前記第１上部電極領域の間の静電容量と、前記半導体領域と前記第２上部電極領域の間の静電容量とが、前記導電層に印加される電圧に応じて前記導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記導電層に印加される電圧に応じて可変の静電容量を有する静電容量素子を形成する。
【００１９】
上記の本発明の半導体装置の製造方法は、基板に第１導電型の半導体領域を形成し、半導体領域の一部の表層部分に第２導電型の半導体である第１上部電極領域を形成し、半導体領域の一部の表層部分に第１上部電極領域から所定の距離を離間して第２導電型の半導体である第２上部電極領域を形成する。
次に、第１上部電極領域と第２上部電極領域の間における半導体領域の上層に絶縁膜を介して導電層を形成する。
【００２０】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、容量可変の静電容量素子を有する半導体装置の製造方法であって、基板に第１導電型の半導体領域を形成する工程と、前記半導体領域の一部の表層部分に第２導電型の半導体である第１上部電極領域と前記第１上部電極領域から所定の距離を離間して第２導電型の半導体である第２上部電極領域とを同時に形成する工程と、前記第１上部電極領域と前記第２上部電極領域の間における前記半導体領域の上層に絶縁膜を介して導電層を形成する工程とを有し、前記半導体領域と前記第１上部電極領域の間の静電容量と、前記半導体領域と前記第２上部電極領域の間の静電容量とが、前記導電層に印加される電圧に応じて前記導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記導電層に印加される電圧に応じて可変の静電容量を有する静電容量素子を形成する。
【００２１】
上記の本発明の半導体装置の製造方法は、基板に第１導電型の半導体領域を形成し、半導体領域の一部の表層部分に第２導電型の半導体である第１上部電極領域と第１上部電極領域から所定の距離を離間して第２導電型の半導体である第２上部電極領域とを同時に形成する。
次に、第１上部電極領域と第２上部電極領域の間における半導体領域の上層に絶縁膜を介して導電層を形成する。
【００２２】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、容量可変の静電容量素子を有する半導体装置の製造方法であって、基板に第１導電型の半導体領域を形成する工程と、前記半導体領域の上層に絶縁膜を介して導電層を形成する工程と、前記導電層をマスクとして前記導電層の両側部における前記半導体領域の表層部分に第２導電型の半導体である第１上部電極領域および第２上部電極領域とを形成する工程とを有し、前記半導体領域と前記第１上部電極領域の間の静電容量と、前記半導体領域と前記第２上部電極領域の間の静電容量とが、前記導電層に印加される電圧に応じて前記導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記導電層に印加される電圧に応じて可変の静電容量を有する静電容量素子を形成する。
【００２３】
上記の本発明の半導体装置の製造方法は、基板に第１導電型の半導体領域を形成する。
次に、半導体領域の上層に絶縁膜を介して導電層を形成する。
次に、導電層をマスクとして導電層の両側部における半導体領域の表層部分に第２導電型の半導体である第１上部電極領域および第２上部電極領域とを形成する。
【００２４】
上記の半導体装置の製造方法は、上記のようにして、導電層をゲート電極とする電界効果トランジスタと同様の構成の静電容量素子であって、導電層の下方の半導体領域の表層部分に形成される反転層の有無により、半導体領域と第１上部電極領域の間の静電容量と、半導体領域と第２上部電極領域の間の静電容量との接続状態あるいは非接続状態が選択され、反転層の有無は導電層に印加する電圧により選択できる静電容量素子を形成する。
【００２５】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、容量可変の静電容量素子を有する半導体装置の製造方法であって、基板に第１導電型の半導体領域を形成する工程と、前記半導体領域の上層に絶縁膜を介して所定の間隔で離間して一列に複数個の導電層を形成する工程と、前記複数個の導電層をマスクとして、前記複数個の導電層の間隙における前記半導体領域の表層部分に第２導電型の半導体である間隙上部電極領域を、前記複数個の導電層の列における一方の末端の導電層の前記間隙部上部電極領域と反対側の側部における前記半導体領域の表層部分に第２導電型の半導体である第１末端上部電極領域を、前記複数個の導電層の列における他方の末端の導電層の前記間隙部上部電極領域と反対側の側部における前記半導体領域の表層部分に第２導電型の半導体である第２末端上部電極領域を、それぞれ形成する工程とを有し、前記半導体領域と前記第１末端上部電極領域の間の静電容量、前記半導体領域と前記間隙上部電極領域の間の静電容量、および、前記半導体領域と前記第２末端上部電極領域の間の静電容量が、前記複数個の導電層に印加される電圧に応じて前記複数個の導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１末端上部電極領域に印加される電圧の差および前記複数個の導電層に印加される電圧に応じて可変の静電容量を有する静電容量素子を形成する。
【００２６】
上記の本発明の半導体装置の製造方法は、基板に第１導電型の半導体領域を形成し、半導体領域の上層に絶縁膜を介して所定の間隔で離間して一列に複数個の導電層を形成する。
次に、複数個の導電層をマスクとして、複数個の導電層の間隙における半導体領域の表層部分に第２導電型の半導体である間隙上部電極領域を、複数個の導電層の列における一方の末端の導電層の間隙部上部電極領域と反対側の側部における半導体領域の表層部分に第２導電型の半導体である第１末端上部電極領域を、複数個の導電層の列における他方の末端の導電層の間隙部上部電極領域と反対側の側部における半導体領域の表層部分に第２導電型の半導体である第２末端上部電極領域を、それぞれ形成する。
このようにして、複数個の導電層をゲート電極とする複数個の電界効果トランジスタが直列に接続された構成と同様の構成の静電容量素子であって、複数個の導電層の下方の半導体領域の表層部分に形成される反転層の有無により、半導体領域と第１末端上部電極領域の間の静電容量、半導体領域と間隙上部電極領域の間の静電容量、および、半導体領域と第２末端上部電極領域の間の静電容量の接続状態あるいは非接続状態が選択され、反転層の有無は複数個の導電層に印加する電圧により選択できる静電容量素子を形成する。
【００２７】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、容量可変の静電容量素子と電界効果トランジスタを有する半導体装置の製造方法であって、静電容量素子形成領域において基板に第１導電型の第１半導体領域を形成する工程と、電界効果トランジスタ形成領域において前記基板にチャネル形成領域を有する第２半導体領域を形成する工程と、前記静電容量素子形成領域において前記第１半導体領域の上層に第１絶縁膜を介して第１導電層を形成する工程と、前記電界効果トランジスタ形成領域において前記第２半導体領域の前記チャネル形成領域を被覆して第２絶縁膜を介して第２導電層を前記第１導電層と同一の材料で形成する工程と、前記静電容量素子形成領域において前記第１導電層をマスクとして前記第１導電層の両側部における前記第１半導体領域の表層部分に第２導電型の半導体である第１上部電極領域および第２上部電極領域とを形成する工程と、前記電界効果トランジスタ形成領域において前記第２導電層をマスクとして前記第２導電層の両側部における前記第２半導体領域の表層部分に前記第２半導体領域と反対の導電型のソースドレイン領域を形成する工程とを有し、前記静電容量素子形成領域において、前記第１半導体領域と前記第１上部電極領域の間の静電容量と、前記第１半導体領域と前記第２上部電極領域の間の静電容量とが、前記第１導電層に印加される電圧に応じて前記第１導電層の下方の前記第１半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記第１導電層に印加される電圧に応じて可変の静電容量を有する静電容量素子を形成する。
【００２８】
上記の本発明の半導体装置の製造方法は、導電層をゲート電極とする電界効果トランジスタと同様の構成の静電容量素子と、電界効果トランジスタとを両方とも有する半導体装置を形成する。
【００２９】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００３０】
第１実施形態
図１は本実施形態に係る容量可変の静電容量素子であるバラクターを有する半導体装置の断面図である。
例えば、シリコン半導体基板１０に形成されたＬＯＣＯＳ法による素子分離絶縁膜１１で区分された活性領域において、下部電極となるｐ型ウェル（第１導電型の半導体領域）１２が形成されており、その表面に酸化シリコンからなる絶縁膜１３が形成されており、その上層に、多結晶シリコン、非晶質シリコン、または、シリコンと高融点金属との積層体などを含む導電層１４がパターン形成されている。導電層１４の両側部には、酸化シリコンからなるサイドウォール絶縁膜１５が形成されている。
さらに、導電層１４の両側部におけるｐ型ウェル１２の表層部分に、ｎ型（第２導電型）の半導体である第１上部電極領域１６ａと第２上部電極領域１６ｂが形成されている。
また、第１上部電極領域１６ａと第２上部電極領域１６ｂから離間した位置において、ｐ型ウェル１２の一部の表層部分に、ｐ型ウェル１２に接続する高濃度のｐ型の半導体である取り出し電極領域１７が形成されている。
導電層１４、第１上部電極領域１６ａ、第２上部電極領域１６ｂおよび取り出し電極領域１７を被覆して全面に酸化シリコンの層間絶縁膜１８が形成されており、第１上部電極領域１６ａと取り出し電極領域１７に達するコンタクトホールが開口され、第１上部電極領域１６ａに接続するように埋め込み電極１９と上層配線２０が形成され、一方、取り出し電極領域１７に接続するように埋め込み電極２１と上層配線２２が形成されている。
【００３１】
上記の構成のバラクターにおいては、上層配線（２０，２２）間にバイアスを印加することにより、即ち、ｎ型の第１上部電極領域１６ａとｐ型ウェル１２の間に逆バイアスを印加することにより、第１上部電極領域１６ａとｐ型ウェル１２の間のｐｎ接合に空乏層が形成され、容量が得られる。この空乏層の幅は、印加する逆バイアスによりコントロールでき、これにより第１上部電極領域１６ａとｐ型ウェル１２の間の容量が可変となっている。
【００３２】
ここで、ｐ型ウェル１２に形成された第１上部電極領域１６ａと第２上部電極領域１６ｂとｐ型ウェル１２の上層に絶縁膜１３を介して形成された導電層１４は、通常のＭＯＳ電界効果トランジスタと同様の構成であることから、導電層１３に所定の閾値以上の電圧を印加すると導電層１３の下方におけるｐ型ウェル１２の表層部分に反転層が形成され、電気的に浮遊状態であった第２上部電極領域１６ｂが反転層により第１上部電極領域１６ａに電気的に接続される。この結果、第２上部電極領域１６ｂは第１上部電極領域１６ａと同電位となり、第２上部電極領域１６ｂとｐ型ウェル１２の間のｐｎ接合に空乏層が形成され、新たな容量が得られる。
上記のように反転層により接続されることで、第１上部電極領域１６ａとｐ型ウェル１２の間の容量（図１中Ａ部の容量）と第２上部電極領域１６ｂとｐ型ウェル１２の間の容量（図１中Ｃ部の容量）とが加算され、さらに、絶縁膜１３を介して反転層と導電層１４が対向する構成の容量（図１中Ｂ部の容量）も発生し、これも加算されて静電容量素子全体の静電容量となる。
【００３３】
反対に、導電層１３の印加電圧が閾値を越えないようにすると、反転層は形成されないため、静電容量素子全体の静電容量に寄与するのは第１上部電極領域１６ａとｐ型ウェル１２の間の容量（図１中Ａ部の容量）のみとなる。
【００３４】
上記のように、本実施形態に係る半導体装置における容量可変の静電容量素子は、導電層１４をゲート電極とする電界効果トランジスタと同様の構成の静電容量素子であり、導電層１４の下方のｐ型ウェル１２の表層部分に形成される反転層の有無により、ｐ型ウェル１２と第１上部電極領域１６ａの間の静電容量と、ｐ型ウェル１２と第２上部電極領域１６ｂの間の静電容量との接続状態あるいは非接続状態が選択され、反転層の有無は導電層１３に印加する電圧により選択できる。
このように、所望の容量値を得るためのコントロールが容易で、容量の可変幅を大きく取ることができる容量可変の静電容量素子となっている。
これにより、より高性能の集積回路を作成することが可能となり、例えばＶＣＯなどでは、周波数の可変領域を広げることができるようになり、余分な補正回路などの必要がなくなる。
【００３５】
第２実施形態
本実施形態に係る半導体装置は、バラクターとＣＭＯＳトランジスタを有する半導体装置である。
図２は本実施形態に係る半導体装置の断面図であり、図面上、バラクター（ＶＡ）とＣＭＯＳトランジスタのうちのＮＭＯＳトランジスタ（ＮＭＯＳ）を示している。
【００３６】
バラクターＶＡについては、第１実施形態に係るバラクターと同様である。
例えば、シリコン半導体基板３０に形成されたＬＯＣＯＳ法による素子分離絶縁膜３１で区分された活性領域において、下部電極となるｐ型ウェル（第１導電型の第１半導体領域）３３が形成されており、その表面に酸化シリコンからなる第１絶縁膜３５が形成されており、その上層に、多結晶シリコン、非晶質シリコン、または、シリコンと高融点金属との積層体などを含む第１導電層３６がパターン形成されている。第１導電層３６の両側部には、酸化シリコンからなるサイドウォール絶縁膜４０が形成されている。
さらに、第１導電層３６の両側部におけるｐ型ウェル３３の表層部分に、ｎ型（第２導電型）の半導体である第１上部電極領域４２ａと第２上部電極領域４２ｂが形成されている。
また、第１上部電極領域４２ａと第２上部電極領域４２ｂから離間した位置において、ｐ型ウェル３３の一部の表層部分に、ｐ型ウェル３３に接続する高濃度のｐ型の半導体である取り出し電極領域４４が形成されている。
以上のようにバラクター（ＶＡ）が構成されている。
【００３７】
一方、ｎ型のシリコン半導体基板３０の他の活性領域に形成されたチャネル形成領域を有するｐ型ウェル（第１導電型の第２半導体領域）３４の表面に酸化シリコンからなる第２絶縁膜（ゲート絶縁膜）３７が形成されており、その上層に第２導電層（ゲート電極）３８がパターン形成されている。第２導電層３８の両側面には、サイドウォール絶縁膜４１が形成されている。
また、第２導電層３８の両側部における第２半導体領域３４の表層部分に、ｎ型の導電性不純物を含有するｎ型のソースドレイン領域４３と、そのチャネル形成領域側に形成されたｎ型のエクステンション領域３９が形成されている。
以上のようにＮＭＯＳトランジスタ（ＮＭＯＳ）が構成されている。
ＰＭＯＳトランジスタは、基本的にＮＭＯＳトランジスタ（ＮＭＯＳ）においてｐ型不純物とｎ型不純物を入れ替えた構成であり、図面上には示していないが、本実施形態に係る半導体装置にはＰＭＯＳトランジスタも有している構成とすることができる。
【００３８】
上記のバラクター（ＶＡ）およびＮＭＯＳトランジスタ（ＮＭＯＳ）を被覆して、全面に酸化シリコンの層間絶縁膜４５が形成されており、バラクター（ＶＡ）においては、第１上部電極領域４２ａと取り出し電極領域４４に達するコンタクトホールが開口され、第１上部電極領域４２ａに接続するように埋め込み電極４６と上層配線４７が形成され、一方、取り出し電極領域４４に接続するように埋め込み電極４８と上層配線４９が形成されている。
一方、ＮＭＯＳトランジスタ（ＮＭＯＳ）においては、層間絶縁膜４５に対してソースドレイン領域４３に達するコンタクトが開口され、埋め込み電極５０と上層配線５１が接続して形成されている。
【００３９】
上記の本実施形態に係る半導体装置におけるバラクター（ＶＡ）は、第１実施形態と同様に、第１導電層３６の下方におけるｐ型ウェル３３の表層部分に反転層が形成され、第１上部電極領域４２ａとｐ型ウェル３３の間の容量と第２上部電極領域４２ｂとｐ型ウェル３３の間の容量とが加算され、さらに、第１絶縁膜３５を介して反転層と第１導電層３６が対向する構成の容量も発生し、これも加算されて静電容量素子全体の静電容量となる。
反対に、第１導電層３６の印加電圧が閾値を越えないようにすると、反転層は形成されないため、静電容量素子全体の静電容量に寄与するのは第１上部電極領域４２ａとｐ型ウェル３３の間の容量のみとなる。
【００４０】
上記のように、本実施形態に係る半導体装置における容量可変の静電容量素子は、第１導電層３６をゲート電極とする電界効果トランジスタと同様の構成の静電容量素子であり、第１導電層３６の下方のｐ型ウェル３３の表層部分に形成される反転層の有無により、ｐ型ウェル３３と第１上部電極領域４２ａの間の静電容量と、ｐ型ウェル３３と第２上部電極領域４２ｂの間の静電容量との接続状態あるいは非接続状態が選択され、反転層の有無は第１導電層３６に印加する電圧により選択できる。
このように、所望の容量値を得るためのコントロールが容易で、容量の可変幅を大きく取ることができる容量可変の静電容量素子となっている。
【００４１】
また、上記の本実施形態に係る半導体装置におけるＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含むＣＭＯＳトランジスタは、広く半導体装置に採用されている構成のトランジスタである。
【００４２】
次に、上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図３（ａ）に示すように、ｎ型のシリコン半導体基板３０に対して、活性領域をバラクター形成領域ＲＶＡとＮＭＯＳトランジスタ形成領域ＲＮＭＯＳに区分するように、ＬＯＣＯＳ法により素子分離絶縁膜３１を形成し、例えば熱酸化法などにより酸化シリコン膜３２を全面に形成する。
次に、フォトレジスト（不図示）を用いたパターニング処理とイオン注入法により、バラクター形成領域ＲＶＡにおいてｐ型ウェル（第１導電型の第１半導体領域）３３を形成し、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいてｐ型ウェル（第１導電型の第２半導体領域）３４を形成する。なお、この際、ＮＭＯＳトランジスタの閾値Ｖｔｈを決めるための表面濃度をコントロールするイオン注入も同時に行う。バラクター形成領域ＲＶＡにおいても同様にして反転層が形成されるときの閾値を調整する。
【００４３】
次に、図３（ｂ）に示すように、酸化シリコン膜３２をフッ酸などのウェットエッチングなどにより除去し、バラクター形成領域ＲＶＡとＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいて、例えば熱酸化法により酸化シリコン膜を形成し、その上層に例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより、多結晶シリコン、非晶質シリコン、または、シリコンと高融点金属との積層体などを全面に成膜し、フォトレジスト（不図示）を用いたパターニング処理とＲＩＥ（反応性イオンエッチング）などのエッチング処理によりパターン加工する。
これにより、バラクター形成領域ＲＶＡにおいて酸化シリコンの第１絶縁膜３５と多結晶シリコンなどからなる第１導電層３６を形成し、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいて酸化シリコンの第２絶縁膜（ゲート絶縁膜）３７と多結晶シリコンなどからなる第２導電層（ゲート電極）３８を形成する。
このとき、バラクター形成領域ＲＶＡの第１導電層３６とＮＭＯＳトランジスタ形成領域ＲＮＭＯＳの第２導電層（ゲート電極）３８は同じ材料で同一の工程で形成することができる。
【００４４】
次に、図４（ａ）に示すように、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳを開口するフォトレジスト（不図示）を形成し、ｎ型の導電性不純物をイオン注入してエクステンション領域３９を形成する。
【００４５】
次に、図４（ｂ）に示すように、例えばＣＶＤ法により酸化シリコンを全面に堆積させ、ＲＩＥなどのエッチングにより全面にエッチバックすることで、バラクター形成領域ＲＶＡにおいて第１導電層３６の両側面にサイドウォール絶縁膜４０を形成し、一方、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいて第２導電層３８の両側面にサイドウォール絶縁膜４１を形成する。
【００４６】
次に、図５（ａ）に示すように、フォトレジスト（不図示）を用いたパターニング処理とイオン注入法により、バラクター形成領域ＲＶＡにおいて第１導電層３６およびサイドウォール絶縁膜４０をマスクとして高濃度のｎ型の導電性不純物をイオン注入し、第１導電層３６の両側部におけるｐ型ウェル３３の表層部分に、ｎ型の半導体である第１上部電極領域４２ａと第２上部電極領域４２ｂを形成する。
一方、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいて、第２導電層３８およびサイドウォール絶縁膜４１をマスクとして高濃度のｎ型の導電性不純物をイオン注入し、ソースドレイン領域４３を形成する。
【００４７】
次に、図５（ｂ）に示すように、フォトレジスト（不図示）を用いたパターニング処理とイオン注入法により、バラクター形成領域ＲＶＡにおいて、第１上部電極領域４２ａと第２上部電極領域４２ｂから離間した位置において、ｐ型ウェル３３の一部の表層部分に、ｐ型ウェル３３に接続する高濃度のｐ型の半導体である取り出し電極領域４４を形成する。
【００４８】
尚、ＰＭＯＳトランジスタについては、上記のＮＭＯＳトランジスタの形成方法においてｐ型不純物をｎ型不純物を入れ替えることで形成できる。
特に上記のバラクターの取り出し電極領域４４を形成する工程は、ＰＭＯＳトランジスタのソースドレイン領域を形成する工程と同時に行うことができる。
以上で、バラクター形成領域ＲＶＡにバラクター（ＶＡ）を形成し、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにＮＭＯＳＳトランジスタ（ＮＭＯＳ）を形成することができる。
【００４９】
以降の工程としては、例えば、ＣＶＤ法によりのバラクター（ＶＡ）およびＮＭＯＳトランジスタ（ＮＭＯＳ）を被覆して、全面に酸化シリコンの層間絶縁膜４５を形成し、バラクター形成領域ＲＶＡにおいて第１上部電極領域４２ａと取り出し電極領域４４に達するコンタクトホールを開口し、また、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいてソースドレイン領域４３に達するコンタクトホールを開口する。
次に、第１上部電極領域４２ａ、取り出し電極領域４４およびソースドレイン領域４３に接続するように、埋め込み電極（４６，４８，５０）を形成し、さらに上層配線（４７，４９，５１）を形成する。
以上で、図２に示す半導体装置とすることができる。
【００５０】
本実施形態に係る半導体装置の製造方法によれば、可変幅を大きく取ることができるＭＯＳ型の構造であって、印加バイアスに対する容量の変化量を従来より小さくすることができ、所望の容量値を得るためのコントロールが容易なバラクターを形成することができる。
これにより、より高性能の集積回路を作成することが可能となり、例えばＶＣＯなどでは、周波数の可変領域を広げることができるようになり、余分な補正回路などの必要がなくなる。
【００５１】
上記の製造方法においては、バラクターの形成方法として、ｐ型ウェル３３上に第１絶縁膜を介して第１導電層を形成した後、これをマスクとして高濃度のｎ型の導電性不純物をイオン注入し、第１導電層３６の両側部におけるｐ型ウェル３３の表層部分に、ｎ型の半導体である第１上部電極領域４２ａと第２上部電極領域４２ｂを形成しているが、この方法に限らず、例えば、ｐ型ウェル３３の表層部分にｎ型の半導体である第１上部電極領域４２ａと第２上部電極領域４２ｂを所定の距離を離間して、別々にあるいは同時に形成し、第１上部電極領域４２ａと第２上部電極領域４２ｂの間におけるｐ型ウェル３３の上層に第１絶縁膜を介して第１導電層を形成するという順序で形成することも可能である。
【００５２】
第３実施形態
図６は本実施形態に係る容量可変の静電容量素子であるバラクターを有する半導体装置の断面図である。
例えば、シリコン半導体基板１０に形成されたＬＯＣＯＳ法による素子分離絶縁膜１１で区分された活性領域において、下部電極となるｐ型ウェル（第１導電型の半導体領域）１２が形成されており、その表面に酸化シリコンからなる第１絶縁膜１３ａおよび第２絶縁膜１３ｂが形成されており、その上層に、多結晶シリコン、非晶質シリコン、または、シリコンと高融点金属との積層体などを含む第１導電層１４ａおよび第２導電層１４ｂが所定の間隔でパターン形成されている。第１導電層１４ａおよび第２導電層１４ｂの両側部には、酸化シリコンからなるサイドウォール絶縁膜（１５ａ，１５ｂ）が形成されている。
さらに、第１導電層１４ａおよび第２導電層１４ｂの両側部におけるｐ型ウェル１２の表層部分に、ｎ型（第２導電型）の半導体である第１末端上部電極領域１６ａ’、間隙上部電極領域１６ｂ’および第２末端上部電極領域１６ｃ’が形成されている。
また、第１末端上部電極領域１６ａ’、間隙上部電極領域１６ｂ’および第２末端上部電極領域１６ｃ’から離間した位置において、ｐ型ウェル１２の一部の表層部分に、ｐ型ウェル１２に接続する高濃度のｐ型の半導体である取り出し電極領域１７が形成されている。
第１導電層１４ａ、第２導電層１４ｂ、第１末端上部電極領域１６ａ’、間隙上部電極領域１６ｂ’および第２末端上部電極領域１６ｃ’および取り出し電極領域１７を被覆して全面に酸化シリコンの層間絶縁膜１８が形成されており、第１末端上部電極領域１６ａ’と取り出し電極領域１７に達するコンタクトホールが開口され、第１末端上部電極領域１６ａ’に接続するように埋め込み電極１９と上層配線２０が形成され、一方、取り出し電極領域１７に接続するように埋め込み電極２１と上層配線２２が形成されている。
【００５３】
上記の本実施形態の半導体装置は、２個の導電層をゲート電極とする２個の電界効果トランジスタが直列に接続された構成と同様の構成となっており、２個の導電層（第１導電層１４ａ、第２導電層１４ｂ）の下方のｐ型ウェル１２の表層部分に形成される反転層の有無により、ｐ型ウェル１２と第１末端上部電極領域１６ａ’の間の静電容量、ｐ型ウェル１２と間隙上部電極領域１６ｂ’の間の静電容量、および、ｐ型ウェル１２と第２末端上部電極領域１６ｃ’の間の静電容量の接続状態あるいは非接続状態が選択され、この反転層の有無は複数個の導電層（第１導電層１４ａ、第２導電層１４ｂ）に印加する電圧により選択できる。このとき、第１導電層１４ａと第２導電層１４ｂの下方におけるｐ型ウェル１２の表層部分の不純物濃度を変化させ、第１導電層１４ａと第２導電層１４ｂとにおいて反転層が形成される閾値を変化させることで、バラクター全体の容量可変幅を広くとることができる。
【００５４】
例えば、第１導電層１４ａの閾値Ｖ１と第２導電層１４ｂの閾値Ｖ２とで、Ｖ１＜Ｖ２と設定する。第１導電層１４ａと第２導電層１４ｂの印加電圧Ｖについて以下のように場合分けする。
（１）Ｖ＜Ｖ１の場合
第１導電層１４ａと第２導電層１４ｂの下方にはともに反転層が形成されず、第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）のみの静電容量となる。
（２）Ｖ１≦Ｖ＜Ｖ２の場合
第１導電層１４ａの下方に反転層が形成され、第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）と間隙上部電極領域１６ｂ’とｐ型ウェル１２の間の容量（図６中Ｃ部の容量）とが接続され、さらに第１絶縁膜１３ａを介して反転層と第１導電層１４ａが対向する構成の容量（図６中Ｂ部の容量）が加算された容量がバラクター全体の静電容量となる。
（３）Ｖ２≦Ｖの場合
第１導電層１４ａと第２導電層１４ｂの下方に反転層が形成され、第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）、間隙上部電極領域１６ｂ’とｐ型ウェル１２の間の容量（図６中Ｃ部の容量）、および第２末端上部電極領域１６ｃ’とｐ型ウェル１２の間の容量（図６中Ｅ部の容量）とが接続され、さらに第１絶縁膜１３ａを介して反転層と第１導電層１４ａが対向する構成の容量（図６中Ｂ部の容量）と、第２絶縁膜１３ｂを介して反転層と第２導電層１４ｂが対向する構成の容量（図６中Ｄ部の容量）が加算された容量がバラクター全体の静電容量となる。
このように、第１導電層１４ａと第２導電層１４ｂの印加電圧により３種類の状態をつくりだすことができ、それに応じて、隣接している電気的に浮いた拡散層の切り離しが可能になり、バラクターの容量の可変幅をさらに広げることが可能である。
【００５５】
さらに、導電層が３個以上形成されて列を構成しており、３個以上の電界効果トランジスタが直列に接続された構成と同様の構成となっている場合にも、上記の同様に、各導電層における反転層形成のための閾値が、複数個の導電層の列における一方の末端から他方の末端へと順に大きくあるいは小さく変化するように設定することで、容量の可変幅をさらに広く取ることができる。
【００５６】
（実施例）
図７（ａ）は、図６に示す構成のバラクターにおいて、第１導電層１４ａと第２導電層１４ｂの印加電圧Ｖに対する静電容量Ｃの値を示したＣ−Ｖ特性を示すグラフである。印加電圧Ｖが第１導電層１４ａと第２導電層１４ｂの閾値Ｖ１，Ｖ２以上となると反転層が形成されるいわゆるノーマリーオフ型のトランジスタに相当する構成であり、Ｖ１＜Ｖ２とする。このＣ−Ｖ特性において、Ｃ値はＶ１，Ｖ２の各電圧において不連続に変化しており、Ｖが高くなるにつれて不連続点でＣ値が大きくなるように変化している。
【００５７】
第１導電層１４ａと第２導電層１４ｂの印加電圧Ｖが、Ｖ＜Ｖ１の領域では、容量に寄与するのは第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）のみである。
【００５８】
Ｖ１≦Ｖ＜Ｖ２の領域では、第１導電層１４ａの下方に反転層が形成され、第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）に、間隙上部電極領域１６ｂ’とｐ型ウェル１２の間の容量（図６中Ｃ部の容量）および第１絶縁膜１３ａを介して反転層と第１導電層１４ａが対向する構成の容量（図６中Ｂ部の容量）が加算される。
【００５９】
さらに、Ｖ２≦Ｖの領域では、第１導電層１４ａおよび第２導電層１４ｂの下方に反転層が形成され、第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）、間隙上部電極領域１６ｂ’とｐ型ウェル１２の間の容量（図６中Ｃ部の容量）、第２末端上部電極領域１６ｃ’とｐ型ウェル１２の間の容量（図６中Ｅ部の容量）が加算され、さらに、第１絶縁膜１３ａを介して反転層と第１導電層１４ａが対向する構成の容量（図６中Ｂ部の容量）と第２絶縁膜１３ｂを介して反転層と第２導電層１４ｂが対向する構成の容量（図６中Ｄ部の容量）が加算される。
【００６０】
図７（ｂ）は、図６に示す構成のバラクターにおいて、第１導電層１４ａと第２導電層１４ｂの印加電圧Ｖに対する静電容量Ｃの値を示したＣ−Ｖ特性を示すグラフである。
但し、図７（ａ）の場合と異なり、印加電圧Ｖが第１導電層１４ａと第２導電層１４ｂの閾値Ｖ１，Ｖ２以下となると反転層が形成されるいわゆるノーマリーオン型のトランジスタに相当する構成であり、Ｖ２＜Ｖ１とする。このＣ−Ｖ特性において、Ｃ値はＶ２，Ｖ１の各電圧において不連続に変化しており、Ｖが高くなるにつれて不連続点でＣ値が小さくなるように変化している。
【００６１】
Ｖ≦Ｖ２の領域では、第１導電層１４ａおよび第２導電層１４ｂの下方に反転層が形成され、第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）、間隙上部電極領域１６ｂ’とｐ型ウェル１２の間の容量（図６中Ｃ部の容量）、第２末端上部電極領域１６ｃ’とｐ型ウェル１２の間の容量（図６中Ｅ部の容量）が加算され、さらに、第１絶縁膜１３ａを介して反転層と第１導電層１４ａが対向する構成の容量（図６中Ｂ部の容量）と第２絶縁膜１３ｂを介して反転層と第２導電層１４ｂが対向する構成の容量（図６中Ｄ部の容量）が加算される。
【００６２】
Ｖ２＜Ｖ≦Ｖ１の領域では、第１導電層１４ａの下方に反転層が形成され、第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）に、間隙上部電極領域１６ｂ’とｐ型ウェル１２の間の容量（図６中Ｃ部の容量）および第１絶縁膜１３ａを介して反転層と第１導電層１４ａが対向する構成の容量（図６中Ｂ部の容量）が加算される。
【００６３】
Ｖ１＜Ｖの領域では、容量に寄与するのは第１末端上部電極領域１６ａ’とｐ型ウェル１２の間の容量（図６中Ａ部の容量）のみである。
【００６４】
このように、第１導電層１４ａと第２導電層１４ｂの印加電圧により３種類の状態をつくりだすことができ、それに応じて、隣接している電気的に浮いた拡散層の切り離しが可能になり、バラクターの容量の可変幅をさらに広げることが可能であることがわかる。
【００６５】
本発明の半導体装置の製造方法は、上記の実施形態に限定されない。
例えば、上記の第１〜第３各実施形態において、バラクターの下部電極となる半導体領域をｐ型の不純物領域としているが、ｎ型の不純物領域とすることも可能であり、上部電極となる不純物領域をｐ型領域とする。このような容量素子は、上記の実施形態と同様にして形成することができる。
また、バラクターとともに搭載されるトランジスタは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのどちらでもよく、さらに両方を搭載するＣＭＯＳトランジスタとすることもできる。
この他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００６６】
【発明の効果】
本発明の半導体装置は、所望の容量値を得るためのコントロールが容易で、容量の可変幅を大きく取ることができる容量可変の静電容量素子を有する半導体装置である。
【００６７】
また、本発明の半導体装置の製造方法によれば、所望の容量値を得るためのコントロールが容易で、容量の可変幅を大きく取ることができる容量可変の静電容量素子を有する半導体装置を製造できる。
【図面の簡単な説明】
【図１】図１は第１実施形態に係る容量可変の静電容量素子であるバラクターを有する半導体装置の断面図である。
【図２】図２は第２実施形態に係る容量可変の静電容量素子であるバラクターを有する半導体装置の断面図である。
【図３】図３（ａ）および（ｂ）は第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）および（ｂ）は第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）および（ｂ）は第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６は第３実施形態に係る容量可変の静電容量素子であるバラクターを有する半導体装置の断面図である。
【図７】図７（ａ）および（ｂ）は実施例に係る印加電圧Ｖと静電容量Ｃの値を示すＣ−Ｖ特性を示すグラフである。
【図８】図８は第１従来例に係るｐｎ接合を用いたバラクターの断面図である。
【図９】図９は第２従来例に係るＭＯＳ型の構造を有するバラクターの断面図である。
【符号の説明】
１０…シリコン半導体基板、１１…素子分離絶縁膜、１２…ｐ型ウェル（半導体領域）、１３…絶縁膜、１３ａ…第１絶縁膜、１３ｂ…第２絶縁膜、１４…導電層、１４ａ…第１導電層、１４ｂ…第２導電層、１５，１５ａ，１５ｂ…サイドウォール絶縁膜、１６ａ…第１上部電極領域、１６ｂ…第２上部電極領域、１６ａ’…第１末端上部電極領域、１６ｂ’…間隙上部電極領域、１６ｃ’…第２末端上部電極領域、１７…取り出し電極領域、１８…層間絶縁膜、１９，２１…埋め込み電極、２０，２２…上層配線、３０…シリコン半導体基板、３１…素子分離絶縁膜、３２…酸化シリコン膜、３３…ｐ型ウェル（第１半導体領域）、３４…ｐ型ウェル（第２半導体領域）、３５…第１絶縁膜、３６…第１導電層、３７…第１絶縁膜、３８…第２導電層、３９…エクステンション領域、４０，４１…サイドウォール絶縁膜、４２ａ…第１上部電極領域、４２ｂ…第２上部電極領域、４３…ソースドレイン領域、４４…取り出し電極領域、４５…層間絶縁膜、４６，４８，５０…埋め込み電極、４７，４９，５１…上層配線、ＶＡ…バラクター、ＮＭＯＳ…ＮＭＯＳトランジスタ、ＲＶＡ…バラクター形成領域、ＲＮＭＯＳ…ＮＭＯＳトランジスタ形成領域。
Claims (11)
- 容量可変の静電容量素子を有する半導体装置であって、
前記静電容量素子は、
基板に形成された下部電極となる第１導電型の半導体領域と、
前記半導体領域上に絶縁膜を介して形成された導電層と、
前記導電層の一方の側部における前記半導体領域の表層部分に形成された第２導電型の半導体である第１上部電極領域と、
前記導電層の他方の側部における前記半導体領域の表層部分に形成された第２導電型の半導体である第２上部電極領域と
を有し、
前記半導体領域と前記第１上部電極領域の間の静電容量と、前記半導体領域と前記第２上部電極領域の間の静電容量とが、前記導電層に印加される電圧に応じて前記導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記導電層に印加される電圧に応じて可変の静電容量を有する
半導体装置。 - 前記導電層が、多結晶シリコン、非晶質シリコン、または、シリコンと高融点金属との積層体を含む
請求項１に記載の半導体装置。 - 容量可変の静電容量素子を有する半導体装置であって、
前記静電容量素子は、
基板に形成された下部電極となる第１導電型の半導体領域と、
前記半導体領域上に絶縁膜を介して、所定の間隔で離間して一列に形成された複数個の導電層と、
前記複数個の導電層の列における一方の末端の導電層の前記間隙部上部電極領域と反対側の側部における前記半導体領域の表層部分に形成された第２導電型の半導体である第１末端上部電極領域と、
前記複数個の導電層の間隙における前記半導体領域の表層部分に形成された第２導電型の半導体である間隙上部電極領域と、
前記複数個の導電層の列における他方の末端の導電層の前記間隙部上部電極領域と反対側の側部における前記半導体領域の表層部分に形成された第２導電型の半導体である第２末端上部電極領域と
を有し、
前記半導体領域と前記第１末端上部電極領域の間の静電容量、前記半導体領域と前記間隙上部電極領域の間の静電容量、および、前記半導体領域と前記第２末端上部電極領域の間の静電容量が、前記複数個の導電層に印加される電圧に応じて前記複数個の導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１末端上部電極領域に印加される電圧の差および前記複数個の導電層に印加される電圧に応じて可変の静電容量を有する
半導体装置。 - 前記複数個の導電層の下方の前記半導体領域の表層部分に反転層が生成されるときの前記複数個の導電層の印加電圧の閾値が、前記複数個の導電層の列における一方の末端から他方の末端へと順に大きくあるいは小さく変化するように設定されている
請求項３に記載の半導体装置。 - 容量可変の静電容量素子と電界効果トランジスタを有する半導体装置であって、
前記静電容量素子は、基板に形成された下部電極となる第１導電型の第１半導体領域と、前記第１半導体領域上に第１絶縁膜を介して形成された第１導電層と、前記第１導電層の一方の側部における前記第１半導体領域の表層部分に形成された第２導電型の半導体である第１上部電極領域と、前記第１導電層の他方の側部における前記第１半導体領域の表層部分に形成された第２導電型の半導体である第２上部電極領域とを有し、前記第１半導体領域と前記第１上部電極領域の間の静電容量と、前記第１半導体領域と前記第２上部電極領域の間の静電容量とが、前記第１導電層に印加される電圧に応じて前記第１導電層の下方の前記第１半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記第１導電層に印加される電圧に応じて可変の静電容量を有し、
前記電界効果トランジスタは、前記基板に形成され、チャネル形成領域を有する第２半導体領域と、前記第２半導体領域の前記チャネル形成領域を被覆して第２絶縁膜を介して前記第１導電層と同一の材料で形成された第２導電層と、前記第２導電層の両側部における前記第２半導体領域の表層部分に形成された前記第２半導体領域と反対の導電型のソースドレイン領域を有する
半導体装置。 - 容量可変の静電容量素子を有する半導体装置の製造方法であって、
基板に第１導電型の半導体領域を形成する工程と、
前記半導体領域の一部の表層部分に第２導電型の半導体である第１上部電極領域を形成する工程と、
前記半導体領域の一部の表層部分に前記第１上部電極領域から所定の距離を離間して第２導電型の半導体である第２上部電極領域を形成する工程と、
前記第１上部電極領域と前記第２上部電極領域の間における前記半導体領域の上層に絶縁膜を介して導電層を形成する工程と
を有し、
前記半導体領域と前記第１上部電極領域の間の静電容量と、前記半導体領域と前記第２上部電極領域の間の静電容量とが、前記導電層に印加される電圧に応じて前記導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記導電層に印加される電圧に応じて可変の静電容量を有する静電容量素子を形成する
半導体装置の製造方法。 - 容量可変の静電容量素子を有する半導体装置の製造方法であって、
基板に第１導電型の半導体領域を形成する工程と、
前記半導体領域の一部の表層部分に第２導電型の半導体である第１上部電極領域と前記第１上部電極領域から所定の距離を離間して第２導電型の半導体である第２上部電極領域とを同時に形成する工程と、
前記第１上部電極領域と前記第２上部電極領域の間における前記半導体領域の上層に絶縁膜を介して導電層を形成する工程と
を有し、
前記半導体領域と前記第１上部電極領域の間の静電容量と、前記半導体領域と前記第２上部電極領域の間の静電容量とが、前記導電層に印加される電圧に応じて前記導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記導電層に印加される電圧に応じて可変の静電容量を有する静電容量素子を形成する
半導体装置の製造方法。 - 容量可変の静電容量素子を有する半導体装置の製造方法であって、
基板に第１導電型の半導体領域を形成する工程と、
前記半導体領域の上層に絶縁膜を介して導電層を形成する工程と、
前記導電層をマスクとして前記導電層の両側部における前記半導体領域の表層部分に第２導電型の半導体である第１上部電極領域および第２上部電極領域とを形成する工程と
を有し、
前記半導体領域と前記第１上部電極領域の間の静電容量と、前記半導体領域と前記第２上部電極領域の間の静電容量とが、前記導電層に印加される電圧に応じて前記導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記導電層に印加される電圧に応じて可変の静電容量を有する静電容量素子を形成する
半導体装置の製造方法。 - 容量可変の静電容量素子を有する半導体装置の製造方法であって、
基板に第１導電型の半導体領域を形成する工程と、
前記半導体領域の上層に絶縁膜を介して所定の間隔で離間して一列に複数個の導電層を形成する工程と、
前記複数個の導電層をマスクとして、前記複数個の導電層の間隙における前記半導体領域の表層部分に第２導電型の半導体である間隙上部電極領域を、前記複数個の導電層の列における一方の末端の導電層の前記間隙部上部電極領域と反対側の側部における前記半導体領域の表層部分に第２導電型の半導体である第１末端上部電極領域を、前記複数個の導電層の列における他方の末端の導電層の前記間隙部上部電極領域と反対側の側部における前記半導体領域の表層部分に第２導電型の半導体である第２末端上部電極領域を、それぞれ形成する工程と
を有し、
前記半導体領域と前記第１末端上部電極領域の間の静電容量、前記半導体領域と前記間隙上部電極領域の間の静電容量、および、前記半導体領域と前記第２末端上部電極領域の間の静電容量が、前記複数個の導電層に印加される電圧に応じて前記複数個の導電層の下方の前記半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１末端上部電極領域に印加される電圧の差および前記複数個の導電層に印加される電圧に応じて可変の静電容量を有する静電容量素子を形成する
半導体装置の製造方法。 - 前記基板に第１導電型の半導体領域を形成する工程において、前記複数個の導電層の下方の前記半導体領域の表層部分に反転層が生成されるときの前記複数個の導電層の印加電圧の閾値が、前記複数個の導電層の列における一方の末端から他方の末端へと順に大きくあるいは小さく変化するように、前記複数個の導電層の下方の前記半導体領域の表層部分の導電性不純物濃度が、前記複数個の導電層の列における一方の末端から他方の末端へと順に高くあるいは低く変化するように形成する
請求項９に記載の半導体装置の製造方法。 - 容量可変の静電容量素子と電界効果トランジスタを有する半導体装置の製造方法であって、
静電容量素子形成領域において基板に第１導電型の第１半導体領域を形成する工程と、
電界効果トランジスタ形成領域において前記基板にチャネル形成領域を有する第２半導体領域を形成する工程と、
前記静電容量素子形成領域において前記第１半導体領域の上層に第１絶縁膜を介して第１導電層を形成する工程と、
前記電界効果トランジスタ形成領域において前記第２半導体領域の前記チャネル形成領域を被覆して第２絶縁膜を介して第２導電層を前記第１導電層と同一の材料で形成する工程と、
前記静電容量素子形成領域において前記第１導電層をマスクとして前記第１導電層の両側部における前記第１半導体領域の表層部分に第２導電型の半導体である第１上部電極領域および第２上部電極領域とを形成する工程と、
前記電界効果トランジスタ形成領域において前記第２導電層をマスクとして前記第２導電層の両側部における前記第２半導体領域の表層部分に前記第２半導体領域と反対の導電型のソースドレイン領域を形成する工程と
を有し、
前記静電容量素子形成領域において、前記第１半導体領域と前記第１上部電極領域の間の静電容量と、前記第１半導体領域と前記第２上部電極領域の間の静電容量とが、前記第１導電層に印加される電圧に応じて前記第１導電層の下方の前記第１半導体領域の表層部分に生成される反転層により接続され、前記半導体領域に印加される電圧と前記第１上部電極領域に印加される電圧の差および前記第１導電層に印加される電圧に応じて可変の静電容量を有する静電容量素子を形成する
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003068702A JP2004281567A (ja) | 2003-03-13 | 2003-03-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003068702A JP2004281567A (ja) | 2003-03-13 | 2003-03-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004281567A true JP2004281567A (ja) | 2004-10-07 |
Family
ID=33285960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003068702A Pending JP2004281567A (ja) | 2003-03-13 | 2003-03-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004281567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102244000A (zh) * | 2011-06-23 | 2011-11-16 | 上海宏力半导体制造有限公司 | 半导体器件、变容二极管及其形成方法 |
-
2003
- 2003-03-13 JP JP2003068702A patent/JP2004281567A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102244000A (zh) * | 2011-06-23 | 2011-11-16 | 上海宏力半导体制造有限公司 | 半导体器件、变容二极管及其形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI515904B (zh) | 半導體裝置、鰭式場效電晶體裝置及其製造方法 | |
| JP5168974B2 (ja) | 半導体可変容量素子及びその製造方法 | |
| US6995412B2 (en) | Integrated circuit with capacitors having a fin structure | |
| KR100898265B1 (ko) | 수직 교환형 게이트 트랜지스터와 커패시터가 직접화된 구조체 및 제조 방법 | |
| KR100731054B1 (ko) | 전력용 반도체 소자 및 그의 제조방법 | |
| US5500387A (en) | Method of making high performance capacitors and/or resistors for integrated circuits | |
| KR101412999B1 (ko) | 핀펫 디바이스들 | |
| CN103426915A (zh) | 具有自对准互连件的半导体器件 | |
| JP5616823B2 (ja) | 半導体装置およびその製造方法 | |
| JP2004235577A (ja) | 電圧制御可変容量素子 | |
| US6495884B2 (en) | Vertical MOS transistor | |
| JP2005079159A (ja) | 半導体装置及びその製造方法 | |
| US20050205938A1 (en) | Semiconductor device and method of manufacture the same | |
| JP2010123721A (ja) | 半導体装置 | |
| JP2004281567A (ja) | 半導体装置およびその製造方法 | |
| JPH06334146A (ja) | 半導体装置 | |
| US20010011742A1 (en) | Semiconductor device having improved bias dependability and method of fabricating same | |
| KR100393147B1 (ko) | 반도체 기억 장치 및 이를 제조하기 위한 방법 | |
| KR100533393B1 (ko) | 복합 반도체 소자의 제조 방법 | |
| KR100517152B1 (ko) | Ｐｉｐ 커패시터 및 로직 트랜지스터를 갖는 엠베디드 반도체 소자의 제조 방법 | |
| JP2005210005A (ja) | 半導体装置およびその製造方法 | |
| JP2003179146A (ja) | 半導体装置及びその製造方法 | |
| JP2002118174A (ja) | 半導体装置の製造方法 | |
| JP2004281568A (ja) | 半導体装置およびその製造方法 | |
| JP2006165297A (ja) | 半導体装置、半導体装置の製造方法、及び半導体装置の動作方法 |