CN103208494B - 半导体器件以及用于制造半导体器件的方法 - Google Patents

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Abstract

本发明公开了一种半导体器件以及用于制造半导体器件的方法，该半导体器件包括：栅电极，形成在第一导电类型的半导体衬底的第一区域上方；第一导电类型的源极区和漏极区，形成在栅电极的两侧；第二导电类型的沟道掺杂层，至少形成在沟道区的源极区侧的区域中，该沟道掺杂层具有第二导电类型的掺杂剂的浓度的浓度梯度，其朝向漏极区降低；第二导电类型的第一阱，具有第二导电类型的掺杂剂的浓度的浓度梯度，其朝向漏极区降低；以及第二导电类型的第二阱，形成在第一区域中，连接至第一阱且位于第一阱下方。本发明可形成所需导电类型的高耐压晶体管，同时抑制了工艺的数量增加。

Description

半导体器件以及用于制造半导体器件的方法
技术领域
本文所讨论的实施例涉及一种半导体器件以及用于制造半导体器件的方法。
背景技术
近来，无线通信等的便携式电话和终端装置等需要被进一步集成化和小型化，并降低成本。
为此，具有安装在一个且相同的半导体衬底上的芯单元、输入/输出电路以及高耐压电路的半导体器件受到了关注。
能够通过一般的CMOS工艺形成芯单元和输入/输出电路单元的晶体管。
另一方面，优选的是，在高耐压电路中使用的晶体管确保高耐压。
相关参考文献如下：
日本特开专利公开第2007-49039号；
日本特开专利公开第Hei7-161987号；以及
日本特开专利公开第2011-199153号。
在耐压彼此极大不同的多个晶体管被安装在一个且相同的半导体衬底上的情况下，会造成工艺的数量增加。
发明内容
本发明的目的是要提供一种半导体器件及其制造方法，使得可以形成所需导电类型的高耐压晶体管，同时抑制了工艺的数量增加。
根据实施例的一个方案，一种半导体器件包括：第一栅电极，形成在将要形成第一晶体管的第一导电类型的半导体衬底的第一区域上方，并且第一栅绝缘膜形成在第一栅电极与第一区域之间；第一导电类型的第一源极区，形成在第一栅电极一侧的半导体衬底中；第一导电类型的第一漏极区，形成在第一栅电极另一侧的半导体衬底中；第二导电类型的第一沟道掺杂层，至少形成在第一源极区与第一漏极区之间的第一沟道区的第一源极区侧的区域中，该第一沟道掺杂层在位于第一漏极区侧的一部分第一沟道掺杂层处具有第二导电类型的掺杂剂的浓度的浓度梯度，其朝向第一漏极区降低；第二导电类型的第一阱，形成在第一区域的除将要形成第一漏极区的区域外的区域中，该第一阱在位于第一漏极区侧的一部分第一阱处具有第二导电类型的掺杂剂的浓度的浓度梯度，其朝向第一漏极区降低；以及第二导电类型的第二阱，形成在第一区域中，连接至第一阱且位于第一阱下方。
根据实施例的另一个方案，一种用于制造半导体器件的方法包括：在将要形成第一晶体管的第一导电类型的半导体衬底的第一区域中形成第二导电类型的第一沟道掺杂层，该第一沟道掺杂层形成在除将要注入用于形成第一晶体管的第一漏极区的掺杂剂的第一指定区域外的区域中，使得第一沟道掺杂层与第一指定区域间隔开；在第一区域的除第一指定区域外的区域中形成第二导电类型的第一阱，使得第一阱与第一指定区域间隔开；在第一区域中形成将要连接至第一阱的第二导电类型的第二阱，使得第二阱位于第一阱下方；在第一区域中的半导体衬底上方形成第一晶体管的第一栅电极，并且在该第一栅电极与第一区域之间形成第一栅绝缘膜；以及在第一栅电极一侧的半导体衬底中形成第一晶体管的第一导电类型的第一源极区，并在第一栅电极的另一侧的半导体衬底的第一指定区域中形成第一导电类型的第一漏极区。
附图说明
图1为根据第一实施例的半导体器件（第一部分）的剖视图；
图2A为根据第一实施例的半导体器件的平面图；
图2B为根据第一实施例的半导体器件（第二部分）的剖视图；
图3为示出根据第一实施例的半导体器件的一部分的电路的视图；
图4为高耐压晶体管的耐压的曲线图；
图5为根据第一实施例的半导体器件（第一部分）的杂质分布（impurityprofile）的示意图；
图6为控制3的杂质分布的示意图；
图7为根据第一实施例的半导体器件（第二部分）的杂质分布的示意图；
图8为根据第一实施例的半导体器件（第三部分）的杂质分布的示意图；
图9为根据第一实施例的半导体器件（第四部分）的杂质分布的示意图；
图10为高耐压晶体管的泄漏电流的图形；
图11A至图19为用于制造半导体器件的方法的步骤中的半导体器件的剖视图，其示出了该方法；
图20为根据第一实施例的变型的半导体器件的剖视图；
图21为示出根据第一实施例的变型的一部分半导体器件的电路的视图；
图22为根据第二实施例的半导体器件的剖视图；
图23A至图25为用于制造根据第二实施例的半导体器件的方法的步骤中的半导体器件的剖视图，其示出了该方法；以及
图26A至图29C为用于制造根据参考的半导体器件的方法的步骤中的半导体器件的剖视图，其示出了该方法。
具体实施方式
将参考图26A至图29C描述用于制造根据参考的半导体器件的方法。图26A至图29C为用于制造根据参考的半导体器件的方法的步骤中的半导体器件的剖视图，其示出了该方法。
图26A至图29C示出将要形成高耐压晶体管的区域（将要形成高耐压晶体管的区域）202。
在半导体衬底210上，除了高耐压晶体管240之外，还形成芯单元的晶体管、输入/输出电路的晶体管等，但这里未示出。
首先，如图26A所示，通过例如STI（浅沟槽隔离）形成用来限定器件区的器件隔离区212。
接下来，如图26B所示，利用其中形成有开口296的光刻胶（photoresist）膜294作为掩模，通过离子注入将P型掺杂剂注入到半导体衬底210中以形成P型阱214。然后，通过灰化法（ashing）去除光刻胶膜294。
接下来，如图26C所示，利用其中形成有开口300的光刻胶膜298作为掩模，通过离子注入将N型掺杂剂注入到半导体衬底210中以形成N型扩散层216。因而，形成了包围P型阱214的侧面的N型扩散层216。然后，通过灰化法去除光刻胶膜298。
然后，如图27A所示，利用带有开口304的光刻胶膜302作为掩模，通过离子注入将P型掺杂剂注入到半导体衬底210中以形成沟道掺杂层222。然后，通过灰化法去除光刻胶膜302。
接下来，光刻胶膜303通过例如旋涂法形成在整个表面上。
接下来，通过光刻来图案化光刻胶膜303。因而，用于形成高耐压晶体管240的轻掺杂漏极区228b的开口305形成在光刻胶膜303中（参见图27B）。
然后，例如通过利用光刻胶膜303作为掩模的离子注入，将N型掺杂剂注入到半导体衬底210中以形成N型轻掺杂区228b。在形成轻掺杂漏极区228b的过程中，轻掺杂漏极区228b形成为能够使得轻掺杂区228b的端部（end）与后文将要描述的重掺杂漏极区232b的端部之间的距离（参见图29A）足够大。轻掺杂漏极区228b的端部与重掺杂漏极区232b的端部之间的距离被设定得足够大，从而使得能够平缓（mitigate）高耐压晶体管240的漏极234b侧的杂质分布。因而，在向漏极234b的施加高电压时能够平缓电场的集中度（concentration），这导致高耐压晶体管240的耐受电压的提高。
接下来，如图27C所示，利用其中形成有开口312的光刻胶膜310作为掩模，通过离子注入将N型掺杂剂注入到半导体衬底210中以形成N型掩埋扩散层218。N型掩埋扩散层218和N型扩散层216彼此连接。N型扩散层216和N型掩埋扩散层218形成N型阱220。然后，通过灰化法去除光刻胶膜310。
然后，栅绝缘膜224通过热氧化形成在半导体衬底210的表面上。
接下来，通过CVD（化学气相淀积）形成多晶硅膜。
接下来，通过光刻来图案化该多晶硅膜以形成多晶硅的栅电极226（参见图28A）。
接下来，如图28B所示，利用其中形成有开口316的光刻胶膜314作为掩模，通过离子注入将掺杂剂注入到半导体衬底210中以形成N型轻掺杂扩散层228a。然后，通过灰化法去除光刻胶膜314。
然后，绝缘膜通过CVD形成在整个表面上。
接下来，如图28C所示，通过使用以间隔件（spacer）230a的形状被图案化的光刻胶膜330作为掩模来蚀刻绝缘膜。因而，在轻掺杂源极区228a侧的栅电极226的侧壁上，形成侧壁绝缘膜230。在包含有位于轻掺杂漏极区228b侧的栅电极226的侧壁的部分上，形成间隔件230a。然后，通过灰化法去除光刻胶膜330。
接下来，如图29A所示，通过利用其中形成有开口324的光刻胶膜322作为掩模的离子注入，来注入掺杂剂以形成N型重掺杂扩散层232a、232b和N型接触区244。轻掺杂扩散层228a、228b和重掺杂扩散层232a、232b形成延伸源极/漏极结构或LDD（轻掺杂漏极）结构的源极/漏极扩散层234a、234b。然后，通过灰化法去除光刻胶膜322。
然后，如图29B所示，通过利用其中形成有开口328的光刻胶膜326作为掩模的离子注入，将掺杂剂注入到半导体衬底210中以形成P型接触区242。然后，通过灰化法去除光刻胶膜326。
接下来，进行退火以激活注入到半导体衬底210中的掺杂剂。
硅化物膜238形成在源极/漏极扩散层234a、234b、栅电极226以及接触区242、244上。
因而，形成了包括栅电极226、源极/漏极扩散层234a、234b的N沟道型高耐压晶体管240。
如上所述，在用于制造根据参考的半导体器件的方法中，通过与形成轻掺杂漏极区228a的工艺不同的工艺来形成高耐压晶体管240的轻掺杂漏极区228b（参见图27B和图28B）。轻掺杂漏极区228b和轻掺杂漏极区228a是通过不同的工艺形成的，这是因为要使重掺杂漏极区232b的端部与轻掺杂漏极区228b的端部之间的距离对于充分平缓杂质分布是足够的。因而，平缓了在施加高电压时将会被施加到漏极234b的电场，并且晶体管240能够具有高耐压。
然而，在用于制造根据参考的半导体器件的方法中，形成轻掺杂漏极区228b的工艺与形成轻掺杂漏极区228a的工艺独立地进行，这增加了制造工艺。而制造工艺的增加是降低半导体器件成本的障碍。
通常也优选的是，不形成N沟道型高耐压晶体管，而形成P沟道型高耐压晶体管。
同样也优选的是，形成N沟道型高耐压晶体管和P沟道型高耐压晶体管两者。
本申请的发明人进行了认真的研究，并得到了下面将要描述的半导体器件及其制造方法的构思。
[a]第一实施例
将参考图1至图19描述根据第一实施例的半导体器件及其制造方法。
（半导体器件）
首先，将参考图1至图10描述根据本实施例的半导体器件。图1为根据本实施例的半导体器件的剖视图。图2A和图2B为根据本实施例的半导体器件的平面图和剖视图。图2A为平面图，图2B为剖视图。图1和图2B为图2A沿A-A′线的剖视图。图1至图2B示出将要形成高耐压晶体管的区域（将形成高耐压晶体管的区域）2。图1至图2B的图的左侧为将要形成N沟道型高耐压晶体管的区域（将要形成N沟道型高耐压晶体管的区域）2N。图1至图2B的图右侧示出形成P沟道型高耐压晶体管的区域（将要形成P沟道型高耐压晶体管的区域）2P。在除了将形成高耐压晶体管的区域2之外的区域中，存在这样的情况：形成芯单元和输入/输出电路的低耐压晶体管，但是这里没有对他们进行描述。
如图1至图2B所示，用来限定器件区的器件隔离区12形成在半导体衬底10中。半导体衬底10例如是P-硅衬底。
在将要形成N沟道型高耐压晶体管的区域2N中的半导体衬底10中，例如形成P型阱14。在除了将要形成轻掺杂漏极区28b的区域之外的区域中，形成包围将要形成轻掺杂漏极区28b的区域且与轻掺杂漏极区28b间隔开的P型阱14。即，在与将要注入形成轻掺杂漏极区28b的掺杂剂的区域间隔开的区域中，注入形成P型阱14的掺杂剂。换句话说，在设计数据中以及在标线片（reticle）上，将要形成轻掺杂漏极区28b的区域和将要形成P型阱14的区域彼此间隔开。
将要形成轻掺杂漏极区28b的区域在栅电极26a侧的端部与P型阱14之间的距离L1（参见图2B）例如是大约100-300nm。将要形成轻掺杂漏极区28b的区域在栅电极26a侧的端部与P型阱14之间的距离L1这里例如是大约220nm。接触漏极扩散区34b的器件隔离区12的边缘（端部）与P型阱14在漏极扩散层34b侧的边缘之间的距离L2（参见图2B）例如是大约100-600nm。与将要形成轻掺杂漏极区28b的区域间隔开的P型阱14形成为使得能够在轻掺杂漏极区28b和P型阱14之间获得平坦的（blunt）杂质分布。因而，即使在高电压被施加到N沟道型高耐压晶体管40N的漏极34b时，也能够充分平缓N沟道型高耐压晶体管40N在漏极34b侧的电场的集中度，并且该耐压能够是足够的。
在将要形成N沟道型高耐压晶体管的区域2N与将要形成P沟道型高耐压晶体管的区域2P之间的边界附近，漏极34b侧的P型阱14的边缘与漏极34b侧的N型阱18的边缘之间的距离L3例如是大约1-1.5μm。漏极34b侧的P型阱14的边缘与漏极34b侧的N型阱18的边缘之间的距离L3被设定得如此大到能够防止由于掺杂剂的热扩散造成的漏极34b与N型阱18之间的电性连接。
在注入形成P型阱14和轻掺杂漏极区28b的掺杂剂之后，进行用于激活掺杂剂的热处理。通过这种热处理来对被注入形成P型阱14的P型掺杂剂进行扩散。也对被注入形成轻掺杂漏极区28b的N型掺杂剂进行扩散。因此，在轻掺杂漏极区28b侧的那部分P型阱14中，存在从P型阱14到轻掺杂漏极区28b降低的P型掺杂剂的浓度梯度。在轻掺杂漏极区28b中，存在从轻掺杂漏极区28b到P型阱14降低的N型掺杂剂的浓度梯度。掺杂剂的这种扩散可能不能使P型阱14和轻掺杂漏极区28b彼此间隔开。然而，利用通过这种热处理扩散的掺杂剂，仍可在轻掺杂漏极区28b和P型阱14之间获得平坦的杂质分布。即使P型阱14和轻掺杂漏极区28b由于掺杂剂的扩散而彼此没有间隔开，也可充分平缓轻掺杂漏极区28b与P型阱14之间的电场的集中度，并且该耐压能够是足够的。因而，P型阱14和轻掺杂漏极区28b可彼此间隔开，并且可存在从轻掺杂漏极区28b到P型阱14降低的N型掺杂剂的浓度梯度。
在将要形成高耐压晶体管的区域2中的半导体衬底10中，形成包围P型阱14侧（外边缘）的N型扩散层16。
在将要形成高耐压晶体管的区域2中的半导体衬底10中，N型掩埋扩散层（深N型阱）18形成在比P型阱14深的区域中。N型扩散层16和N型掩埋扩散层18彼此连接。N型扩散层16和N型掩埋扩散层18形成N型阱20。
漏极扩散层34b侧的N型掩埋扩散层18的边缘与漏极扩散层34b侧的P型阱14的边缘充分间隔开。漏极扩散层34b侧的N型掩埋扩散层18的边缘与漏极扩散层34b侧的P型阱14的边缘之间的距离L4（参见图2B）例如是大约1-1.5μm。漏极扩散层34b侧的N型掩埋扩散层18的边缘与漏极扩散层34b侧的P型阱14的边缘之间的距离L4这里例如是大约1μm。漏极扩散层34b侧的N型掩埋扩散层18的边缘与漏极扩散层34b侧的P型阱14的边缘之间的距离L4被设定得足够大，从而防止由于掺杂剂的热扩散造成的掩埋扩散层18与漏极扩散层34b之间的电性连接。将要形成轻掺杂漏极区28b的区域与N型掩埋扩散层18之间的距离（L1+L4）大于将要形成轻掺杂漏极区28b的区域与P型阱14c之间的距离L1。
在将要形成N沟道型高耐压晶体管的区域2N中的半导体衬底10中，形成沟道掺杂层22。在将要形成N沟道型高耐压晶体管的区域2N中，在除将要形成轻掺杂漏极区28b的区域之外的区域中，形成与将要形成轻掺杂漏极区28b的区域间隔开的沟道掺杂层22。即，在与将要注入形成轻掺杂漏极区28b的掺杂剂的区域间隔开的区域中，注入形成沟道掺杂层22的掺杂剂。换句话说，在设计数据中以及在标线片上，将要形成轻掺杂漏极区28b的区域和将要形成沟道掺杂层22的区域彼此间隔开。在源极区34a与漏极区34b之间的沟道区的区域中，形成沟道掺杂层22（其至少位于源极区34a侧）。将要形成轻掺杂漏极区28b的区域与沟道掺杂层22之间的距离L5例如是大约100-300nm。将要形成轻掺杂漏极区28b的区域与沟道掺杂层22之间的距离L5例如是大约180nm。
与轻掺杂漏极区28b间隔开的沟道掺杂层22形成为使得能够在轻掺杂漏极区28b与沟道掺杂层22之间获得平坦的杂质分布。因而，即使在高电压被施加到N沟道型高耐压晶体管40N的漏极扩散层34b时，也能够充分平缓轻掺杂漏极区28b与沟道掺杂层22之间的电场的集中度，并且该耐压能够是足够的。
在形成沟道掺杂层22和轻掺杂漏极区28b之后，进行用于激活掺杂剂的热处理。这种热处理对被注入用于形成沟道掺杂层22的P型掺杂剂进行扩散。这种热处理也对被注入用于形成轻掺杂漏极区28b的N型掺杂剂进行扩散。在轻掺杂漏极区28b侧的那部分沟道掺杂层22中，存在从沟道掺杂层22到轻掺杂漏极区28b下降的P型掺杂剂的浓度的浓度梯度。还存在从轻掺杂漏极区28b到沟道掺杂层22下降的N型掺杂剂的浓度的浓度梯度。掺杂剂的这种扩散可能不能使沟道掺杂层22和轻掺杂漏极区28b彼此间隔开。然而，即使利用通过这种热处理扩散的掺杂剂，仍可在轻掺杂漏极区28b和沟道掺杂层22之间存在平坦的杂质分布。因而，即使高电压被施加到N沟道型高耐压晶体管40N的漏极扩散层34b，也能够充分平缓轻掺杂漏极区28b与沟道掺杂层22之间的电场的集中度，并且该耐压能够是足够的。因此，沟道掺杂层22和轻掺杂漏极区28b可彼此没有间隔开，并且可存在从沟道掺杂层22到轻掺杂漏极区28b降低的P型掺杂剂的浓度的浓度梯度。
在将要形成N沟道型高耐压晶体管的区域2N中的半导体衬底10上，形成栅电极26a，并且在半导体衬底10与栅电极26a之间形成栅绝缘膜24。多晶硅例如用作栅电极26a的材料。
在栅电极26a的两侧的半导体衬底10中，形成N型轻掺杂扩散层（延伸区）28a、28b。
侧壁绝缘膜（间隔件）30形成在栅电极26a的侧壁上。
在上面形成有侧壁绝缘膜30的栅电极26a的两侧的半导体衬底10中，形成N型重掺杂扩散层32a、32b。N型轻掺杂扩散层28a、28b和N型重掺杂扩散层32a、32b形成延伸源极/漏极结构或LDD结构的源极/漏极扩散层34a、34b。
因而，形成了包括栅电极26a和源极/漏极扩散层34a、34b的N沟道型高耐压晶体管40N。
在将要形成N沟道型高耐压晶体管的区域2N中，形成电性连接至P型阱14的P型接触区42。
在将要形成P沟道型高耐压晶体管的区域2P中的半导体衬底10中，在除将要形成轻掺杂漏极区29b的区域外的区域中，形成包围轻掺杂漏极区29b且与轻掺杂漏极区29b间隔开的N型阱16。即，在将要形成P沟道型高耐压晶体管的区域2P中，在与将要注入用于形成轻掺杂漏极区29b的掺杂剂的区域间隔开的区域中，注入用于形成N型阱16的掺杂剂。换句话说，在设计数据中以及在标线片上，将要形成P沟道型高耐压晶体管的区域2P的N型阱16的区域和将要形成轻掺杂漏极区29b的区域彼此间隔开。
形成为包围P型阱16侧的上述N型扩散层16以及形成在将要形成P沟道型高耐压晶体管的区域2P中的N型阱16由一个且相同的N型扩散层整体形成。
位于栅电极26a侧的将要形成轻掺杂漏极区29b的区域的端部与N型阱16之间的距离L6（参见图2B）例如是大约100-300nm。位于栅电极26a侧的将要形成轻掺杂漏极区29b的区域的端部与N型阱16之间的距离L6这里例如是大约140nm。器件隔离区12的边缘（其接触轻掺杂漏极区29b）与轻掺杂漏极区29b侧的N型阱16的边缘之间的距离L7（参见图2B）例如是大约100-600nm。在将要形成N沟道型高耐压晶体管的区域2N与将要形成P沟道型高耐压晶体管的区域2P之间的边界附近的N型阱16的宽度L8（参见图2B）例如是大约1-1.5μm。
与形成轻掺杂漏极区29b的区域间隔开的将要形成P沟道型高耐压晶体管的区域2P的N型阱16形成为使得能够在轻掺杂漏极区29b和N型阱16之间获得平坦的杂质分布。因而，即使在高电压被施加到P沟道型高耐压晶体管40P的漏极35b时，也能够充分平缓漏极35b侧的晶体管40P的电场的集中度，并且该耐压能够是足够的。
在已经注入用于形成N型阱16和轻掺杂漏极区29b的掺杂剂之后，进行用于激活掺杂剂的热处理。通过这种热处理来对所注入的用于形成N型阱16的N型掺杂剂进行扩散。还对所注入的用于形成轻掺杂漏极区29b的P型掺杂剂进行扩散。在位于轻掺杂漏极区29b侧的那部分N型阱16中，存在从N型阱16到轻掺杂漏极区29b降低的N型掺杂剂的浓度的浓度梯度。存在从轻掺杂漏极区29b到N型阱16降低的P型掺杂剂的浓度的浓度梯度。掺杂剂的这种扩散可能不会使N型阱16和轻掺杂漏极区29b间隔开。然而，即使利用通过该热处理进行的掺杂剂的扩散，仍可在轻掺杂漏极区29b和N型阱16之间存在平坦的杂质分布。即使N型阱16与轻掺杂漏极区29b由于掺杂剂的扩散而彼此没有间隔开，也可充分平缓轻掺杂漏极区29b与N型阱16之间的电场的集中度，并且该耐压能够是足够的。因而，N型阱16与轻掺杂漏极区29b可彼此没有间隔开，并且可存在从轻掺杂漏极区29b到N型阱16降低的P型掺杂剂的浓度的浓度梯度。
在将要形成P沟道型高耐压晶体管的区域2P中的半导体衬底10中，N型掩埋扩散层（深N型阱）18形成在比N型阱16深的区域中。在形成N型阱16的区域下方的区域中以及轻掺杂漏极区29b下方的区域中，形成与轻掺杂漏极区29b间隔开的掩埋扩散层18。N型阱16和N型掩埋扩散层18彼此连接。N型阱16和N型掩埋扩散层18形成N型阱20。被N型阱16包围的那部分半导体衬底10以及P沟道型高耐压晶体管40P的漏极扩散层35b通过N型阱20与半导体衬底10电气隔离。漏极扩散层35通过N型阱18与半导体衬底10电气隔离，由此P沟道型高耐压晶体管40P能够正常操作。
在将要形成P沟道型高耐压晶体管的区域2P中的半导体衬底10中，形成沟道掺杂层23。在除将要形成轻掺杂漏极区29b的区域外的区域中，形成与将要形成轻掺杂漏极区29b的区域间隔开的沟道掺杂层23。即，形成沟道掺杂层23的掺杂剂被注入到与将要注入形成轻掺杂漏极区29b的掺杂剂的区域间隔开的区域中。换句话说，在设计数据中以及在标线片上，将要形成轻掺杂漏极区29b的区域与将要形成沟道掺杂层23的区域彼此间隔开。在源极区35a与漏极区35b之间的沟道区的区域中，形成沟道掺杂层23（其在至少源极区35a侧）。将要形成轻掺杂漏极区29b的区域与沟道掺杂层23之间的距离L9（参见图2B）例如是大约100-300nm。将要形成轻掺杂漏极区29b的区域与沟道掺杂层23之间的距离L9例如是大约140nm。
与轻掺杂漏极区29b间隔开的沟道掺杂层23形成为使得在轻掺杂漏极区29b与沟道掺杂层23之间获得平坦的杂质分布。因而，即使在高电压被施加到P沟道型高耐压晶体管40P的漏极35b时，也能够在轻掺杂漏极区29b与沟道掺杂层23之间充分平缓电场的集中度，并且该耐压能够是足够的。
在形成沟道掺杂层23和轻掺杂漏极区29b之后，进行用于激活掺杂剂的热处理。这种热处理对所注入的用于形成沟道掺杂层23的N型掺杂剂进行扩散。该热处理还对所注入的用于形成轻掺杂漏极区29b的P型掺杂剂进行扩散。在位于轻掺杂漏极区29b侧的那部分沟道掺杂层23中，存在从沟道掺杂层23到轻掺杂漏极区29b降低的N型掺杂剂的浓度的浓度梯度。在位于沟道掺杂层23侧的那部分轻掺杂漏极区29b中，存在从轻掺杂漏极区29b到沟道掺杂层23降低的P型掺杂剂的浓度的浓度梯度。掺杂剂的这种扩散可能不会使沟道掺杂层23与轻掺杂漏极区29彼此间隔开。然而，即使利用通过这种热处理扩散的掺杂剂，仍能够在轻掺杂漏极区29和沟道掺杂层23之间获得平坦的杂质分布。因而，即使在高电压被施加到P沟道型高耐压晶体管40P的漏极35b时，也能够充分平缓在轻掺杂漏极区29b与沟道掺杂层23之间的电场的集中度。因而，沟道掺杂层23与轻掺杂漏极区29b可彼此没有间隔开，并且可存在从沟道掺杂层23到轻掺杂漏极区29b降低的N型掺杂剂的浓度的浓度梯度。
在将要形成P沟道型高耐压晶体管的区域2P中的半导体衬底10上，形成栅电极26b，同时在半导体衬底10与栅电极26b之间形成栅绝缘膜24。多晶硅或其它材料例如用作栅电极26b的材料。
在栅电极26b的两侧的半导体衬底10中，形成P型轻掺杂扩散层29a、29b。
侧壁绝缘膜30形成在栅电极26b的侧壁上。
在栅电极26b（其具有在其上形成的侧壁绝缘膜30）的两侧的半导体衬底10中，形成P型重掺杂扩散层33a、33b。P型轻掺杂扩散层29a、29b和P型重掺杂扩散层33a、33b形成延伸源极/漏极结构或LDD结构的源极/漏极扩散层35a、35b。
因而，形成了包括栅电极26b和源极/漏极扩散层35a、35b的P沟道型高耐压晶体管40P。
在将要形成高耐压晶体管的区域2周围，形成电性连接至N型阱16的N型接触区（阱连接（welltap）区）44。形成包围将要形成高耐压晶体管的区域2的N型接触区44（参见图2A）。
在源极/漏极区34a、34b、35a、35b上，在栅电极26a、26b上，以及在接触区42、44上，形成硅化物膜38。源极/漏极区34a、34b、35a、35b上的硅化物膜38用作源极/漏极的电极。
在上面形成有晶体管40N、40P的半导体衬底10上，形成由具有例如大约400nm膜厚度的氧化硅膜构成的层间绝缘膜46。在层间绝缘膜46中，接触孔48向下形成至硅化物膜38。在接触孔48中，埋置导体插塞50。钨（W）例如用作导体插塞50的材料。
在其中埋置有导体插塞50的层间绝缘膜46上，形成层间绝缘膜52。在层间绝缘膜52中，形成用于将要被埋置的互连件56的沟槽54。在沟槽54中，埋置连接至导体插塞50的互连件56。铜（Cu）例如用作互连件56的材料。
在其中埋置有互连件56的层间绝缘膜52上，形成层间绝缘膜58。在层间绝缘膜58上，形成层间绝缘膜60。在层间绝缘膜58中，接触孔62向下形成至互连件56。在层间绝缘膜60中，形成连接至接触孔62的沟槽64。在接触孔62中，形成导体插塞66a，并且在沟槽64中，形成与导体插塞66a一体形成的互连件66b。Cu例如用作导体插塞66a和互连件66b的材料。
在其中埋置有互连件66b的层间绝缘膜60上，形成层间绝缘膜68。在层间绝缘膜68上，形成层间绝缘膜70。在层间绝缘膜68中，形成抵达互连件66b的接触孔72。在层间绝缘膜70中，形成连接至接触孔72的沟槽74。在接触孔72中，形成导体插塞76a，并且在沟槽74中，形成与导体插塞76b一体形成的互连件76b。Cu例如用作导体插塞76a和互连件76b的材料。
在其中埋置有互连件76b的层间绝缘膜70上，形成层间绝缘膜78。在层间绝缘膜78上，形成层间绝缘膜80。在层间绝缘膜78中，接触孔82向下形成至互连件76b。在层间绝缘膜80中，形成连接至接触孔82的沟槽84。在接触孔82中，形成导体插塞86a，并且在沟槽84中，形成与导体插塞86a一体形成的互连件86b。Cu例如用作导体插塞86a和互连件86b的材料。
在其中掩埋有互连件86b的层间绝缘膜80上，形成层间绝缘膜88。在层间绝缘膜88中，形成接触孔90。在接触孔90中，形成导体插塞92a，并且在层间绝缘膜88上，形成连接至导体插塞92a的互连件92b1-92b6。铝（Al）例如用作导体插塞92a和互连件92b1-92b6的材料。
图3为根据本实施例的一部分的半导体器件的电路。
如图1和图3所示，输入信号Vin的互连件92b1、92b2电性连接至N沟道型高耐压晶体管40N的栅电极26a以及P沟道型高耐压晶体管40P的栅电极26b。
N沟道型高耐压晶体管40N的源极34a和主体（P型阱）14电性连接至互连件92b3，该互连件92b3连接至地电位Vss。
P沟道型高耐压晶体管40P的源极35a和主体（N型阱）20电性连接至互连件92b4，该互连件92b4连接至电源电位Vdd。
N沟道型高耐压晶体管40N的漏极34b以及P沟道型高耐压晶体管40P的漏极35b电性连接至输出信号Vout的互连件92b5。
N型阱20经由接触层44电性连接至连接至电源电位Vdd的互连件92b6。
因而，构成了包括N沟道型高耐压晶体管40N和P沟道型高耐压晶体管40P的CMOS逆变器电路。
因而，构成了根据本实施例的半导体器件。
（评估结果）
接下来，将描述根据本实施例的半导体器件的评估结果。
图4为高耐压晶体管的耐压的曲线图。在图4中，在水平轴上取将要形成轻掺杂漏极区29b的区域与N型阱16之间的距离L6。在图4中，在垂直轴上取耐压。在P沟道型高耐压晶体管40P上进行图4所示的耐压的测量。
图4中标绘●表示示例1的情况，即，导通状态（on-state）下的P沟道型高耐压晶体管40P的耐压。当测量导通状态下的耐压时，栅极26b的电压设定在-1.2V处，源极35a和N型阱20的电压设定在0V处，以及施加到漏极35b的负偏电压逐渐增加。
图4中的标绘■表示“控制1”。“控制1”是在N型阱16形成在整个的将要形成P沟道型高耐压晶体管的区域2P中且沟道掺杂层23形成在P沟道型晶体管40P的整个沟道区中的情况下，导通状态下的耐压。这种情况下，由于轻掺杂漏极区29b和N型阱16彼此没有间隔开，因而距离L6是0nm。
图4中的标绘▲表示示例2，即，关断状态（off-state）下的P沟道型高耐压晶体管40P的耐压。当测量关断状态下的耐压时，栅极26b、源极35a以及N型阱20的电压为0V，并且将要施加到漏极35b的负偏电压逐渐增加。
图4中的标绘◆表示“控制2”。“控制2”是N型阱16形成在整个的将要形成P沟道型高耐压晶体管的区域2P中以及沟道掺杂层23形成在P沟道型晶体管40P的整个沟道区中的情况下，关断状态下的耐压。这种情况下，由于轻掺杂漏极区29b和N型阱16彼此没有间隔开，因而距离L6为0nm。
在进行图4的测量中，轻掺杂漏极区29b与沟道掺杂层23之间的距离L9被设定为等于将要形成轻掺杂漏极区29b的区域与N型阱16之间的距离L6。
如图4所示，与“控制1”和“控制2”相比，示例1和2，即，根据本实施例的半导体器件能够充分提高耐压。
如上所述，根据本实施例，能够提供足够高耐压的晶体管。
图5为根据本实施例的半导体器件（第1部分）的杂质分布的示意图。图5为沿着图2B中的B-C线的杂质分布。即，图5示出沿着N沟道型高耐压晶体管40N的漏极扩散层34b的深度的杂质分布。在图5中，在水平轴上取距离半导体衬底10的表面的距离，以及在图5中，在垂直轴上取杂质浓度（impurityconcentration）。
图6为“控制3”的杂质分布的示意图。“控制3”是在N型阱18也位于漏极扩散层34b下方的区域中的情况下沿着B-C线的杂质分布。在图6中，在水平轴上取距离半导体衬底10的表面的距离，以及在图6中，在垂直轴上取杂质浓度。
如在“控制3”中，在N型阱18位于漏极扩散层34b下方的区域中的情况下，漏极扩散层34b和N型阱18在由图6中的虚线包围的位置处电性短路。这种情况下，N沟道型高耐压晶体管不能正常工作。
另一方面，在本实施例中，N型阱18没有被布置在漏极扩散层34b下方的区域中，漏极扩散层34b和N型阱18在沿着B-C线的位置处没有电性短路（参见图5）。
图7为根据本实施例的半导体器件（第2部分）的杂质分布的示意图。图7示出沿着图2B中的B-D线的杂质分布。在图7中，在水平轴上取距离半导体衬底10的表面的距离，以及在图7中，在垂直轴上取杂质浓度。
漏极扩散层34b和N型阱18彼此充分间隔开，从而，如图7所示，漏极扩散层34b和N型阱18不会电性短路。
图8为根据本实施例的半导体器件（第3部分）的杂质分布的示意图。图8示出沿着图2B中的B-E线的杂质分布。在图8中，在水平轴上取距离半导体衬底10的表面的距离，以及在图8中，在垂直轴上取杂质浓度。
在由图8中的虚线包围的位置处，漏极扩散层34b的杂质浓度和N型阱18的杂质浓度彼此重叠。若漏极扩散层34b和N型阱18之间没有P型阱14，则存在漏极扩散层34b和N型阱18在由图8中的虚线包围的位置处电性短路的风险。
然而，在本实施例中，在漏极扩散层34b和N型阱18之间存在P型阱14，从而，漏极扩散层34b和N型阱18不会短路。
图8中的“控制3”示出漏极扩散层34b侧的器件隔离区12的边缘与漏极扩散层34b侧的P型阱14的边缘之间的距离L2被设定在0μm的情况下的杂质分布。
在“控制3”中，由于在漏极扩散层34b和P型阱14之间没有获得平坦的杂质分布，因此N沟道型晶体管难以具有足够高的耐压。
因而，可取的是，将漏极扩散层34b侧的P型阱14的边缘与将要形成轻掺杂漏极区32b的区域间隔开一定程度。
图9为根据本实施例的半导体器件（第4部分）的杂质分布的示意图。图9示出沿着图2B中的F-G线的杂质分布。即，图9示出P沟道型高耐压晶体管40P沿着漏极扩散层35b的深度的杂质分布。在图9中，在水平轴上取距离半导体衬底10的表面的距离，以及在图9中，在垂直轴上取杂质浓度。
在漏极扩散层35b和N型阱18之间，存在没有注入掺杂剂的部分（即，一部分半导体衬底10），从而，漏极扩散层35b和N型阱18不会电性短路。
根据本实施例，如图9所示，漏极扩散层35b和N型阱18彼此充分电性隔离，从而，该半导体器件能够包括具有足够高耐压的P沟道型高耐压晶体管40P。
图10为高耐压晶体管的泄漏电流的曲线图。在N沟道型高耐压晶体管40N上进行图10所示的泄漏电流的测量。在图10中，在水平轴上取P型阱14的漏极扩散层34b的边缘与位于漏极扩散层34b侧的N型阱18的边缘之间的距离L3、L4。在图10中，在垂直轴上取漏极34b与N型阱18之间的泄漏电流。在图10中，标绘◆表示漏极电压设定在8V时的泄漏电流。在图10中，标绘■表示漏极电压设定在10V时的泄漏电流。在图10中，标绘△表示漏极电压设定在12V时的泄漏电流。
在进行图10的测量中，栅极26a、源极34a、主体（P型阱）14以及N型阱20的电位为0V，并且距离L3的值和距离L4的值被设定为彼此相等。
在图10中，点线表示目标值，且优选的是泄漏电流小于该目标值。
如图10所示，随着使漏极扩散层34b侧的P型阱14的边缘与漏极扩散层34b侧的N型阱18的边缘之间的距离L3、L4变得更大，而该泄漏电流变小。
因而，为了使泄漏电流足够低，优选的是，漏极扩散层34b侧的P型阱14的边缘与漏极扩散层34b侧的N型阱18的边缘之间的距离L3、L4为1μm或1μm以上。
如上所述，在本实施例中，在与将要形成轻掺杂漏极区29b的区域间隔开的区域中，形成沟道掺杂层23和N型阱16。因而，在本实施例中，能够在沟道掺杂层23和轻掺杂漏极区29b之间以及在轻掺杂漏极区29b和N型阱16之间获得平坦的杂质分布。因而，根据本实施例，即使在高电压被施加到漏极扩散层35b时，也能够充分平缓电场的集中度，并且能够使该耐压是足够的。由于埋置在漏极区35b下方的区域中的N型阱18的原因，漏极区35b能够与半导体衬底10电气隔离，并且能够获得P沟道型晶体管40P。而且，根据本实施例，轻掺杂漏极区29b和轻掺杂源极区29a以相同的工艺形成。轻掺杂漏极区29b并不以与形成轻掺杂源极区29a的工艺不同的工艺形成，这能够抑制（suppress）工艺的数量。因而，根据本实施例，该半导体器件能够包括所需导电类型的高耐压晶体管，同时减少了制造工艺的数量。
在本实施例中，沟道掺杂层23形成在与将要形成轻掺杂漏极区29b的区域间隔开的区域中，从而能够获得低导通电阻（onresistance）的高耐压晶体管40P。因而，根据本实施例，该半导体器件能够包括良好电气特性的高耐压晶体管。
（用于制造半导体器件的方法）
接下来，将参考图11A至图19描述根据本实施例的用于制造半导体器件的方法。图11A至图19为在用于制造半导体器件的方法步骤中的半导体器件的剖视图，其示出该方法。
首先，如图11A所示，通过例如STI形成限定器件区的器件隔离区12。器件隔离区12的深度例如是大约0.2-0.3μm。
接下来，光刻胶膜94通过例如旋涂法形成在整个表面上。
然后，通过光刻来图案化光刻胶膜94。因而，用于形成P型阱14的开口96形成在光刻胶膜94中（参见图11B）。用于形成P型阱14的开口96与用以注入掺杂剂以形成轻掺杂漏极区28b（参见图14B）的区域在设计数据和标线片中彼此间隔开。
然后，通过例如利用光刻胶膜94作为掩模的离子注入，将P型掺杂剂注入到半导体衬底10中以形成P型阱14。当注入P型掺杂剂时，该P型掺杂剂这样被注入，使得漏极扩散层34b侧的器件隔离区12的边缘（参见图1）与漏极扩散层34b侧的P型阱14的边缘变为例如大约0.1-0.6μm。硼（B）例如用作P型掺杂剂。加速度能量（accelerationenergy）例如是100-200keV。用量例如是2×1013-5×1013cm-2。在除将要形成轻掺杂漏极区28b的区域外的区域中，形成包围轻掺杂漏极区28b且与将要形成轻掺杂漏极区28b的区域间隔开的P型阱14。即，形成与将要注入用于形成轻掺杂漏极区28b的掺杂剂的区域间隔开的P型阱14。
然后，通过例如灰化法去除光刻胶膜94。
接下来，光刻胶膜98通过例如旋涂法形成在整个表面上。
然后，通过光刻来图案化光刻胶膜98。因而，用于形成N型扩散层（N型阱）16的开口100形成在光刻胶膜98中（参见图12A）。
接下来，例如通过利用光刻胶膜98作为掩模的离子注入，将N型掺杂剂注入到半导体衬底10中以形成N型扩散层（N型阱）16。当注入N型掺杂剂时，该N型掺杂剂这样被注入，使得接触漏极扩散层35b的器件隔离区12的边缘（参见图1）与漏极扩散层35b侧的N型阱16的边缘之间的距离L7例如是大约0.1-0.6μm。磷（P）例如用作N型掺杂剂。加速度能量例如是大约300-400keV。用量是大约2×1013-5×1013cm-2。因而，在除将要形成P沟道型高耐压晶体管40P的轻掺杂漏极区29b的区域外的区域中，形成包围轻掺杂漏极区29b且与将要形成轻掺杂漏极区29b的区域间隔开的N型阱16。形成包围P型阱14侧的N型扩散层16。
然后，通过例如灰化法去除光刻胶膜98。
接下来，光刻胶膜102通过例如旋涂法形成在整个表面上。
接下来，通过光刻来图案化光刻胶膜102。因而，用于形成沟道掺杂层22的开口104形成在光刻胶膜102中（参见图12B）。用于形成沟道掺杂层22的开口104与将要注入用于形成轻掺杂漏极区28b的掺杂剂的区域（参见图14B）在设计数据中和标线片上彼此间隔开。
然后，通过例如利用光刻胶膜102作为掩模的离子注入，将P型掺杂剂注入到半导体衬底10中以形成沟道掺杂层22。硼（B）例如用作P型掺杂剂。加速度能量例如是20-40keV。用量是大约2×1012-5×1012cm-2。因而，形成了沟道掺杂层22。在将要形成N沟道型高耐压晶体管的区域40N中的沟道掺杂层22形成为与将要形成轻掺杂漏极区28b的区域间隔开。即，形成与将要被注入用于形成轻掺杂漏极区28b的掺杂剂的区域间隔开的沟道掺杂层22。
然后，通过例如灰化法去除光刻胶膜102。
接下来，光刻胶膜106通过例如旋涂法形成在整个表面上。
接下来，通过光刻来图案化光刻胶膜106。因而，用于形成沟道掺杂层23的开口108形成在光刻胶膜106中（参见图13A）。用于形成沟道掺杂层23的开口108与将要注入用于形成轻掺杂漏极区29b的掺杂剂的区域（参见图15A）在设计数据中和标线片上彼此间隔开。
然后，通过例如利用光刻胶膜106作为掩模的离子注入，将N型掺杂剂注入到半导体衬底10中以形成沟道掺杂层23。砷（As）例如用作N型掺杂剂。加速度能量例如是大约100-200keV。用量是大约1×1013-5×1013cm-2。因而，形成沟道掺杂层23。将要形成P沟道型高耐压晶体管的区域40P的沟道掺杂层23形成为与轻掺杂漏极区29b间隔开（参见图15A）。即，形成与将要注入用于形成轻掺杂漏极区29b的掺杂剂的区域间隔开的沟道掺杂层23。
然后，通过例如灰化法去除光刻胶膜106。
接下来，光刻胶膜110通过例如旋涂法形成在整个表面上。
接下来，通过光刻来图案化光刻胶膜110。因而，用于形成N型掩埋扩散层18的开口112形成在光刻胶膜110中（参见图13B）。
然后，通过例如利用光刻胶膜110作为掩模的离子注入，将N型掺杂剂注入到半导体衬底10中以形成N型掩埋扩散层18。当注入N型掺杂剂时，该N型掺杂剂这样被注入，使得漏极34b侧的P型阱14的边缘与漏极34b侧的N型阱18的边缘之间的距离L3、L4例如是大约1-1.5μm。P例如用作N型掺杂剂。加速度能量例如是大约700-900keV。用量是大约1×1013-5×1013cm-2。因而，形成N型掩埋层18。N型掩埋层18被布置在N型扩散层16的下方。N型掩埋扩散层18和N型扩散层16彼此连接。N型扩散层16和N型掩埋扩散层18形成N型阱20。在将要形成N沟道型高耐压晶体管的区域2N中，N型掩埋扩散层18被形成为使得漏极扩散层34b侧的N型掩埋扩散层18的边缘与漏极扩散层34b侧的P型阱14的边缘间隔开。在将要形成P沟道型高耐压晶体管的区域2P中，半导体衬底10被N型扩散层16包围的部分通过N型阱20与半导体衬底10电气隔离。
然后，通过例如灰化法去除光刻胶膜110。
接下来，由具有例如6nm膜厚度的氧化硅膜构成的栅绝缘膜24通过例如热氧化法形成在半导体衬底10的表面上。
接下来，通过例如CVD形成由具有例如100-150nm膜厚度的多晶硅膜。
然后，通过光刻来图案化多晶硅膜以形成多晶硅的栅电极26a、26b（参见图14A）。
接下来，光刻胶膜114通过例如旋涂法形成在整个表面上。
接下来，通过光刻来图案化光刻胶膜114。因而，用于暴露将要形成N沟道型高耐压晶体管的区域2N的开口116形成在光刻胶膜14中（参见图14B）。
接下来，通过例如利用光刻胶膜114作为掩模的离子注入，将N型掺杂剂注入到半导体衬底10中以形成N型轻掺杂扩散层（延伸区）28a，28b。P例如用作N型掺杂剂。加速度能量例如是大约20-40keV。用量是2×1013-5×1013cm-2。因而，形成N型轻掺杂扩散层28a、28b。
然后，通过例如灰化法去除光刻胶膜114。
然后，光刻胶膜118通过例如旋涂法形成在整个表面上。
接下来，通过光刻来图案化光刻胶膜118。因而，用于暴露将要形成P沟道型高耐压晶体管的区域2P的开口120形成在光刻胶膜118中（参见图15A）。
接下来，通过例如利用光刻胶膜118作为掩模的离子注入，将P型掺杂剂注入到半导体衬底10中以形成P型轻掺杂扩散层（延伸区）29a，29b。氟化硼例如用作P型掺杂剂。加速度能量例如是大约10-30keV。用量是大约2×1013-5×1013cm-2。因而，形成P型轻掺杂扩散层29a、29b。
然后，通过例如灰化法去除光刻胶膜118。
接下来，由具有例如100nm膜厚度的氧化硅膜通过例如CVD形成在整个表面上。
然后，该氧化硅膜被各向异性蚀刻以在栅电极26a、26b的侧壁上形成由氧化硅膜构成的侧壁绝缘膜30（参见图15B）。
接下来，光刻胶膜122通过例如旋涂法形成在整个表面上。
然后，通过光刻图案化光刻胶膜122。因而，用于分别暴露将要形成N沟道型高耐压晶体管的区域2N以及将要形成N型接触区44的区域的开口124形成在光刻胶膜122中（参见图16A）。
接下来，通过例如利用光刻胶膜122作为掩模的离子注入，将N型掺杂剂注入到半导体衬底10中以形成N型重掺杂扩散层32a、32b和N型接触区44。P例如用作N型掺杂剂。加速度能量例如是大约8-10keV。用量是大约5×1015-8×1015cm-2。因而，形成N型重掺杂扩散层32a、32b和N型接触区44。轻掺杂扩散层28a、28b和重掺杂扩散层32a、32b形成延伸源极/漏极结构或LDD结构的源极/漏极扩散层34a、34b。
然后，通过例如灰化法去除光刻胶膜122。
接下来，光刻胶膜126通过例如旋涂法形成在整个表面上。
接下来，通过光刻来图案化光刻胶膜126。因而，用于分别暴露将要形成P沟道型高耐压晶体管的区域2P和P型接触区42的开口128形成在光刻胶膜126中（参见图16B）。
接下来，通过例如利用光刻胶膜126作为掩模的离子注入，将P型掺杂剂注入到半导体衬底10中以形成P型重掺杂扩散层33a、33b和P型接触区。B（硼）例如用作P型掺杂剂。加速度能量例如是大约4-10keV。用量是大约4×1015-6×1015cm-2。因而，形成P型重掺杂扩散层33a、33b和N型接触区42。轻掺杂扩散层29a、29b和重掺杂扩散层33a、33b形成延伸源极/漏极结构或LDD结构的源极/漏极扩散层35a、35b。
然后，通过例如灰化法去除光刻胶膜120。
接下来，进行用于激活注入到半导体衬底10中的掺杂剂的退火（热处理）。热处理温度例如是大约1000℃。热处理的时间段例如是大约1秒钟。
接下来，由具有例如20-50nm膜厚度的钴膜或镍膜构成的难熔金属膜形成在整个表面上。
然后，进行热处理以使半导体衬底10中的硅原子与难熔（refractory）金属膜中的金属原子彼此反应，同时使栅电极26a、26b中的硅原子与难熔金属膜中的金属原子彼此反应。然后，去除未反应的难熔金属膜。因而，由例如硅化钴或硅化镍构成的硅化物膜38形成在源极/漏极扩散层34a、34b、35a和35b、栅电极26a、26b以及接触区42、44上（参见图17A）。
接下来，由具有例如400nm膜厚度的氧化硅膜构成的层间绝缘膜46通过例如CVD形成在整个表面上（参见图17B）。
接下来，通过光刻，多个接触孔48在层间绝缘膜46中分别向下形成至硅化物膜38。
接下来，具有10-20nm膜厚度的Ti膜和具有10-20nm膜厚度的TiN膜通过例如溅射法依次叠置在整个表面上以形成阻挡膜（未示出）。
接下来，通过例如CVD形成由具有例如300nm膜厚度的钨膜。
接下来，通过例如CMP（化学机械研磨）研磨该钨膜直到暴露出层间绝缘膜46的表面。因而，由例如钨构成的导体插塞50被埋置在接触孔48中。
然后，由具有例如600nm膜厚度的氧化硅膜构成的层间绝缘膜52通过例如CVD形成在整个表面上。
接下来，用于将要埋置的互连件56的沟槽54通过光刻形成在层间绝缘膜52中。
接下来，通过例如电镀形成例如Cu膜。
然后，通过例如CMP研磨该Cu膜直到暴露出层间绝缘膜52的表面。因而，由Cu构成的互连件56被埋置在沟槽54中。
然后，层间绝缘膜58通过例如CVD形成在整个表面上。
接下来，层间绝缘膜60通过例如CVD形成在整个表面上。
接下来，接触孔62在层间绝缘膜58中通过光刻向下形成至互连件56，同时连接至接触孔62的沟槽64形成在层间绝缘膜60中。
接下来，通过例如电镀形成例如Cu膜。
然后，通过例如CMP研磨该Cu膜直到暴露出层间绝缘膜60的表面。因而，由Cu构成的导体插塞66a被埋置在接触孔62中，同时由Cu构成的互连件66b被埋置在沟槽64中。
接下来，层间绝缘膜68通过例如CVD形成在整个表面上。
接下来，层间绝缘膜70通过例如CVD形成在整个表面上。
然后，通过光刻，接触孔72在层间绝缘膜68中向下形成至互连件66b，同时连接至接触孔72的沟槽74形成在层间绝缘膜70中。
接下来，通过例如电镀形成例如Cu膜。
然后，通过例如CMP研磨该Cu膜直到暴露出层间绝缘膜70的表面。因而，由Cu构成的导体插塞76a被埋置在接触孔72中，同时由Cu构成的互连件76b被埋置在沟槽74中。
接下来，层间绝缘膜78通过例如CVD形成在整个表面上。
接下来，层间绝缘膜80通过例如CVD形成在整个表面上。
接下来，通过光刻，接触孔82在层间绝缘膜78中向下形成至互连件76b，同时连接至接触孔82的沟槽84形成在层间绝缘膜80中。
接下来，通过例如电镀形成例如Cu膜。
然后，通过例如CMP研磨该Cu膜直到暴露出层间绝缘膜80的表面。因而，由Cu构成的导体插塞86a被埋置在接触孔82中，同时由Cu构成的互连件86b被埋置在沟槽84中（参见图18）。
接下来，由具有例如800nm膜厚度的氧化硅膜构成的层间绝缘膜88通过例如CVD形成在整个表面上。
接下来，通过光刻，接触孔90在层间绝缘膜88中向下形成至互连件86b。
接下来，通过例如溅射形成例如Al膜。
然后，通过光刻来图案化该Al膜。因而，由Al构成的导体插塞92a被埋置在接触孔90中，同时形成连接至导体插塞92a的由Al构成的互连件92b1-92b6。
因而，制造出根据本实施例的半导体器件（参见图19）。
如上所述，在本实施例中，形成与将要注入用于形成轻掺杂漏极区28b、29b的掺杂剂的区域间隔开的沟道掺杂层22、23，从而，漏极34、35侧的杂质分布是平坦的。因此，在本实施例中，形成轻掺杂源极区28a、29a以及形成轻掺杂漏极区28b、29b的离散（discrete）工艺不是必需的。即，不需要用于形成轻掺杂漏极区28b、29b以及形成轻掺杂源极区28a、29a的离散的光刻胶膜。因而，根据本实施例，能够形成高耐压晶体管40N、40P，且同时简化制造工艺。
（变型）
接下来，将参考图20和图21描述根据本实施例的变型的半导体器件。图20为根据本实施例的半导体器件的剖视图。图21为根据本变型的一部分的半导体器件的电路图。
根据本变型的半导体器件包括ESD（静电放电）保护电路，其包括N沟道型高耐压晶体管40N和P沟道型高耐压晶体管40P。
如图20和图21所示，用于输入/输出信号（Vin/Vout）的互连件92b7电性连接至N沟道型高耐压晶体管40N的漏极34b和P沟道型高耐压晶体管40P的漏极35b。
P沟道型高耐压晶体管40P的栅电极26p、P沟道型高耐压晶体管40P的源极35a以及主体（N型阱）20电性连接至互连件92b9（其将要连接至电源电位Vdd）。
N沟道型高耐压晶体管40N的栅电极26a、N沟道型高耐压晶体管40N的源极34a以及主体（P型阱）14电性连接至互连件92b8（其将要连接至地电位Vss）。
N沟道型高耐压晶体管40N的漏极34b和P沟道型高耐压晶体管40P的漏极35b连接至内部电路4。
因而，构成了包括N沟道型高耐压晶体管40N和P沟道型高耐压晶体管40P的ESD保护电路。
因而，构成了根据本实施例的半导体器件。
如上所述，可以通过使用N沟道型高耐压晶体管40N和P沟道型高耐压晶体管40P形成ESD保护电路。
[b]第二实施例
将参考图22至图25描述根据第二实施例的半导体器件及其制造方法。本实施例与图1至图21所示的根据第一实施例的半导体器件及其制造方法相同的元件由相同的附图标记来表示，以不再重复或者简化描述。
（半导体器件）
首先，将参考图22描述根据本实施例的半导体器件。图22为根据本实施例的半导体器件的剖视图。
在根据本发明的本实施例中，栅电极26a、26b与重掺杂漏极区32b、33b之间的距离L10、L11被设定得足够大。
如图22所示，在栅电极26a两侧的半导体衬底10中，形成N型轻掺杂扩散层28a、28b。
在源极扩散层（源极区）34a侧的栅电极26a的侧壁上，形成侧壁绝缘膜（间隔件）30。另一方面，在包含漏极扩散层（漏极区）34b侧的栅电极26a的侧壁的部分上，形成间隔件30a。形成覆盖栅电极26a的侧壁以及一部分的轻掺杂漏极区28b的间隔件30a。间隔件30a用作掩模（注入阻挡）以防止当形成重掺杂漏极区32b时的掺杂剂的注入。当形成硅化物膜38时，间隔件30a用作防止硅化的掩模（硅化物阻挡）。
在栅电极26a（其上形成有侧壁绝缘膜30和间隔件30a）的两侧的半导体衬底10中，形成N型重掺杂扩散层32a、32b。栅电极26a与N型重掺杂扩散漏极区32b之间的距离L10例如是大约180nm。N型轻掺杂扩散层28a、28b和N型重掺杂扩散层32a、32b形成延伸源极/漏极结构或LDD结构的源极/漏极扩散层34a、34b。在本实施例中，栅电极26a与重掺杂漏极区32b之间的距离L10被设定得长于栅电极26a与重掺杂源极区32a之间的距离。栅电极26a与重掺杂漏极区32b之间的距离L10被设定得相对较大，从而使得漏极34b侧的杂质分布能够足够平坦，并且该耐压能够是足够的。
因而，构成了包括栅电极26a和源极/漏极扩散层34a、34b的N沟道型高耐压晶体管40a。
在半导体衬底10中，P型轻掺杂扩散层29a、29b形成在栅电极26b的两侧。
在源极扩散层35a侧的栅电极26b的侧壁上，形成侧壁绝缘膜30。另一方面，在包含漏极扩散层35b侧的栅电极26b的侧壁的部分，形成间隔件30a。形成覆盖栅电极26b的侧壁以及轻掺杂漏极区29b的一部分的间隔件30a。
在半导体衬底10中，在其上形成有侧壁绝缘膜30和间隔件30a的栅电极26b的两侧，形成P型重掺杂扩散层33a、33b。栅电极26b与P型重掺杂漏极区33b之间的距离L11例如是大约180nm。P型轻掺杂扩散层29a、29b和P型重掺杂扩散层33a、33b形成延伸源极/漏极结构或LDD结构的源极/漏极扩散层35a、35b。在本实施例中，栅电极26b与重掺杂漏极区33b之间的距离L11被设定得大于栅电极26b与重掺杂漏极区33b之间的距离。栅电极26b与重掺杂漏极区33b之间的距离L11被设定得相对较大，使得漏极35b侧的杂质分布能够是平坦的，并且该耐压能够是足够的。
因而，构成了包括栅电极26b和源极/漏极扩散层35a、35b的P沟道型高耐压晶体管40b。
（评估结果）
接下来，将参考图4描述根据本实施例的半导体器件的评估结果。
图4中的标绘○表示示例3的情况，即，导通状态下的根据本实施例的半导体器件的P沟道型高耐压晶体管40P的耐压。当测量导通状态下的耐压时，栅极26b的电压为-1.2V，源极35a和N型阱20的电压为0V，以及施加到漏极35b的负偏电压逐渐增加。
图4中的标绘△表示示例4的情况，即，关断状态下的根据本实施例的半导体器件的P沟道型高耐压晶体管40P的耐压。当测量关断状态下的耐压时，栅极26b、源极35a以及N型阱20的电压为0V，以及施加到漏极35b的负偏电压逐渐增加。
如图4所示，与示例1和2相比，示例3和4，即，根据本实施例的半导体器件能够提高耐压。
因而，根据本实施例，该半导体器件能够包括更高耐压的沟道高耐压晶体管。
如上所述，栅电极26a、26b与重掺杂漏极区32b、33b之间的距离L10、L11可以被设定得足够大。根据本实施例，能够使漏极34b、35b侧的杂质分布平坦，因而，该耐压能够更高。
（用于制造半导体器件的方法）
接下来，将参考图23A至图25描述用于制造根据本实施例的半导体器件的方法。图23A至图25为用于制造半导体器件的方法的步骤中的根据本实施例的半导体器件的剖视图，其示出该方法。
首先，形成器件隔离区的步骤至形成轻掺杂扩散层29a、29b的步骤与参考图11A至图15A的上述用于制造根据第一实施例的半导体器件的方法相同，将不再重复对其的描述。
接下来，由具有例如100nm膜厚度的氧化硅膜通过例如CVD形成在整个表面上。
接下来，光刻胶膜130通过例如旋涂法形成在整个表面上。
然后，通过光刻来图案化光刻胶膜130。因而，形成用于形成间隔件30a的光刻胶膜130（参见图23A）。
然后，利用光刻胶膜130作为掩模，蚀刻该氧化硅膜。因而，由氧化硅膜构成的侧壁绝缘膜30形成在轻掺杂源极区28a、29a侧的栅电极26a、26b的侧壁上。由氧化硅膜构成的间隔件30a形成在这样的部分上，该部分包含轻掺杂漏极区28b、29b侧的栅电极26a、26b的侧壁。间隔件30a用作防止注入掺杂剂的掩模（注入阻挡）。间隔件30a用作防止当形成硅化物膜38时的硅化的掩模（硅化物阻挡）。因此，间隔件30a形成在栅电极26a、26b的侧壁上以及部分轻掺杂漏极区28b、29b上。栅电极26a、26b与间隔件30a的边缘之间的距离L10、L11例如是大约180nm。
接下来，光刻胶膜132通过例如旋涂法形成在整个表面上。
然后，通过光刻图案化光刻胶膜132。因而，用于分别暴露将要形成N沟道型高耐压晶体管的区域2N以及将要形成N型接触区（阱连接区）44的区域的开口134形成在光刻胶膜132中（参见图23B）。
然后，利用光刻胶膜132、栅电极26a、侧壁绝缘膜30以及间隔件30a作为掩模，通过例如离子注入将N型掺杂剂注入到半导体衬底10中。因而，形成N型重掺杂扩散层32a、32b和N型接触区44。形成与栅电极26a充分间隔开的N型漏极区32b。栅电极26a与重掺杂漏极区32b之间的距离L10被设定得长于栅电极26a与重掺杂源极区32a之间的距离。轻掺杂扩散层28a、28b和重掺杂扩散层32a、32b形成延伸源极/漏极结构或LDD结构的源极/漏极扩散层34a、34b。
然后，通过例如灰化法去除光刻胶膜132。
接下来，光刻胶膜136通过例如旋涂法形成在整个表面上。
接下来，通过光刻来图案化光刻胶膜136。因而，用于分别暴露将要形成P沟道型高耐压晶体管的区域2P以及将要形成P型接触区（阱连接区）42的区域的开口138形成在光刻胶膜136中（参见图24）。
接下来，利用光刻胶膜136、栅电极26b、侧壁绝缘膜30以及间隔件30a作为掩模，通过例如离子注入将P型掺杂剂注入到半导体衬底10中。因而，形成P型重掺杂扩散层33a、33b和P型接触区42。形成与栅电极26b充分间隔开的P型漏极区33b。栅电极26b与重掺杂漏极区33b之间的距离L11被设定得比栅电极26b与重掺杂源极区33a之间的距离更长。轻掺杂扩散层29a、29b和重掺杂扩散层33a、33b形成延伸源极/漏极结构或LDD结构的源极/漏极扩散层35a、35b。
然后，通过例如灰化法去除光刻胶膜136。
用于制造半导体器件的方法的以下步骤与根据图17A至图19所示的用于制造第一实施例的半导体器件的方法相同，将不再重复对其的描述。
因而，制造出根据本实施例的半导体器件（参见图25）。
[变型实施例]
本发明不限于上述实施例，并且能够涵盖其它各种变型。
例如，在上述实施例中，半导体衬底10是P型半导体衬底，以及半导体衬底10的导电类型不限于P型。例如，可以使用N型半导体衬底。当使用N型半导体衬底时，上述各构成元件的导电类型是相反的。
上文借由使用N沟道型高耐压晶体管40N和P沟道型高耐压晶体管40P的CMOS逆变器描述了第二实施例，但这不是必需的。例如，ESD保护电路可以包括N沟道型高耐压晶体管40N和P沟道型高耐压晶体管40P（参见第一实施例的变型）。

Claims (14)

1.一种半导体器件，包括：
第一栅电极，形成在将要形成第一晶体管的第一导电类型的半导体衬底的第一区域上方，并且第一栅绝缘膜形成在所述第一栅电极与所述第一区域之间；
第一导电类型的第一源极区，形成在所述第一栅电极一侧的所述半导体衬底中；
第一导电类型的第一漏极区，形成在所述第一栅电极另一侧的所述半导体衬底中；
第二导电类型的第一沟道掺杂层，至少形成在所述第一源极区与所述第一漏极区之间的第一沟道区的所述第一源极区侧的区域中，所述第一沟道掺杂层在位于所述第一漏极区侧的一部分所述第一沟道掺杂层处具有第二导电类型的掺杂剂的浓度的浓度梯度，该浓度梯度朝向所述第一漏极区降低；
第二导电类型的第一阱，形成在所述第一区域的除将要形成所述第一漏极区的区域外的区域中，所述第一阱在位于所述第一漏极区侧的一部分所述第一阱处具有第二导电类型的掺杂剂的浓度的浓度梯度，该浓度梯度朝向所述第一漏极区降低；以及
第二导电类型的第二阱，形成在所述第一区域中，连接至所述第一阱且位于所述第一阱的下方。
2.根据权利要求1所述的半导体器件，还包括：
第二栅电极，形成在将要形成第二晶体管的所述半导体衬底的第二区域的上方，并且第二栅绝缘膜形成在所述第二栅电极和所述第二区域之间；
第二导电类型的第二源极区，形成在所述第二栅电极一侧的所述半导体衬底中；
第二导电类型的第二漏极区，形成在所述第二栅电极另一侧的所述半导体衬底中；
第一导电类型的第二沟道掺杂层，至少形成在所述第二源极区与所述第二漏极区之间的第二沟道区的所述第二源极区侧的区域中，所述第二沟道掺杂层在位于所述第二漏极区侧的一部分所述第二沟道掺杂层处具有第一导电类型的掺杂剂的浓度的浓度梯度，该浓度梯度朝向所述第二漏极区降低；以及
第一导电类型的第三阱，形成在所述第二区域的除将要形成所述第二漏极区的区域外的区域中，所述第三阱在位于所述第二漏极区侧的一部分所述第三阱处具有第一导电类型的掺杂剂的浓度的浓度梯度，该浓度梯度朝向所述第二漏极区降低。
3.根据权利要求2所述的半导体器件，其中，
所述第一阱形成为使得所述第一阱进一步包围所述第三阱的一侧，
所述第二阱还形成在所述第三阱的下方，以及
所述第二漏极区与所述第二阱之间的距离大于所述第二漏极区与所述第三阱之间的距离。
4.根据权利要求1至3任一项所述的半导体器件，其中，
所述第一源极区包括第一导电类型的轻掺杂源极区以及第一导电类型的重掺杂源极区，所述重掺杂源极区的杂质浓度高于所述轻掺杂源极区的杂质浓度，
所述第一漏极区包括第一导电类型的轻掺杂漏极区以及第一导电类型的重掺杂漏极区，所述重掺杂漏极区的杂质浓度高于所述轻掺杂漏极区的杂质浓度，以及
所述第一栅电极与所述重掺杂漏极区之间的距离大于所述第一栅电极与所述重掺杂源极区之间的距离。
5.根据权利要求1至3任一项所述的半导体器件，其中，所述第一漏极区与所述第一沟道掺杂层彼此间隔开。
6.根据权利要求4所述的半导体器件，其中，所述第一漏极区与所述第一沟道掺杂层彼此间隔开。
7.根据权利要求1至3任一项所述的半导体器件，其中，
所述第一漏极区与所述第一沟道掺杂层在设计数据或在标线片上彼此间隔开。
8.根据权利要求4所述的半导体器件，其中，
所述第一漏极区与所述第一沟道掺杂层在设计数据或在标线片上彼此间隔开。
9.根据权利要求5所述的半导体器件，其中，
所述第一漏极区与所述第一沟道掺杂层在设计数据或在标线片上彼此间隔开。
10.根据权利要求6所述的半导体器件，其中，
所述第一漏极区与所述第一沟道掺杂层在设计数据或在标线片上彼此间隔开。
11.一种用于制造半导体器件的方法，包括：
在将要形成第一晶体管的第一导电类型的半导体衬底的第一区域中形成第二导电类型的第一沟道掺杂层，所述第一沟道掺杂层形成在除将要注入用于形成所述第一晶体管的第一漏极区的掺杂剂的第一指定区域外的区域中，使得所述第一沟道掺杂层与所述第一指定区域间隔开；
在所述第一区域的除所述第一指定区域外的区域中形成第二导电类型的第一阱，使得所述第一阱与所述第一指定区域间隔开；
在所述第一区域中形成将要连接至所述第一阱的第二导电类型的第二阱，使得所述第二阱位于所述第一阱的下方；
在所述第一区域中的所述半导体衬底上方形成所述第一晶体管的第一栅电极，并且在所述第一栅电极与所述第一区域之间形成第一栅绝缘膜；以及
在所述第一栅电极一侧的所述半导体衬底中形成所述第一晶体管的第一导电类型的第一源极区，并在所述第一栅电极另一侧的所述半导体衬底的所述第一指定区域中形成第一导电类型的所述第一漏极区。
12.根据权利要求11所述的用于制造半导体器件的方法，还包括：
在将要形成第二晶体管的所述半导体衬底的第二区域中形成第一导电类型的第二沟道掺杂层，所述第二沟道掺杂层形成在除将要注入用于形成所述第二晶体管的第二漏极区的掺杂剂的第二指定区域外的区域中，使得所述第二沟道掺杂层与所述第二指定区域间隔开；以及
在所述第二区域的除所述第二指定区域之外的区域中形成第一导电类型的第三阱，使得所述第三阱与所述第二指定区域间隔开；
在形成所述第一栅电极的过程中，所述第二晶体管的第二栅电极形成在所述第二区域中的所述半导体衬底上，并且在所述第二栅电极与所述第二区域之间形成第二栅绝缘膜；以及
在所述第二栅电极一侧的所述半导体衬底中形成所述第二晶体管的第二源极区，以及在所述第二栅电极另一侧的所述半导体衬底的所述第二指定区域中形成所述第二漏极区。
13.根据权利要求12所述的用于制造半导体器件的方法，其中，
在形成所述第一阱的过程中，所述第一阱形成为使得所述第一阱进一步包围所述第三阱，以及
在形成所述第二阱的过程中，所述第二阱也还形成在所述第三阱下方，使得所述第二漏极区与所述第二阱之间的距离大于所述第二漏极区与所述第三阱之间的距离。
14.根据权利要求11至13任一项所述的用于制造半导体器件的方法，其中，
形成所述第一源极区和所述第一漏极区包括：
利用所述第一栅电极作为掩模，将第一导电类型的掺杂剂注入到所述半导体衬底中，以在所述第一栅电极一侧的所述半导体衬底中形成轻掺杂源极区以及在所述第一栅电极另一侧的所述半导体衬底中形成轻掺杂漏极区；
在所述一侧的所述第一栅电极的侧壁上形成第一间隔件，以及至少在所述另一侧的所述第一栅电极的侧壁上形成第二间隔件；
利用所述第一栅电极、所述第一间隔件以及所述第二间隔件作为掩模，将第一导电类型的掺杂剂注入到所述半导体衬底中，以在所述第一栅电极的所述一侧的所述半导体衬底中形成杂质浓度高于所述轻掺杂源极区的第一重掺杂源极区，使得所述第一重掺杂源极区与所述一侧的所述第一栅电极的所述侧壁间隔开第一距离，以及在所述第一栅电极的所述另一侧的所述半导体衬底中形成杂质浓度高于所述轻掺杂漏极区的第二重掺杂漏极区，使得所述第二重掺杂漏极区与所述另一侧的所述第一栅电极的所述侧壁间隔开大于所述第一距离的第二距离。
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