CN102201370A - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了一种半导体器件及其制造方法，该半导体器件制造方法包括：在半导体衬底内形成具有第一导电类型的沟道掺杂层，所述沟道掺杂层形成在除了用于形成低浓度漏极区域的掺杂杂质所被引入的漏极杂质区域以外的区域，所述沟道掺杂层与所述漏极杂质区域分开；在所述半导体衬底上经由栅绝缘膜形成栅极；以栅极为掩模，通过向所述半导体衬底内引入第二导电掺杂杂质，在所述半导体衬底内栅极的第一侧形成低浓度源极区域，在所述半导体衬底内栅极的第二侧的漏极杂质区域中形成低浓度漏极区域。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于2010年3月23日提交的申请号为2010-066443的在先日本专利申请，并要求该申请的优先权，该申请的内容通过引用的方式整体并入。
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
近来，存在有对移动电话、无线通信终端设备等进一步集成、尺寸减小以及成本降低等的需求。
据此，在同一半导体衬底上安装有核心部件(core portion)、输入/输出电路以及功率放大器电路等的半导体器件已引起人们的关注。
核心部件或输入/输出电路部件的晶体管可由一般的CMOS工艺形成。
另一方面，可将大约三倍于栅极偏置电压的电压施加于用于功率放大器电路末级(final stage)等的晶体管。因此，对于功率放大器电路末级等用到的晶体管需要有安全的、足够的耐受电压。
然而，存在一个问题，如果将具有显著不同耐受电压的多个晶体管安装到同一衬底上，则会导致工艺数量增多。
日本特许专利公开号特开平6-310717、日本特许专利公开号2002-270825、美国特许专利公开号2007/0212838等公开了相关技术。
发明内容
根据本发明的一个方案，提供了一种半导体器件制造方法，包括：在半导体衬底内形成具有第一导电类型的沟道掺杂层，所述沟道掺杂层形成在除了用于形成低浓度漏极区域的掺杂杂质所被引入的漏极杂质区域以外的区域，且所述沟道掺杂层与所述漏极杂质区域分开；在所述半导体衬底上经由栅绝缘膜形成栅极(gate electrode)；以所述栅极作为掩模，通过向所述半导体衬底内引入第二导电掺杂杂质，在所述半导体衬底内所述栅极的第一侧形成低浓度源极区域，并在所述半导体衬底内所述栅极的第二侧的漏极杂质区域中形成低浓度漏极区域。
本发明的目的和优点通过权利要求中特别指出的元件及组合来实现和获得。
应当理解，前述的大致描述以及接下来的细致描述均是示例性和说明性的，并不用于限制如权利要求所请求保护的本发明。
附图说明
图1A和图1B是示出根据实施例一的半导体器件的剖视图。
图2A和图2B是分别示出高耐受电压晶体管形成区域的平面图和剖视图。
图3A到图16B是示出根据实施例一的半导体器件制造方法的工艺剖视图。
图17是示出晶体管耐受电压的图。
图18是示出根据比较例二的晶体管的剖视图。
图19是示出晶体管耐受电压的比较结果的图。
图20A和图20B是分别示出根据实施例一的变形例(部分1)的半导体器件的平面图和剖视图。
图21A和图21B是分别示出根据实施例一的变形例(部分2)的半导体器件的平面图和剖视图。
图22A和图22B是示出根据实施例一的变形例(部分3)的半导体器件的剖视图。
图23A和图23B是示出根据实施例一的变形例(部分4)的半导体器件的剖视图。
图24A和图24B是示出根据实施例一的变形例(部分5)的半导体器件的剖视图。
图25A和图25B是示出根据实施例一的变形例(部分6)的半导体器件的剖视图。
图26A和图26B是示出根据实施例一的变形例(部分7)的半导体器件的剖视图。
图27A和图27B是示出根据实施例一的变形例(部分8)的半导体器件的剖视图。
图28A和图28B是示出根据实施例一的变形例(部分9)的半导体器件的剖视图。
图29A和图29B是示出根据实施例一的变形例(部分10)的半导体器件的剖视图。
图30A和图30B是示出根据实施例一的变形例(部分11)的半导体器件的剖视图。
图31A和图31B是示出根据实施例一的变形例(部分12)的半导体器件的剖视图。
图32A和图32B是示出根据实施例一的变形例(部分13)的半导体器件的剖视图。
图33A和图33B是示出根据实施例一的变形例(部分14)的半导体器件的剖视图。
图34A和图34B是示出根据实施例一的变形例(部分15)的半导体器件的剖视图。
图35A和图35B是示出根据实施例一的变形例(部分16)的半导体器件的剖视图。
图36A和图36B是示出根据实施例二的半导体器件的剖视图。
图37A到图39B是示出根据实施例二的半导体器件制造方法的工艺剖视图。
图40是示出高耐受电压晶体管的导通电阻和耐受电压的图。
图41A和图41B是示出根据实施例三的半导体器件的剖视图。
图42A到图43B是示出根据实施例三的半导体器件制造方法的工艺剖视图。
图44A到图57B是示出根据参考例的半导体器件制造方法的工艺剖视图。
具体实施方式
参考图44A到图57B描述根据参考例的半导体器件制造方法。图44A到图57B是示出根据参考例的半导体器件制造方法的工艺剖视图。图44A到图57B中，带有A的附图的左侧(图44A、图45A、图46A等)示出形成核心部件晶体管的区域(核心晶体管形成区域)202。图44A到图57B中，带有A的附图中右侧空间示出形成输入/输出电路的晶体管的区域(输入/输出晶体管形成区域)204。图44A到图57B中，带B的附图(图44B、图45B、图46B等)示出形成功率放大器电路的区域(功率放大器电路形成区域)206。图44A到图57B中，带有B的附图中左侧空间示出形成功率放大器电路前级的晶体管(前级晶体管)的区域(前级晶体管形成区域)206A。图44A到图57B中，带有B的附图中右侧空间示出形成用于功率放大器电路末级的高耐受电压晶体管的区域(高耐受电压晶体管形成区域)206B。
首先，如图44A和图44B所示，形成用于确定芯片区域的芯片分离区域212，例如通过STI(浅沟槽隔离)方法。
接下来，如图45A和图45B所示，以形成有开口部262的光致抗蚀剂膜260作为掩模，通过离子注入技术将P型掺杂杂质引入半导体衬底210中，从而形成P型阱214a到214d。随后，通过灰化(ashing)剥离光致抗蚀剂膜260。
接下来，如图46A和图46B所示，以形成有开口部266的光致抗蚀剂膜264作为掩模，通过离子注入技术将N型掺杂杂质引入半导体衬底210中，从而形成N型扩散层216。因此，形成N型扩散层216从而包围P型阱214a到214d的侧部。随后，通过灰化剥离光致抗蚀剂膜264。
接下来，如图47A和图47B所示，以形成有开口部270的光致抗蚀剂膜268作为掩模，通过离子注入技术将P型掺杂杂质引入半导体衬底210中，从而形成沟道掺杂层222b到222d。随后，通过灰化剥离光致抗蚀剂膜268。
接下来，如图48A和图48B所示，以形成有开口部274的光致抗蚀剂膜272作为掩模，通过离子注入技术将P型掺杂杂质引入半导体衬底210中，从而形成沟道掺杂层222a。随后，通过灰化剥离光致抗蚀剂膜272。
接下来，在整个表面上形成光致抗蚀剂膜273，例如，通过旋转涂覆方法。
接下来，使用光刻技术使光致抗蚀剂膜273图案化。这样，在光致抗蚀剂膜273上形成了用于形成高耐受电压晶体管240d的低浓度漏极区域229的开口部275(参见图49A和图49B)。
接下来，以光致抗蚀剂膜273作为掩模，例如，通过离子注入技术将N型掺杂杂质引入半导体衬底210中，从而形成N型低浓度漏极区域229。当形成低浓度漏极区域229时，低浓度漏极区域229被形成为使得在低浓度漏极区域229的边缘部(edge portion)与高浓度漏极区域232h的边缘部之间确保足够大的距离(参见图55A与图55B)。低浓度漏极区域229的边缘部与高浓度漏极区域232h的边缘部之间的距离被设置得足够大的原因是为了平缓(moderate)高耐受电压晶体管240的漏极侧的杂质分布(impurityprofile)，并缓和施加高电压时电场的集中度(concentration)，从而提高耐受电压。
接下来，如图50A和图50B所示，以形成有开口部278的光致抗蚀剂膜276作为掩模，通过离子注入技术将N型掺杂杂质引入半导体衬底210中，从而形成N型埋入式扩散层(embedded diffusion layer)218。N型埋入式扩散层218和N型扩散层216互相连接。通过N型扩散层216和N型埋入式扩散层218形成了N型阱220。对于高耐受电压晶体管形成区域206B，形成N型埋入式扩散层218，从而使得N型埋入式扩散层218的低浓度漏极区域229侧的边缘部与低浓度漏极区域229的边缘部分开得足够远。随后，通过灰化剥离光致抗蚀剂膜276。低浓度漏极区域229与埋入式扩散层218之间分开得足够远的原因是为了防止低浓度漏极区域229与埋入式扩散层218之间电连接。
接下来，执行退火以激活(activate)引入到半导体衬底210的掺杂杂质。
接下来，通过热氧化方法在半导体衬底210的表面上形成栅绝缘膜224。
接下来，通过CVD(化学气相沉积)方法形成多晶硅膜。
接下来，使用光刻技术使多晶硅膜图案化，从而形成多晶硅栅极26a到26d(参见图51A和图51B)。
接下来，如图52A和图52B所示，以形成有开口部282的光致抗蚀剂膜280作为掩模，通过离子注入技术将掺杂杂质引入半导体衬底210中，从而形成N型低浓度扩散层228c到228g。随后，通过灰化剥离光致抗蚀剂膜280。
接下来，如图53A和图53B所示，以形成有开口部286的光致抗蚀剂膜284作为掩模，通过离子注入技术将掺杂杂质引入半导体衬底210中，从而形成N型低浓度扩散层228a和228b。随后，通过灰化剥离光致抗蚀剂膜284。
接下来，通过CVD方法在整个表面上形成绝缘膜。
接下来，如图54A和图54B所示，以通过图案化形成间隔物30e形状的光致抗蚀剂膜288作为掩模，对绝缘膜进行蚀刻。这样，在栅极226a到226c的侧壁部分上形成侧壁绝缘膜230a到230c。而且，在栅极226d的低浓度源极区域228g侧的侧壁部分上形成侧壁绝缘膜230d。在包括栅极226d的低浓度漏极区域229侧的侧壁的部分上形成间隔物230e。
接下来，如图55A和图55B所示，以形成有开口部292的光致抗蚀剂膜290作为掩模，通过离子注入技术将掺杂杂质引入，从而形成N型高浓度扩散层232a到232h以及N型接触区域244。根据低浓度扩散层228a到228g和229以及高浓度扩散层232a到232h，形成扩展源/漏极结构或者LDD结构的源/漏极扩散层234a到234h。注意，通过后续工艺中将执行的热处理等，N型接触层244与N型阱220电连接。随后，通过灰化剥离光致抗蚀剂膜290。
接下来，如图56A和图56B所示，以形成有开口部296的光致抗蚀剂膜294作为掩模，通过离子注入技术将掺杂杂质引入半导体衬底210中，从而形成P型接触区域242a到242d。随后，通过灰化剥离光致抗蚀剂膜294。
接下来，在源/漏极扩散层234a到234h、栅极226a到226d以及接触区域242a到242d和244上形成硅化物膜238。
通过这种方式，在核心晶体管形成区域202内形成包括栅极226a以及源/漏极扩散层234a和234b的晶体管240a。而且，在输入/输出晶体管形成区域204内形成包括栅极226b以及源/漏极扩散层234c和234d的晶体管240b。而且，在前级晶体管形成区域206A内形成包括栅极234c以及源/漏极扩散层234e和234f的晶体管240c。而且，在高耐受电压晶体管形成区域206B内形成包括栅极234d以及源/漏极扩散层234g和234h的高耐受电压晶体管240d(参见图57A和图57B)。
通过这种方式，对于根据参考例的半导体器件制造方法，高耐受电压晶体管240d的低浓度漏极区域229是在与低浓度漏极区域228a到228g分开的工艺中形成的(参见图49A和图49B)。低浓度漏极区域229与低浓度漏极区域228a到228g分开形成的原因是为了使得高浓度漏极区域232h的边缘部与低浓度漏极区域229的边缘部之间确保有足够的距离，从而充分地平缓杂质分布。这样，当施加高电压时缓和了施加到漏极侧的电场，从而可获得具有高耐受电压的晶体管240d。
然而，对于根据参考例的半导体器件制造方法，形成低浓度漏极区域229的工艺与形成低浓度漏极区域228a到228g的工艺是分开执行的，这导致制造工艺增多。制造工艺增多变成降低半导体器件成本的妨碍因素。
【实施例一】
参考图1A到图19描述根据实施例一的半导体器件及其制造方法。
(半导体器件)
首先，参考图1A和图1B以及图2A和图2B描述根据该实施例的半导体器件。图1A和图1B是示出根据该实施例的半导体器件的剖视图。图1A中左侧空间示出形成核心部件的晶体管的区域(核心晶体管形成区域)2，图1A中右侧空间示出形成输入/输出电路的晶体管的区域(输入/输出晶体管形成区域)4。图1B示出形成功率放大器电路的区域(功率放大器电路形成区域)6。图1B中左侧空间示出形成功率放大器电路前级的晶体管的区域(前级晶体管形成区域)6A，图1B中右侧空间示出形成功率放大器电路末级用到的高耐受电压晶体管(前级晶体管)的区域(高耐受电压晶体管形成区域)6B。图2A和图2B是示出高耐受电压晶体管形成区域的平面图和剖视图。图2A是平面图，图2B是剖视图。图2B与图2A中A-A’线的剖面对应。
如图1A和图1B所示，在半导体衬底10上形成用于确定芯片区域的芯片分离区域12。对于半导体衬底10，例如，采用P型硅衬底。
首先，描述形成核心部件的晶体管的核心晶体管形成区域2。
施加到核心部件的晶体管40a上的电压相对较低。相应地，对于核心部件的晶体管40a，采用耐受电压低于高耐受电压晶体管40d的晶体管。
在半导体衬底10内核心晶体管形成区域2形成P型阱14a。而且，在半导体衬底10内核心晶体管形成区域2形成N型扩散层16，从而包围P型阱14a的侧部。而且，在半导体衬底10内核心晶体管形成区域2中比P型阱14a更深的区域形成N型埋入式扩散层18。N型扩散层16和N型埋入式扩散层18相互连接。通过N型扩散层16和N型埋入式扩散层18形成了N型阱20。P型阱14a被N型阱20包围。通过N型阱20，P型阱14a与半导体衬底10电隔离。这种结构称为三阱结构。核心晶体管形成区域2具有这种三阱结构，从而能够阻止高耐受电压晶体管40d处出现的噪声对核心部件造成不良影响。
在半导体衬底10内核心晶体管形成区域2形成沟道掺杂层22a。对于核心晶体管形成区域2，通过将掺杂杂质引入由芯片分离区域12确定的整个芯片区域而形成沟道掺杂层22a。
在半导体衬底10上核心晶体管形成区域2内经由(via)栅绝缘膜24形成栅极26a。
在半导体衬底10内栅极26a的两侧形成N型低浓度扩散层(扩展区域)28a和28b。
在栅极26a的侧壁部分上形成侧壁绝缘膜(侧壁间隔物)30a。
在半导体衬底10内形成有侧壁绝缘膜30a的栅极26a两侧形成N型高浓度扩散层32a和32b。通过N型低浓度扩散层28a和28b以及N型高浓度扩散层32a和32b，形成具有扩展源/漏极结构或者LDD(轻掺杂漏极)结构的源/漏极扩散层34a和34b。
通过这种方式，包括栅极26a和源/漏极扩散层34a和34b的晶体管40a就形成了。
在核心晶体管形成区域2形成与P型阱14a电连接的P型接触区域(阱接触区域(well tap region))42a。P型接触区域42a是用于向P型阱14a施加指定的偏置电压。
在源/漏极区域34a和34b、栅极26a以及接触区域42a上形成硅化物膜38。在源/漏极区域34a和34b上的硅化物膜38用作源/漏极。
注意，尽管图1A中示出的晶体管40a是NMOS晶体管，但是在核心晶体管形成区域2也可以形成图中未示出的PMOS晶体管。
接下来，描述形成输入/输出晶体管的输入/输出晶体管形成区域4。
施加到输入/输出电路的电压相对较低。因此，对于输入/输出电路的晶体管40b，采用耐受电压低于高耐受电压晶体管40d的晶体管。
在半导体衬底10内输入/输出晶体管形成区域4形成P型阱14b。而且，在半导体衬底10内输入/输出晶体管形成区域4形成N型扩散层16，从而包围P型阱14b的侧部。而且，在半导体衬底10内输入/输出晶体管形成区域4中比P型阱14b更深的区域形成N型埋入式扩散层18。N型扩散层16和N型埋入式扩散层18相互连接。通过N型扩散层16和N型埋入式扩散层18形成了N型阱20。P型阱14b被N型阱20包围。通过N型阱20，P型阱14b与半导体衬底10电隔离。输入/输出晶体管形成区域4具有这种三阱结构，从而能够阻止高耐受电压晶体管40d处出现的噪声对输入/输出电路造成不良影响。
在半导体衬底10内输入/输出晶体管形成区域4形成沟道掺杂层22b。对于输入/输出晶体管形成区域4，通过将掺杂杂质引入由芯片分离区域12确定的整个芯片区域而形成沟道掺杂层22b。
在半导体衬底10上输入/输出晶体管形成区域4内经由栅绝缘膜24形成栅极26b。
在半导体衬底10内栅极26b的两侧形成N型低浓度扩散层28c和28d。
在栅极26b的侧壁部分上形成侧壁绝缘膜30b。
在半导体衬底10内形成有侧壁绝缘膜30b的栅极26b两侧形成N型高浓度扩散层32c和32d。通过N型低浓度扩散层28c和28d以及N型高浓度扩散层32c和32d，形成具有扩展源/漏极结构或者LDD结构的源/漏极扩散层34c和34d。
通过这种方式，包括栅极26b和源/漏极扩散层34c和34d的晶体管40b就形成了。
而且，在输入/输出晶体管形成区域4中形成与P型阱14b电连接的P型接触区域42b。P型接触区域42b是用于向P型阱14b施加指定的偏置电压。
在源/漏极区域34c和34d、栅极26b以及接触区域42b上形成硅化物膜38。在源/漏极区域34c和34d上的硅化物膜38用作源/漏极。
注意，尽管图1中示出的输入/输出晶体管40b是NMOS晶体管，但是在输入/输出晶体管形成区域4也可以形成图中未示出的PMOS晶体管。
接下来，描述形成功率放大电路前级晶体管的前级晶体管形成区域6A。
通常来说，诸如功率放大器电路末级的高电压不施加到功率放大器电路前级的晶体管40c。相应地，对于功率放大器电路前级的晶体管40c，可以采用耐受电压低于高耐受电压晶体管40d的晶体管。此处，形成类似于输入/输出晶体管40c的晶体管40d作为功率放大器电路前级的晶体管40d。
在半导体衬底10内前级晶体管形成区域6A中形成P型阱14c。而且，在半导体衬底10内前级晶体管形成区域6A中形成N型扩散层16，从而包围P型阱14c的侧部。而且，在半导体衬底10内前级晶体管形成区域6A中比P型阱14c更深的区域形成N型埋入式扩散层18。N型扩散层16和N型埋入式扩散层18相互连接。通过N型扩散层16和N型埋入式扩散层18形成了N型阱20。P型阱14c被N型阱20包围。通过N型阱20，P型阱14c与半导体衬底10电隔离。前级晶体管形成区域6A具有这种三阱结构，相应地能够阻止功率放大器电路末级的高速晶体管40d处产生的噪声对功率放大器电路的前级造成不良影响。
在半导体衬底10内前级晶体管形成区域6A中形成沟道掺杂层22c。对于前级晶体管形成区域6A，通过将掺杂杂质引入由芯片分离区域12确定的整个芯片区域而形成沟道掺杂层22c。
在半导体衬底10上前级晶体管形成区域6A中经由栅绝缘膜24形成栅极26c。
在半导体衬底10内栅极26c的两侧形成N型低浓度扩散层28e和28f。
在栅极26c的侧壁部分上形成侧壁绝缘膜30c。
在半导体衬底10内形成有侧壁绝缘膜30c的栅极26c两侧形成N型高浓度扩散层32e和32f。通过N型低浓度扩散层28e和28f以及N型高浓度扩散层32e和32f，形成具有扩展源/漏极结构或者LDD结构的源/漏极扩散层34e和34f。
通过这种方式，包括栅极26c和源/漏极扩散层34e和34f的晶体管40c就形成了。
相互邻接的两个晶体管40c的漏极扩散层34f是通过共用漏极扩散层34f形成的。
而且，在前级晶体管形成区域6A形成与P型阱14c电连接的P型接触区域42c。P型接触区域42c是用于向P型阱14c施加指定的偏置电压。
在源/漏极区域34e和34f、栅极26c以及接触区域42c上形成硅化物膜38。在源/漏极区域34c上的硅化物膜38用作源/漏极。
注意，尽管图1B中示出的晶体管40c是NMOS晶体管，但是在前级晶体管形成区域6也可以形成图中未示出的PMOS晶体管。
接下来，描述高耐受电压晶体管形成区域6B。
施加到功率放大器电路末级的晶体管漏极的电压可以变成栅极偏置电压的三倍左右，例如，可以施加10V左右的高电压。因此，在功率放大器电路的末级需要采用高耐受电压晶体管40d。
在半导体衬底10内高耐受电压晶体管形成区域6B中形成P型阱14d。P型阱14d形成在除了形成有低浓度漏极区域28h的区域以外的区域，从而与低浓度漏极区域28h分开。具体地，将用于形成P型阱14d的掺杂杂质引入到与用于形成低浓度漏极区域28h的掺杂杂质所被引入的区域分开的区域中。换句话说，在设计数据或投影掩模版(reticle)上，形成有低浓度漏极区域28h的区域与形成有P型阱14d的区域是相互分开的。例如，形成有低浓度漏极区域28h的区域与P型阱14d之间的距离L2是180nm左右。
将P型阱14d形成为与形成有低浓度漏极区域28h的区域相分开的原因是为了平缓低浓度漏极区域28h与P型阱14d之间的杂质分布。这样，即使将高电压施加到晶体管40d的漏极，晶体管40d的漏极侧的集中电场也能够被充分缓和，相应地，可以得到充分高的耐受电压。
注意，用于活化掺杂杂质的热处理是在用于形成P型阱14d或低浓度漏极区域28h的掺杂杂质的引入完成之后执行。根据该热处理，引入的用于形成P型阱14d的P型掺杂杂质被扩散。而且，引入的用于形成低浓度漏极区域28h的N型掺杂杂质也被扩散。在P型阱14d的低浓度漏极区域28h侧的部分中有浓度梯度，其中，从P型阱14d朝向低浓度漏极区域28h，P型掺杂杂质的浓度降低。而且，在低浓度漏极区域28h的沟道掺杂层22d侧的部分中有浓度梯度，其中，从低浓度漏极区域28h朝向P型阱14d，N型掺杂杂质的浓度降低。随着这些掺杂杂质的扩散，可能有一种状态，在这种状态下P型阱14d和低浓度漏极区域28h不再分开。然而，即使通过这种热处理将掺杂杂质扩散，不变的是在低浓度漏极区域28h与P型阱14d之间获得平缓的杂质分布。随着掺杂杂质的扩散，即使P型阱14d和低浓度漏极区域28h处于不分开的状态，低浓度漏极区域28h和P型阱14d之间的电场集中度也能够得以充分缓和，从而获得足够高的耐受电压。相应地，P型阱14d和低浓度漏极区域28h不是相互分开的，可能有一个浓度梯度，其中从低浓度漏极区域28h朝向P型阱14d，N型掺杂杂质的浓度降低。
在半导体衬底10内高耐受电压晶体管形成区域6B中形成N型扩散层16，其包围P型阱14d的侧部。注意，N型扩散层16不形成在P型阱14d的漏极扩散层34h侧的部分中。而且，在半导体衬底10内高耐受电压晶体管形成区域6B中比P型阱14d更深的区域形成N型埋入式扩散层18。N型扩散层16和N型埋入式扩散层18相互连接。通过N型扩散层16和N型埋入式扩散层18形成了N型阱20。
对于高耐受电压晶体管形成区域6B，N型埋入式扩散层18的漏极扩散层34h侧的边缘部与P型阱14d的漏极扩散层34h侧的边缘部分开。例如，比如说N型埋入式扩散层18的漏极扩散层34h侧的边缘部与P型阱14的漏极扩散层34h侧的边缘部之间的距离L1(参见图2A和图2B)是1微米左右。埋入式扩散层18的漏极侧边缘部与P型阱14d的漏极扩散侧边缘部之间的距离L1设置得足够大的原因是为了防止埋入式扩散层18与漏极扩散层34h由于掺杂杂质的热扩散而电连接。形成有低浓度漏极区域28h的区域与N型埋入式扩散层18之间的距离(L1+L2)比形成有低浓度漏极区域28h的区域与P型阱14d之间的距离L2大。
在半导体衬底10内高耐受电压晶体管形成区域6B中形成沟道掺杂层22d。对于高耐受电压晶体管形成区域6B，沟道掺杂层22d形成在除了形成有低浓度漏极区域28h的区域之外的区域，从而与形成有低浓度漏极区域28h的区域分开。也就是说，用于形成沟道掺杂层22d的掺杂杂质被引入到与用于形成低浓度漏极区域28h的掺杂杂质所被引入的区域相分开的区域。换句话说，在设计数据或投影掩模版上，形成有低浓度漏极区域28h的区域与形成有沟道掺杂层22d的区域相互分开。例如，比如说形成有低浓度漏极区域28h的区域与沟道掺杂层22d之间的距离L3是200nm左右。
沟道掺杂层22d被形成为与低浓度漏极区域28h分开的原因是为了获得低浓度漏极区域28h与沟道掺杂层22d之间的平缓的杂质分布。这样，即使将高电压施加到晶体管40d的漏极上，低浓度漏极区域28h与沟道掺杂层22d之间的电场的集中度也能够得以充分缓和，从而获得足够高的耐受电压。
注意，用于活化掺杂杂质的热处理是在沟道掺杂层22d和低浓度漏极区域28h形成之后执行的。根据该热处理，引入的用于形成沟道掺杂层22d的P型掺杂杂质被扩散。而且，引入的用于形成低浓度漏极区域28h的N型掺杂杂质也被扩散。在沟道掺杂层22d的低浓度漏极区域28h侧的部分有浓度梯度，其中，从沟道掺杂层22d朝向低浓度漏极区域28h，P型掺杂杂质的浓度降低。而且，在低浓度漏极区域28h的沟道掺杂层22d侧的部分有浓度梯度，其中，从低浓度漏极区域28h朝向沟道掺杂层22d，N型掺杂杂质的浓度降低。随着这些掺杂杂质的扩散，沟道掺杂层22d与低浓度漏极区域28h可能处于不分开的状态。然而，即使当掺杂杂质通过这种热处理扩散时，不变的是在低浓度漏极区域28h与沟道掺杂层22d之间能够获得平缓杂质分布。相应地，即使向晶体管40d的漏极施加高电压，低浓度漏极区域28h与沟道掺杂层22d之间的电场集中度也能够得以充分缓和，从而获得足够高的耐受电压。相应地，可以有浓度梯度，其中沟道掺杂层22d和低浓度漏极区域28h不是相互分开的，从沟道掺杂层22d朝向低浓度漏极区域28h，N型掺杂杂质的浓度降低。
在半导体衬底10的前级晶体管形成区域6B经由栅绝缘膜24形成栅极26d。
在半导体衬底10内栅极26d的两侧形成N型低浓度扩散层(扩展区域)28g和28h。
在栅极26d的源极扩散层34g的侧壁部分上形成侧壁绝缘膜(间隔物)30d。另一方面，在包括栅极26d的漏极扩散层34h侧的侧壁的部分上形成间隔物30e。形成间隔物30e从而使其不仅可以覆盖栅极26d的侧壁部分，而且可以覆盖低浓度漏极区域28h的一部分。间隔物30e用作形成高浓度漏极区域32h时防止注入掺杂杂质的掩模(注入阻挡件)。而且，间隔物30e用作形成硅化物膜38时防止受到硅化的掩模(硅化阻挡件)。
在半导体衬底10内形成有侧壁绝缘膜30c和间隔物30e的栅极26d两侧形成N型高浓度扩散层32g和32h。例如，比如说栅极26d与N型高浓度漏极区域32h(参见图2B)之间的距离L4为180nm左右。通过N型低浓度扩散层28g和28h以及N型高浓度扩散层32g和32h，形成具有扩展源/漏极结构或者LDD结构的源/漏极扩散层34g和34h。对于该实施例，栅极26d与高浓度漏极区域32h之间的距离L4设置得大于栅极26d与高浓度源极区域32g之间的距离。栅极26d与高浓度漏极区域32h之间的距离L4设置得相对较大的原因是为了充分平缓漏极侧的杂质分布，从而确保足够高的耐受电压。
通过这种方式，包括栅极26d以及源/漏极扩散层34g和34h的高耐受电压晶体管40d就形成了。
两个相互邻接的高耐受电压晶体管40d的漏极扩散层34h是通过共用漏极扩散层34h形成的。
而且，对于高耐受电压晶体管形成区域6B，形成与P型阱14d电连接的P型接触区域42d。P型接触区域42d是用于向P型阱14d施加指定的偏置电压。如图2A所示，形成P型接触区域42d，使得P型接触区域42d包围高耐受电压晶体管形成区域6B。
在源/漏极区域34g和34h、栅极26d以及接触区域42d上形成硅化物膜38。在源/漏极区域34g和34h上的硅化物膜38用作源/漏极。
在核心晶体管形成区域2、输入/输出晶体管形成区域4、前级晶体管形成区域6以及高耐受电压晶体管形成区域6B中形成的N型埋入式扩散层18是通过共用埋入式扩散层18形成的。
在核心晶体管形成区域2、输入/输出晶体管形成区域4以及功率放大器电路形成区域6的周围形成有与N型阱20电连接的N型接触区域(阱接触区域)44。形成N型接触区域44，使得N型接触区域44包围核心晶体管形成区域2、输入/输出晶体管形成区域4以及功率放大器电路6(参见图2A)。
在N型接触区域44上形成硅化物膜38。
在形成有晶体管40a到40d的半导体衬底10上形成层间绝缘膜46。在层间绝缘膜46内形成到达硅化物膜38的接触孔48。在接触孔48内埋入导体塞50。
在埋入了导体塞50的层间绝缘膜46上形成层间绝缘膜52。在层间绝缘膜52上形成用于埋入配线的槽54。将与导体塞50连接的配线56埋入槽54中。
通过这种方式，就形成了根据该实施例的半导体器件。
如上所述，根据该实施例，对于高耐受电压晶体管40d，沟道掺杂层22d形成在与形成有低浓度漏极区域28h的区域相分开的区域。也就是说，用于形成沟道掺杂层22d的掺杂杂质被引入到与用于形成低浓度漏极区域28h的掺杂杂质的引入区域分开的区域。换句话说，在设计数据或投影掩模版上，低浓度漏极区域28h与沟道掺杂层22d是相互分开的。因此，对于该实施例，在沟道掺杂层22d与低浓度漏极区域28h之间能够获得平缓杂质分布。因此，根据该实施例，即使向晶体管40d的漏极施加了高电压，在低浓度漏极区域28h与沟道掺杂层22d之间也能够使得电场的集中度得以充分缓和，从而获得足够高的耐受电压。
而且，根据该实施例，对于高耐受电压晶体管40d，P型阱14d形成在与形成有低浓度漏极区域28h的区域分开的区域。也就是说，用于形成P型阱14d的掺杂杂质被引入到与用于形成低浓度漏极区域28h的掺杂杂质的引入区域分开的区域。换句话说，在设计数据或投影掩模版上，低浓度漏极区域28h与P型阱14d是相互分开的。因此，对于该实施例，在沟道掺杂层22d与P型阱14d之间可以获得平缓杂质分布。因此，根据该实施例，即使向晶体管40d的漏极施加了高电压，在低浓度漏极区域28h与P型阱14d之间也能够使得电场的集中度得以充分缓和，从而获得足够高的耐受电压。
而且，根据该实施例，对于高耐受电压晶体管40d，沟道掺杂层22d形成在与形成有低浓度漏极区域28h的区域分开的区域，相应地，能够获得具有较低导通电阻的高耐受电压晶体管40d。因此，根据该实施例，可以提供具有极佳电气特性的半导体器件。
(半导体器件制造方法)
接下来，参考图3A到图16B描述根据该实施例的半导体器件制造方法。图3A到图16B是示出根据该实施例的半导体器件制造方法的工艺剖视图。
首先，如图3A和图3B所示，形成用于确定芯片区域的芯片分离区域12，例如，采用STI方法。
接下来，在整个表面上形成光致抗蚀剂膜60，例如，通过旋转涂覆方法。
接下来，使用光刻技术使光致抗蚀剂膜60图案化。这样，在光致抗蚀剂膜60上形成用于形成P型阱14a到14d的开口部62a到62d(参见图4A和图4B)。在设计数据或投影掩模版上，用于形成P型阱14d的开口部62d与用于形成低浓度漏极区域28h的掺杂杂质的引入区域(参见图10A和图10B)是相互分开的。
接下来，例如，通过离子注入技术，以光致抗蚀剂膜60作为掩模，将P型掺杂杂质引入半导体衬底10，从而形成P型阱14a到14d。对于P型掺杂杂质，例如，采用硼(B)。比如说，加速能量例如是100到200keV，剂量例如是2×1013到5×1013cm-2左右。在除了形成有低浓度漏极区域28h的区域以外的区域中形成P型阱14d，使得P型阱14d与形成有低浓度漏极区域28h的区域分开。也就是说，形成P型阱14d，使得P型阱14d与用于形成低浓度漏极区域28h的掺杂杂质的引入区域相分开。
随后，剥离光致抗蚀剂膜60，例如，通过灰化。
接下来，在整个表面上形成光致抗蚀剂膜64，例如，通过旋转涂覆方法。
接下来，使用光刻技术使光致抗蚀剂膜64图案化。这样，在光致抗蚀剂膜64上形成用于形成N型扩散层16的开口部66(参见图5A和图5B)。而且，在光致抗蚀剂膜64上还形成用于在形成有PMOS晶体管(图中未示出)的区域形成N型阱(图中未示出)的开口部(图中未示出)。
接下来，例如，通过离子注入技术，以光致抗蚀剂膜64作为掩模，将N型掺杂杂质引入半导体衬底10，从而形成N型扩散层16。此时，在形成有PMOS晶体管(图中未示出)的区域形成N型阱(图中未示出)。对于N型掺杂杂质，例如，可以采用磷(P)。比如说，加速能量例如是300到400keV，剂量例如是2×1013到5×1013cm-2左右。通过这种方式，形成N型扩散层16，使得N型扩散层16包围P型阱14a到14d的侧部。注意，N型扩散层16不形成在高耐受电压晶体管形成区域6B内形成的P型阱14d的漏极扩散层34h(参见图1A和图1B)侧的部分中。
随后，剥离光致抗蚀剂膜64，例如，通过灰化。
接下来，在整个表面上形成光致抗蚀剂膜68，例如，通过旋转涂覆方法。
接下来，使用光刻技术使光致抗蚀剂膜68图案化。这样，在光致抗蚀剂膜68上形成用于形成沟道掺杂层22b到22d的开口部70(参见图6A和图6B)。核心晶体管形成区域2的沟道掺杂层22a是分开地形成的，相应地，光致抗蚀剂膜68形成为覆盖核心晶体管形成区域2。在设计数据或投影掩模版上，用于形成沟道掺杂层22d的开口部70与用于形成低浓度漏极区域28h的掺杂杂质的引入区域(参见图10A和图10B)是相互分开的。
接下来，例如，通过离子注入技术，以光致抗蚀剂膜68作为掩模，将P型掺杂杂质引入半导体衬底10，从而形成沟道掺杂层22b到22d。对于P型掺杂杂质，例如，可以采用硼(B)。比如说，加速能量例如是30到40keV，剂量例如是3×1012到6×1012cm-2左右。通过这种方式就形成了沟道掺杂层22b到22d。高耐受电压晶体管形成区域6B的沟道掺杂层22d形成在除了形成有低浓度漏极区域28h的区域以外的区域，从而使得高耐受电压晶体管形成区域6B的沟道掺杂层22d与形成有低浓度漏极区域28h的区域分开。也就是说，形成沟道掺杂层22d，使得沟道掺杂层22d与用于形成低浓度漏极区域28h的掺杂杂质的引入区域分开。
随后，剥离光致抗蚀剂膜68，例如，通过灰化。
接下来，在整个表面上形成光致抗蚀剂膜72，例如，通过旋转涂覆方法。
接下来，使用光刻技术使光致抗蚀剂膜72图案化。这样，在光致抗蚀剂膜72上形成用于形成沟道掺杂层22a的开口部74(参见图7A和图7B)。
接下来，例如，通过离子注入技术，以光致抗蚀剂膜72作为掩模，将P型掺杂杂质引入半导体衬底10，从而形成沟道掺杂层22a。对于P型掺杂杂质，例如，可以采用硼(B)。比如说，加速能量例如是10keV左右，剂量例如是1×1013到2×1013cm-2左右。通过这种方式就形成了沟道掺杂层22a。
随后，剥离光致抗蚀剂膜72，例如，通过灰化。
接下来，在整个表面上形成光致抗蚀剂膜76，例如，通过旋转涂覆方法。
接下来，使用光刻技术使光致抗蚀剂膜76图案化。这样，在光致抗蚀剂膜76上形成用于形成N型埋入式扩散层18的开口部78(参见图8A和图8B)。
接下来，例如，通过离子注入技术，以光致抗蚀剂膜76作为掩模，将N型掺杂杂质引入半导体衬底10，从而形成N型埋入式扩散层18。对于N型掺杂杂质，例如，可以采用磷(P)。比如说，加速能量例如是600到700keV左右，剂量例如是1×1013到3×1013cm-2左右。通过这种方式就形成了N型埋入式扩散层18。N型埋入式扩散层18与N型扩散层16相互连接。通过N型扩散层16和N型埋入式扩散层18形成N型阱20。对于高耐受电压晶体管区域6B，形成N型埋入式扩散层18，使得N型埋入式扩散层18的漏极扩散层34h侧的边缘部与P型阱14的漏极扩散层34h侧的边缘部分开。比如说，例如，N型埋入式扩散层18的漏极扩散层34h侧的边缘部与P型阱14的漏极扩散层34h侧的边缘部之间的距离L1为1微米左右。
随后，剥离光致抗蚀剂膜76，例如，通过灰化。
接下来，执行退火(热处理)以激活引入到半导体衬底10的掺杂杂质。比如说，热处理的温度例如是1000摄氏度左右，热处理时间例如是10秒左右。
接下来，在半导体衬底10的表面形成栅绝缘膜24，栅绝缘膜24是例如膜厚7nm的二氧化硅(silicon oxide)膜，例如可以采用热氧化方法。
接下来，形成膜厚例如为100nm的多晶硅膜，例如，通过CVD方法。
接下来，使用光刻技术使多晶硅膜图案化，从而形成多晶硅栅极26a到26d(参见图9A和图9B)。
接下来，在整个表面上形成光致抗蚀剂膜80，例如，通过旋转涂覆方法。
接下来，使用光刻技术使光致抗蚀剂膜80图案化。这样，在光致抗蚀剂膜80上形成用于暴露出输入/输出晶体管形成区域4、前级晶体管形成区域6A以及高耐受电压晶体管形成区域6B中的每一个的开口部82(参见图10A和图10B)。
接下来，例如，通过离子注入技术，以光致抗蚀剂膜80作为掩模，将N型掺杂杂质引入半导体衬底10中，从而形成N型低浓度扩散层(扩展区域)28c到28h。对于N型掺杂杂质，例如，可以采用磷(P)。比如说，加速能量例如是30keV左右，剂量例如是1×1013cm-2左右。通过这种方式就形成了N型低浓度扩散层28c到28h。
随后，剥离光致抗蚀剂膜80，例如，通过灰化。
接下来，在整个表面上形成光致抗蚀剂膜84，例如，通过旋转涂覆方法。
接下来，使用光刻技术使光致抗蚀剂膜84图案化。这样，在光致抗蚀剂膜84上形成用于暴露出核心晶体管形成区域2的开口部86(参见图11A和图11B)。
接下来，例如，通过离子注入技术，以光致抗蚀剂膜84作为掩模，将N型掺杂杂质引入半导体衬底10，从而形成N型低浓度扩散层28a和28b。对于N型掺杂杂质，例如，可以采用砷(As)。比如说，加速能量例如是5keV左右，剂量例如是1×1014到2×1014cm-2左右。通过这种方式就形成了N型低浓度扩散层28a和28b。
随后，剥离光致抗蚀剂膜84，例如，通过灰化。
接下来，在整个表面上形成膜厚例如为100nm的二氧化硅膜，例如，通过CVD方法。
接下来，在整个表面上形成光致抗蚀剂膜88，例如，通过旋转涂覆方法。
接下来，使用光刻技术使光致抗蚀剂膜88图案化。这样，就形成了用于形成间隔物30e的光致抗蚀剂膜88(参见图12A和图12B)。
接下来，以光致抗蚀剂膜88作为掩模蚀刻二氧化硅膜。这样，在栅极26a到26c的侧壁部分上形成了二氧化硅膜的侧壁绝缘膜30a到30c。而且，在栅极26d的低浓度源极区域28g侧的侧壁部分上形成二氧化硅膜的侧壁绝缘膜30d。在包括栅极26d的低浓度漏极区域28h侧的侧壁的部分上形成二氧化硅膜的间隔物30e。间隔物30e用作在形成高浓度漏极区域32h时防止注入掺杂杂质的掩模(注入阻挡件)。而且，间隔物30e用作在形成硅化物膜38时防止受到硅化的掩模(硅化阻挡件)。相应地，间隔物30e形成为不仅覆盖栅极26d的侧壁部分，而且覆盖低浓度漏极区域28h的一部分。比如说，栅极26d与间隔物30e的边缘部之间的距离L4例如是180nm左右。
接下来，在整个表面上形成光致抗蚀剂膜90，例如，通过旋转涂覆方法。
接下来，使用光刻技术使光致抗蚀剂膜90图案化。这样，在光致抗蚀剂膜90上形成用于暴露出核心晶体管形成区域2、输入/输出晶体管形成区域4、前级晶体管形成区域6A、高耐受电压晶体管形成区域6B以及N型接触区域(阱接触区域)44中的每一个的开口部92(参见图13A和图13B)。
接下来，例如，通过离子注入技术，以光致抗蚀剂膜90作为掩模，将N型掺杂杂质引入半导体衬底10中，从而形成N型高浓度扩散层32a到32h以及N型接触区域44。对于N型掺杂杂质，例如，可以采用磷(P)。比如说，加速能量例如是8到10keV左右，剂量例如是5×1015到8×1015cm-2左右。通过这种方式就形成了N型高浓度扩散层32a到32h以及N型接触区域44。通过低浓度扩散层28a到28h以及高浓度扩散层32a到32h形成具有扩展源/漏极结构或LDD结构的源/漏极扩散层34a到34h。通过在后续工艺中执行的热处理等，N型接触区域44与N型阱20电连接。
随后，剥离光致抗蚀剂膜90，例如，通过灰化。
接下来，在整个表面上形成光致抗蚀剂膜94，例如通过旋转涂覆方法。
接下来，使用光刻技术使光致抗蚀剂膜94图案化。这样，在光致抗蚀剂膜94上形成用于暴露出P型接触区域(阱接触区域)42a到42d中的每一个的开口部96(参见图14A和图14B)。
接下来，例如，通过离子注入技术，以光致抗蚀剂膜94作为掩模，将P型掺杂杂质引入半导体衬底10，从而形成P型接触区域42a到42d。对于P型掺杂杂质，例如，可以采用硼(B)。比如说，加速能量例如是4到10keV左右，剂量例如是4×1015到6×1015cm-2左右。通过这种方式就形成了P型接触区域42a到42d。
随后，剥离光致抗蚀剂膜94，例如，通过灰化。
接下来，在整个表面上形成膜厚例如为20到50nm的高熔点(refractory)金属膜，其可以是钴膜或镍膜。
接下来，通过执行热处理，使半导体衬底10内的硅原子和高熔点金属膜内的金属原子反应，并使栅极26a到26d内的硅原子和高熔点金属膜内的金属原子反应。随后，移除未反应的高熔点金属膜。通过这种方式，在源/漏极扩散层34a到34h、栅极26a到26d以及接触区域42a到42d和44中的每一个上均形成了硅化物膜38(例如，是硅化钴或硅化镍)(参见图15A和图15B)。
接下来，在整个表面上形成层间绝缘膜46(例如，是膜厚400nm的二氧化硅膜)，例如，通过CVD方法(参见图16A和图16B)。
使用光刻技术，在层间绝缘膜46内形成到达每一硅化物膜38的接触孔48。
接下来，通过在整个表面上顺序层积膜厚为10到20nm的钛(Ti)膜以及膜厚为10到20nm的氮化钛(TiN)膜来形成阻挡膜(图中未示出)，例如，通过溅射方法。
接下来，形成例如膜厚为300nm的钨膜，例如，通过CVD方法。
接下来，抛光钨膜直到暴露出层间绝缘膜46的表面为止，例如，通过CMP(化学机械研磨)方法。这样，例如，在接触孔48内埋入钨的导体塞50。
接下来，在整个表面上形成层间绝缘膜52(可以是膜厚例如为600nm的二氧化硅膜)，例如，通过CVD方法。
接下来，使用光刻技术，在层间绝缘膜52内形成用于埋入配线56的槽54。
接下来，通过电解电镀(electrolytic plating)方法将例如Cu(铜)的配线56埋入槽54中。
通过这种方式就制造完成了根据该实施例的半导体器件。
如上所述，对于该实施例，形成沟道掺杂层22d等，使得沟道掺杂层22d等与用于形成低浓度漏极区域28h的掺杂杂质的引入区域相分开，从而能够平缓高耐受电压晶体管40d的漏极侧的杂质分布。因此，对于该实施例，无需将用于形成低浓度漏极区域28h的工艺与用于形成其他低浓度源/漏极区域28a到28g的工艺分开执行。也就是说，无需将用于形成低浓度漏极区域28h的光致抗蚀剂膜与用于形成其他低浓度源/漏极区域28a到28g的光致抗蚀剂膜分开形成。因此，根据该实施例，可以获得高耐受电压晶体管26d，同时简化制造工艺。
(评测结果)
接下来，参考图17到图19描述根据该实施例的半导体器件的评测结果。
图17是示出晶体管的耐受电压的图。图17中的水平轴表示漏极电压，图17的垂直轴表示漏极电流。图17中的数据是通过将源极电压和栅极电压设置为0V并逐渐增加漏极电压而测得的。用圆形标记环绕起来以表示漏极电流快速上升的部分。漏极电流快速上升时的漏极电压就是晶体管被破坏时的漏极电压。
图17中的实线示出实施例一的情况，即，根据该实施例的半导体器件的高耐受电压晶体管40d的情况。
图17中的点划线示出比较例一的情况，即，形成在根据该实施例的半导体器件的功率放大器电路的前级上的晶体管40c的情况。
图17中的双点划线示出比较例二的情况，即，图18中示出的晶体管140d的情况。
图18是示出根据比较例二的晶体管的剖视图。根据比较例二的晶体管140d与高耐受电压晶体管40d的区别之处在于：是通过将掺杂杂质引入到整个芯片区域而形成沟道掺杂层22c的。对于根据比较例二的晶体管140d，沟道掺杂层22c靠近低浓度漏极区域28c。对于根据比较例二的晶体管140d，以与高耐受电压晶体管40d相同的方式，栅极26d与高浓度漏极区域32h之间的距离L4设置得相对较大，可达180nm。
如同可以从图17理解的那样，对于实施例一，即，对于根据该实施例的半导体器件的高耐受电压晶体管40d，相对于比较例一和比较例二，耐受电压相当高。
因此，可以发现，根据该实施例可以获得具有足够高耐受电压的高耐受电压晶体管40d。
图19是示出晶体管的耐受电压的比较结果的图。图19中的参考例示出根据图57A和图57B(图57)中示出的参考例的半导体器件中高耐受电压晶体管240d的情况。图19中的比较例一示出形成在根据该实施例的半导体器件中功率放大器电路前级的晶体管40c的情况。图19中的比较例二示出图18中所示的晶体管140d的情况。图19中的实施例一示出根据该实施例的半导体器件中高耐受电压晶体管40d的情况。图19中的短虚线示出功率放大器电路末级晶体管所需的耐受电压的例子。
如同可以从图19理解的那样，对于实施例一，相对于比较例一和比较例二，耐受电压相当高。实施例一的高耐受电压晶体管40d的耐受电压低于根据参考例的高耐受电压晶体管240d的耐受电压，但是，对于功率放大器电路末级晶体管所需的耐受电压有足够的余度(margin)，因此，不会有特别的问题。
(变形例(部分1))
接下来，参考图20A和20B描述根据该实施例的变形例(部分1)的半导体器件。图20A和图20B是示出根据该变形例的半导体器件的平面图和剖视图。图20A是平面图，图20B是剖视图。图20B与图20A中B-B’线的剖面相对应。
如图20A和图20B所示，四个高耐受电压晶体管40d1到40d4的源极扩散层34g和漏极扩散层34h交替设置。
高耐受电压晶体管40d1的漏极扩散层34h和高耐受电压晶体管40d2的漏极扩散层34h是通过共用漏极扩散层34h形成的。
高耐受电压晶体管40d3的漏极扩散层34h和高耐受电压晶体管40d4的漏极扩散层34h是通过共用漏极扩散层34h形成的。
高耐受电压晶体管40d2的源极扩散层34g和高耐受电压晶体管40d3的源极扩散层34g是通过共用源极扩散层34g形成的。
对于该变形例，在高耐受电压晶体管40d2和40d3下方没有形成N型阱20。
形成用于向P型阱42d施加指定偏置电压的接触区域(阱接触区域)42d，使其包围形成有高耐受电压晶体管40d1到40d4的区域。
而且，形成用于向N型阱40施加指定偏置电压的接触区域(阱接触区域)44，使其包围接触区域42d。
通过这种方式，多个高耐受电压晶体管40d1到40d4可以通过交替设置源极扩散层34g和漏极扩散层34h而连接。
(变形例(部分2))
接下来，参考图21A和图21B描述根据该实施例的变形例(部分2)的半导体器件。图21A和图21B是示出根据该变形例的半导体器件的平面图和剖视图。图21A是平面图，图21B是剖视图。图21B与图21A中C-C’线的剖面相对应。
如图21A和图21B所示，四个高耐受电压晶体管40d1到40d4的源极扩散层34g和漏极扩散层34h交替设置。
对于该变形例，高耐受电压晶体管40d2的栅极26d与高耐受电压晶体管40d3的栅极26d之间的距离设置得相对较大。因此，高耐受电压晶体管40d2和40d3的共用源极扩散层28g的长度相对较大。因此，对于该变形例，可以在高耐受电压晶体管40d2和40d3的共用源极扩散层28g下方形成N型埋入式扩散层18。
对于该变形例，在高耐受电压晶体管40d2和40d3的共用源极扩散层28g的下方形成有N型埋入式扩散层18，相应地，可以更加有效地隔离高耐受电压晶体管40d1到40d4导致的噪声。
(变形例(部分3))
接下来，参考图22A和图22B描述根据该实施例的变形例(部分3)的半导体器件。图22A和图22B是示出根据该变形例的半导体器件的剖视图。
根据该变形例的半导体器件的主要特征在于没有形成N型阱20(参见图1A和图1B)。
如图22A和图22B所示，对于该变形例，没有形成包围P型阱14的N型阱20。
通过这种方式，可以不形成N型阱20。
然而，从防止高耐受电压晶体管40d处导致的噪声对其他区域的电路造成不良影响的角度来看，需要形成N型阱20。
(变形例(部分4))
接下来，参考图23A和图23B描述根据该实施例的变形例(部分4)的半导体器件。图23A和图23B是示出根据该变形例的半导体器件的剖视图。
根据该变形例的半导体器件的主要特征在于在高耐受电压晶体管形成区域6B没有形成N型阱20。
如图23A和图23B所示，N型阱20形成在除了高耐受电压晶体管形成区域6B以外的区域，其具有三阱结构。另一方面，在高耐受电压晶体管形成区域6B没有形成N型阱20。
除了高耐受电压晶体管形成区域6B以外的区域具有三阱结构，相应地，对于除了高耐受电压晶体管形成区域6B以外的区域，能够通过这种三阱结构隔离噪声。
即使当高耐受电压晶体管形成区域6B没有形成N型阱20时，也可以在一定程度上阻止高耐受电压晶体管40d处导致的噪声对处于高耐受电压晶体管形成区域6B以外的区域造成不良影响。
(变形例(部分5))
接下来，参考图24A和图24B描述根据该实施例的变形例(部分5)的半导体器件。图24A和图24B是示出根据该变形例的半导体器件的剖视图。
根据该变形例的半导体器件的主要特征在于核心晶体管形成区域2的P型阱14以及输入/输出晶体管形成区域4的P型阱14是通过共用P型阱14形成的。
如图24A和图24B所示，核心晶体管形成区域2的P型阱14以及输入/输出晶体管形成区域4的P型阱14是通过共用P型阱14形成的。
对于该变形例，核心晶体管形成区域2的P型阱14以及输入/输出晶体管形成区域4的P型阱14是通过共用P型阱14形成的，相应地，可以省略接触区域42a和42b中的一个。因此，根据该变形例，用于核心晶体管形成区域2和输入/输出晶体管形成区域4的空间得以减小，从而有利于半导体器件的集成。
(变形例(部分6))
接下来，参考图25A和图25B描述根据该实施例的变形例(部分6)的半导体器件。图25A和图25B是示出根据该变形例的半导体器件的剖视图。
根据该变形例的半导体器件的主要特征在于核心晶体管形成区域2的P型阱14、输入/输出晶体管形成区域4的P型阱14以及前级晶体管形成区域6A的P型阱14是通过共用P型阱14形成的。
如图25A和图25B所示，核心晶体管形成区域2的P型阱14、输入/输出晶体管形成区域4的P型阱14以及前级晶体管形成区域6A的P型阱14是通过共用P型阱14形成的。
对于该变形例，无需分开提供接触区域42a、42b和42c，可以采用共用接触区域，相应地，用于接触区域42a到42c的空间得以减小。因此，根据该变形例，用于核心晶体管形成区域2、输入/输出晶体管形成区域4以及前级晶体管形成区域6A的空间得以减小，从而有利于半导体器件的集成。
(变形例(部分7))
接下来，参考图26A和图26B描述根据该实施例的变形例(部分7)的半导体器件。图26A和图26B是示出根据该变形例的半导体器件的剖视图。
根据该变形例的半导体器件的主要特征在于，在前级晶体管形成区域6A形成有N型阱20，而在除了前级晶体管形成区域6A以外的区域没有形成N型阱20。
如图26A和图26B所示，在前级晶体管形成区域6A形成有N型阱20，其具有三阱结构。另一方面，在核心晶体管形成区域2、输入/输出晶体管形成区域4以及高耐受电压晶体管形成区域6B没有形成N型阱20。
对于该变形例，前级晶体管形成区域6A具有三阱结构，相应地，可以防止高耐受电压晶体管30d处导致的噪声对功率放大器电路的前级造成不良影响。对于该变形例，在除了前级晶体管形成区域6A以外的区域无需提供用于N型阱20和N型接触区域44的空间，从而有利于集成。
通过这种方式，可以形成一种布置，其中，在前级晶体管形成区域6A形成有N型阱20，但是在除了前级晶体管形成区域6A以外的区域没有形成N型阱20。
(变形例(部分8))
接下来，参考图27A和图27B描述根据该实施例的变形例(部分8)的半导体器件。图27A和图27B是示出根据该变形例的半导体器件的剖视图。
根据该变形例的半导体器件的主要特征在于，在高耐受电压晶体管形成区域6B形成有N型阱20，而在除了高耐受电压晶体管形成区域6B以外的区域没有形成N型阱20。
如图27A和图27B所示，在高耐受电压晶体管形成区域6B形成有N型阱20。另一方面，在核心晶体管形成区域2、输入/输出晶体管形成区域4以及前级晶体管形成区域6A没有形成N型阱20。
对于该变形例，在高耐受电压晶体管形成区域6B形成有N型阱20，相应地，能够防止高耐受电压晶体管30d处导致的噪声对其他区域的电路造成不良影响。对于该变形例，在除了高耐受电压晶体管形成区域6B以外的其它区域无需提供用于N型阱20和N型接触区域44的空间，从而有利于集成。
通过这种方式，可以形成一种布置，其中，高耐受电压晶体管形成区域6B形成有N型阱20，但是除了高耐受电压晶体管形成区域6B以外的区域没有形成N型阱20。
(变形例(部分9)
接下来，参考图28A和图28B描述根据该实施例的变形例(部分9)的半导体器件。图28A和图28B是示出根据该变形例的半导体器件的剖视图。
根据该变形例的半导体器件的主要特征在于，在功率放大器电路形成区域6形成有N型阱20，而在除了功率放大器电路形成区域6以外的区域没有形成N型阱20。
如图28A和图28B所示，不仅在功率放大器电路形成区域6形成有N型阱20，在前级晶体管形成区域6A也形成有N型阱20。另一方面，在核心晶体管形成区域2以及输入/输出晶体管形成区域4没有形成N型阱20。
对于该变形例，不仅在高耐受电压晶体管形成区域6B形成有N型阱20，在前级晶体管形成区域6A也形成有N型阱20，相应地，可以防止高耐受电压晶体管30d处导致的噪声对功率放大器电路的前级造成不良影响。对于该变形例，在除了功率放大器电路形成区域6以外的区域无需提供用于N型阱20以及N型接触区域44的空间，从而有利于集成。
通过这种方式，可以形成一种布置，其中，在功率放大器电路形成区域6形成有N型阱20，但是在除了功率放大器电路形成区域6以外的区域没有形成N型阱20。
(变形例(部分10))
接下来，参考图29A和图29B描述根据该实施例的变形例(部分10)的半导体器件。图29A和图29B是示出根据该变形例的半导体器件的剖视图。
根据该变形例的半导体器件的主要特征在于，在区域2、4和6中的任意一个区域形成有N型阱20，并且核心晶体管形成区域2和输入/输出晶体管形成区域4的P型阱14是通过共用P型阱14形成的。
如图29A和图29B所示，在核心晶体管形成区域2、输入/输出晶体管形成区域4以及功率放大器电路形成区域6中的任意一个区域形成有N型阱20。
核心晶体管形成区域2的P型阱14和输入/输出晶体管形成区域4的P型阱14是通过共用P型阱14形成的。
对于该变形例，核心晶体管形成区域2的P型阱14以及输入/输出晶体管形成区域4的P型阱14是通过共用P型阱14形成的，相应地，可以省略接触区域42a和42b中的一个。因此，根据该变形例，用于核心晶体管形成区域2和输入/输出晶体管形成区域4的空间得以减小，从而有利于半导体器件的集成。
(变形例(部分11))
接下来，参考图30A和图30B描述根据该实施例的变形例(部分11)的半导体器件。图30A和图30B是示出根据该变形例的半导体器件的剖视图。
根据该变形例的半导体器件的主要特征在于，核心晶体管形成区域2、输入/输出晶体管形成区域4、前级晶体管形成区域6A以及高耐受电压晶体管形成区域6B的N型阱20a到20d是相互分开的。
如图30A和图30B所示，在核心晶体管形成区域2形成有N型阱20a。接触区域44a与N型阱20a连接。
在输入/输出晶体管形成区域4形成有N型阱20b。接触区域44b与N型阱20b连接。
在前级晶体管形成区域6A形成有N型阱20c。接触区域44c与N型阱20c连接。
在高耐受电压晶体管形成区域6B形成有N型阱20d。接触区域44d与N型阱20d连接。
核心晶体管形成区域2、输入/输出晶体管形成区域4、前级晶体管形成区域6A以及高耐受电压晶体管形成区域6B的N型阱20a到20d是相互分开的。
通过这种方式，核心晶体管形成区域2、输入/输出晶体管形成区域4、前级晶体管形成区域6A以及高耐受电压晶体管形成区域6B的N型阱20a到20d可以相互分开。
(变形例(部分12))
接下来，参考图31A和图31B描述根据该实施例的变形例(部分12)的半导体器件。图31A和图31B是示出根据该变形例的半导体器件的剖视图。
根据该变形例的半导体器件的主要特征在于在前级晶体管形成区域6A也形成有高耐受电压晶体管40d。
如图31A和图31B所示，在前级晶体管形成区域6A形成有高耐受电压晶体管40d。对于前级晶体管形成区域6A，形成P型阱14，使得P型阱14与形成有低浓度漏极区域28h的区域分开。而且，对于前级晶体管形成区域6A，形成沟道掺杂层22d，使得沟道掺杂层22d与形成有低浓度漏极区域28h的区域分开。
通过这种方式，前级晶体管形成区域6A也可以形成有高耐受电压晶体管40d。如果对于除了功率放大器电路末级之外的其它部分也施加高电压，则将如同本变形例，将高耐受电压晶体管40d用于除了末级之外的其他部分是合适的。
(变形例(部分13))
接下来，参考图32A和图32B描述根据该实施例的变形例(部分13)的半导体器件。图32A和图32B是示出根据该变形例的半导体器件的剖视图。
根据该变形例的半导体器件的主要特征在于在功率放大器电路形成区域6形成有N型阱20。
如图32A和图32B所示，在功率放大器电路形成区域6形成有N型阱20。另一方面，在核心晶体管形成区域2和输入/输出晶体管形成区域4没有形成N型阱20。
根据该变形例，在功率放大器电路形成区域6形成有N型阱20，相应地，可以防止高耐受电压晶体管40d处导致的噪声对核心晶体管形成区域2以及输入/输出晶体管形成区域4造成不良影响。
(变形例(部分14))
接下来，参考图33A和图33B描述根据该实施例的变形例(部分8)的半导体器件。图33A和图33B是示出根据该变形例的半导体器件的剖视图。
根据该变形例的半导体器件的主要特征在于，在区域2、4和6中的任意一个区域形成有N型阱20，并且核心晶体管形成区域2和输入/输出晶体管形成区域4的P型阱14是通过共用P型阱14形成的。
如图33A和图33B所示，在核心晶体管形成区域2、输入/输出晶体管形成区域4以及功率放大器电路形成区域6均形成有N型阱20。
核心晶体管形成区域2的P型阱14和输入/输出晶体管形成区域4的P型阱14是通过共用P型阱14形成的。
根据该变形例，在核心晶体管形成区域2、输入/输出晶体管形成区域4以及功率放大器电路形成区域6中的任意一个区域形成有N型阱20，相应地，可以防止高耐受电压晶体管40d处导致的噪声对核心晶体管形成区域2以及输入/输出晶体管形成区域4造成不良影响。
而且，根据该变形例，核心晶体管形成区域2与输入/输出晶体管形成区域4的P型阱14是通过共用P型阱14形成的，相应地，可以省略接触区域42a和42b中的一个。因此，根据该变形例，用于核心晶体管形成区域2以及输入/输出晶体管形成区域4的空间得以减小，从而有利于半导体器件的集成。
(变形例(部分15))
接下来，参考图34A和图34B描述根据该实施例的变形例(部分15)的半导体器件。图34A和图34B是示出根据该变形例的半导体器件的剖视图。
根据该变形例的半导体器件的主要特征在于，核心晶体管形成区域2、输入/输出晶体管形成区域4、前级晶体管形成区域6A以及高耐受电压晶体管形成区域6B的P型阱14a、14b以及14d是相互分开的。
如图34A和图34B所示，在核心晶体管形成区域2形成有P型阱14a。在输入/输出晶体管形成区域4形成有P型阱14b。在前级晶体管形成区域6A形成有P型阱14d。在高耐受电压晶体管形成区域6B形成有P型阱14d。
核心晶体管形成区域2、输入/输出晶体管形成区域4、前级晶体管形成区域6A以及高耐受电压晶体管形成区域6B的P型阱14a、14b以及14d是相互分离的。
通过这种方式，核心晶体管形成区域2、输入/输出晶体管形成区域4、前级晶体管形成区域6A以及高耐受电压晶体管形成区域6B的P型阱14a、14b以及14d可以相互分开。
(变形例(部分16))
接下来，参考图35A和图35B描述根据该实施例的变形例(部分16)的半导体器件。图35A和图35B是示出根据该变形例的半导体器件的剖视图。
根据该变形例的半导体器件的主要特征在于，核心晶体管形成区域2、输入/输出晶体管形成区域4、前级晶体管形成区域6A以及高耐受电压晶体管形成区域6B的N型阱20a、20b和20d是相互分开的。
如图35A和图35B所示，核心晶体管形成区域2形成有N型阱20a。接触区域44a与N型阱20a连接。
输入/输出晶体管形成区域4形成有N型阱20b。接触区域44b与N型阱20b连接。
前级晶体管形成区域6A形成有N型阱20d。接触区域44c与N型阱20d连接。
高耐受电压晶体管形成区域6B形成有N型阱20d。接触区域44d与N型阱20d连接。
核心晶体管形成区域2、输入/输出晶体管形成区域4、前级晶体管形成区域6A以及高耐受电压晶体管形成区域6B的N型阱20a、20b和20d是相互分开的。
通过这种方式，核心晶体管形成区域2、输入/输出晶体管形成区域4、前级晶体管形成区域6A以及高耐受电压晶体管形成区域6B的N型阱20a、20b和20d可以相互分开。
【实施例二】
参考图36A到图40描述根据实施例二的半导体器件及其制造方法。与根据图1A到图35B的实施例一的半导体器件及其制造方法相同的组成部分用相同的标号表示，其描述将省略或简化。
(半导体器件)
首先，参考图36A和图36B描述根据该实施例的半导体器件。图36A和图36B是示出根据该实施例的半导体器件的剖视图。
根据该实施例的半导体器件的主要特征在于，高耐受电压晶体管形成区域6B的P型阱14e与形成有低浓度漏极区域28h的区域不分开。
通过引入到整个芯片区域的掺杂杂质形成高耐受电压晶体管形成区域6B的P型阱14e。对于该实施例，形成在高耐受电压晶体管形成区域6B的P型阱14e与形成有低浓度漏极区域28h的区域不分开。也就是说，用于形成低浓度漏极区域28h的掺杂杂质的引入区域与用于形成P型阱14e的掺杂杂质的引入区域不是相互分开的。换句话说，在设计数据或投影掩模版上，低浓度漏极区域28h与P型阱14e不是相互分开的。
形成高耐受电压晶体管形成区域6B的N型阱20，使得N型阱20包围P型阱14e。P型阱14e通过N型阱20与半导体衬底10电隔离。也就是说，对于该实施例，高耐受电压晶体管形成区域6B也具有三阱结构。
形成沟道掺杂层22d，使得沟道掺杂层22d与形成有低浓度漏极区域28h的区域分开。具体地，用于形成沟道掺杂层22d的掺杂杂质的引入区域与用于形成低浓度漏极区域28h的掺杂杂质的引入区域是相互分开的。换句话说，在设计数据和投影掩模版上，低浓度漏极区域28h和沟道掺杂层22d是相互分开的。因此，在沟道掺杂层22d和低浓度漏极区域28h之间能够获得平缓的杂质分布。
如同本实施例，高耐受电压晶体管形成区域6B的P型阱14e可以与形成有低浓度漏极区域28h的区域不分开。在沟道掺杂层22d和低浓度漏极区域28h之间可以获得平缓杂质分布，相应地，该实施例也可以确保一定程度的高耐受电压。
而且，根据该实施例，区域2、4和6中的任意一个区域具有三阱结构，从而可以充分防止高耐受电压晶体管40e处导致的噪声对其他区域的电路造成不良影响。
(半导体器件制造方法)
接下来，参考图37A和图37B、图38A和图38B以及图39A和图39B描述根据该实施例的半导体器件制造方法。图37A到图39B是示出根据该实施例的半导体器件制造方法的工艺剖视图。
首先，形成芯片分离区域12的工艺与上述参考图3A和图3B描述的根据实施例一的半导体器件制造方法相同，相应地，省略其描述。
接下来，在整个表面上形成光致抗蚀剂膜102，例如，通过旋转涂覆方法。
接下来，使用光刻技术使光致抗蚀剂膜102图案化。这样，在光致抗蚀剂膜102上形成用于形成P型阱14a、14b、14c和14e的开口部104(参见图37A和图37B)。
接下来，例如，通过离子注入技术，以光致抗蚀剂膜102作为掩模，将P型掺杂杂质引入半导体衬底10，从而形成P型阱14a到14d。对于P型掺杂杂质，例如，采用硼(B)。比如说，加速能量例如是100到200keV，剂量例如是2×1013到5×1013cm-2左右。
随后，剥离光致抗蚀剂膜102，例如，通过灰化。
随后，从形成光致抗蚀剂膜64的工艺到形成沟道掺杂层22a到22d的工艺与上述参考图5到图7描述的根据实施例一的半导体器件制造方法相同，相应地，省略其描述。
接下来，在整个表面上形成光致抗蚀剂膜106，例如，通过旋转涂覆方法。
接下来，使用光刻技术使光致抗蚀剂膜106图案化。这样，在光致抗蚀剂膜106上形成用于形成N型埋入式扩散层18的开口部108(参见图38A和图38B)。
接下来，例如，通过离子注入技术，以光致抗蚀剂膜106作为掩模，将N型掺杂杂质引入半导体衬底10，从而形成N型埋入式扩散层18。对于N型掺杂杂质，例如，可以采用磷(P)。比如说，加速能量例如是600到700keV，剂量例如是1×1013到3×1013cm-2左右。通过这种方式就形成了N型埋入式扩散层18。N型埋入式扩散层18与N型扩散层16相互连接。通过N型扩散层16和N型埋入式扩散层18形成N型阱20。
随后，剥离光致抗蚀剂膜106，例如，通过灰化。
这之后的半导体器件制造方法与上述参考图9A到图16B描述的根据实施例一的半导体器件制造方法相同，相应地，省略其描述。
通过这种方式就制造完成根据该实施例的半导体器件(参见图39A和图39B)。
(评测结果)
接下来参考图17、图19和图40描述根据该实施例的半导体器件的评测结果。
图17中的短虚线示出实施例二的情况，即，根据该实施例的半导体器件的高耐受电压晶体管40e的情况。
如同可以从图17理解的那样，对于实施例二，即，对于根据该实施例的半导体器件的高耐受电压晶体管40e，相较于比较例一和比较例二，耐受电压足够高。
因此，可以发现，根据该实施例可以获得具有足够高耐受电压的高耐受电压晶体管40e。
图19中的实施例二示出根据该实施例的半导体器件的高耐受电压晶体管40e的情况。
如同可以从图19理解的那样，对于实施例二，相较于比较例一和比较例二，耐受电压足够高。实施例二的高耐受电压晶体管40d的耐受电压低于根据参考例和实施例一的耐受电压晶体管240d和40d，但是，对于功率放大器电路末级晶体管所需的耐受电压有足够的余度，因此，不会有特别的问题。
图40是示出高耐受电压晶体管的导通电阻和耐受电压的图。图40中的水平轴表示导通电阻，图40中的垂直轴表示耐受电压。在测量导通电阻时，将源极电压设置为0V，将漏极电压设置为0.1V，将栅极电压设置为3.3V。图40中的短虚线示出功率放大器电路末级晶体管所需的耐受电压的例子。
图40中的实施例二示出根据该实施例的半导体器件的高耐受电压晶体管40e的情况。图40中的参考例示出根据图57A和图57B中所示参考例的半导体器件的高耐受电压晶体管240d的例子。
如同可以从图40理解的那样，对于实施例二，导通电阻小于参考例的情况。
因此，根据该实施例，发现可以获得具有极佳电气特性(导通电阻低)的高耐受电压晶体管40e。
【实施例三】
参考图41A到图43B描述根据实施例三的半导体器件及其制造方法。与根据图1A到图40的实施例一和实施例二的半导体器件及其制造方法相同的组成部分用相同的标号表示，其描述将省略或简化。
(半导体器件)
首先参考图41A和图41B描述根据该实施例的半导体器件。图41A和图41B是示出根据该实施例的半导体器件的剖视图。
根据该实施例的半导体器件的主要特征在于，高耐受电压晶体管形成区域6B的沟道掺杂层22e与形成有低浓度漏极区域28h的区域不分开。
对于该实施例，通过引入到整个芯片区域的掺杂杂质形成高耐受电压晶体管形成区域6B的沟道掺杂层22e。对于该实施例，在高耐受电压晶体管形成区域6B中形成的沟道掺杂层22e与形成有低浓度漏极区域28h的区域不分开。也就是说，用于形成低浓度漏极区域28h的掺杂杂质的引入区域与用于形成沟道掺杂层22e的掺杂杂质的引入区域不是相互分开的。换句话说，在设计数据或投影掩模版上，低浓度漏极区域28h与沟道掺杂层22e不是相互分开的。
形成N型阱14d，使得N型阱14d与形成有低浓度漏极区域28h的区域分开。因此，在N型阱14d与低浓度漏极区域28h之间可以获得平缓的杂质分布。
如同本实施例，高耐受电压晶体管形成区域6B的沟道掺杂层22e与形成有低浓度漏极区域28h的区域可以不分开。在P型阱14e和低浓度漏极区域28h之间可以获得平缓杂质分布，相应地，该实施例也可以确保获得一定程度的高耐受电压。
(半导体器件制造方法)
接下来，参考图42A和图42B以及图43A和图43B描述根据该实施例的半导体器件制造方法。图42和图43是示出根据该实施例的半导体器件制造方法的工艺剖视图。
首先，从形成芯片分离区域12的工艺到形成N型扩散层16的工艺与上述参考图3A到图5B描述的根据实施例一的半导体器件制造方法相同，相应地，省略其描述。
接下来，在整个表面上形成光致抗蚀剂膜110，例如，通过旋转涂覆方法。
接下来，使用光刻技术使光致抗蚀剂膜110图案化。这样，在光致抗蚀剂膜110上形成用于形成沟道掺杂层22b、22c和22e的开口部112(参见图42A和图42B)。核心晶体管形成区域2的沟道掺杂层22a是分开形成的，因此光致抗蚀剂膜110形成为覆盖核心晶体管形成区域2。
接下来，例如，通过离子注入技术，以光致抗蚀剂膜110作为掩模，将P型掺杂杂质引入半导体衬底10，从而形成沟道掺杂层22b、22c和22e。对于P型掺杂杂质，例如，采用硼(B)。比如说，加速能量例如是30到40keV，剂量例如是3×1012到6×1012cm-2左右。通过这种方式就形成了沟道掺杂层22b、22c和22e。沟道掺杂层22b形成在输入/输出晶体管形成区域4的整个芯片区域。沟道掺杂层22c形成在前级晶体管形成区域6A的整个芯片区域。沟道掺杂层22e形成在高耐受电压晶体管形成区域6B的整个芯片区域。
随后，剥离光致抗蚀剂膜110，例如，通过灰化。
这之后的半导体器件制造方法与上述参考图7A到图16B描述的根据实施例一的半导体器件制造方法相同，相应地，省略其描述。
通过这种方式就制造完成根据该实施例的半导体器件(参见图43A和图43B)。
【变型的实施例】
可以进行各种变型，而不限于上述实施例。
例如，对于上述实施例，描述的作为例子的情况是高耐受电压晶体管40d到40f用于功率放大器电路的末级，但是用到高耐受电压晶体管40d到40f的位置不限于功率放大器电路的末级。高耐受电压晶体管40d到40f可以用于除了功率放大器电路末级以外的其他部分。而且，上述高耐受电压晶体管40d到40f可以用于除了功率放大器电路之外的各种电路。
这里所描述的全部例子和条件性语言是为了教示性的目的，试图帮助读者理解本发明以及发明人为了促进技术而贡献的概念，并应解释为不限制于这些具体描述的例子和条件，说明书中这些例子的组织也不是为了显示本发明的优劣。尽管已详细描述了本发明的各实施例，然而应当可以理解，在不脱离本发明的精神和范围的前提下可以进行各种变化、替换和更动。

Claims (16)

1.一种半导体器件制造方法，包括：
在半导体衬底内形成具有第一导电类型的沟道掺杂层，所述沟道掺杂层形成在除了用于形成低浓度漏极区域的掺杂杂质所被引入的漏极杂质区域以外的区域，且所述沟道掺杂层与所述漏极杂质区域分开；
在所述半导体衬底上经由栅绝缘膜形成栅极；
以所述栅极作为掩模，通过向所述半导体衬底内引入第二导电掺杂杂质，在所述半导体衬底内所述栅极的第一侧形成低浓度源极区域，并在所述半导体衬底内所述栅极的第二侧的漏极杂质区域中形成低浓度漏极区域；
在所述栅极的第一侧的侧壁部分上形成第一间隔物，并至少在所述栅极的第二侧的侧壁部分上形成第二间隔物；以及
以所述栅极、第一间隔物以及第二间隔物作为掩模，通过向所述半导体衬底内引入第二导电掺杂杂质，在所述半导体衬底内所述栅极的第一侧形成杂质浓度高于所述低浓度源极区域的高浓度源极区域，使得所述高浓度源极区域与所述栅极分开第一距离，并在所述半导体衬底内所述栅极的第二侧形成杂质浓度高于所述低浓度漏极区域的高浓度漏极区域，使得所述高浓度漏极区域与所述栅极分开第二距离，所述第二距离大于所述第一距离。
2.根据权利要求1所述的半导体器件制造方法，还包括：
形成具有第一导电类型的第一阱，使得所述第一阱与所述漏极杂质区域分开。
3.一种半导体器件制造方法，包括：
在半导体衬底内形成具有第一导电类型的第一阱，所述第一阱形成在除了用于形成低浓度漏极区域的掺杂杂质所被引入的漏极杂质区域以外的区域，且所述第一阱与所述漏极杂质区域分开；
在所述半导体衬底内形成具有第一导电类型的沟道掺杂层；
在所述半导体衬底上经由栅绝缘膜形成栅极；
以所述栅极作为掩模，通过向所述半导体衬底内引入第二导电掺杂杂质，在所述半导体衬底内所述栅极的第一侧形成低浓度源极区域，并在所述半导体衬底内所述栅极的第二侧的漏极杂质区域中形成低浓度漏极区域；
在所述栅极的第一侧的侧壁部分上形成第一间隔物，并至少在所述栅极的第二侧的侧壁部分上形成第二间隔物；以及
以所述栅极作为掩模，通过向所述半导体衬底内引入第二导电掺杂杂质，在所述半导体衬底内所述栅极的第一侧形成杂质浓度高于所述低浓度源极区域的高浓度源极区域，使得所述高浓度源极区域与所述栅极的第一侧的侧壁分开第一距离，并在所述半导体衬底内所述栅极的第二侧形成杂质浓度高于所述低浓度漏极区域的高浓度漏极区域，使得所述高浓度漏极区域与所述栅极的第二侧的侧壁分开第二距离，所述第二距离大于所述第一距离。
4.根据权利要求3所述的半导体器件制造方法，还包括：
形成包围所述第一阱并具有第二导电类型的杂质层；以及
在所述第一阱的下侧埋入与所述杂质层连接并具有第二导电类型的第二阱，形成所述第二阱以使得所述漏极杂质区域与所述第二阱之间的距离增大为大于所述漏极杂质区域与所述第一阱之间的距离。
5.一种半导体器件制造方法，所述方法用于在半导体衬底的第一区域内形成第一晶体管，并用于在所述半导体衬底的第二区域内形成耐受电压低于所述第一晶体管的第二晶体管，所述第二区域不同于所述第一区域，所述方法包括：
在所述第一区域内形成具有第一导电类型的第一沟道掺杂层，并且还在所述第二区域内形成具有第一导电类型的第二沟道掺杂层，所述第一沟道掺杂层形成在除了用于形成低浓度漏极区域的掺杂杂质所被引入的漏极杂质区域以外的区域，且所述第一沟道掺杂层被形成为与所述漏极杂质区域分开；
经由栅绝缘膜，在所述半导体衬底上形成所述第一晶体管的第一栅极以及所述第二晶体管的第二栅极；
以所述第一栅极和第二栅极为掩模，通过向所述半导体衬底内引入第二导电掺杂杂质，在所述半导体衬底内所述第一栅极的第一侧形成所述第一晶体管的第一低浓度源极区域，在所述半导体衬底内所述第一栅极的第二侧的漏极杂质区域中形成所述第一晶体管的第一低浓度漏极区域，使得所述第一低浓度漏极区域与所述漏极杂质区域分开，在所述半导体衬底内所述第二栅极的第一侧形成所述第二晶体管的第二低浓度源极区域，并在所述半导体衬底内所述第二栅极的第二侧形成所述第二晶体管的第二低浓度漏极区域；
在所述第一栅极的第一侧的侧壁部分上形成第一间隔物，至少在所述第一栅极的第二侧的侧壁部分上形成第二间隔物，在所述第二栅极的第一侧的侧壁部分上形成第三间隔物，并在所述第二栅极的第二侧的侧壁部分上形成第四间隔物；以及
以所述第一栅极、第二栅极、第一间隔物、第二间隔物、第三间隔物以及第四间隔物为掩模，通过向所述半导体衬底内引入第二导电掺杂杂质，在所述半导体衬底内所述第一栅极的第一侧形成杂质浓度高于所述第一低浓度源极区域的第一高浓度源极区域，使得所述第一高浓度源极区域与所述第一栅极分开第一距离；在所述半导体衬底内所述第一栅极的第二侧形成杂质浓度高于所述第一低浓度漏极区域的第一高浓度漏极区域，使得所述第一高浓度漏极区域与所述第一栅极分开第二距离，所述第二距离大于所述第一距离；在所述半导体衬底内所述第二栅极的第一侧形成杂质浓度高于所述第二低浓度源极区域的第二高浓度源极区域，并在所述半导体衬底内所述第二栅极的第二侧形成杂质浓度高于所述第二低浓度漏极区域的第二高浓度漏极区域。
6.根据权利要求5所述的半导体器件制造方法，还包括：
在所述第一区域内形成具有第一导电类型的第一阱，使得所述第一阱与所述漏极杂质区域分开，并且还在所述第二区域内形成具有第一导电类型的第二阱。
7.一种半导体器件制造方法，所述方法用于在半导体衬底的第一区域内形成第一晶体管，并用于在所述半导体衬底的第二区域内形成耐受电压低于所述第一晶体管的第二晶体管，所述第二区域不同于所述第一区域，所述方法包括：
在所述第一区域内形成具有第一导电类型的第一阱，并且还在所述第二区域内形成具有第一导电类型的第二阱，所述第一阱形成在除了用于形成所述第一晶体管的低浓度漏极区域的掺杂杂质所被引入的漏极杂质区域以外的区域，且所述第一阱被形成为与所述漏极杂质区域分开；
在所述第一区域内形成具有第一导电类型的第一沟道掺杂层，并且还在所述第二区域内形成具有第一导电类型的第二沟道掺杂层；
经由栅绝缘膜，在所述半导体衬底上形成所述第一晶体管的第一栅极以及所述第二晶体管的第二栅极；
以所述第一栅极和第二栅极为掩模，通过向所述半导体衬底内引入第二导电掺杂杂质，在所述半导体衬底内所述第一栅极的第一侧形成所述第一晶体管的第一低浓度源极区域，在所述半导体衬底内所述第一栅极的第二侧的漏极杂质区域中形成所述第一晶体管的第一低浓度漏极区域，在所述半导体衬底内所述第二栅极的第一侧形成所述第二晶体管的第二低浓度源极区域，并在所述半导体衬底内所述第二栅极的第二侧形成所述第二晶体管的第二低浓度漏极区域；
在所述第一栅极的第一侧的侧壁部分上形成第一间隔物，至少在所述第一栅极的第二侧的侧壁部分上形成第二间隔物，在所述第二栅极的第一侧的侧壁部分上形成第三间隔物，并在所述第二栅极的第二侧的侧壁部分上形成第四间隔物；以及
以所述第一栅极、第二栅极、第一间隔物、第二间隔物、第三间隔物以及第四间隔物为掩模，通过向所述半导体衬底内引入第二导电掺杂杂质，在所述半导体衬底内所述第一栅极的第一侧形成杂质浓度高于所述第一低浓度源极区域的第一高浓度源极区域，使得所述第一高浓度源极区域与所述第一栅极分开第一距离；在所述半导体衬底内所述第一栅极的第二侧形成杂质浓度高于所述第一低浓度漏极区域的第一高浓度漏极区域，使得所述第一高浓度漏极区域与所述第一栅极分开第二距离，所述第二距离大于所述第一距离；在所述半导体衬底内所述第二栅极的第一侧形成杂质浓度高于所述第二低浓度源极区域的第二高浓度源极区域，并在所述半导体衬底内所述第二栅极的第二侧形成杂质浓度高于所述第二低浓度漏极区域的第二高浓度漏极区域。
8.根据权利要求7所述的半导体器件制造方法，还包括：
形成包围至少所述第一阱并具有第二导电类型的杂质层；以及
在所述第一阱的下侧埋入与所述杂质层连接并具有第二导电类型的第二阱，形成所述第二阱以使所述漏极杂质区域与所述第二阱之间的距离大于所述漏极杂质区域与所述第一阱之间的距离。
9.一种半导体器件，包括：
栅极，经由栅绝缘膜形成在半导体衬底上；
低浓度源极区域，具有第一导电类型，形成在所述半导体衬底内所述栅极的第一侧；
低浓度漏极区域，具有第一导电类型，形成在所述半导体衬底内所述栅极的第二侧；
高浓度源极区域，具有第一导电类型，杂质浓度高于所述低浓度源极区域，形成在所述半导体衬底内所述栅极的第一侧；
高浓度漏极区域，具有第一导电类型，杂质浓度高于所述低浓度漏极区域，形成在所述半导体衬底内所述栅极的第二侧，所述高浓度漏极区域被形成为使得所述栅极与所述高浓度漏极区域之间的距离大于所述栅极与所述高浓度源极区域之间的距离；以及
沟道掺杂层，具有第二导电类型，至少形成在所述低浓度源极区域与所述低浓度漏极区域之间的沟道区域位于低浓度源极区域侧的区域中，所述沟道掺杂层被形成为使得位于所述低浓度漏极区域侧的部分包括浓度梯度，使得所述第二导电掺杂杂质的浓度朝向所述低浓度漏极区域降低。
10.根据权利要求9所述的半导体器件，其中，所述沟道掺杂层和所述低浓度漏极区域是相互分开的。
11.根据权利要求9所述的半导体器件，还包括：
第一阱，具有第二导电类型，形成在除了形成有所述低浓度漏极区域的区域以外的区域，使得所述第一阱与所述低浓度漏极区域分开。
12.一种用于形成根据权利要求9所述的半导体器件的投影掩模版，其中，用于所述低浓度漏极区域的图案和用于所述沟道掺杂层的图案是相互分开的。
13.一种用于形成根据权利要求11所述的半导体器件的投影掩模版，其中，所述低浓度漏极区域和所述第一阱是相互分开的。
14.一种半导体器件，包括：
栅极，经由栅绝缘膜形成在半导体衬底上；
低浓度源极区域，具有第一导电类型，形成在所述半导体衬底内所述栅极的第一侧；
低浓度漏极区域，具有第一导电类型，形成在所述半导体衬底内所述栅极的第二侧；
高浓度源极区域，具有第一导电类型，杂质浓度高于所述低浓度源极区域，形成在所述半导体衬底内所述栅极的第一侧；
高浓度漏极区域，具有第一导电类型，杂质浓度高于所述低浓度漏极区域，形成在所述半导体衬底内所述栅极的第二侧，所述高浓度漏极区域被形成为使得所述栅极与所述高浓度漏极区域之间的距离大于所述栅极与所述高浓度源极区域之间的距离；
沟道掺杂层，具有第二导电类型，形成在所述半导体衬底内所述低浓度源极区域与所述低浓度漏极区域之间；以及
第一阱，具有第二导电类型，形成在除了形成有所述低浓度漏极区域的区域以外的区域，使得所述第一阱与所述低浓度漏极区域分开。
15.根据权利要求14所述的半导体器件，还包括：
杂质层，包围至少所述第一阱并具有第二导电类型；以及
第二阱，具有第二导电类型，被埋入所述第一阱的下侧并与所述杂质层连接，所述第二阱被形成为使得所述低浓度漏极区域与所述第二阱之间的距离大于所述低浓度漏极区域与所述第一阱之间的距离。
16.一种用于形成根据权利要求14所述的半导体器件的投影掩模版，其中所述第一阱和所述低浓度漏极区域是相互分开的。
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