KR20060031473A - 비휘발성 기억 소자 및 그 형성 방법 - Google Patents

비휘발성 기억 소자 및 그 형성 방법 Download PDF

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Abstract

비휘발성 기억 소자 및 그 형성 방법을 제공한다. 이 소자는 기판 상에 제1 절연막을 개재하여 배치된 제어 게이트 전극, 및 제어 게이트 전극 및 제1 절연막을 관통하여 기판을 노출시키는 홀 내에 배치된 플로팅 게이트를 포함한다. 플로팅 게이트와 기판 사이, 및 플로팅 게이트와 제어 게이트 전극 사이에 제2 절연막이 개재된다.

Description

비휘발성 기억 소자 및 그 형성 방법{NON-VOLATILE MEMORY DEVICES AND METHODS OF FORMING THE SAME}
도 1 내지 도 3은 종래의 스플릿 게이트 구조를 갖는 플래쉬 기억 소자의 형성 방법을 설명하기 위한 개략적인 단면도들이다.
도 4a는 본 발명의 바람직한 실시예에 따른 비휘발성 기억 소자를 보여주는 평면도이다.
도 4b는 도 4a의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 5a 내지 도 10a는 본 발명의 바람직한 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위한 평면도들이다.
도 5b 내지 도 10b는 각각 도 5a 내지 도 10a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 비휘발성 기억 소자 및 그 형성 방법에 관한 것이다.
반도체 소자 중 비휘발성 기억 소자는 전원 공급이 중단될지라도, 저장된 데 이타를 그대로 유지하는 특성을 갖는다. 비휘발성 기억 소자의 대표적인 예는 플래쉬 기억 소자라 할 수 있다. 통상적인 플래쉬 기억 소자는 플로팅 게이트 및 제어 게이트 전극을 포함한다. 전하들이 플로팅 게이트 내로/로부터 주입/방출됨에 따라, 플래쉬 기억 소자는 논리 "1" 또는 논리 "0"의 데이타를 저장하게 된다.
미국특허 제5,045,488호는 플래쉬 기억 소자의 일 형태인 스플릿(split) 게이트 구조를 갖는 플래쉬 기억 소자를 개시하고 있다. 미국특허 제5,045,488호에 따르면, 열산화막을 이용하여 플로팅 게이트의 상부면을 굴곡진 형태(curved-up shape)로 형성하여 플로팅 게이트에 피크(peak)를 형성한다. 이를, 도 1 내지 도 3을 참조하여 설명한다.
도 1 내지 도 3은 종래의 스플릿 게이트 구조를 갖는 플래쉬 기억 소자의 형성 방법을 설명하기 위한 개략적인 단면도들이다.
도 1을 참조하면, 반도체기판(1) 상에 게이트 산화막(2), 폴리실리콘막(3) 및 실리콘 질화막(4)을 차례로 형성한다. 상기 실리콘 질화막(4)을 패터닝하여 상기 폴리실리콘막(3)의 소정영역을 노출시키는 개구부(5)를 형성한다. 상기 실리콘 질화막(4)에는 한쌍의 개구부들(5)이 서로 대칭적으로 형성된다.
상기 반도체 기판(1)에 열산화 공정을 수행하여 상기 노출된 폴리실리콘막(3) 상에 열산화막(6)을 형성한다. 이때, 상기 열산화막(6)의 가장자리에는 버즈 빅(bird's beak)이 형성된다. 이로 인하여, 상기 열산화막(6)의 두께는 그것의 중심부에서 가장자리로 갈수록 점점 얇아진다. 상기 버즈 빅은 상기 개구부(5)의 측벽을 이루는 상기 실리콘 질화막(4)의 아래로 연장되어 형성된다.
도 2를 참조하면, 상기 실리콘 질화막(4)을 제거하고, 상기 열산화막(6)을 식각마스크로 사용하여 상기 폴리실리콘막(3) 및 게이트 산화막(2)을 연속적으로 이방성 식각한다. 이에 따라, 상기 반도체 기판(1) 상에는 서로 대칭적인 한쌍의 플로팅 게이트들(3a)이 형성된다. 상기 플로팅 게이트(3a)의 가장자리는 상기 열산화막(6)에 기인하여 피크(peak)가 형성된다.
상기 플로팅 게이트(3a)를 갖는 반도체 기판(1) 상에 게이트 층간 산화막(7) 및 제어 게이트 도전막(8)을 차례로 형성한다. 상기 제어 게이트 도전막(8) 상에 서로 대칭적인 한쌍의 감광막 패턴들(9)을 형성한다. 상기 감광막 패턴(9)은 상기 플로팅 게이트(3a)의 일부 및 상기 플로팅 게이트(3a)에 인접한 상기 반도체 기판(1)의 일부를 덮는다.
도 3을 참조하면, 상기 감광막 패턴(9)을 식각마스크로 사용하여 상기 제어 게이트 도전막(8) 및 게이트 층간 산화막(7)을 이방성 식각하여 제어 게이트 전극(8a)을 형성한다. 상기 제어 게이트 전극(8a)은 상기 플로팅 게이트(3a)의 피크를 덮고, 상기 플로팅 게이트(3a) 일측의 상기 반도체 기판(1)의 일부를 덮는다.
상기 감광막 패턴(9)을 제거한 후에, 불순물 이온들을 선택적으로 주입하여, 제1 및 제2 불순물 도핑층들(10a,10b)을 형성한다. 상기 제1 불순물 도핑층(10a)은 상기 플로팅 게이트들(3a) 사이의 상기 반도체 기판(1)에 형성되고, 상기 제2 불순물 도핑층(10b)은 상기 제1 불순물 도핑층(10a)에 대향된 상기 제어 게이트 전극(8a)의 일측의 상기 반도체 기판(1)에 형성된다.
상술한 형태의 종래 플래쉬 기억 소자에 있어서, 상기 플로팅 게이트(3a)의 피크에는 전계가 집중된다. 이에 따라, 상기 플로팅 게이트(3a)에 저장된 전하들을 상기 제어 게이트 전극(8a)로 방출시키기 위한 소거 전압이 감소되는 효과를 얻을 수 있다.
하지만, 상술한 종래 플래쉬 기억 소자의 형성 방법에서는 여러가지 문제점들이 발생할 수 있다. 즉, 반도체 소자의 고집적화가 매우 심화되고 있는 현 상황에서, 상기 개구부들(5)간의 간격이 매우 감소되고 있다. 이에 따라, 상기 열산화막(6) 형성시, 이웃하는 상기 한쌍의 열산화막들(6)의 버즈 빅들은 상기 한쌍의 열산화막들(6) 사이의 상기 실리콘 질화막(4) 밑으로 침투되어 서로 연결될 수 있다. 그 결과, 상기 열산화막(6)을 식각마스크로 사용하여 플로팅 게이트들(3a)를 형성할때, 이웃하는 상기 플로팅 게이트들(3a)이 서로 접속될 수 있다. 즉, 전기적으로 격리되어야 하는 상기 플로팅 게이트(3a)가 이웃하는 플로팅 게이트(3a)와 접속됨으로써, 플래쉬 기억 셀의 불량이 발생된다.
또한, 상기 플로팅 게이트(3a)에 의하여 상기 제어 게이트 도전막(8)은 형성되는 위치에 따라, 서로 다른 두께를 가질 수 있다. 특히, 반도체 소자의 고집적화 경향이 심화되어 상기 플로팅 게이트들(3a) 사이의 갭 영역의 폭이 감소되고 있다. 이로써, 상기 플로팅 게이트들(3a) 사이의 갭 영역을 채우는 상기 제어 게이트 도전막(8)은 상기 갭 영역에 대향된 평탄한 상기 반도체 기판(1) 상에 형성된 제어 게이트 도전막(8)에 비하여 두껍게 형성될 수 있다. 다시 말해서, 상기 제1 불순물 도핑층(10a)이 형성되는 반도체 기판(1) 상의 상기 제어 게이트 도전막(8)이 상기 제2 불순물 도핑층(10b)이 형성되는 반도체 기판(1) 상의 그것에 비하여 두껍게 형 성될 수 있다. 그 결과, 상기 제어 게이트 전극(8a)의 형성을 위한 식각 공정시, 상기 제2 불순물 도핑층(10b)이 형성되는 반도체 기판(1)의 표면이 상기 제1 불순물 도핑층(10a)이 형성되는 반도체 기판(1)의 표면에 비하여 매우 손상될 수 있다. 이에 더하여, 상기 제어 게이트 도전막(8)을 이용하여 주변회로에 형성되는 주변회로 트랜지스터의 게이트 전극 양측의 반도체 기판(1)의 표면도 매우 손상될 수 있다. 이러한 반도체 기판(1)의 표면 손상으로 인하여, 상기 제2 불순물 도핑층(10b) 또는/및 상기 주변회로 트랜지스터의 소오스/드레인 영역들의 표면들이 거칠어질 수 있으며, 그들의 정션 깊이가 감소될 수 있다. 이러한 현상들은 소자의 누설전류를 발생시키는 요인들이 된다.
본 발명이 이루고자 하는 기술적 과제는 이웃하는 플로팅 게이트들이 서로 접속되는 현상을 방지할 수 있는 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 기판의 표면 손상을 방지할 수 있는 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 평탄화 정도가 향상된 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자를 제공한다. 이 소자는 제1 절연막을 개재하여 기판 상에 배치된 제어 게이트 전극, 및 상기 제어 게이트 전극 및 상기 제1 절연막을 관통하여 상기 기판을 노출시키는 홀 내에 배치된 플로팅 게이트를 포함한다. 상기 플로팅 게이트와 상기 기판 사이, 및 상기 플로팅 게이트와 상기 제어 게이트 전극 사이에 제2 절연막이 개재된다.
구체적으로, 상기 플로팅 게이트는 상기 제1 절연막으로 이루어진 상기 홀의 측벽에 형성된 언더컷 영역을 채우는 돌출부를 포함할 수 있다. 상기 플로팅 게이트의 돌출부는 상기 플로팅 게이트의 하부측벽으로부터 옆으로 갈수록 점점 가늘어지는 뾰족한 형태인 것이 바람직하다. 상기 제2 절연막은 상기 제1 절연막에 비하여 얇은 두께를 가질 수 있다. 상기 제어 게이트 전극은 실리콘으로 이루어질 수 있다. 이때, 상기 제2 절연막은 열산화막으로 이루어질 수 있다. 상기 소자는 상기 제어 게이트 전극 일측의 상기 기판에 형성된 제1 불순물 도핑층, 및 상기 제1 불순물 도핑층에 대향된 상기 제어 게이트 전극 타측의 상기 기판에 형성된 제2 불순물 도핑층을 더 포함할 수 있다. 상기 플로팅 게이트는 상기 제1 불순물 도핑층과 인접하고, 상기 플로팅 게이트는 상기 제2 불순물 도핑층과 이격되는 것이 바람직하다. 상기 소자는 상기 제어 게이트 전극의 상부면 일부에 형성된 금속실리사이드를 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자의 형성 방법을 제공한다. 상기 방법은 다음의 단계들을 포함한다. 기판 상에 제1 절연막 및 제어 게이트 도전막을 차례로 형성하고, 상기 제어 게이트 도전막 및 상기 제1 절연막을 관통하여 상기 기판의 소정영역을 노출시키는 홀을 형성한다. 제2 절연막을 개재하여 상기 홀을 채우는 플로팅 게이트를 형성하고, 상기 제어 게이트 도전막을 패터 닝하여 상기 플로팅 게이트가 내재된 제어 게이트 전극을 형성한다.
구체적으로, 상기 방법은 상기 제1 절연막으로 이루어진 상기 홀의 측벽에 언더컷 영역을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 플로팅 게이트는 상기 언더컷 영역을 채우는 돌출부를 갖도록 형성된다. 상기 플로팅 게이트의 돌출부는 상기 플로팅 게이트의 하부측벽으로부터 옆으로 갈수록 점점 가늘어지는 뾰족한 형태로 형성될 수 있다. 상기 홀 및 언더컷 영역을 형성하는 단계는 상기 제어 게이트 도전막을 패터닝하여 상기 제1 절연막의 소정영역을 노출시키는 단계, 및 상기 노출된 제1 절연막을 등방성 식각하여 상기 홀 및 상기 언더컷 영역을 형성하는 단계를 포함할 수 있다. 상기 제2 절연막은 상기 제1 절연막 비하여 얇은 두께로 형성될 수 있다. 상기 플로팅 게이트를 형성하는 단계는 상기 홀을 갖는 기판 전면에 제2 절연막을 콘포말하게 형성하는 단계, 상기 제2 절연막 상에 상기 홀을 채우는 게이트막을 형성하는 단계, 및 상기 게이트막을 상기 제어 게이트 도전막 상의 상기 제2 절연막이 노출될때까지 평탄화시키어 상기 플로팅 게이트를 형성하는 단계를 포함할 수 있다. 상기 제어 게이트 도전막은 실리콘으로 형성할 수 있다. 이때, 상기 제2 절연막은 열산화막으로 형성할 수 있다. 상기 방법은 상기 제어 게이트 전극 일측의 상기 기판에 제1 불순물 도핑층을 형성하는 단계, 및 상기 제1 불순물 도핑층에 대향된 상기 제어 게이트 전극 타측의 상기 기판에 제2 불순물 도핑층을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 플로팅 게이트는 상기 제1 불순물 도핑층과 인접하고, 상기 제2 불순물 도핑층과 이격되도록 형성되는 것이 바람직하다. 상기 방법은 상기 제어 게이트 전극의 상부면 일부에 금속실리사 이드를 선택적으로 형성하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 4a는 본 발명의 바람직한 실시예에 따른 비휘발성 기억 소자를 보여주는 평면도이고, 도 4b는 도 4a의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 4a 및 도 4b를 참조하면, 반도체 기판(100, 이하, 기판이라고 함)에 제1 및 제2 활성영역들(102,104)을 한정하는 소자분리막이 배치된다. 상기 제1 활성영역(102)은 행방향을 따라 연장된 라인 형태이며, 상기 제2 활성영역(104)은 열방향을 따라 상기 제1 활성영역(102)을 가로지른다.
상기 제1 활성영역(102)을 한쌍의 제어 게이트 전극들(108a)이 나란히 가로지른다. 이때, 상기 제2 활성영역(104)은 상기 한쌍의 제어 게이트 전극들(108a) 사이에 배치된다. 상기 제2 활성영역(104)은 상기 제어 게이트 전극들(108a)과 평 행하다. 상기 제어 게이트 전극(108a)과 상기 제1 활성영역(102) 사이에 제1 절연막(106)이 개재된다.
상기 제어 게이트 전극(108a) 및 제1 절연막(106)을 관통하여 상기 제1 활성영역(102)을 노출시키는 홀(110) 내에 플로팅 게이트(116a)가 배치된다. 상기 플로팅 게이트(116a)와 상기 제1 활성영역(102) 사이, 및 상기 플로팅 게이트(116a)와 상기 제어 게이트 전극(108a) 사이에 제2 절연막(114)이 개재된다. 상기 플로팅 게이트(116a)는 상기 제2 절연막(114)을 개재하여 상기 홀(110)을 채운다. 상기 홀(110)은 상기 제1 활성영역(102) 양측의 상기 소자분리막의 일부를 동시에 노출시킬 수 있다. 이로 인해, 상기 플로팅 게이트(116a)는 상기 제1 활성영역(102) 양측의 상기 소자분리막의 일부와 중첩되도록 배치될 수 있다. 도 4a에서, 상기 홀(110)의 평면 형태를 사각형으로 도시하였으나, 상기 홀(110)의 평면 형태는 원, 타원 또는 다각형의 형태일 수도 있다.
상기 제어 게이트 전극(108a) 일측의 상기 제1 활성영역(102)에 제1 불순물 도핑층(122a)이 배치되고, 상기 제1 불순물 도핑층(122a)에 대향된 상기 제어 게이트 전극(108a) 타측의 상기 제1 활성영역(102)에 제2 불순물 도핑층(122b)이 배치된다. 상기 제1 불순물 도핑층(122a)은 상기 한쌍의 제어 게이트 전극들(108a) 사이의 상기 제1 활성영역(102)에 배치된다. 상기 제1 불순물 도핑층(122a)은 공통 소오스 영역에 해당한다. 상기 제1 불순물 도핑층(122a)은 상기 제2 활성영역(104)을 따라 연장될 수 있다. 이 경우에, 상기 연장된 제1 불순물 도핑층(122a)은 소오스 라인 역할을 수행할 수 있다. 이와는 달리, 상기 제1 불순물 도핑층(122a)은 그 것의 상부에 배치되는 소오스 배선 라인(미도시함)에 연결될 수 있다. 이 경우에, 상기 제2 활성영역(104)은 생략될 수 있다. 상기 제2 불순물 도핑층(122b)은 비트라인(미도시함)과 접속되는 드레인 영역에 해당한다.
상기 플로팅 게이트(116a)는 상기 제1 불순물 도핑층(122a)과 인접하다. 특히, 상기 플로팅 게이트(116a)와 상기 제1 불순물 도핑층(122a)은 그것들의 일부분이 중첩될 수 있다. 이에 반하여, 상기 플로팅 게이트(116a)는 상기 제2 불순물 도핑층(122a)과 이격되어 있다. 상기 제1 불순물 도핑층(122a)의 졍션은 상기 제2 불순물 도핑층(122b)의 정션에 비하여 더 깊을 수 있다. 이와는 달리, 상기 제1 및 제2 불순물 도핑층들(122a,122b)의 정션들은 서로 동일한 깊이일 수 있다.
상기 제1 절연막(106)으로 이루어진 상기 홀(110)의 하부 측벽에 언더컷 영역(112)이 형성된 것이 바람직하다. 이때, 상기 플로팅 게이트(116a)의 하부 측벽은 옆으로 연장되어 상기 언더컷 영역(112)을 채운다. 상기 언더컷 영역(112)은 상기 홀(110)의 측벽 중에 상기 제1 절연막(106)이 옆으로 함몰된 영역이다. 상기 언더컷 영역(112)의 측벽을 이루는 상기 제1 절연막(106)은 상기 홀(110)에 인접한 상기 제어 게이트 전극(108a)과 만나서 모서리를 이룬다. 이에 따라, 상기 언더컷 영역(112)을 채우는 상기 플로팅 게이트(108a)의 돌출부(117)는 모가 진 부분을 포함한다. 특히, 상기 언더컷 영역(112)은 상기 홀(110)의 하부(lower portion)로부터 옆으로 갈수록 점점 좁아지는 형태인 것이 바람직하다. 다시 말해서, 상기 언더컷 영역(112)의 측벽을 이루는 상기 제1 절연막(106)은 굴곡진 형태(covered-up shape)일 수 있다. 이에 따라, 상기 플로팅 게이트(116a)의 돌출부(117)는 상기 플 로팅 게이트(116a)의 하부 측벽으로 부터 옆으로 갈수록 점점 가늘어지는 뾰족한 형태로 이루어질 수 있다. 상기 언더컷 영역(112)을 덮는 상기 제어 게이트 전극(108a)의 하부면과 상기 플로팅 게이트(116a)의 뾰족한 부분 사이에 상기 제2 절연막(114)이 개재되어 있다.
상기 제어 게이트 전극(108a), 상기 플로팅 게이트(116a) 및 불순물 도핑층들(122a,122b)는 비휘발성 기억 소자의 단위 셀을 구성한다. 도면 4a 및 4b에는 서로 대칭적으로 배치된 한쌍의 비휘발성 기억 셀들이 도시되어 있다.
상기 제1 절연막(106)은 실리콘 산화막(ex, 열산화막등)으로 이루어질 수 있다. 이와는 달리, 상기 제1 절연막(106)은 실리콘 산화질화막(ex, 열산화질화막)으로 이루어질 수도 있다. 상기 제어 게이트 전극(108a)은 도전 물질로 이루어진다. 특히, 상기 제어 게이트 전극(108a)은 실리콘으로 이루어지는 것이 바람직하다. 예컨대, 상기 제어 게이트 전극(108a)은 도핑된 폴리실리콘 또는 도핑된 비정질 실리콘으로 이루어질 수 있다. 상기 제2 절연막(114)은 실리콘 산화막으로 이루어질 수 있다. 특히, 상기 제어 게이트 전극(108a)이 실리콘으로 이루어지고, 상기 제2 절연막(114)은 열산화막으로 이루어지는 것이 바람직하다.
상기 제2 절연막(114)은 상기 제1 절연막(106)에 비하여 얇은 두께를 갖는 것이 바람직하다. 좀더 구체적으로, 상기 제2 절연막(114)은 전하들의 터널링을 허용하는 얇은 두께를 갖고, 상기 제1 절연막(106)은 전하들의 터널링을 허용하지 않는 두꺼운 두께를 가질 수 있다. 이로 인하여, 상기 플로팅 게이트(116a)와 상기 제1 활성영역(102)의 표면 사이에 개재된 상기 제2 절연막(114)은 터널 절연막의 역할을 수행할 수 있다. 상기 플로팅 게이트(116a)는 도핑된 폴리실리콘 또는 도핑된 비정질실리콘으로 이루어질 수 있다.
상기 제어 게이트 전극(108a)의 양측벽에 스페이서(123)가 배치된다. 상기 불순물 도핑층들(122a,122b)은 상기 스페이서(123)에 기인된 엘디디 구조 또는 확장된 소오스/드레인 구조(extended source/drain structure)를 가질 수 있다. 상기 스페이서(123)는 실리콘 질화막을 포함할 수 있다. 이에 더하여, 상기 스페이서(123)는 차례로 적층된 실리콘 산화막 및 실리콘 질화막을 포함할 수 있다.
상기 제어 게이트 전극(108a)의 상부면의 일부에 제1 금속실리사이드(128a)가 배치된다. 상기 제1 금속실리사이드(128a)에 의하여 상기 제어 게이트 전극(108a)의 저항이 감소된다. 상기 제1 금속실리사이드(128a)는 코발트 실리사이드, 니켈 실리사이드 또는 티타늄실리사이드등으로 이루어질 수 있다. 실리사이드 방지 패턴(124)은 상기 제어 게이트 전극(108a)의 상부면 중에 상기 제1 금속실리사이드가 형성되지 않은 부분을 덮는다. 또한, 상기 실리사이드 방지 패턴(124)은 상기 플로팅 게이트(116a)의 상부면도 덮는다. 이에 더하여, 상기 실리사이드 방지 패턴(124)은 옆으로 연장되어 상기 제1 불순물 도핑층(122a)을 덮을 수 있다. 상기 실리사이드 방지 패턴(124)은 실리사이드화를 방지할 수 있는 절연막으로 이루어진다. 예컨대, 상기 실리사이드 방지 패턴(124)은 실리콘 산화막등으로 이루어질 수 있다.
상기 제2 불순물 도핑층(122a)의 표면에 제2 금속실리사이드(128b)가 배치될 수 있다. 상기 제1 및 제2 금속실리사이드들(128a,128b)은 서로 동일한 금속을 포 함할 수 있다. 예컨대, 상기 제2 금속실리사이드(128b)는 코발트실리사이드, 니켈실리사이드 또는 티타늄실리사이드등으로 이루어질 수 있다.
다음으로, 상술한 구조의 비휘발성 기억 셀의 동작 방법을 설명한다. 먼저, 전하들을 상기 플로팅 게이트(116a)에 주입하는 프로그램 방법을 설명한다. 상기 제1 불순물 도핑층(122a)에 프로그램 전압을 인가하고, 상기 제2 불순물 도핑층(122b)에 기준 전압(ex, 접지 전압)을 인가한다. 이때, 상기 제어 게이트 전극(108a)에는 전원 전압을 인가한다. 이로 인하여, 핫 캐리어 주입 방식에 의해 전하들이 상기 제2 절연막(114)을 통하여 상기 플로팅 게이트(116a)로 주입된다.
다음으로, 상기 플로팅 게이트(116a)로 부터 전하들을 방출하는 소거 방법을 설명한다. 상기 제1 및 제2 불순물 도핑층들(122a,122b)에 기준 전압(ex, 접지 전압)을 인가하고, 상기 제어 게이트 전극(108a)에 소거 전압을 인가한다. 이에 따라, 상기 플로팅 게이트(116a)내의 전하들은 상기 플로팅 게이트(116a)와 제어 게이트 전극(108a) 사이의 제2 절연막(114)을 통하여 상기 제어 게이트 전극(108a)으로 방출된다. 이때, 모가 진 부분을 포함하는 상기 플로팅 게이트(116a)의 돌출부(117)에는 전계가 집중된다. 특히, 상기 플로팅 게이트(116a)의 돌출부(117)가 뾰족한 부분으로 이루어짐으로써, 전계는 더욱 집중될 수 있다. 이에 따라, 전하들의 대부분은 상기 플로팅 게이트(116a)의 돌출부(117)를 통하여 상기 제어 게이트 전극(108a)으로 방출될 수 있다. 결과적으로, 상기 플로팅 게이트(116a)의 돌출부(117)에 의해 상기 소거 전압을 낮출수 있다.
상술한 구조의 비휘발성 기억 소자에 있어서, 상기 비휘발성 기억 소자는 종 래의 플로팅 게이트의 피크(peak)를 위한 열산화막을 요구하지 않는다. 이에 따라, 종래의 이웃하는 열산화막들이 서로 연결되어 발생되던 플로팅 게이트들간의 접속을 방지할 수 있다.
또한, 상기 플로팅 게이트(116a)는 상기 제어 게이트 전극(108a)을 관통하는 홀(110)내에 배치됨으로써, 상기 플로팅 게이트(116a)로 인한 상기 제어 게이트 전극(108a)의 단차가 발생되지 않는다. 이에 따라, 종래의 제어 게이트 도전막의 단차에 의한 기판의 표면 손상을 방지할 수 있다. 결과적으로, 상기 불순물 도핑층들(122a,122b)의 정션 깊이의 감소, 또는/및 상기 불순물 도핑층(122a,122b)의 표면 결함등에 의한 누설전류를 방지할 수 있다.
이에 더하여, 상기 언더컷 영역(112)을 채우는 상기 플로팅 게이트(116a)의 돌출부(117)에는 전계가 집중된다. 이에 따라, 상기 플로팅 게이트(116a)내의 전하들을 상기 제어 게이트 전극(108a)으로 방출하기 위하여 요구되는 소거 전압을 감소시킬 수 있다. 그 결과, 상기 비휘발성 기억 소자의 소비전력을 최소화할 수 있다.
도 5a 내지 도 10a는 본 발명의 바람직한 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위한 평면도들이고, 도 5b 내지 도 10b는 각각 도 5a 내지 도 10a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 5a 및 도 5b를 참조하면, 기판(100)에 소자 분리막을 형성하여 제1 및 제2 활성영역들(102,104)을 한정한다. 상기 제1 활성영역(102)은 행방향을 따라 연장된 라인 형태이며, 상기 제2 활성영역(104)은 상기 제1 활성영역(102)을 가로지른 다. 경우에 따라, 상기 제2 활성영역(102)은 생략될 수도 있다.
상기 기판(100) 전면에 제1 절연막(106) 및 제어 게이트 도전막(108)을 차례로 형성한다. 상기 제1 절연막(106)은 실리콘 산화막(ex, 열산화막) 또는 실리콘 산화질화막(ex, 열산화질화막)등으로 형성할 수 있다. 상기 제어 게이트 도전막(108)은 도전 물질로 형성한다. 특히, 상기 제어 게이트 도전막(108)은 실리콘으로 형성하는 것이 바람직하다. 예컨대, 상기 제어 게이트 도전막(108)은 도핑된 폴리실리콘 또는 도핑된 비정질실리콘등으로 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제어 게이트 도전막(108) 및 제1 절연막(106)을 관통하여 상기 제1 활성영역(104)의 소정영역을 노출시키는 홀(110)을 형성한다. 상기 기판(100)에는 한쌍의 상기 홀들(110)이 서로 이격되어 형성된다. 이때, 상기 제2 활성영역(104)은 상기 한쌍의 홀들(110) 사이에 배치된다.
상기 홀(110)을 형성하는 방법을 구체적으로 설명한다. 상기 제어 게이트 도전막(108)을 이방성 식각으로 패터닝하여 상기 제1 절연막(106)을 노출시킨 후에, 상기 노출된 제1 절연막(106)을 등방성 식각하여 상기 홀(110)을 형성하는 것이 바람직하다. 이때, 상기 제1 절연막(106)을 등방성 식각함으로써, 상기 홀(110)의 하부 측벽에 언더컷 영역(112)이 형성된다. 상기 언더컷 영역(112)은 상기 홀(110)에 인접한 상기 제어 게이트 도전막(108)의 하부면과 상기 등방성 식각된 제1 절연막(106)이 만나는 모서리를 포함한다. 상기 등방성 식각된 제1 절연막(106)의 측벽은 굴곡진 형태(covered-up shape)로 형성된다. 상기 제1 절연막(106)을 등방성 식각함으로써, 상기 언더컷 영역(112)은 상기 홀(110)의 하부(lower portion)로 부터 옆으로 갈수록 점점 좁아지는 형태로 형성될 수 있다.
도시하지 않았지만, 상기 언더컷 영역(112)은 다른 방법으로 형성될 수도 있다. 즉, 상기 제어 게이트 도전막(108) 및 상기 제1 절연막(106)을 연속적으로 이방성 식각으로 패터닝하여 상기 제1 활성영역(102)을 노출시킨 후에, 상기 이방성 식각된 제1 절연막(106)을 등방성 식각하여 상기 언더컷 영역(112)을 형성할 수도 있다. 이 경우에, 상기 언더컷 영역(112)은 점점 좁아지는 형태로 형성되지 않을 수도 있으나, 여전히, 상기 언더컷 영역(112)은 상기 홀(110)에 인접한 상기 제어 게이트 도전막(108)의 하부면과 상기 식각된 제1 절연막(106)이 만나는 모서리를 포함한다.
도 7a 및 도 7b를 참조하면, 상기 기판(100) 전면에 제2 절연막(114)을 콘포말하게 형성한다. 상기 제어 게이트 도전막(108) 및 상기 노출된 제1 활성영역(1020의 표면은 실리콘으로 형성되어 있을때, 상기 제2 절연막(114)은 상기 홀(110)을 갖는 기판(100)에 열산화 공정을 수행하여 형성하는 것이 바람직하다. 이에 따라, 상기 제어 게이트 도전막(108)의 표면, 및 상기 노출된 제1 활성영역(102)의 표면에 상기 제2 절연막(114)이 콘포말하게 형성될 수 있다. 상기 제2 절연막(114)은 상기 제어 게이트 도전막(108)의 상부면, 상기 홀(110)의 측벽을 이루는 상기 제어 게이트 도전막(108)의 측벽, 상기 언더컷 영역(112)을 덮는 상기 제어 게이트 도전막(108)의 하부면에 형성된다.
이와는 다르게, 상기 제2 절연막(114)은 단차도포성이 매우 우수한 CVD 실리콘 산화막으로 형성할 수도 있다. 또한, 상기 제2 절연막(114)은 실리콘 산화막 이 외의 CVD 절연막을 더 포함할 수도 있다.
상기 제2 절연막(114)은 상기 제1 절연막(106)에 비하여 얇은 두께로 형성하는 것이 바람직하다. 좀더 구체적으로, 상기 제2 절연막(114)은 전하들의 터널링을 허용하는 얇은 두께로 형성하고, 상기 제1 절연막(106)은 전하들의 터널링을 허용하지 않는 두꺼운 두께로 형성하는 것이 바람직하다. 이에 따라, 상기 제1 활성영역(102) 상에 형성된 상기 제2 절연막(114)은 터널 절연막의 역할을 수행할 수 있다.
상기 제2 절연막(114)을 갖는 기판(100) 전면에 상기 홀(110) 및 언더컷 영역(112)을 채우는 게이트막(116)을 형성한다. 상기 게이트막(116)은 단차도포성이 우수한 도핑된 폴리실리콘 또는 도핑된 비정질실리콘으로 형성하는 것이 바람직하다.
도 8a 및 도 8b를 참조하면, 상기 게이트막(116)을 상기 제어 게이트 도전막(108)의 상부면에 형성된 상기 제2 절연막(114)이 노출될때까지 평탄화시키어 플로팅 게이트(116a)를 형성한다. 상기 게이트막(116)은 에치백 또는 화학적기계적 연마 공정으로 평탄화될 수 있다.
상기 플로팅 게이트(116a)는 상기 언더컷 영역(112)을 채우는 돌출부(117)를 포함하도록 형성된다. 상기 플로팅 게이트(116a)의 돌출부(117)는 상기 언더컷 영역(112)에 기인하여 모가 진 부분을 갖도록 형성된다. 특히, 상기 언더컷 영역(112)이 상기 홀(110)의 하부(lower portion)로 부터 옆으로 갈수록 점점 좁아지는 형태로 형성되는 것에 기인하여, 상기 돌출부(117)는 상기 플로팅 게이트(116a)의 하부측벽으로부터 옆으로 갈수록 점점 가늘어지는 뾰족한 형태(tapered shape)로 형성될 수 있다.
상기 기판(100) 상에 감광막 패턴(120)을 형성한다. 상기 감광막 패턴(120)은 상기 플로팅 게이트(116a)를 포함하여 상기 제어 게이트 도전막(108)의 일부를 덮는다. 상기 감광막 패턴(120)은 상기 제1 활성영역(102)을 가로지르는 라인 형태로 형성된다. 상기 기판(100) 상에는 한쌍의 나란히 배열된 상기 감광막 패턴들(120)이 형성된다. 이때, 상기 제2 활성영역(104)은 상기 한쌍의 감광막 패턴들(120) 사이에 배치된다.
도 9a 및 도 9b를 참조하면, 상기 감광막 패턴(120)을 식각마스크로 사용하여 상기 제2 절연막(114), 상기 제어 게이트 도전막(108) 및 상기 제1 절연막(106)을 연속적으로 이방성 식각하여 상기 제1 활성영역(102)을 가로지른 제어 게이트 전극(108a)을 형성한다. 이때, 상기 홀(110) 및 상기 플로팅 게이트(116a)는 상기 제어 게이트 전극(108a)에 내재되어 있다. 상기 플로팅 게이트(116a)의 상부면은 상기 제어 게이트 전극(108a)의 상부면에 근접한 높이이다. 좀더 구체적으로, 상기 플로팅 게이트(116a)는 상기 제어 게이트 전극(108a)의 상부면에 형성된 상기 제2 절연막(114)의 상부면과 동일한 높이를 갖는다.
불순물 이온들을 선택적으로 주입하여 상기 제어 게이트 전극(108a) 양측의 상기 제1 활성영역(102)에 각각 제1 및 제2 불순물 도핑층들(122a,122b)을 형성한다. 불순물 이온들을 주입하기 전에, 상기 제어 게이트 전극(108a) 양측의 상기 활성영역들(102,104) 상에 상기 제1 절연막(106)은 이온 주입을 위한 버퍼 역할을 수 행시키기 위하여 잔존시킬 수 있다.
상기 제1 불순물 도핑층(122a)은 상기 한쌍의 제어 게이트 전극들(108a) 사이의 상기 제1 활성영역(102)에 형성된다. 또한, 상기 제1 불순물 도핑층(122a)은 상기 제2 활성영역(104)을 따라 연장되어 형성될 수 있다. 상기 제1 및 제2 활성영역들(102,104)에 형성된 상기 제1 불순물 도핑층(122a)은 소오스 라인 역할을 수행할 수 있다. 이와는 달리, 상기 제2 활성영역(104)이 생략될 경우, 상기 제1 불순물 도핑층(122a)은 그것의 상부에 형성되는 소오스 배선 라인(미도시함)에 전기적으로 접속될 수 있다. 상기 제2 불순물 도핑층(122b)은 상기 제1 불순물 도핑층(122a)에 대향된 상기 제어 게이트 전극(108a) 일측의 상기 제1 활성영역(102)에 형성된다. 상기 플로팅 게이트(116a)는 상기 제1 불순물 도핑층(122a)과 인접한다. 상기 플로팅 게이트(116a)의 일부와 상기 제1 불순물 도핑층(122a)의 일부는 중첩될 수 있다. 상기 플로팅 게이트(116a)는 상기 제2 불순물 도핑층(122b)과 이격되어 있다.
상기 제1 및 제2 불순물 도핑층들(122a,122b)은 추가적인 마스크 패턴들을 이용하여 순차적으로 형성할 수 있다. 이에 따라, 도시된 바와 같이, 상기 제1 및 제2 불순물 도핑층들(122a,122b)은 서로 다른 정션 깊이들을 갖도록 형성할 수 있다. 특히, 높은 프로그램 전압이 인가되는 상기 제1 불순물 도핑층(122a)의 정션을 상기 제2 불순물 도핑층(122b)의 정션보다 더 깊게 형성할 수 있다. 이와는 다르게, 상기 제1 및 제2 불순물 도핑층들(122a,122b)은 동시에 형성할 수도 있다. 이 경우에는, 상기 제1 및 제2 불순물 도핑층들(122a,122b)은 서로 동일한 정션 깊이 를 갖도록 형성된다.
도 10a 및 도 10b를 참조하면, 상기 제어 게이트 전극(108a) 양측벽에 스페이서(123)를 형성한다. 상기 스페이서(123)는 절연막으로 형성한다. 예컨대, 상기 스페이서(123)는 실리콘 질화막, 또는 실리콘산화막/실리콘질화막을 포함할 수 있다.
도시하지 않았지만, 상기 스페이서(123)를 형성한 후에, 추가적으로 불순물 이온들을 주입하여 상기 불순물 도핑층들(122a,122b)을 엘디디 구조 또는 확장된 소오스/드레인 구조를 갖도록 형성할 수도 있다.
이어서, 상기 기판(100) 전면에 실리사이드 방지막을 형성하고, 상기 실리사이드 방지막을 패터닝하여 상기 제어 게이트 전극(108a)의 상부면의 일부분과, 상기 플로팅 게이트(116a)의 상부면을 덮는 실리사이드 방지 패턴(124)을 형성한다. 상기 실리사이드 방지 패턴(124)은 상기 제1 불순물 도핑층(122a)을 덮을 수도 있다. 도시된 바와 같이, 상기 실리사이드 방지 패턴(124)은 상기 제1 불순물 도핑층(122a), 상기 제1 불순물 도핑층(122a) 양측의 상기 제어 게이트 전극들(108a)의 상부면의 일부분들, 및 상기 플로팅 게이트들(116a)의 상부면들을 동시에 덮도록 형성될 수 있다. 이에 따라, 상기 제어 게이트 전극(108a)의 상부면의 일부와 상기 제2 불순물 도핑층(122b)이 노출된다.
상기 기판(100) 전면 상에 금속막(126)을 증착하고, 실리사이드화 공정을 수행하여 금속실리사이드들(128a,128b)을 형성한다. 상기 금속막(126)과 접촉하는 상기 제어 게이트 전극(108a)의 상부면에 제1 금속실리사이드(128a)가 형성되고, 상 기 금속막(126)과 접촉하는 상기 제2 불순물 도핑층(122b)의 표면에 제2 금속실리사이드(128b)가 형성된다. 상기 금속막(126)은 코발트, 니켈 또는 티타늄등일 수 있다. 이에 따라, 상기 금속실리사이드들(128a,128b)은 코발트실리사이드, 니켈실리사이드 또는 티타늄실리사이드등으로 형성된다. 상기 금속막(126)을 증착하는 공정, 및 상기 실리사이드화 공정은 인시츄(in-situ)로 수행될 수 있다.
도시하지 않았지만, 상기 제2 금속실리사이드(128b)가 요구되지 않을 경우에, 상기 실리사이드 방지 패턴(124)을 상기 제2 불순물 도핑층(122b)을 더 덮도록 형성할 수 있다. 즉, 상기 실리사이드 방지 패턴(124)을 금속실리사이드가 요구되지 않는 부분을 덮도록 형성시킴으로써, 상기 금속실리사이드(128a,128b)를 선택적으로 형성할 수 있다.
이어서, 미반응된 상기 금속막(126)을 제거함으로써, 도 4a 및 도 4b에 도시된 비휘발성 기억 소자를 구현할 수 있다.
상술한 비휘발성 기억 소자의 형성 방법에 따르면, 종래의 플로팅 게이트의 피크를 위한 열산화막을 형성하는 공정이 요구되지 않는다. 상기 플로팅 게이트(116a)는 상기 제어 게이트 전극(108a)을 관통하는 상기 홀(110) 내에 형성된다. 이에 따라, 이웃하는 상기 플로팅 게이트들(116a)이 접속되는 현상을 방지할 수 있다. 즉, 종래의 열산화막으로 인한 플로팅 게이트들의 접속을 방지할 수 있다.
또한, 상기 제어 게이트 도전막(108)을 먼저 형성하고, 상기 제어 게이트 도전막(108)을 관통하는 상기 홀(110) 내에 상기 플로팅 게이트(116a)를 형성함으로써, 상기 제어 게이트 도전막(108)에는 상기 플로팅 게이트(116a)에 의한 단차가 발생되지 않는다. 따라서, 상기 제어 게이트 전극(108a)의 형성을 위한 식각 공정시, 상기 제어 게이트 도전막(108a)의 식각 두께는 전역에 걸쳐 동일할 수 있다. 그 결과, 종래의 기판의 표면 손상을 방지하여 누설전류를 방지할 수 있다.
이에 더하여, 상기 언더컷 영역(112)을 형성하여 상기 플로팅 게이트(116a)의 돌출부(117)를 형성한다. 상기 돌출부(117)는 전계가 집중된다. 그 결과, 상기 플로팅 게이트(116a)의 전하들을 상기 제어 게이트 전극(108a)으로 방출시키기 위한 소거 전압을 감소시킬 수 있다. 이로써, 저소비전력의 비휘발성 기억 소자를 구현할 수 있다.
상술한 바와 같이, 본 발명에 따른 비휘발성 기억 소자의 플로팅 게이트는 제어 게이트 전극을 관통하는 홀 내에 형성된다. 이로 인하여, 상기 비휘발성 기억 소자는 종래의 열산화막을 이용한 플로팅 게이트 형성 방법을 요구하지 않는다. 그 결과, 종래의 이웃하는 플로팅 게이트들이 서로 연결되는 현상을 방지할 수 있다.
또한, 제어 게이트 도전막을 먼저 형성하고, 상기 제어 게이트 도전막을 관통하는 상기 홀 내에 상기 플로팅 게이트를 형성함으로써, 상기 제어 게이트 도전막은 상기 플로팅 게이트에 의한 단차가 발생하지 않는다. 그 결과, 종래의 제어 게이트 도전막의 단차로 야기되는 기판의 표면 손상을 방지하여 누설전류등을 방지할 수 있다.
이에 더하여, 상기 홀의 하부 측벽에 언더컷 영역을 형성하고, 상기 플로팅 게이트의 돌출부가 상기 언더컷 영역을 채운다. 상기 플로팅 게이트의 돌출부에는 전계가 집중됨으로써, 상기 플로팅 게이트 내의 전하들을 상기 제어 게이트 전극으로 방출하기 위해 요구되는 소거 전압을 감소시킬 수 있다. 그 결과, 저소비전력의 비휘발성 기억 소자를 구현할 수 있다.

Claims (18)

  1. 제1 절연막을 개재하여 기판 상에 배치된 제어 게이트 전극;
    상기 제어 게이트 전극 및 상기 제1 절연막을 관통하여 상기 기판을 노출시키는 홀 내에 배치된 플로팅 게이트; 및
    상기 플로팅 게이트와 상기 기판 사이, 및 상기 플로팅 게이트와 상기 제어 게이트 전극 사이에 개재된 제2 절연막을 포함하는 비휘발성 기억 소자.
  2. 제 1 항에 있어서,
    상기 플로팅 게이트는 상기 제1 절연막으로 이루어진 상기 홀의 측벽에 형성된 언더컷 영역을 채우는 돌출부를 포함하는 것을 특징으로 하는 비휘발성 기억 소자.
  3. 제 2 항에 있어서,
    상디 플로팅 게이트의 돌출부는 상기 플로팅 게이트의 하부측벽으로부터 옆으로 갈수록 점점 가늘어지는 뾰족한 형태인 것을 특징으로 비휘발성 기억 소자.
  4. 제 1 항 내지 제 3 항 중에 어느 한 항에 있어서,
    상기 제2 절연막은 상기 제1 절연막에 비하여 얇은 두께를 갖는 것을 특징으로 하는 비휘발성 기억 소자.
  5. 제 1 항 내지 제 3 항 중에 어느 한 항에 있어서,
    상기 제어 게이트 전극은 실리콘으로 이루어진 것을 특징으로 하는 비휘발성 기억 소자.
  6. 제 5 항에 있어서,
    상기 제2 절연막은 열산화막으로 이루어진 것을 특징으로 하는 비휘발성 기억 소자.
  7. 제 1 항 내지 제 3 항 중에 어느 한 항에 있어서,
    상기 제어 게이트 전극 일측의 상기 기판에 형성된 제1 불순물 도핑층; 및
    상기 제1 불순물 도핑층에 대향된 상기 제어 게이트 전극 타측의 상기 기판에 형성된 제2 불순물 도핑층을 더 포함하되, 상기 플로팅 게이트는 상기 제1 불순물 도핑층과 인접하고, 상기 플로팅 게이트는 상기 제2 불순물 도핑층과 이격된 것을 특징으로 하는 비휘발성 기억 소자.
  8. 제 1 항 내지 제 3 항 중에 어느 한 항에 있어서,
    상기 제어 게이트 전극의 상부면 일부에 형성된 금속실리사이드를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자.
  9. 기판 상에 제1 절연막 및 제어 게이트 도전막을 차례로 형성하는 단계;
    상기 제어 게이트 도전막 및 상기 제1 절연막을 관통하여 상기 기판의 소정영역을 노출시키는 홀을 형성하는 단계;
    제2 절연막을 개재하여 상기 홀을 채우는 플로팅 게이트를 형성하는 단계; 및
    상기 제어 게이트 도전막을 패터닝하여 상기 플로팅 게이트가 내재된 제어 게이트 전극을 형성하는 단계를 포함하는 비휘발성 기억 소자의 형성 방법.
  10. 제 9 항에 있어서,
    상기 제1 절연막으로 이루어진 상기 홀의 측벽에 언더컷 영역을 형성하는 단계를 더 포함하되, 상기 플로팅 게이트는 상기 언더컷 영역을 채우는 돌출부를 갖는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  11. 제 10 항에 있어서,
    상기 플로팅 게이트의 돌출부는 상기 플로팅 게이트의 하부측벽으로 부터 옆으로 갈수록 점점 가늘어지는 뾰족한 형태로 형성되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  12. 제 11 항에 있어서,
    상기 홀 및 언더컷 영역을 형성하는 단계는,
    상기 제어 게이트 도전막을 패터닝하여 상기 제1 절연막의 소정영역을 노출시키는 단계; 및
    상기 노출된 제1 절연막을 등방성 식각하여 상기 홀 및 상기 언더컷 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  13. 제 9 항 내지 제 12 항 중에 어느 한 항에 있어서,
    상기 제2 절연막은 상기 제1 절연막에 비하여 얇은 두께로 형성하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  14. 제 9 항 내지 제 12 항 중에 어느 한 항에 있어서,
    상기 플로팅 게이트를 형성하는 단계는,
    상기 홀을 갖는 기판 전면에 제2 절연막을 콘포말하게 형성하는 단계;
    상기 홀의 내부를 포함하여 상기 기판 전면 상에 게이트 막을 형성하는 단계; 및
    상기 게이트막을 상기 제어 게이트 도전막 상의 상기 제2 절연막이 노출될때까지 평탄화시키어 상기 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  15. 제 9 항 내지 제 12 항 중에 어느 한 항에 있어서,
    상기 제어 게이트 도전막은 실리콘으로 형성하는 것을 특징으로 하는 비휘발 성 기억 소자의 형성 방법.
  16. 제 15 항에 있어서,
    상기 제2 절연막은 열산화막으로 형성하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  17. 제 9 항 내지 제 12 항 중에 어느 한 항에 있어서,
    상기 제어 게이트 전극 일측의 상기 기판에 제1 불순물 도핑층을 형성하는 단계; 및
    상기 제1 불순물 도핑층에 대향된 상기 제어 게이트 전극 타측의 기판에 제2 불순물 도핑층을 형성하는 단계를 더 포함하되, 상기 플로팅 게이트는 상기 제1 불순물 도핑층에 인접하고, 상기 플로팅 게이트는 상기 제2 불순물 도핑층과 이격된 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  18. 제 9 항 내지 제 12 항에 중에 어느 한 항에 있어서,
    상기 제어 게이트 전극의 상부면 일부에 금속실리사이드를 선택적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
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