KR101204586B1 - 기판 트렌치에서 ｅｐｉ 필름을 형성하는 방법 - Google Patents

기판 트렌치에서 ｅｐｉ 필름을 형성하는 방법 Download PDF

Info

Publication number
KR101204586B1
KR101204586B1 KR1020100094438A KR20100094438A KR101204586B1 KR 101204586 B1 KR101204586 B1 KR 101204586B1 KR 1020100094438 A KR1020100094438 A KR 1020100094438A KR 20100094438 A KR20100094438 A KR 20100094438A KR 101204586 B1 KR101204586 B1 KR 101204586B1
Authority
KR
South Korea
Prior art keywords
substrate
crystal plane
trench
plane orientation
semiconductor
Prior art date
Application number
KR1020100094438A
Other languages
English (en)
Other versions
KR20110047973A (ko
Inventor
제이. 제프 쉬
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority to KR1020100094438A priority Critical patent/KR101204586B1/ko
Publication of KR20110047973A publication Critical patent/KR20110047973A/ko
Application granted granted Critical
Publication of KR101204586B1 publication Critical patent/KR101204586B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 명세서는 반도체 기판을 마련하는 단계, 기판에 트렌치를 형성하는 단계 및 트렌치에서 반도체 물질을 에피택셜(epi) 성장시키는 단계를 포함하는 반도체 소자 제조 방법을 제공하며, 여기서 트렌치의 하부 표면은 제1 결정 면 방위를 가지며, 트렌치의 측면은 제2 결정 면 방위를 가진다. epi 공정은 식각 성분을 사용한다. 제1 결정 면 방위의 제1 성장 속도는 제2 결정 면 방위의 제2 성장 속도와 다르다.

Description

기판 트렌치에서 ＥＰＩ 필름을 형성하는 방법 {Method of forming EPI film in substrate trench}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 자세하게는 기판 트렌치에서, EPI 필름을 형성하는 방법에 관한 것이다.
금속-산화물-반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor)(MOSFETs)와 같은 반도체 소자가 다양한 기술 노드를 통해 스케일링 다운(down)될 때, 높은-k 유전체 물질(high-k dielectric material)과 금속 게이트(metal gate)는 게이트 스택(gate stack)을 형성하기 위해 채택된다. 에피택시(epitaxy) 실리콘 게르마늄(silicon germanium : SiGe)과 탄화규소(silicon carbon : SiC) 필름을 사용하는 스트레인드 구조물(strained structure)은 캐리어 이동도(carrier mobility)를 증가하기 위해 사용될 수 있다. 게다가, 채널 라스트 집적 구성(channel-last integration scheme)은 소스/드레인 형성과 관련된 높은 열적 부담(thermal budget)으로부터의 영향을 피하기 위해, InAs와 InSb와 같은 낮은 녹는점을 갖는 3-5 족의 고 이동도 채널 물질이 요구될 수 있다. 하지만, 이러한 스트레인드(strained) 구조물 및 채널-라스트 트랜지스터를 형성하기 위한 현재 기술은 모든 면에서 만족스럽지 않다. 예를 들어, Si N-채널 스트레인(strain)은 문제가 있는 SiC 필름에 제한되고, Ge P-채널 스트레인을 위한 해결 방안은 발견되지 않았다. 심지어는 종래의 에피택셜 성장 기술로 채널-라스트 트랜지스터 용의 에피택시 필름을 구현하기 위해 도전 중이다.
본 발명의 실시 예 중 하나는 반도체 소자 제조 방법을 포함한다. 본 방법은 반도체 기판을 마련하는 단계, 기판에 트렌치를 형성하는 단계, 트렌치에 반도체 물질을 에피택셜 성장(epi 처리)시키는 단계를 포함한다. 여기서, 트렌치의 바닥 표면은 제1 결정 면 방위를 가지며, 트렌치의 측면은 제2 결정 면 방위를 가진다. 상기 epi 처리는 식각 성분(component)을 이용한다. 제1 결정 면 방위의 제1 성장 속도(growth rate)는 제2 결정 면 방위의 제2 성장 속도와 다르다.
본 발명의 실시 예 중 다른 하나는 반도체 소자를 포함한다. 반도체 소자는 반도체 기판 및 트랜지스터를 포함한다. 트랜지스터는 기판 상에 배치된 게이트 구조물(structure) 및 스트레인드 필름 구조물(strained film structure)을 가지는 스트레인드 소스 및 드레인 구조(feature)를 포함한다.
본 발명의 실시 예 중 다른 하나는 반도체 소자 제조 방법을 포함한다. 본 방법은 반도체 기판을 마련하는 단계, 기판에 트렌치를 형성하는 단계, 및 트렌치에 epi 필름을 성장하기 위해 에피택셜(epi) 성장 공정을 수행하는 단계를 포함한다. 여기서, 트렌치의 제1 표면은 제1 결정 면 방위를 가지며, 트렌치의 제2 표면은 제2 결정 면 방위를 가지며, epi 성장 공정은 식각 성분을 포함한다. 제1 결정 면 방위의 제1 성장 속도는 제2 결정 면 방위의 제2 성장 속도와 다르며, 식각 성분은 제1 및 제2 결정 면 방위 중 하나의 성장을 금지한다.
본 명세서는 첨부된 도면과 함께 이하의 상세한 설명으로부터 명확히 이해될 수 있다. 산업상 일반적인 관례에 따라, 다양한 특징들은 스케일링하여 도시되지 않았음이 강조된다. 사실, 다양한 특징의 크기는 논의의 명확성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 본 명세서의 다양한 측면에 따라, 바텀-업(bottom-up) 성장 기술을 사용하여, 기판 트렌치에서 epi 필름을 형성하는 방법의 흐름도,
도 2a 내지 도 2c는 도 1의 방법에 따른 기판 트렌치에 형성된 epi 필름의 단면도,
도 3은 본 명세서의 다양한 측면에 따른 스트레인드 구조물을 가지는 반도체 소자를 제조하는 방법의 흐름도,
도 4a 내지 도 4f는 도 3의 방법에 따른 제조의 다양한 단계에서 반도체 소자의 실시 예의 단면도, 그리고
도 5a 내지 도 5d는 제조의 다양한 단계에서 반도체 소자의 다른 실시 예의 투시도를 나타낸다.
다양한 실시 예들의 다른 특징을 구현하기 위한, 다양한 실시 예들 또는 예들이 이하 명세서에서 제공되어 지는 것은 이해될 것이다. 구성과 방식의 특정 예들은 본 명세서를 간단히 하기 위해 이하에서 기술된다. 물론, 이들은 단지 예일 뿐이며, 제한하려는 의도는 아니다. 게다가, 본 명세서는 다양한 예에서 참조 번호 및/또는 기호는 반복될 수 있다. 이러한 반복은 단순화와 명확화 목적이며, 논의된 다양한 실시 예들 및/또는 구성들 사이 관계에 영향을 주는 것은 아니다. 게다가, 이하의 명세서의 제1 특징 또는 제2 특징 상 형성은 직접적으로 제1 및 제2 특징이 형성되는 실시 예들을 포함할 수 있으며, 또한 제1 및 제2 특징에 개입되어 추가적인 특징들이 형성될 수 있는 실시 예들을 포함하며, 제1 및 제2 특징들은 직접적이 아닐 수 있다.
도 1에서, 본 명세서의 실시 예에 따른 바텀-업(bottom-up) 성장 기술을 사용하여 기판 트렌치에 epi 필름을 형성하는 방법(50)의 흐름도가 나타난다. 본 방법(50)은 반도체 기판이 마련되는 단계(52)부터 시작된다. 본 방법(50)은 트렌치가 기판에 형성되는 단계(54)에서 계속된다. 트렌치는 제1 결정 면 방위(first crystal plane orientation)를 가지는 바닥 표면(bottom surface)과 제2 결정 면 방위(second crystal plane orientation)를 가지는 측면(side surface)을 포함한다. 본 방법(50)은 바텀-업 성장 기술에 의해 트렌치에 epi 필름이 형성되는 단계(56)로 이어진다. 바텀-업 성장 기술은 식각 성분(etch component)을 포함하는 에피택셜 성장 공정을 포함한다. 제1 결정 면 방위의 성장 속도는 제2 결정 면 방위의 성장속도와 다르다.
도 2a 내지 도 2c는 도 1의 방법(50)의 실시 예에 따라 형성된 결정 구조물을 나타낸다. 실시 예에서, 결정은 실리콘(Si) 트렌치와 같은 기판에서 성장된다. 결정은 기판과 동일하거나 다를 수 있다. 다양한 실시 예에서, 결정은 Si, SiGe, Ge, SiC 또는 다른 적절한 반도체 물질을 포함한다. 도 2a에서, 반도체 기판(102)은 실리콘 기판 또는 Ge 또는 3-5 족 화합물 반도체(Ⅲ-Ⅴ compound semiconductor)와 같은 반도체 기판을 포함하며, 결정(crystalline) 구조물에 마련된다. 다른 실시 예에서, 반도체 기판(102)은 에피택셜 층(epitaxial(epi) layer)을 포함할 수 있다. 트렌치(104)는 식각(etching) 또는 다른 적절한 공정에 의해 기판(102)에 형성된다. 트렌치(104)는 결정 면 방위, 예를 들어, [100]을 가지는 하부 표면(106)과 결정 면 방위, 예를 들어, [110] 또는 [111]를 가지는 측면(108)을 포함한다. 특정한 결정 면 방위는 단지 예시에 불과하고, 이하에서의 논의 방향에서 분명할 것처럼, 다른 결정 면 방위가 사용될 수 있다.
도 2b에서, 바텀-업 성장 공정(110)은 기판 트렌치(104)에서 에피택셜 필름(epi layer)을 성장하기 위해 수행된다. 따라서, 바텀-업 성장 공정은 프리커서(precursor) 또는 프리커서들(precursors)을 사용한다. Ge epi 성장에서, GeH4는 약 10sccm에서 약 30 sccm의 범위를 가지는 흐름 레이트(flow rate)를 가지는 HCl과 같은, 식각 성분(etch component)(120)과 함께, GeG4는 약 5sccm에서 약 10sccm의 범위를 가지는 흐름 레이트를 가지는 것을 사용될 수 있다. 어떤 실시 예들에서, 식각 성분(120)은 Cl2, BCl3, BiCl3 및 BiBr3와 같이, 다른 Cl 또는 Br을 포함하는 가스를 포함할 수 있다. 다른 실시 예에서, NF3와 HF와 같이, F를 포함하는 가스가 사용될 수 있지만, STI 산화물(oxide) 및 다른 유전체(SiO2, SiN) 하드 마스크(hard-mask)는 F 기반 가스에 의해 식각될 수 있다. 바텀 업 성장 공정(110)은 epi 필름 성정에 적절한 온도로 구현된다. Ge epi 성장을 위해, 약 450℃에서 약550℃ 사이의 범위를 가지는 온도와 약 20토르(Torr)에서 약 760 토르(Torr) 사이의 범위를 가지는 압력이 사용될 수 있다. HCl과 같은 식각 성분은 온도에 민감하며, 이에 따라, 온도는 이하에 논의된 것처럼 요구된 식각 효과를 얻기 위해 조절될 수 있다. 게다가, 다른 범위는 응용에서, 결정 물질의 다양한 형태로 사용될 수 있음이 이해된다.
바닥 표면(106)의 성장 속도(growth rate)는 실리콘과 같은 기판(102)의 결정 면 방위가 다르기 때문에, 측면(108)의 성장 속도와 다르다. 실시 예에서, [100] 결정 면(바닥 면(106))에서 Ge 성장은 [110] 결정 면(측면(108))의 Ge 성장보다 약 3배(3×) 정도 빠르다. 게다가, 실리콘 [111] 결정 면의 Ge 성장 속도는 실리콘 [110] 결정 면에서보다 늦는 것이 기대된다. 따라서, 바텀-업 성장 공정(110)은 Ge가 실리콘 트렌치(104)의 측면(108)에서 성장하는 것을 방지하여 바텀-업 Ge 성장을 촉진하기 위해 식각 성분(120)을 포함한다. 예를 들어, Ge는 실리콘 트렌치(104)의 측면(108)에서 성장하는 것보다 빠른 속도로 실리콘 트렌치(104)의 하부 표면(108)에서 성장된다. 식각 성분(120)은 측면(108) 상에 배치된 Ge를 제거할뿐만 아니라, 바닥 표면(106)에 배치된 Ge를 제거한다. 하지만, 바닥 표면(106)으로부터 Ge 성장 속도가 측면(108)의 Ge 성장 속도보다 크기 때문에, 순효과(net effect)는 Ge가 실질적으로 바텀-업에서 성장할 것이다.
도 2c에서, 바텀-업 성장 공정(110)은 요구된 두께를 달성할 때까지 계속된다. 만일 격자 부정합(lattice mismatch)이 기판과 epi 필름 사이에서 실질적으로 크다면, 하부에서 디스로케이션 결함(dislocation defect)이 있을 것이다. 기판 격자와 epi 필름 격자 사이의 불일치(mismatch)에 기인한, 디스로케이션 결함을 포함하는 트렌치의 바닥부(130)에서 epi 필름 결정의 일부일 것이다. Si 트렌치에서 Ge epi 성장은 전형적인 예이다. 하지만, 다른 실시 예들에서, 예를 들어, Ge 트렌치에서 GaAs 성장과 같이 격자 부정합이 기판과 epi 필름 사이에서 작으면, 하부에서 디스로케이션 결함은 발생하지 않을 수 있다.
게다가, Ge 결정과 같은 큰 격자 불일치 epi 층은 실질적으로 결함이 없는 바닥부(130) 상의 상부(140)가 있을 것이다. 게다가, 측면에서의 큰 격자 부정합 epi 필름 성장은 식각 성분(120)에 의해 방지되기 때문에, 디스로케이션 결함은 측면(108)에서 존재하지 않는다. 이에 따라, 만약 트렌치의 바닥부(130)에서 디스로케이션 결함이 있으면, 바텀-업 성장 공정(110)은 디스로케이션 결함을 트랩(trap)하고, 기판의 상부부분, 예를 들어, Si 트렌치에서는, 실질적으로 결함이 없는 순 단일 결정, 예를 들어, Ge 구조물을 형성한다. 따라서, 요구된 압축 또는 인장 스트레인을 가지거나 없이, 기판의 또는 트랜지스터 채널보다 크거나 작은 격자 상수 를 가짐에 따라, Ge 결정과 같은 결함이 없는 epi 필름 구조물은 기판(102) 내에서 압축 또는 인장 스트레인 스트레서(compressive or tensile strain stressor)로 사용될 수 있다.
비록 상술한 논의에서 예로서 순 Ge 결정을 사용하지만, 바텀-업 성장 기술은 NMOS 소자 스트레서를 위한 탄화규소(silicon carbide : SiC)와 같이 결정 구조물의 다른 종류를 성장하기 위해 구현될 수 있으며, GaAs와 InSb와 같은 3-5 족 화합물 반도체는 채널 물질로서 Si 또는 Ge 트렌치에서 성장될 수 있다. SiC 성장을 위해, 식각 성분은 Ge 성장을 위해 사용된 것과 동일한 것일 수 있다. 3-5 족 화합물 반도체에서, 식각 성분은 Cl 또는 Br을 포함하는 가스를 포함할 수 있다.
게다가, 다른 공정 파라미터는 다른 결정 면에서 성장 속도를 조절하기 위해 조정될 수 있다. 예를 들어, 온도, 압력, 식각 가스 흐름, 운송 가스 흐름, 증착 가스 흐름, 및 그들의 조합이 성장 속도를 조절하기 위해 사용될 수 있다. 게다가, 바텀-업 성장 기술은 완벽하게 호환가능하고, CMOS 기술 공정과 같은 최신 공정 기술과 통합할 수 있다.
도 3은, 본 명세서의 다양한 측면에 따른 반도체 소자를 제조하는 방법(200)의 흐름도를 나타낸다. 본 방법(200)은 반도체 기판이 마련되는 단계(202)로 시작한다. 본 방법(200)은 게이트 구조물이 기판 상에 형성되는 단계(204)로 계속된다. 본 방법(200)은 스페이서(spacer)가 게이트 구조물의 측벽에 각각 형성되는 단계(206)로 계속된다. 본 방법은 리세스(recess)가 게이트 구조물의 양쪽에서 기판에 형성되는 단계(208)로 계속된다. 본 방법(200)은 반도체 물질이 식각 성분을 포함하는 바텀-업 성장을 사용하여 리세스를 채우기 위해 에피택셜 성장되는 단계(210)로 계속된다. 본 방법(200)은 반도체 소자의 제조가 완성되는 단계(212)로 계속된다. 이하의 논의는 도 3의 방법(200)에 따라 제조될 수 있는 반도체 소자의 다양한 실시 예를 나타낸다.
도 4a 내지 4f에서, 도 3의 방법(200)에 따른 제조의 다양한 단계에서 반도체 소자(300)의 실시 예가 도시된다. 도 4a 내지 4f는 본 명세서의 발명적 개념을 잘 이해하기 위해 명확성을 목적으로 간소화되었다. 도 4a에서, 반도체 소자(300)는 기판(302)을 포함한다. 기판(302)은 실리콘 기판을 포함한다. 다른 실시 예에서, 반도체 기판(302)은 에피택셜 층을 포함할 수 있다. 예를 들어, 기판(302)은 벌크 반도체(bulk semiconductor) 위에 놓인 에피택셜 층을 포함할 수 있다. 기판(302)은 p-웰(well)과 n-웰과 같은 도핑 영역을 더 포함할 수 있다. 또한, 기판(302)은 매립 유전체 층(buried dielectric layer)과 같은 절연체 상의 반도체(Semiconductor On Insulator : SOI) 구조물을 포함할 수 있다. 다르게는, 기판(302)은 매립 산화물(BOX) 층과 같은, SIMOX(separation by implantation of oxygen), 웨이퍼 접합(wafer bonding), 선택적 에피택셜 성장(selective epitaxial growth : SEG) 또는 다른 적절한 방법으로 언급되는 방법에 의해 형성된 것과 같은 매립 유전체 층을 포함할 수 있다. 반도체 소자(300)는 기판(302) 상에 정의된 활성 영역(active region)을 포함한다.
다양한 셀로우 트렌치 격리(shallow trench isolation : STI) 구조물(304)은 다양한 활성 영역을 격리하기 위해 반도체 기판에 형성된다. STI의 형성은 기판에 트렌치를 식각하는 단계와 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 또는 실리콘 산화질화물(silicon oxynitride)과 같은 절연체 물질에 의해 트렌치를 채우는 단계를 포함할 수 있다. 채워진 트렌치는 트렌치를 채우는 실리콘 질화물을 가지는 열 산화물 라이너 층(thermal oxide liner layer)과 같은 다중-층 구조물을 가질 수 있다. 일 실시 예에서, STI 구조물은 패드 산화물(pad oxide)을 성장하는 단계, 저압 화학기상증착(pressure chemical vapor deposition : LPCVD) 질화물 층을 형성하는 단계, 포토레지스트(photoresist)와 마스킹(masking)을 사용하여 STI 개구(opening)를 패터닝하는 단계, 기판에 트렌치를 식각하는 단계, 트렌치 계면(trench interface)을 개선하기 위해 열 산화물 트렌치 트렌치 라이너를 선택적으로 성장하는 단계, 에치백(etch back)에 화학 기계적 평탄화(chemical mechanical planarization : CMP)를 사용하여, CVD 산화물로 트렌치를 채우는 단계 및 STI 구조물에서 벗어나기 위해 질화물 스트리핑(stripping)을 사용하는 단계와 같은 공정 순서에 의해 생성될 수 있다.
하나 또는 그 이상의 동작 소자(operational device)가 활성 영역에 형성된다. 동작 소자는 n-형과 p-형 금속-산화물-반도체 전계-효과 트랜지스터(NMOS 및 PMOS 소자)를 포함한다. 동작 소자는 NMOS 소자의 배열 및 PMOS 소자의 배열로 구성된다. NMOS 및 PMOS 소자는 CMOS 기술 공정으로 제조될 수 있다. 따라서, 추가적인 공정이 도 3의 방법(200) 전, 동안, 후에 제공되며, 다른 공정이 단지 여기에 간략히 기술될 수 있다. NMOS 및 PMOS 소자 각각은 반도체 기판(302)에 형성된 게이트 구조물을 포함한다. 게이트 구조물은 게이트 유전체(306)와 게이트 전극(308)을 포함한다. 게이트 유전체(306)은 실리콘 산화물, 실리콘 질화물, 고 유전율 유전체(high-k dielectric) 또는 다른 적절한 물질을 포함할 수 있다. 고 유전율 유전체 층은 HfOx와 같은 바이너리(binary) 또는 터너리(ternary) 고 유전율 필름을 포함할 수 있다. 다르게는, 고 유전율 유전체 층(306)은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산화질화물, 또는 다른 적합한 물질과 같은 다른 고 유전율 유전체를 선택적으로 포함할 수 있다. 게이트 유전체는 원자층 증착법(atomic layer deposition : ALD), 화학 기상 증착(chemical vapor deposition : CVD), 물리 기상 증착(physical vapor deposition : PVD), 열 산화(thermal oxidation), UV-오존 산화(UV-ozone oxidation) 또는 그들의 조합과 같은 적절한 공정에 의해 형성된다.
게이트 전극(308)은 폴리실리콘(또는 폴리)(polysilicon or poly)를 포함할 수 있다. 예를 들어, 실란(silane : SiH4)이 폴리를 형성하기 위해 CVD 공정에서 화학 가스로서 사용될 수 있다. 폴리 층은 약 400Å(Angstrom)에서 약 800 Å 범위를 가지는 두께를 포함할 수 있다. 게이트 구조물은 게이트 전극(308) 상에 형성된 하드 마스크(hard mask) 층(310)을 더 포함할 수 있다. 하드 마스크 층(310)은 실리콘 산화물을 포함한다. 다르게는, 하드 마스크 층(310)은 선택적으로 실리콘 질화물, 실리콘 산화질화물 또는 다른 적절한 유전체 물질일 수 있으며, CVD 또는 PVD와 같은 방법을 사용해 형성될 수 있다. 하드 마스크 층(310)은 약 100Å에서 약 400Å의 범위를 가지는 두께를 포함할 수 있다.
반도체 소자(300)는 게이트 구조물의 각 측벽에 형성된 오프셋 스페이서(offset spacer)(312)를 포함한다. 오프셋 스페이서(312)는 실리콘 산화물과 실리콘 질화물을 포함할 수 있다. 오프셋 스페이서(312)는 CVD, PVD, ALD, 플라즈마 강화 CVD(plasma enhanced CVD : PECVD) 또는 다른 적절한 기술에 의해 형성될 수 있다. 이온 주입 공정은 기판(320)에 약 도핑 소스/드레인 영역(lightly doped source/drain regions : LDD)(미도시)을 형성하기 위해 수행될 수 있다. 이온 주입 공정은 PMOS 소자를 위한 p-형 도펀트(dopant)(예를 들면, B 또는 In)과 NMOS 소자를 위한 n-형 도펀트(예를 들면, P 또는 As)를 사용할 수 있다.
반도체 소자(300)는 기판(302)과 게이트 구조물 상에 형성된 산화물 층(314)를 더 포함한다. 산화물 층은 CVD, PVD, ALD 또는 다른 적절한 기술에 의해 형성될 수 있다. 산화물 층(314)은 약 2nm에서 약 4nm의 범위를 가지는 두께를 포함한다.반도체 소자(300)는 산화물 층(314) 상에 형성된 질화물 층(316)를 더 포함한다. 질화물 층(316)은 실리콘 질화물로 형성될 수 있다. 질화물 층(316)은 CVD, PVD, ALD, 또는 다른 적절한 기술에 의해 형성될 수 있다. 질화물 층(316)은 약 10nm에서 약 15nm의 범위를 가지는 두께를 포함한다. 산화물 층(314)과 질화물 층(316)은 이하에서 논의된 것처럼, 스트레인드 소스와 드레인 특징 형성에 사용되는 스페이서를 형성하기 위해 식각될 수 있다. 따라서 산화물 층(314)과 질화물 층(316)의 두께는 스트레인드 소스와 드레인 특징이 PMOS 소자의 채널 영역으로부터 간격이 얼마나 있는지에 따라 결정될 수 있다.
패턴된(patterned) 포토레지스트 층(320)은 NMOS 소자를 보호하기 위해 형성된다. 패턴된 포토레지스트 층(320)은 포토리소그래피 공정(photolithography process)에 의해 형성된다. 바람직한 포토리소그래피 공정은 포토 레지스트 코팅, 소프트 베이킹(soft baking), 마스크 정렬(mask aligning), 노광(exposing), 노광후 베이킹(post-exposure baking), 포토 레지스트 현상(developing photoresist ) 및 하드 베이킹(hard baking)의 공정 단계를 포함할 수 있다. 포토리소그래피 노광 공정은 마스크리스 포토리소그래피( maskless photolithography), 전자-빔 묘화(electron-beam writing), 이온-빔 묘화(ion-beam writing), 분자 임플린트(molecular imprint)와 같은 다른 적절한 기술에 의해 구현되거나 대체될 수 있다.
도 4b에서, 식각 공정(324)은 기판(302) 위에 직접 놓인 질화물 층(316)의 일부분을 제거하기 위해 수행될 수 있다. 본 실시 예에서, 식각 공정(324)은 CHxFy/O2 또는 SF6/CHxFy/He(여기서, x=1 에서 3이고, y=4-x)의 가스 조합 또는 다른 적절한 가스 조합을 사용하는 건식 식각 공정(dry etching process)을 포함한다. 건식 식각은 이하 식각 공정(324)에서, 질화물 층의 일부분(316a)이 게이트 구조물의 측벽상에 남는 방향성 식각(directional etching)(예를 들면, 이방성 에칭(anisotropic etching))을 제공한다.
도 4c에서, 식각 공정(328)은 기판(302) 상에 직접 놓인 산화물(314)를 제거하기(break through) 위해 수행된다. 식각 공정(328)은 CF4/Cl2/HBr/He의 가스 조합 또는 다른 적절한 가스 조합을 사용하는 건 식각 공정을 포함한다. 그러므로, 이하의 건식 식각 공정(328) 이후에, 산화물의 일부분(314a)과 질화물의 일부분(316a)는 PMOS 소자의 게이트 구조물의 측벽에 남아 있어, 스페이서(330)를 형성한다.
도 4d에서, 식각 공정(332)은 기판(302)에서 리세스(340)를 식각하기 위해 수행된다. 식각 공정(332)은 HBr/Cl2/O2/He의 조합, 약 1mT에서 약 1000mT의 범위를 가지는 압력, 약 50W에서 약 1000W의 범위를 가지는 전력, 약 100V에서 약 500V의 범위를 가지는 바이어스 전압(bias voltage), 약 10sccm에서 약 500sccm의 범위를 가지는 HBr 흐름 레이트(flow rate), 약 0sccm에서 약 500sccm의 범위를 가지는 Cl2 흐름 레이트, 약 0sccm에서 약 100sccm의 범위를 가지는 O2 흐름 레이트 및 0sccm에서 약 1000sccm의 범위를 가지는 He 흐름 레이트를 사용하는 건식 식각 공정을 포함한다. 건식 식각은 보호되지 않거나 노출된 실리콘 기판(302)의 일부를 제거한다. 따라서, 리세스(340)는 방향성/이방성 식각이기 때문에, 스페이서(330)와 나란히 배열된 수직 측벽(vertical sidewalls)을 가진다. 리세스(340)는 약 400Å에서 약 800Å의 범위를 가지는 깊이(342)를 가질 수 있다.
도 4e에서, 에피택셜(epi) 공정(350)은 리세스(340)에 반도체 물질을 두기 위해 수행된다. NMOS 소자를 보호하는 패턴된 포토레지스트(320)는 epi 공정(350) 이전에 제거된다. 전세정 공정(pre-cleaning process)은 HF 또는 다른 적절한 용액(solution)으로 리세스(340)를 세정하기 위해 수행된다. 본 실시 예에서, epi 공정(350)은 도 2a 내지 도 2c에서 논의된 바텀-업 성장 공정(110)과 유사하다. 따라서, 순 Ge 결정 구조물(355)은 스트레인드 소스와 드레인 특성을 형성하기 위해 리세스(340)에서 성장된다. Ge 구조물(355)의 하부(357)에서 트랩된 디스로케이션 결함이 있을 수 있지만, 이러한 결함은 PMOS 소자의 성능에 부정적인 영행을 주지 않는다. 게다가, 다른 실시 예들에서, Ge(355)는 기판(302)의 표면보다 높게 성장되어 배치된다.
상술한 바와 같이, 스트레인드 소스 및 드레인 구조를 위해 구현된 현재 SiGe 구조물은 생성될 수 있는 스트레인의 양으로 제한된다. SiGe 구조물에서 Ge의 농도는 생성된 스트레인의 양을 결정하고, 이에 따라, Ge 농도의 증가는 스트레인의 양을 증가시킬 것이다. 하지만, Ge 농도는 스트레인드 SiGe 구조물을 위한 충분히 중요한 두께를 얻기 위해 특정 레벨까지 증가될 수 있다. 여기, 본 실시 예에서, 결함이 없는 순 Ge 결정은 스트레인드 소스 및 드레인 구조 또는 높은 이동성 채널을 위해 형성된다. 따라서, Ge 결정(355)은 정공(hole) 이동도를 증가시키고 Si 또는 SiGe 기판 상의 PMOS 소자의 성능을 향상시키기 위해 상당한 양의 압축 스트레인(compressive strain)(예를 들면, 약 4GPa 또는 그 이상)을 발생시킬 것이다. 이에 따라, Ge 소스와 드레인 자신이 최대 Si 정공 이동도를 얻기 위해 4GPa 압축 채널 스트레인 이상을 제공하기 때문에, 접촉 식각 저지 층(contact etch stop layer : CESL)과 같은 다른 종류의 스트레서는 더 이상 필요하지 않다. 본 실시 예의 증진을 위해, Ge(250)은 PMOS 소자의 소소와 드레인 영역을 형성하기 위해 B 또는 In과 같은 p-형 불순물로 인-시튜(in-situ) 도핑될 수 있다.
도 4f에서, 식각 공정(360)은 NMOS 소자 위에 놓인 질화물 층(316)과 PMOS 소자 위에 놓인 질화물 층(316a)을 제거하기 위해 수행된다. 식각 공정(360)은 H3PO4 또는 다른 적절한 에천트(etchant)를 사용하는 습식 식각(wet etching)을 포함한다. 습식 식각은 폴리를 보호하기 위해 느린 식각 속도를 얻을 수 있도록 선택된다. 반도체 소자(300)은 이하에서 간략히 논의되는 것처럼, 제조를 완성하기 위한 공정이 계속된다. 예를 들어, NMOS 소자를 위한 소스/드레인 영역은 P 또는 As와 같은 n-형 도펀트의 이온 주입에 의해 형성될 수 있다. 다른 실시 예에서, 탄화규소(SiC)는 상술한 것처럼, 바텀-업 성장 기술에 의해 NMOS 소자의 소스/드레인 영역을 형성하기 위해 실리콘 기판 트렌치에 놓일 수 있다. 게다가, 실리사이드 구조는 접촉 저항(contact resistance)을 줄이기 위해 돌출형(raised) 소스/드레인 구조 상에 형성된다. 실리사이드는 금속 층을 적층하는 단계, 금속 층이 실리콘과 반응하여 실리사이드를 형성하도록 금속 층을 어닐링하는 단계 및 반응 하지 않는 금속 층을 제거하는 단계를 포함하는 공정에 의해 소스/드레인 상에 형성될 수 있다.
레벨간 유전체(inter-level dielectric : ILD) 층은 기판상에 형성되고, 화학 기계적 연마(chemical mechanical polishing : CMP) 공정은 기판을 연마(polish)하기 위해 기판에 적용된다. 실시 예에서, 게이트 전극(308)은 최종 장치에 폴리로 남는다. 다른 실시 예에서, 폴리는 제거되고, 게이트 라스트 공정(gate last) 또는 게이트 대체(gate replacement) 공정에서 금속으로 대체된다. 게이트 라스트 공정에서, ILD 층 상의 CMP 공정은 폴리 표면이 노출될 때까지 계속되며, 식각 공정은 폴리를 제거하기 위해 수행됨으로써 트렌치가 형성된다. 트렌치는 PMOS 소자와 NMOS 소자에서 적절한 일 함수(work fuction) 금속(예를 들여, p-형 일 함수 금속과 n-형 일 함수 금속)으로 채워진다. 다층 배선(multilayer interconnection : MLI)은 집적 회로를 형성하기 위해 다양한 소자 구조에 전기적으로 연결하기 위해 기판 상에 형성된다. 다층 배선은 종래의 바이어스 또는 접촉과 같은 수직 상호 접속부(vertical interconnects)와 금속 라인과 같은 수평 상호 접속부(horizontal interconnects)를 포함한다. 다양한 상호 접속 특징은 구리(copper), 텅스텐(tungsten) 및 실리사이드를 포함하는 다양한 도전성 물질을 구현할 수 있다. 일 예로, 다마신(damascene) 공정은 구리 다층 배선 구조물을 형성하기 위해 사용된다.
도 5a 내지 도 5d는, 본 명세서의 다양한 측면에 따른, 제조의 다양한 단계에서 반도체 소자(400)의 다른 실시 예를 도시한다. 반도체 소자(400)는 FinFET 요소를 포함한다. 도 5a 내지 5d는 본 실시 예의 발명적 개념을 잘 이해하기 위해 단순화되었으며, 이에 따라, 일부 알려진 특징과 공정은 생략되었다. 도 5a에서, 반도체 소자(400)는 기판(미도시)을 포함한다. 기판은 결정 구조물의 실리콘 일 수 있다. 반도체 소자(400)는 기판에서 확장된 다수의 핀(404)을 포함한다. 단지 하나의 핀이 도시되었지만, 핀의 수는 특정한 응용에 따라 변경될 수 있다. 핀(404)은 실리콘을 포함한다. 핀(404)은 포토리소그래피와 식각과 같은 적절한 공정을 사용하여 제조될 수 있다. 예를 들어, 포토리소그래피 공정은 기판(예를 들어, 실리콘 층) 위에 놓인 포토레지스트 층(레지스트)을 형성하는 단계, 패턴을 위해 레지스트를 노광하는 단계, 노광후 베이킹을 수행하는 단계 및 레지스트를 포함하는 마스킹 요소(masking element)를 형성하기 위해 레지스트를 현상하는 단계를 포함할 수 있다. 이에 따라, 마스킹 요소는 기판으로부터 핀(404)을 식각하기 위해 사용될 수 있다. 핀(404)은 반응성 이온 에칭(reactive ion etch : RIE) 및/또는 다른 적절한 공정을 사용하여 식각될 수 있다. 셀로우 트렌치 격리(STI) 구조물(406)은 핀(404)을 둘러싸며, 각각의 핀을 다른 핀으로부터 격리시킨다. STI 구조물(406)은 일종의 적절한 절연 물질을 포함할 수 있다.
다른 실시 예에서, 기판은 실리콘-온-인슐레이터(silicon-on-insulator : SOI) 기판을 포함한다. SOI 기판은 산소 주입(implantation of oxygen : SIMOX), 웨이퍼 본딩(wafer bonding) 및/또는 다른 적절한 방법에 의한 분리(separation)를 사용하여 제조된다. 실리콘 층은 SOI 기판의 실리콘 층(예를 들어, 절연체 층 위에 놓인)일 수 있다. 핀은 예를 들어, 기판 상의 실리콘 층을 식각하여 형성된다.
반도체 소자(400)는 핀(404)의 일부분 상에 형성된 다중 게이트(multiple gate) 구조물(408)을 포함한다. 게이트 구조물은 핀의 양쪽에서 채널의 게이트 제어를 허락하는 핀(404)을 둘러싼다. 게이트 구조물(408)을 도 4에서 언급한 것과 유사한 게이트 유전체 층, 게이트 전극 및 하드 마스크를 포함한다. 스페이서(409)는 게이트 구조물(408)의 측벽에 형성된다.
도 5b에서, 식각 공정(410)은 핀(404)의 노출된 부분을 제거하기 위해 수행된다. 본 실시 예에서, 식각 공정(410)은 도 4의 식각 공정(332)과 유사하다. 따라서, 이하의 식각 공정(410)에서, 리세스(420)은 형성된다. 리세스(420)는 제1 결정 면 방위(예를 들면, [100])를 가지는 하부 표면(422)과 제2 결정 면 방위(예를 들면, [110])를 가지는 측면(424)을 가진다. STI(406)는 리세스(420)의 다른 측을 형성한다.
도 5c에서, 에피택셜(epi) 성장 공정(430)은 리세스(420)에서 반도체 물질을 적층하기 위해 수행된다. 본 실시 예에서, epi 공정(430)은 도 2a 내지 도 2c에서 논의된 바텀-업 성장 공정(110)과 유사하다.제1 결정 면 방위(바닥 표면(422))에서 Ge 성장 속도는 제2 결정 면 방위(측면(424))에서 성장 속도 보다 크다. 상술한 것처럼, 식각 성분은 epi 공정(430) 동안 측면(424)에서 성장을 제어하고 금지한다. 게다가, 식각 성분은 STI(406)의 측면에 배치된 Ge를 제거할 수 있다. 따라서, 순 Ge 결정 구조물(440)은 바텀-업으로부터 리세스(420)에서 실질적으로 성장된다. 바텀-업 성장은 STI(406) 표면까지 계속된다. 도 5d에서, 바텀-업 성장은 STI(406)의 표면을 지나 계속되며, Ge 구조물(440)을 형성하기 위해 요구되는 높이에서 완성된다. 스트레인드 소스와 드레인 특징의 Ge 구조물(440)은 소자의 성능을 향상시키는 정공 이동도를 증가한다.
전술한 것은 몇몇 실시 예의 특징을 대략적으로 나타내었다. 당해 분야에서 숙련된 자들은 설계 또는 다른 공정을 설계 또는 수정하기 위한 근거와 동일한 목적을 실행 및/또는 여기에 소개된 실시 예의 동일한 이점을 달성하기 위한 구조물처럼 본 명세서를 쉽게 사용할 수 있는 것을 인정할 것이다. 또한, 당해 분야에서 숙련된 자들은 동등한 구조는 본 명세서의 사상과 범위를 벗어나지 않으며, 그것들은 본 명세서의 사상과 범위로부터 벗어남이 없이 다양한 변화, 대체 및 변경이 이루어질 것을 인식한다. 예를 들어, 다른 epi 필름은 Ge 또는 3-5 족 화합물 반도체와 같은, 채널 물질을 위한 실리콘 트렌치에서 성장될 수 있다.

Claims (10)

  1. 반도체 소자 제조 방법에 있어서,
    반도체 기판을 마련하는 단계;
    상기 기판에 트렌치를 형성하는 단계; 및
    상기 트렌치에서 반도체 물질을 에피택셜(epitaxially)(epi) 성장시키는 단계;를 포함하며,
    상기 트렌치의 바닥 표면은 제1 결정 면 방위(first crystal plane orientation)를 가지며, 상기 트렌치의 측면은 제2 결정 면 방위(second crystal plane orientation)을 가지며, 상기 epi 공정은 식각 성분(etch component)을 사용하고, 상기 제1 결정 면 방위의 제1 성장 속도는 상기 제2 결정 면 방위의 제2 성장 속도와 상이한 것인, 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 물질은, 실리콘(Si), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 탄화규소(silicon carbon : SiC) 및 III-V 족 화합물 반도체 중 하나를 포함하며,
    상기 III-V 족 화합물 반도체는, GaAs 및 InSb 중 하나를 포함하며,
    상기 기판은, 실리콘(Si) 및 게르마늄(Ge) 중 하나를 포함하는 것인, 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 식각 성분은, Cl 함유 가스 및 Br 함유 가스 중 하나를 포함하는 것인, 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 제1 결정 면 방위는 [100]을 포함하며,
    상기 제2 결정 면 방위는 [110] 및 [111] 중 하나를 포함하는 것인, 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 제1 성장 속도는, 상기 제2 성장 속도보다 큰 것인, 반도체 소자 제조 방법.
  6. 반도체 소자에 있어서,
    반도체 기판; 및
    트랜지스터;를 포함하며,
    상기 트랜지스터는,
    상기 기판 상에 배치된 게이트 구조; 및
    상기 기판 내에 형성된 스트레인드 구조(strained feature)를 포함하며,
    상기 스트레인드 구조는 바텀-업(bottom-up) 성장 공정에 의해 epi 필름으로 형성되어, 상기 epi 필름의 측면은 디스로케이션 결함(dislocation defect)이 없는 것인, 반도체 소자.
  7. 제6항에 있어서,
    상기 스트레인드 구조는,
    상기 기판의 제1 결정 면 방위를 인터페이스(interface)하는 바닥 표면과, 상기 기판의 제2 결정 면 방위를 인터페이스하는 측면을 포함하며, 상기 제1 결정 면 방위는 상기 제2 결정 면 방위와 상이하고, 상기 제1 결정 면 방위는 [100]을 포함하고, 상기 제2 결정 면 방위는 [110] 및 [111] 중 하나를 포함하는 것인, 반도체 소자.
  8. 제6항에 있어서,
    상기 epi 필름은 Ge를 포함하며,
    상기 트랜지스터는 PMOS 소자를 포함하는 것인, 반도체 소자.
  9. 제8항에 있어서,
    상기 트랜지스터는 FinFET를 포함하며,
    상기 스트레인드 구조는 핀의 일부분을 형성하는 것인, 반도체 소자.
  10. 반도체 소자 제조 방법에 있어서,
    반도체 기판을 마련하는 단계;
    상기 기판에 트렌치를 형성하는 단계; 및
    상기 트렌치에서 epi 필름을 성장시키기 위해 에피택셜(epi) 성장 공정을 수행하는 단계;를 포함하며,
    상기 트렌치의 제1 표면은 제1 결정 면 방위를 가지며, 상기 트렌치의 제2 표면은 제2 결정 면 방위를 가지며,
    상기 epi 성장 공정은 식각 성분을 포함하며,
    상기 제1 결정 면 방위의 제1 성장 속도는 상기 제2 결정 면 방위의 제2 성장 속도와 상이하여, 상기 식각 성분은 제1 및 제2 결정 면 방위 중 하나의 성장을 억제하는 것인, 반도체 소자 제조 방법.
KR1020100094438A 2009-10-30 2010-09-29 기판 트렌치에서 ｅｐｉ 필름을 형성하는 방법 KR101204586B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100094438A KR101204586B1 (ko) 2009-10-30 2010-09-29 기판 트렌치에서 ｅｐｉ 필름을 형성하는 방법

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US61/256,431 2009-10-30
US12/784,207 2010-05-20
KR1020100094438A KR101204586B1 (ko) 2009-10-30 2010-09-29 기판 트렌치에서 ｅｐｉ 필름을 형성하는 방법

Publications (2)

Publication Number Publication Date
KR20110047973A KR20110047973A (ko) 2011-05-09
KR101204586B1 true KR101204586B1 (ko) 2012-11-23

Family

ID=44239186

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100094438A KR101204586B1 (ko) 2009-10-30 2010-09-29 기판 트렌치에서 ｅｐｉ 필름을 형성하는 방법

Country Status (1)

Country Link
KR (1) KR101204586B1 (ko)

Also Published As

Publication number Publication date
KR20110047973A (ko) 2011-05-09

Similar Documents

Publication Publication Date Title
US9647118B2 (en) Device having EPI film in substrate trench
US10622464B2 (en) Integrated circuit structure with substrate isolation and un-doped channel
US8900956B2 (en) Method of dual EPI process for semiconductor device
US9978870B2 (en) FinFET with buried insulator layer and method for forming
US8487354B2 (en) Method for improving selectivity of epi process
US8455859B2 (en) Strained structure of semiconductor device
US8530316B2 (en) Method for fabricating a semiconductor device
KR101600553B1 (ko) 에피택셜 성장된 스트레스-유도 소오스 및 드레인 영역들을 가지는 ｍｏｓ 디바이스들의 제조 방법
US8343872B2 (en) Method of forming strained structures with compound profiles in semiconductor devices
TWI658491B (zh) 半導體裝置與其之製造方法
US9496395B2 (en) Semiconductor device having a strain feature in a gate spacer and methods of manufacture thereof
KR101204586B1 (ko) 기판 트렌치에서 ｅｐｉ 필름을 형성하는 방법
US10276693B1 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151105

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161103

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171107

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181106

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191108

Year of fee payment: 8