CN111370466A - 一种场效应晶体管及其制作方法 - Google Patents

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Abstract

本发明的实施例提供一种场效应晶体管及其制作方法，涉及半导体技术领域，可减小场效应晶体管的寄生参数，从而提高场效应晶体管的可靠性。所述场效应晶体管，其特征在于，包括源极和漏极，所述源极与所述漏极之间的沟道上设置有栅极，所述栅极通过绝缘结构与所述源极和漏极隔离，所述沟道的两端的厚度大于所述沟道的中段的厚度。

Description

一种场效应晶体管及其制作方法
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种场效应晶体管及其制作方法。
背景技术
目前，在制作场效应晶体管(Field-Effect Transistor，FET)时，以MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)为例，如图1所示，沟道100内一般依次堆叠有第一半导体材料层11和第二半导体材料层12，以及位于第二半导体材料层12上的假栅结构13，在沟道100两侧的源漏区域通过掺杂工艺形成源极14和漏极15之后，可通过刻蚀工艺去除第二半导体材料层12以及假栅结构13，进而，如图2所示，可通过RMG(Replacement Metal Gate，替代栅)工艺，在第一半导体材料层11和假栅结构13的位置填充栅极材料，例如，高介电常数(High-K)材料，形成真正的栅极21。
在上述制作方法中，通过掺杂工艺形成源极14和漏极15时，如图1所示，源极14(或漏极15)与沟道100内的第一半导体材料层11和第二半导体材料层12直接接触，使得一部分杂质原子扩散至第二半导体材料层12和第一半导体材料层11中形成扩展(Extension)区域22，导致后续形成的MOSFET的寄生电容等寄生参数增大，MOSFET的GIDL(gated-inducedrain leakage，栅诱导漏极泄漏电流)也会增加，严重影响了MOSFET的性能和可靠性。
发明内容
本发明的实施例提供一种场效应晶体管及其制作方法，可减小场效应晶体管的寄生参数，从而提高场效应晶体管的性能和可靠性。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，本发明的实施例提供一种场效应晶体管的制作方法，包括：在半导体衬底上形成具有超晶格特征的鳍状的支撑结构，该支撑结构包括交替设置的第一半导体材料层和第二半导体材料层，该支撑结构的两侧设置有隔离层；沿着隔离层与支撑结构的交界形成覆盖该支撑结构的假栅结构，该假栅结构在栅长方向(栅长方向用于指示所述场效应晶体管中载流子的输运方向)的长度小于该第一半导体材料层在该栅长方向的长度；沿栅长方向，去除第一半导体材料层中除牺牲层以外的区域，形成绝缘凹槽，该牺牲层为：第一半导体材料层中该假栅结构沿目标方向(即垂直于该半导体衬底底面的方向)的投影区域，该绝缘凹槽中填充的介质的介电常数小于该第一半导体材料层的介电常数；沿该栅长方向，在预设的源漏区域形成源极和漏极，该源极和漏极通过该绝缘凹槽与该牺牲层隔离。这样，后续去除该牺牲层后，在牺牲层的位置填充的栅极材料(即介电常数较大的材料)也能够通过绝缘凹槽与源极和漏极隔离，从而减小因源极和漏极直接与栅极材料接触形成的寄生电容等寄生参数，提高场效应晶体管的性能和可靠性。
在一种可能的设计方式中，沿该栅长方向，沿栅长方向，去除第一半导体材料层中除牺牲层以外的区域，形成绝缘凹槽，包括：沿栅长方向，对第一半导体材料层进行选择性氧化工艺，使得第一半导体材料层中除牺牲层以外的区域被氧化，形成绝缘凹槽，此时，绝缘凹槽中填充的介质为第一半导体材料层的氧化物，其介电常数一般比较低，因此，该绝缘凹槽可以隔离后续形成的源极(或漏极)与填充牺牲层的High-K(高介电常数)介质材料，避免源极(或漏极)直接与High-K介质材料接触后产生寄生电容。
在一种可能的设计方式中，沿该栅长方向，沿栅长方向，去除第一半导体材料层中除牺牲层以外的区域，形成绝缘凹槽，包括：沿栅长方向，对第一半导体材料层进行选择性刻蚀工艺，使得第一半导体材料层中除牺牲层以外的区域被去除，形成绝缘凹槽。此时，绝缘凹槽内填充的介质为介电常数较低的空气，因此，该绝缘凹槽可以隔离后续形成的源极(或漏极)与填充牺牲层的High-K介质材料，避免源极(或漏极)直接与High-K介质材料接触后产生寄生电容。
在一种可能的设计方式中，在形成上述绝缘凹槽之后，还包括：在该绝缘凹槽内填充介电常数小于3.9的介质材料。此时，绝缘凹槽内被介电常数小于3.9的介质材料，即Low-K介质材料填充，因此，该绝缘凹槽可以隔离后续形成的源极(或漏极)与填充牺牲层的High-K介质材料，避免源极(或漏极)直接与High-K介质材料接触后产生寄生电容。
在一种可能的设计方式中，在该绝缘凹槽内填充介电常数小于3.9的介质材料之前，还包括：沿该栅长方向，通过ALD工艺在该绝缘凹槽的表层上形成刻蚀停止层。这样，后续在去除牺牲层时，刻蚀停止层可以阻挡刻蚀液刻蚀到除牺牲层以外的区域。
在一种可能的设计方式中，在沿该栅长方向，在预设的源漏区域形成源极和漏极之后，还包括：去除该假栅结构和该牺牲层；沿栅结构截面方向，调整该第二半导体材料层的厚度，该栅结构截面方向与该栅长方向垂直。由于场效应晶体管的沟道效应与第二半导体材料层的厚度是相关的，因此，通过调整第二半导体材料层的厚度，可以改善场效应晶体管的沟道效应，实现沟道效应的灵活调节。
在一种可能的设计方式中，调整该第二半导体材料层的厚度，包括：通过刻蚀工艺，将该第二半导体材料层的厚度从8nm减小至4nm。
在一种可能的设计方式中，在沿栅结构截面方向，调整该第二半导体材料层的厚度之后，还包括：通过RMG工艺，在已去除的该假栅结构和该牺牲层的位置形成栅极。
在一种可能的设计方式中，在半导体衬底上形成具有超晶格特征的支撑结构，包括：在半导体衬底上依次生长第一半导体材料层和第二半导体材料层的周期性超晶格结构，该第一半导体材料层和该第二半导体材料层的厚度均小于50nm；对该超晶格结构进行刻蚀，形成鳍状的支撑结构。
在一种可能的设计方式中，沿着隔离层与支撑结构的交界形成覆盖支撑结构的假栅结构，包括：在裸露出的支撑结构上形成氧化层；在氧化层上形成覆盖该支撑结构的假栅结构。
在一种可能的设计方式中，该假栅结构在栅结构截面方向的长度小于该隔离层的长度，其中，在该隔离层上形成包裹该支撑结构的假栅结构之后，还包括：在该假栅结构的外围沉积绝缘层，该绝缘层的侧壁与该隔离层的侧壁齐平。
第二方面，本发明的实施例提供一种场效应晶体管，包括源极和漏极，该源极与漏极之间的沟道内设置有栅极，栅极通过绝缘凹槽与源极和漏极隔离，该绝缘凹槽内填充的介质的介电常数小于第一半导体材料层的介电常数，该第一半导体材料层为制作场效应晶体管时形成的一种超晶格材料薄膜。
本发明的这些方面或其他方面在以下实施例的描述中会更加简明易懂。
附图说明
图1为现有技术中场效应晶体管的制作原理示意图一；
图2为现有技术中场效应晶体管的制作原理示意图二；
图3为本发明实施例提供的一种场效应晶体管的结构示意图；
图4为本发明实施例提供的一种场效应晶体管的制作方法的流程示意图；
图5为本发明实施例提供的一种场效应晶体管的制作原理示意图一；
图6为本发明实施例提供的一种场效应晶体管的制作原理示意图二；
图7为本发明实施例提供的一种场效应晶体管的制作原理示意图三；
图8为本发明实施例提供的一种场效应晶体管的制作原理示意图四；
图9为本发明实施例提供的一种场效应晶体管的制作原理示意图五；
图10为本发明实施例提供的一种场效应晶体管的制作原理示意图六；
图11为本发明实施例提供的一种场效应晶体管的制作原理示意图七；
图12为本发明实施例提供的一种场效应晶体管的制作原理示意图八；
图13为本发明实施例提供的一种场效应晶体管的制作原理示意图九；
图14为本发明实施例提供的一种场效应晶体管的制作原理示意图十；
图15为本发明实施例提供的一种场效应晶体管的制作原理示意图十一；
图16为本发明实施例提供的一种场效应晶体管的制作原理示意图十二；
图17为本发明实施例提供的一种场效应晶体管的制作原理示意图十三。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
本发明的实施例提供一种场效应晶体管，该场效应晶体管可以为MOSFET，例如，堆叠环栅纳米线晶体管(Stacked Gate-All-Around Nanowire Transistor)，鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)等，也可以为隧穿场效应晶体管(TFET，Tunneling Field Effect Transistor)等，本发明实施例对此不作限制。
另外，为方便阐述本发明的实施例提供一种场效应晶体管及其制作方法，首先对场效应晶体管的各个截面方向进行解释，如图3所示，为本发明的实施例提供的一种场效应晶体管的结构示意图，其中，半导体衬底31上设置有栅极32，栅极32的两侧为源漏区域，分别设置有鳍状的源极33和漏极34，那么，沿XX’方向用于指示场效应晶体管的栅长方向，即场效应晶体管中载流子的输运方向；沿YY’方向用于指示场效应晶体管的栅结构(Gatestructure)截面方向，栅长方向与栅结构截面方向互相垂直。
需要说明的是，图3中仅示出了场效应晶体管内一组栅极32，源极33和漏极34的结构，可以理解的是，场效应晶体管内还可以包括多组结构类似的栅极，源极和漏极，本发明实施例对此不作限制。
那么，基于图3所示的栅长方向和栅结构截面方向，本发明的实施例提供一种场效应晶体管的制作方法，如图4所示，包括：
401、在半导体衬底上形成具有超晶格特征的支撑结构，该支撑结构包括交替设置的第一半导体材料层和第二半导体材料层，支撑结构的两侧设置有隔离层。
其中，该半导体衬底可以为SOI(Silicon-On-Insulator，绝缘衬底上的硅)衬底、体硅衬底、ETSOI(Extremely Thin SOI，超薄SOI)衬底、SGOI(SiGe-On-Insulator，绝缘衬底上的锗硅)衬底或IIIV-OI(IIIV-On-lnsulator，绝缘衬底上的IIIV族化合物)衬底等，本发明实施例对此不作限制。
具体的，如图5所示(图5中的(a)为沿栅长方向的截面示意图，图5中的(b)为沿栅结构截面方向的截面示意图)，可以先在半导体衬底51上交替生长第一半导体材料层52和第二半导体材料层53的周期性超晶格(superlattice)结构，其中，超晶格结构是指两种不同组元以几个纳米到几十个纳米的薄层交替生长并保持严格周期性的多层膜。
示例性的，第一半导体材料层52和第二半导体材料层53的厚度均可小于50nm，当第一半导体材料层52为硅材料时，第二半导体材料层53可以为锗硅材料。
进而，可以对上述第一半导体材料层52和第二半导体材料层53组成的超晶格结构进行刻蚀，形成如图6所示的支撑结构61，示例性的，该支撑结构61可以呈鳍状设置在半导体衬底51上。其中，图6中的(a)为沿栅长方向的截面示意图，图6中的(b)为沿栅结构截面方向的截面示意图。
进一步地，如图7所示，可继续通过CMP(chemical mechanical flattening，化学机械平坦化)工艺和回刻(Recess)工艺在支撑结构61的两侧形成隔离层71。
可选的，隔离层71的厚度与刻蚀掉的半导体衬底51的厚度相同。
示例性的，隔离层71具体可以为氧化硅等氧化物制成的，本发明实施例对此不作限制。
402、沿着隔离层与支撑结构的交界形成覆盖支撑结构的假栅结构，该假栅结构在栅长方向的长度小于第一半导体材料层在栅长方向的长度。
如图8所示，在形成隔离层71后，可进一步在隔离层71上形成覆盖支撑结构61的假栅(Poly Gate)结构81，此时，支撑结构61被镶嵌在隔离层71与假栅结构81形成的间隙中。
其中，如图9中的(a)所示，该假栅结构81在栅长方向的长度小于第一半导体材料层52在栅长方向的长度。其中，图9中的(a)为沿栅长方向的截面示意图，图9中的(b)为沿栅结构截面方向的截面示意图。
示例性的，假栅结构81具体可以为多晶硅或者非晶硅材料制成的，本发明实施例对此不作限制。
具体的，可以先在裸露出的支撑结构61上形成氧化层(Dummy Oxide)；再在氧化层上形成包裹支撑结构61的假栅结构81。
进一步地，如图10所示，还可以在假栅结构81的外围沉积绝缘层91，使绝缘层91的侧壁在栅结构截面方向上与隔离层71的侧壁对齐，其中，图10中的(a)为沿栅长方向的截面示意图，图10中的(b)为沿栅结构截面方向的截面示意图。
另外，在形成假栅结构81时，尽可能的保证刻蚀的各向异性，并调节使多晶硅：氧化硅的刻蚀选择比例尽可能的高，从而形成形貌较为陡直的假栅结构81，形貌较为陡直的假栅结构81有利于后续形成绝缘层91时，能够较好地使得假栅结构81与绝缘层91贴合，从而保证假栅结构81被有效的隔离。
403、沿栅长方向，去除第一半导体材料层中除牺牲层以外的区域，形成绝缘凹槽。
上述牺牲层为第一半导体材料层52中，假栅结构81沿目标方向(该目标方向为垂直于半导体衬底51底面的方向，即假栅结构81在第一半导体材料层52的正投影方向)的投影区域。
其中，绝缘凹槽中填充的介质的介电常数小于上述第一半导体材料层的介电常数。
在一种可能的设计方式中，在栅长方向上，可以先沿绝缘层91的侧壁对第一半导体材料层52和第二半导体材料层53进行刻蚀，使第一半导体材料层52和第二半导体材料层53的侧壁与绝缘层91对齐(如图11中的(a)所示)。其中，图11中的(a)为沿栅长方向的截面示意图，图11中的(b)为沿栅结构截面方向的截面示意图。
进而，对图11中的(a)中所示的第一半导体材料层52进行选择性氧化(selectively oxidlzation)工艺，使得第一半导体材料层52中，假栅结构81在第一半导体材料层52的投影区域以外的区域被氧化，被氧化的这部分空间形成了如图12中的(a)所示的绝缘凹槽101，而假栅结构81在第一半导体材料层52的投影区域没有被氧化，形成如图12中的(a)所示的牺牲层102。此时，绝缘凹槽101内被第一半导体材料层52的氧化物(例如，氧化硅)填充，而第一半导体材料层52的氧化物的介电常数一般比较低，因此，该绝缘凹槽101可以隔离后续形成的源极(或漏极)与填充牺牲层102的栅极材料，例如，High-K(高介电常数)介质材料，避免后续形成的源极(或漏极)直接与栅极材料形成的栅极接触后产生寄生电容。其中，图12中的(a)为沿栅长方向的截面示意图，图12中的(b)为沿栅结构截面方向的截面示意图。
示例性的，当第一半导体材料层52为硅时，进行上述选择性氧化工艺后，在绝缘凹槽101内形成氧化硅，氧化硅的介电常数约为3.9，而硅的介电常数约为11.5，远小于氧化硅的介电常数。
在另一种可能的设计方式中，沿栅长方向，可以对图11中的(a)中所示的第一半导体材料层52进行选择性刻蚀(selectively removal)工艺，使得第一半导体材料层52中，假栅结构81在第一半导体材料层52的投影区域以外的区域被去除，形成如图13中的(a)所示的绝缘凹槽101，而假栅结构81在第一半导体材料层52的投影区域被保留，形成如图13中的(a)所示的牺牲层102。此时，填充绝缘凹槽101的为空气。空气作为一种介电常数较低的介质(空气的介电常数约为1)，可以隔离后续形成的源极(或漏极)与填充牺牲层102的栅极材料，从而避免后续形成的源极(或漏极)直接与栅极材料形成的栅极接触后产生寄生电容。其中，图13中的(a)为沿栅长方向的截面示意图，图13中的(b)为沿栅结构截面方向的截面示意图。
另外，在形成图13中的(a)所示的绝缘凹槽101之后，如图14(图14中的(a)为沿栅长方向的截面示意图，图14中的(b)为沿栅结构截面方向的截面示意图)所示，沿栅长方向，可以通过ALD(Atomic Layer Deposition，原子层沉积)工艺在绝缘凹槽101的表层上形成刻蚀停止层111。这样，后续在去除牺牲层102时，刻蚀停止层111可以阻挡刻蚀液刻蚀到除牺牲层102以外的区域。
进一步地，仍如图14中的(a)所示，可在绝缘凹槽101内填充介电常数小于3.9的介质材料，例如，Low-K(低介电常数)介质材料121。使绝缘凹槽101内具有更低的K(介电常数)值，从而避免后续形成的源极(和漏极)与填充牺牲层102的栅极材料形成的栅极直接接触产生寄生电容。
通常，可以将介电常数在小于2.5以内的介质材料作为Low-K介质材料，例如，SiCOH(掺氢的氧化硅碳)等。
类似的，可以将介电常数在大于4的介质材料作为High-K介质材料，例如，HfO2(二氧化铪)等。
其中，本发明实施例中所述的介电常数(ε)，是指相对介电常数(εr)与真空中绝对介电常数(ε0)乘积，即ε＝εr＊ε0，ε0＝8.85＊10-12F/m。
示例性的，上述第一半导体材料层52或第二半导体材料层53的介电常数约为10-12。
404、沿栅长方向，在预设的源漏区域形成源极和漏极，源极和漏极通过绝缘凹槽与牺牲层隔离。
以图14所示的绝缘凹槽101内填充Low-K介质材料121为例，在步骤404中，可利用选择性外延技术，在预设的源漏区域外延生长硅或锗硅等材料，进而，通过掺杂工艺使源漏区域具有一定的掺杂浓度，形成如图15(图15中的(a)为沿栅长方向的截面示意图，图15中的(b)为沿栅结构截面方向的截面示意图)所示源极131和漏极132。
此时，源极131和漏极132通过绝缘凹槽101与牺牲层102隔离。后续，当去除牺牲层102后，可以向牺牲层102的位置填充High-K介质材料以形成栅极，那么，源极131和漏极132仍然可通过绝缘凹槽101与栅极隔离，从而降低源极131和漏极132直接与栅极接触产生的寄生电容。
另外，仍如图15中的(a)所示，在形成源极131和漏极132时，杂质原子会扩散到第二半导体材料层53，形成扩展区域133，而扩展区域的大小与场效应晶体管的寄生电阻有关，当扩展区域越大时，寄生电阻的值越小，当扩展区域越小时，寄生电阻的值越大。
因此，为了减小寄生电阻，可以将第二半导体材料层53的厚度设置的尽可能的大，从而形成较大的扩展区域。但是，当第二半导体材料层53的厚度越大时，会降低场效应晶体管对短沟道效应(Short-channel effects)的抑制能力，例如，使得场效应晶体管的漏电流增大，对此，可通过下述步骤406解决上述问题。
405、去除假栅结构和牺牲层。
如图16所示(图16中的(a)为沿栅长方向的截面示意图，图16中的(b)为沿栅结构截面方向的截面示意图)，可通过刻蚀工艺去除上述假栅结构81和牺牲层102。
406、沿栅结构截面方向，调整第二半导体材料层的厚度。
在步骤406中，如图16中的(b)所示，可调整沟道区域内第二半导体材料层53的厚度，例如，调整前第二半导体材料层53的厚度T1＝8nm，可通过刻蚀等工艺，将第二半导体材料层53的厚度减小至T2，T2＝4nm，这样，由于场效应晶体管的沟道效应与第二半导体材料层53的厚度是相关的，因此，通过调整第二半导体材料层53的厚度，可以改善场效应晶体管的短沟道效应，从而在不增加寄生电阻的情况下，实现短沟道效应的灵活调节。
407、通过RMG工艺，在已去除的假栅结构和牺牲层的位置形成栅极。
后续，可沿用现有技术，通过RMG(Replacement Metal Gate，替代栅)工艺，在已去除的假栅结构81和牺牲层102的位置形成如图17所示的栅极151(该栅极151中至少包括两层结构，一层是High-K介质材料，另外一层是具有特定功函数的金属材料)，最终形成场效应晶体管，其中，图17中的(a)为沿栅长方向的截面示意图，图17中的(b)为沿栅结构截面方向的截面示意图。
如图17所示，在形成的场效应晶体管中，栅极151中原本设置第一半导体材料层51的位置，可通过绝缘凹槽101内介电常数较低的材料与源极131(或漏极132)隔离，而栅极151中原本填充有假栅结构81的位置，可通过绝缘层91与源极131(或漏极132)隔离，也就是说，栅极151通过绝缘凹槽101和绝缘层91，几乎完全与源极131(或漏极132)隔离，从而降低了整个场效应晶体管的寄生电容，提高场效应晶体管的性能和可靠性。
另外，本发明实施例还提供一种场效应晶体管，该场效应晶体管可以为MOSFET或隧穿场效应晶体管等，本发明实施例对此不作限制。
其中，本发明实施例还提供的场效应晶体管的制作方法可参见上述实施例中步骤401-407的相关内容，故此处不再赘述。
示例性的，如图17中的(a)所示，在本发明实施例提供的场效应晶体管中，栅极151设置在源极131与漏极132之间形成的沟道内，栅极151并不是与源极131(或漏极132)直接接触，而是通过绝缘凹槽101与源极131(或漏极132)隔离，而绝缘凹槽101内填充有介电常数较低的材料，因此，可避免栅极151与源极131(或漏极132)直接接触产生的寄生电容，提高场效应晶体管的性能和可靠性。
至此，本发明的实施例提供一种场效应晶体管及其制作方法，在该制作方法中，先在半导体衬底上形成具有超晶格特征的支撑结构，该支撑结构包括交替设置的第一半导体材料层和第二半导体材料层，该支撑结构的两侧设置有隔离层；进而，在隔离层上形成覆盖该支撑结构的假栅结构，该假栅结构在栅长方向的长度小于上述第一半导体材料层在栅长方向的长度；那么，沿栅长方向，可去除第一半导体材料层中除牺牲层以外的区域，形成绝缘凹槽，而第一半导体材料层中除牺牲层之外的区域形成了绝缘凹槽，该牺牲层为假栅结构沿目标方向(即垂直于设置有支撑结构的隔离层表面的方向)在第一半导体材料层的投影区域，该绝缘凹槽中所填充的介质的介电常数小于第一半导体材料层的介电常数，因此，后续沿栅长方向在预设的源漏区域形成源极和漏极后，该源极和漏极可通过上述绝缘凹槽与填充牺牲层的栅极材料(例如，High-K介质材料)隔离，避免源极(或漏极)直接与栅极材料接触后产生寄生电容，从而降低了整个场效应晶体管的寄生电容，提高场效应晶体管的性能和可靠性。
本领域技术人员应该可以意识到，在上述一个或多个示例中，本发明所描述的功能可以用硬件、软件、固件或它们的任意组合来实现。当使用软件实现时，可以将这些功能存储在计算机可读介质中或者作为计算机可读介质上的一个或多个指令或代码进行传输。计算机可读介质包括计算机存储介质和通信介质，其中通信介质包括便于从一个地方向另一个地方传送计算机程序的任何介质。存储介质可以是通用或专用计算机能够存取的任何可用介质。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的技术方案的基础之上，所做的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。

Claims (18)

1.一种场效应晶体管，其特征在于，包括源极和漏极，所述源极与所述漏极之间的沟道上设置有栅极，所述栅极通过绝缘结构与所述源极和漏极隔离，所述沟道的两端的厚度大于所述沟道的中段的厚度。
2.如权利要求1所述的场效应晶体管，其特征在于，所述场效应晶体管包括多层栅极和多层沟道，所述多层沟道和所述多层栅极交替堆叠形成堆叠结构，所述源极和所述漏极设置于所述堆叠结构的两侧。
3.如权利要求2所述的场效应晶体管，其特征在于，所述场效应晶体管包括至少两层栅极和至少两层沟道。
4.如权利要求1所述的场效应晶体管，其特征在于，所述绝缘结构被设置于所述栅极和所述源极之间，以及还设置于所述栅极和所述漏极之间。
5.如权利要求1所述的场效应晶体管，其特征在于，所述绝缘结构由半导体材料的氧化物构成。
6.如权利要求1所述的场效应晶体管，其特征在于，所述绝缘结构包括形成于所述栅极两侧的凹槽，所述凹槽内填充有绝缘的介质材料。
7.如权利要求6所述的场效应晶体管，其特征在于，所述绝缘的介质为Low-K介质材料。
8.如权利要求6所述的场效应晶体管，其特征在于，所述绝缘的介质材料的介电常数小于或等于3.9。
9.如权利要求6所述的场效应晶体管，其特征在于，所述凹槽的表层形成有刻蚀停止层。
10.如权利要求1所述的场效应晶体管，其特征在于，所述沟道的两端被杂质原子扩散。
11.如权利要求1所述的场效应晶体管，其特征在于，所述栅极在所述沟道上的垂直投影在所述沟道的中段。
12.如权利要求1所述的场效应晶体管，其特征在于，所述绝缘结构在所述沟道上的垂直投影在所述沟道的两端。
13.如权利要求1所述的场效应晶体管，其特征在于，所述沟道上被所述栅极在所述沟道上的垂直投影覆盖的部分是所述沟道的中段，所述沟道上没有被所述栅极在所述沟道上的垂直投影覆盖的部分是所述沟道的两端。
14.如权利要求1所述的场效应晶体管，其特征在于，所述栅极为通过替代栅工艺形成的。
15.如权利要求1所述的场效应晶体管，其特征在于，所述沟道的中段的厚度为4nm，所述沟道的两端的厚度为8nm。
16.如权利要求1所述的场效应晶体管，其特征在于，所述沟道包括半导体材料。
17.一种集成电路，包括如权利要求1-15任一项所述的场效应晶体管。
18.一种电子设备，包括集成电路，所述集成电路中包括如权利要求1-15任一项所述的场效应晶体管。
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