KR102330792B1 - 텅스텐 합금을 갖는 반도체 디바이스 및 컴퓨팅 디바이스 - Google Patents

텅스텐 합금을 갖는 반도체 디바이스 및 컴퓨팅 디바이스 Download PDF

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Abstract

코발트, 텅스텐 및 붕소를 포함하는 도전성 합금 및 니켈, 텅스텐 및 붕소를 포함하는 도전성 합금이 설명된다. 이러한 합금은 예를 들어, 금속 인터커넥트를 형성하는 데 사용될 수 있고, 전통적인 구리 또는 구리 합금 인터커넥트를 위한 라이너 층으로서 사용될 수 있고, 캡핑 층으로서 작용할 수 있다. 코발트-텅스텐 및 니켈 텅스텐 합금은 무전해 공정을 사용하여 퇴적될 수 있다.

Description

텅스텐 합금을 갖는 반도체 디바이스 및 컴퓨팅 디바이스{SEMICONDUCTOR DEVICES AND COMPUTING DEVICES WITH TUNGSTEN ALLOYS}
본 개시 내용은 집적 회로 디바이스, 텅스텐을 포함하는 금속 합금, 반도체 디바이스 금속화, 반도체 디바이스 금속 라이너 층 및 반도체 디바이스 캡핑 층에 관한 것이다.
더 작은 집적 회로(IC) 디바이스에 대한 요구는 디바이스를 구성하는 데 사용되는 재료에 엄청난 성능 요구를 부여한다. 일반적으로, IC 디바이스는 마이크로 칩, 반도체 칩, IC 칩 또는 칩으로도 알려져 있다. IC 칩은 (다수의 다른 제품 뿐만 아니라) 컴퓨터, 휴대 전화, 비행기, 자동차, 텔레비전, 세탁기 및 MP3 플레이어의 마이크로 프로세서와 같은 다양한 통상의 디바이스에서 발견된다. 다수의 IC 칩은 전형적으로 실리콘 웨이퍼(예를 들어, 300mm의 직경을 갖는 얇은 실리콘 디스크) 상에 제조되고, 처리 후 개별 칩을 생성하기 위해 웨이퍼가 분리된다. 대략 90nm의 피처 크기를 갖는 1cm2 IC 칩은 수억 개의 구성 요소를 포함할 수 있다. 현재 기술은 22nm보다 더 작은 피처 크기를 추구하고 있다.
설명되고 예시된 내용은 양태를 예시하기 위해 제공되며 범위를 제한하려는 것이 아니다. 설명을 단순화하고 명료하게 하기 위해, 도면들에 도시된 요소들은 반드시 축척으로 그려지는 것은 아니다. 도면에서:
도 1은 집적 회로 칩의 구성 요소 디바이스들 사이의 전기적 인터커넥트의 단면도를 도시하는 개략도이다.
도 2는 라이너 층을 갖는 집적 회로 칩의 구성 요소 디바이스들 사이의 추가적인 전기적 인터커넥트의 단면도를 도시하는 개략도이다.
도 3은 캡핑 층을 갖는 전기적 인터커넥트의 단면도를 도시하는 개략도이다.
도 4a 및 도 4b는 각각 어닐링 전과 후의 코발트-텅스텐 합금을 포함하는 구조물로부터의 질량 분광측정법 데이터를 나타낸다.
도 5는 반도체 디바이스에서 텅스텐 합금의 구현예에 따라 제조된 컴퓨팅 디바이스이다.
이하의 설명에서, 이해를 제공하기 위해 다양한 양태 및 예시적인 구현예들이 설명된다. 그러나, 실시예들은 설명된 하나 이상의 특정 세부 사항 없이 실시될 수 있으며, 일 실시예의 빈번한 특정 세부 사항은 본 기술 분야의 통상의 기술자에게 자명한 바와 같이 다른 개시된 실시예들과 함께 실시될 수 있다. 다른 경우에서, 잘 공지된 특징들은 예시적인 구현을 모호하게 하지 않기 위해 상세히 기술되지 않는다.
집적 회로(IC) 칩 내의 구성 요소 전자 디바이스 사이의 전자적 접속은 현재 통상적으로 구리 금속 또는 구리 금속의 합금을 사용하여 생성된다. 구성 요소 전자 디바이스는 예를 들어 트랜지스터, 사이리스터(thyristor), 레지스터 및 캐패시터를 포함한다. 다른 유형의 디바이스도 가능하며, 이전 디바이스 목록은 설명을 위해 제공된다. IC 칩 내의 디바이스는 IC 칩의 표면에 걸쳐 배치될 수 있을 뿐만 아니라 디바이스는 또한 IC 칩 상의 복수의 층에 적층될 수 있다. IC 칩을 구성하는 구성 요소 전자 디바이스들 사이의 전기적 인터커넥트는 통상적으로 도전성 재료로 채워진 비아 및 트렌치를 사용하여 이루어진다. 빈번하게, 로우-k 유전체 재료인 절연 재료 층(들)은 IC 칩 내의 구성 요소 디바이스들을 분리한다.
코발트 및 텅스텐을 포함하는 도전성 합금 및 니켈 및 텅스텐을 포함하는 도전성 합금이 반도체 디바이스에 기술되고 사용된다. 이러한 합금은, 예를 들어 구성 요소 디바이스 사이의 금속 인터커넥트로, 전통적인 구리 또는 구리 합금 인터커넥트의 라이너 층으로, 그리고 캡핑 층으로 사용될 수 있다. 합금은 무전해 공정을 사용하여 퇴적될 수 있다. 일부 실시예에서, 도전성 코발트-텅스텐 합금은 15 내지 45 원자 %의 텅스텐, 50 내지 80 원자 %의 코발트 및 1 내지 5 원자 %의 붕소를 포함한다. 대안적인 실시예에서, 도전성 코발트-텅스텐 합금은 20 내지 40 원자 %의 텅스텐, 55 내지 75 원자 %의 코발트 및 1 내지 5 원자 %의 붕소를 포함한다. 추가의 대안적인 실시예에서, 도전성 코발트-텅스텐 합금은 25 내지 35 원자 %의 텅스텐, 60 내지 70 원자 %의 코발트 및 1 내지 5 원자 %의 붕소를 포함한다. 추가의 실시예에서, 도전성 니켈-텅스텐 합금은 15 내지 45 원자 %의 텅스텐, 50 내지 80 원자 %의 니켈 및 1 내지 5 원자 %의 붕소를 포함한다. 대안적인 실시예에서, 도전성 니켈-텅스텐 합금은 20 내지 40 원자 %의 텅스텐, 55 내지 75 원자 %의 니켈 및 1 내지 5 원자 %의 붕소를 포함한다. 추가의 대안적인 실시예에서, 도전성 니켈-텅스텐 합금은 25 내지 35 원자 %의 텅스텐, 60 내지 70 원자 %의 니켈 및 1 내지 5 원자 %의 붕소를 포함한다.
도 1은 IC 칩의 구성 요소 디바이스들 사이의 인터커넥트에 사용되는 도전성 합금을 도시한다. 도 1에서, IC 칩의 작은 부분만이 도시된다. 디바이스들 사이의 인터커넥트는 트렌치 또는 비아의 형태를 취할 수 있다. 트렌치 및 비아라는 용어는 일반적으로 도전성 인터커넥트 피처를 설명하는 데 사용된다. 그러나, 일반적으로, 금속 인터커넥트를 형성하는 피처는, 기판 상에 퇴적된 층 또는 기판 상에 형성된 임의의 형상을 갖는 함몰부일 수 있다. 반도체 처리 절차 동안, 유전체 층은 패터닝되어 그 내부에 디바이스들 사이의 도전성 인터커넥트가 형성되는 하나 이상의 트렌치 및 또는 비아(또는 다른 피처)를 생성한다. 그 후, 이 피처는 금속 인터커넥트 재료로 채워진다. 트렌치 및 또는 비아는 종래의 습식 또는 건식 에칭 반도체 처리 기술을 사용하여 패터닝(생성)될 수 있다. 유전체 재료는 금속 인터커넥트를 주변 구성 요소와 전기적으로 절연시키는 데 사용된다. 배리어 층은 전형적으로 주변 재료로의 (구리와 같은) 금속 이동을 방지하기 위해 금속 인터커넥트와 유전체 재료 사이에서 사용되지만, 본 발명의 실시예에서는 배리어 층이 존재하지 않는다. 구리 금속이 유전체 재료로 이온화되어 침투할 수 있기 때문에, 예를 들어 구리 금속이 유전체 재료와 접촉할 때 디바이스 고장이 발생할 수 있기 때문에 배리어(라이너) 층이 이용된다. 유리하게는, 본 발명의 실시예는 구리의 사용 및 이들과 관련된 문제점을 피할 수 있다.
도 1에서, 유전체 층(또는 기판)(105)은 함몰부(110)를 포함한다. 도 1의 전기적 인터커넥트 구조체는 트렌치 인터커넥트 구조체일 수 있다. 비아가 또한 가능하고, 이 경우에, 함몰부가 전형적으로 유전체 층(105)을 통해 생성될 것이다. 본 명세서에서 보다 완전히 설명된 바와 같이, 유전체 층(105)은 예를 들어, 실리콘 이산화물, 로우-k 유전체, 실리콘 질화물 및 또는 실리콘 산화질화물과 같은 재료일 수 있다. 유전체 층(105)은 단일 층 또는 다중 층일 수 있다. 유전체 층(105)은 단일 재료의 층 또는 상이한 재료의 층이 될 수 있다. 유전체 층(105)은 본 명세서에 설명된 바와 같이 도전성 코발트-텅스텐 합금 또는 도전성 니켈-텅스텐 합금인 충전물(120)을 갖는 함몰부(110)를 포함한다. 함몰부(110)는 예를 들어 트렌치 구조체이다. 선택적으로, 도 1에서, 도전성 코발트-텅스텐 합금 또는 도전성 니켈-텅스텐 합금 재료는 개재 라이너 또는 배리어 층 없이 유전체 재료(105)와 직접 접촉한다. 라이너 또는 배리어 층을 갖지 않으면 라이너 층이 인터커넥트에 사용되는 도전성 재료보다 더 높은 저항을 나타낼 수 있기 때문에 IC 디바이스를 제조하기 위해 수행되는 공정을 단순화하고 성능을 향상시킨다. 대안적인 실시예들에서, 선택적 라이너 층(115)은 도전성 합금과 유전체 층(105) 사이에 존재한다. 선택적 라이너 층(115)은 함몰부(110)의 내부를 라이닝할 수 있다. 선택적 라이너 층(115)은 코발트-텅스텐 합금 또는 니켈-텅스텐 합금과 상이한 재료를 포함한다.
도 2는 반도체 디바이스의 전기적 인터커넥트를 위해 라이너 층에 사용되는 도전성 합금을 도시한다. 도 2에서, IC 칩의 작은 부분이 도시된다. 도 2에서, 유전체 층(또는 기판)(205)은 함몰부(210)를 포함한다. 도 2의 전기적 인터커넥트 구조체는 트렌치 인터커넥트 구조체일 수 있다. 비아가 또한 가능하며, 이 경우에, 함몰부는 유전체 층(205)을 통해 전형적으로 생성될 것이다. 본 명세서에서 보다 완전히 설명된 바와 같이, 유전체 층(205)은 예를 들어 실리콘 이산화물, 로우-k 유전체, 실리콘 질화물 및 또는 실리콘 산화질화물과 같은 재료일 수 있다. 유전체 층(205)은 단일 층 또는 다중 층일 수 있다. 유전체 층(205)은 단일 재료의 층 또는 상이한 재료의 층일 수 있다. 유전체 층(205)은 라이너 층(215)을 갖는 함몰부(210)를 포함한다. 함몰부(210)는 예를 들어 트렌치 구조체이다. 라이너 층(215)은 본 명세서에 설명된 바와 같이 도전성 코발트-텅스텐 합금 또는 도전성 니켈-텅스텐 합금을 포함한다. 인터커넥트 충전물(220)은 예를 들어 구리 또는 구리 합금과 같은 도전성 재료를 포함한다. 라이너 층(215)은 100A 미만의 두께를 갖는다. 추가의 실시예에서, 라이너 층(215)은 30A과 100A 사이의 두께 또는 30A과 50A 사이의 두께를 갖는다. 코발트-텅스텐 합금 또는 도전성 니켈-텅스텐 합금을 포함하는 라이너 층은 구리 확산에 대한 배리어가 될 수 있다.
도전성 코발트-텅스텐 합금 또는 도전성 니켈-텅스텐 합금은 또한 예를 들어 구리 함유 인터커넥트와 같은 전기적 인터커넥트를 위한 캡핑 층일 수 있다. 이 합금들은 구리 확산에 대한 배리어로 작용할 수 있다. 처리 중에, 매우 얇은 무전해 코발트-텅스텐 합금 또는 니켈-텅스텐 합금(예를 들어, 30A 내지 50A 두께의 층)이 구리 인터커넥트의 (화학 기계적 연마 후) 노출된 구리 표면 상에 선택적으로 퇴적될 수 있다. 얇은 무전해 코발트-텅스텐 합금 캡핑 층은 구리 전자 이동 저항의 5 내지 100배 향상을 나타냈다. 실시예에서, 캡핑 층은 100A 미만의 두께 일 수 있다. 도 3은 캡핑 층을 갖는 전기적 인터커넥트를 개략적으로 도시한다. 도 3에서, 기판(도시되지 않음) 상의 유전체 층(305)일 수 있는 기판(305)은 유전체 층(305) 내의 함몰부(310)에 형성된 전기적 인터커넥트 구조체를 갖는다. 전기적 인터커넥트 구조체는 선택적인 라이너 층(315), 도전성 충전물(320) 및 캡핑 층(325)을 포함한다. 도전성 충전물(320)은 예를 들어 구리 또는 구리 합금일 수 있다. 라이너 층(315)은 본 명세서에 기재된 바와 같은 도전성 코발트-텅스텐 합금 또는 도전성 니켈-텅스텐 합금 또는 상이한 재료일 수 있다. 캡핑 층(325)은 본 명세서에 기재된 도전성 코발트-텅스텐 합금 또는 도전성 니켈-텅스텐 합금이다. 비아가 또한 가능하고, 이 경우에, 함몰부는 전형적으로 유전체 층(305)을 통해 생성될 것이다. 본 명세서에서 보다 완전히 설명된 바와 같이, 유전체 층(305)은 예를 들어 실리콘 이산화물, 로우-k 유전체, 실리콘 질화물 및 또는 실리콘 산화질화물과 같은 재료일 수 있다. 유전체 층(305)은 단일 층 또는 다중 층일 수 있다. 유전체 층(305)은 단일 재료의 층 또는 상이한 재료의 층일 수 있다.
도 4a 및 도 4b는 도전성 코발트-텅스텐 합금의 일부 특성을 나타낸다. 도 4a 및 도 4b와 관련하여, 실리콘 이산화물 층 상의 실리콘 질화물의 캡핑 층, 구리 층 및 코발트-텅스텐 합금 층을 포함하는 층들의 스택이 TOFSIMS(비행 시간형 2차 이온 질량 분광측정법)에 의해 조사되었다. 도 4b는 400℃에서 30분 동안 어닐링한 후의 도 4a와 유사한 층 스택이다. 코발트-텅스텐 합금은 55 원자 %의 코발트, 40 원자 %의 텅스텐 및 3 내지 5 원자 %의 붕소를 갖는다. 도 4a 및 도 4b에서, 구리 트레이스는 도 4a에서 도 4b까지 본질적으로 변하지 않고, 이는 어닐링이 구리로 하여금 코발트-텅스텐 합금 층을 통해 실리콘 이산화물 유전체 층으로 이동하지 않게 하는 것을 나타내며, 코발트-텅스텐 합금은 구리-함유 인터커넥트에 대한 배리어 층으로서 작용할 수 있다.
실시예에 유용한 유전체 재료는 실리콘 이산화물, 로우-k 유전체, 예를 들어 퍼플루오로사이클로부탄 또는 폴리테트라플루오로에틸렌과 같은 유기 중합체, 실리콘 질화물 및 또는 실리콘 산화질화물을 포함하지만, 이에 한정되지는 않는다. 유전체 층은 유전 상수를 추가로 감소시키기 위해 세공 또는 다른 보이드를 선택적으로 포함한다. 일반적으로 로우-k 막은 대략 3.9의 유전 상수를 갖는 SiO2 보다 작은 유전 상수를 갖는 임의의 막으로 간주된다. 유전 상수가 대략 3 내지 대략 2.7을 갖는 로우-k 막은 일반적으로 반도체 디바이스에 사용된다. 집적 회로 디바이스 구조체의 제조는 종종 로우-k(저 유전율) ILD(inter-layer dielectric) 막의 표면 상에 실리콘 이산화물 막 또는 층, 또는 캡핑 층을 배치하는 것을 또한 포함한다. 로우-k 막은 예를 들어 붕소-, 인- 또는 탄소-도핑된 실리콘 산화물일 수 있다. 탄소-도핑된 실리콘 산화물은 또한 탄소 도핑 산화물(carbon-doped oxides: CDOs)으로 지칭된다. 추가 재료는 플루오로실리케이트 유리(FSG)와 실세스퀴옥산, 실록산 또는 오르가노실리케이트 유리와 같은 오르가노실리케이트를 포함한다.
코발트-텅스텐 합금 및 니켈-텅스텐 합금은, 예를 들어 무전해 공정에서 기판 상에 형성될 수 있다. 무전해 공정은 자동 촉매이며 합금 재료를 퇴적하기 위해 전기 에너지가 필요하지 않다. 코발트-텅스텐 합금용 무전해 배스 제제는 1-20g/L의 농도로 존재하는, 예를 들어 코발트 술페이트 5수화물, 염화코발트, 및/또는 코발트 수산화물일 수 있는 제1 금속 소스; 1 내지 20g/L의 농도로 존재하는, 예를 들어, 텅스텐산나트륨 및/또는 텅스텐산일 수 있는 제2 금속 소스; 20 내지 100g/L의 농도로 존재하는, 예를 들어 시트르산, EDTA(ethylenediaminetetraacetic acid), 아세트산, 글리신, 암모니아, 또는 말산일 수 있는 제1 킬레이트화제; 10 내지 60g/L의 농도로 존재하는, 예를 들어 아세트산, 글리신 또는 암모니아일 수 있는 제2 킬레이트화제; 제1 킬레이트화제가 제2 킬레이트화제와 동일하지 않고, 예를 들어 5 내지 50g/L의 농도로 존재하는 붕산일 수 있는 버퍼; 및 1 내지 2g/L까지의 전체 밀리그램 농도로 존재하는, 1000 내지 10000의 분자량을 갖는 폴리(에틸렌 글리콜) 및/또는 폴리옥시알킬렌 알킬 에테르일 수 있는 계면 활성제를 포함한다. 니켈-텅스텐 합금용 무전해 배스 제제는 1 내지 20g/L의 농도로 존재하는 예를 들어 니켈 술페이트, 염화니켈, 및/또는 니켈 수산화물일 수 있는 제1 금속 소스; 1 내지 20g/L의 농도로 존재하는, 예를 들어, 텅스텐산 나트륨 및 또는 텅스텐 산일 수 있는 제2 금속 소스; 20 내지 100g/L의 농도로 존재하는, 예를 들어 시트르산, EDTA(ethylenediaminetetraacetic acid), 아세트산, 글리신, 암모니아 또는 말산일 수 있는 제1 킬레이트화제; 10 내지 60g/L의 농도로 존재하는, 예를 들어 아세트산, 글리신 또는 암모니아일 수 있는 제2 킬레이트화제; 제1 킬레이트화제가 제2 킬레이트화제와 동일하지 않고, 예를 들어 5 내지 50g/L의 농도로 존재하는 붕산일 수 있는 버퍼; 및 1 내지 2g/L까지의 전체 밀리그램 농도로 존재하는, 1000 내지 10000의 분자량을 갖는 폴리(에틸렌 글리콜) 및/또는 폴리옥시알킬렌 알킬 에테르일 수 있는 계면 활성제를 포함한다.
IC 칩의 디바이스가 제조되는 기판은, 예를 들면, 실리콘 웨이퍼, 실리콘 온 인슐레이터(silicon-on-insulator) 기판 또는 사파이어 기판이다. 실리콘 웨이퍼는 반도체 처리 산업에서 전형적으로 사용되는 기판이지만, 본 발명의 실시예는 사용된 기판의 유형에 의존하지 않는다. 기판은 또한 게르마늄, 안티몬화 인듐, 텔루라이드화 납, 인듐 비화물, 인듐 포스피드, 비소화 갈륨, 안티몬화 갈륨, 및 또는 다른 III-V 족 재료를 단독으로 또는 실리콘 또는 실리콘 이산화물 또는 다른 절연 재료와 조합하여 포함할 수 있다. IC 칩을 구성하는 디바이스는 기판 표면(들) 상에 제조된다.
기판은 또한 예를 들어, 절연층, 전기적 인터커넥트 및 트랜지스터와 같은 복수의 층 및 다른 디바이스들을 포함한다. 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET 또는 단순히 MOS 트랜지스터)와 같은 트랜지스터가 기판 상에 제조될 수 있다. 본 발명의 다양한 구현예들에서, MOS 트랜지스터는 평면 트랜지스터, 비평면 트랜지스터, 또는 이들의 조합일 수 있다. 비평면 트랜지스터는 이중 게이트 트랜지스터, 트라이게이트(trigate) 트랜지스터 및 랩 어라운드(wrap-around) 게이트 트랜지스터를 포함하며, 이들 중 일부는 흔히 FinFET 트랜지스터라고도 불린다.
도 5는 본 발명의 일 구현예에 따른 컴퓨팅 디바이스(1000)를 도시한다. 컴퓨팅 디바이스(1000)는 마더보드(1002)를 수용한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하는 다수의 구성 요소를 포함할 수 있다. 프로세서(1004)는 물리적 및 전기적으로 마더보드(1002)에 연결된다. 일부 구현예들에서, 적어도 하나의 통신 칩(1006)은 또한 마더보드(1002)에 물리적 및 전기적으로 결합된다.
그 애플리케이션들에 따라, 컴퓨팅 디바이스(1000)는 마더보드(1002)에 물리적 및 전기적으로 연결될 수 있거나 연결되지 않을 수 있는 다른 구성 요소들을 포함할 수 있다. 이들 다른 구성 요소들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 (예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스를 포함하지만 이에 제한되지는 않는다.
통신 칩(1006)은 컴퓨팅 디바이스(1000)로/로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 기술하는 데 사용될 수 있고, 비 고체 매체를 통해 변조된 전자기 방사선을 사용하여 데이터를 전달할 수 있다. 이 용어는 일부 실시예에서는 그렇지 않을 수도 있지만, 관련 디바이스가 임의의 유선들을 포함하지 않는다는 것을 의미하지는 않는다. 통신 칩(1006)은 Wi-Fi(IEEE802.11 패밀리), WiMAX(IEEE802.16 패밀리), IEEE802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들 뿐만 아니라(3G, 4G, 5G) 및 그 이상의 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지 않는 임의의 다수의 무선 기준 또는 프로토콜을 구현할 수 있다. 컴퓨팅 디바이스(1000)는 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현예에서, 프로세서의 집적 회로 다이는 본 발명의 구현예(들)에 따른 코발트-텅스텐 또는 니켈-텅스텐 합금을 사용하는 구성 요소 사이의 도전성 인터커넥트들을 포함한다. 용어 "프로세서"는 레지스터 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함한다. 다른 구현예에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에 설명된 바와 같이 코발트-텅스텐 및 또는 니켈-텅스텐 합금을 사용하는 구성 요소 사이의 도전성 인터커넥트들을 포함한다.
추가의 구현예에서, 컴퓨팅 디바이스(1000) 내에 수용된 다른 구성 요소는 본 명세서에 설명된 바와 같이 코발트-텅스텐 및 또는 니켈-텅스텐 합금을 포함하는 구성 요소들 사이의 도전성 인터커넥트를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현예에서, 컴퓨팅 디바이스(1000)는 랩톱, 넷북, 노트북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 컨트롤 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더를 포함할 수 있다. 추가의 구현예에서, 컴퓨팅 디바이스(1000)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
요약서에 설명된 것들을 포함하여, 예시된 구현예들에 대한 상기 설명은 포괄적인 것은 아니다. 관련 기술 분야의 통상의 기술자는 개시 및 설명된 다양한 구성 요소의 대체로서 개조 및 변경이 가능하다는 것을 알 수 있다. 본 명세서 전체에 걸쳐 "일 실시예"또는 "실시예"라는 언급은 실시예와 관련하여 설명된 특정의 특징, 구조체, 재료 또는 특성이 본 발명의 적어도 하나의 실시예에 포함됨을 의미하지만 반드시 모든 실시예에 존재하는 것을 나타내지는 않는다. 다양한 추가 층 및/또는 구조체가 포함될 수 있고 및/또는 설명된 특징은 다른 실시예에서 생략될 수 있다.

Claims (20)

  1. 반도체 디바이스로서,
    반도체 기판 - 상기 반도체 기판은 복수의 트랜지스터들을 상기 반도체 기판 상에 가짐 -;
    상기 반도체 기판 위에 있는 유전체 재료의 층 - 상기 유전체 재료는 내부에 형성된 함몰부를 가짐 -; 및
    도전성 합금 재료 - 상기 도전성 합금 재료는 상기 함몰부를 채우고, 상기 도전성 합금 재료는 55 내지 75 원자 %의 코발트, 20 내지 40 원자 %의 텅스텐, 및 1 내지 5 원자 %의 붕소를 포함함 -
    를 포함하고,
    상기 함몰부는 측부들 및 바닥을 갖는 트렌치 구조체이고, 상기 도전성 합금 재료는 개재 라이너 또는 배리어 층 없이 상기 함몰부의 상기 측부들 및 상기 바닥과 직접 접촉하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 도전성 합금 재료는 60 내지 70 원자 %의 코발트, 25 내지 35 원자 %의 텅스텐 및 1 내지 5 원자 %의 붕소를 포함하는, 반도체 디바이스.
  3. 삭제
  4. 제1항에 있어서,
    상기 유전체 재료는 실리콘 이산화물, 퍼플루오로사이클로부탄, 폴리테트라플루오로에틸렌, 실리콘 질화물, 실리콘 산화질화물, 붕소 도핑 실리콘 산화물, 인 도핑 실리콘 산화물, 탄소 도핑 실리콘 산화물, 플루오로실리케이트 유리, 실세스퀴옥산 및 오르가노실리케이트 유리로 이루어진 군(group)으로부터 선택되는, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 함몰부는 상기 반도체 기판 상의 제1 디바이스와 제2 디바이스 사이의 도전성 인터커넥트인, 반도체 디바이스.
  6. 반도체 디바이스로서,
    반도체 기판 - 상기 반도체 기판은 복수의 트랜지스터들을 상기 반도체 기판 상에 가짐 -;
    상기 반도체 기판 위에 있는 유전체 재료의 층 - 상기 유전체 재료는 내부에 형성된 함몰부를 가짐 -; 및
    도전성 합금 재료 - 상기 도전성 합금 재료는 상기 함몰부를 채우고, 상기 도전성 합금 재료는 55 내지 75 원자 %의 니켈, 20 내지 40 원자 %의 텅스텐, 및 1 내지 5 원자 %의 붕소를 포함함 -
    를 포함하고,
    상기 함몰부는 측부들 및 바닥을 갖는 트렌치 구조체이고, 상기 도전성 합금 재료는 개재 라이너 또는 배리어 층 없이 상기 함몰부의 상기 측부들 및 상기 바닥과 직접 접촉하는, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 도전성 합금 재료는 60 내지 70 원자 %의 코발트, 25 내지 35 원자 %의 텅스텐 및 1 내지 5 원자 %의 붕소를 포함하는, 반도체 디바이스.
  8. 삭제
  9. 제6항에 있어서,
    상기 유전체 재료는 실리콘 이산화물, 퍼플루오로사이클로부탄, 폴리테트라플루오로에틸렌, 실리콘 질화물, 실리콘 산화질화물, 붕소 도핑 실리콘 산화물, 인 도핑 실리콘 산화물, 탄소 도핑 실리콘 산화물, 플루오로실리케이트 유리, 실세스퀴옥산 및 오르가노실리케이트 유리로 이루어진 군으로부터 선택되는, 반도체 디바이스.
  10. 제6항에 있어서,
    상기 함몰부는 상기 반도체 기판 상의 제1 디바이스와 제2 디바이스 사이의 도전성 인터커넥트인, 반도체 디바이스.
  11. 컴퓨팅 디바이스로서,
    마더보드;
    상기 마더보드 상에 장착된 통신 칩; 및
    상기 통신 칩에 동작 가능하게 연결된, 상기 마더보드 상에 장착된 프로세서
    를 포함하고,
    상기 프로세서는,
    반도체 기판 - 상기 반도체 기판은 복수의 트랜지스터들을 상기 반도체 기판 상에 가짐 -;
    상기 반도체 기판 위에 있는 유전체 재료의 층 - 상기 유전체 재료는 내부에 형성된 함몰부를 가짐 -; 및
    도전성 합금 재료 - 상기 도전성 합금 재료는 상기 함몰부를 채우고, 상기 도전성 합금 재료는 55 내지 75 원자 %의 코발트 또는 니켈, 20 내지 40 원자 %의 텅스텐, 및 1 내지 5 원자 %의 붕소를 포함함 -
    를 포함하고,
    상기 함몰부는 측부들 및 바닥을 갖는 트렌치 구조체이고, 상기 도전성 합금 재료는 개재 라이너 또는 배리어 층 없이 상기 함몰부의 상기 측부들 및 상기 바닥과 직접 접촉하는, 컴퓨팅 디바이스.
  12. 제11항에 있어서,
    상기 도전성 합금 재료는 60 내지 70 원자 %의 코발트 또는 니켈, 25 내지 35 원자 %의 텅스텐, 및 1 내지 5 원자 %의 붕소를 포함하는, 컴퓨팅 디바이스.
  13. 삭제
  14. 제11항에 있어서,
    상기 유전체 재료는 실리콘 이산화물, 퍼플루오로사이클로부탄, 폴리테트라플루오로에틸렌, 실리콘 질화물, 실리콘 산화질화물, 붕소 도핑 실리콘 산화물, 인 도핑 실리콘 산화물, 탄소 도핑 실리콘 산화물, 플루오로실리케이트 유리, 실세스퀴옥산 및 오르가노실리케이트 유리로 이루어진 군으로부터 선택되는, 컴퓨팅 디바이스.
  15. 제11항에 있어서,
    상기 함몰부는 상기 반도체 기판 상의 제1 디바이스와 제2 디바이스 사이의 도전성 인터커넥트인, 컴퓨팅 디바이스.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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