JP2002190514A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】
【課題】 保護酸化膜をエッチングする際に、トレンチ
上端部のシリコン酸化膜が過度にエッチングされること
を防止する。 【解決手段】 トレンチ分離法による半導体装置の製造
過程において、半導体基板１の表面を覆った保護酸化膜
２をエッチング除去する際、トレンチ（溝）４に埋設さ
れたシリコン酸化膜６におけるトレンチ４の周部上端部
におけるエッチングによる過度の除去を、トレンチ４の
周部上端部分に残留させたＬＯＣＯＳ酸化膜８によって
阻止する。
上端部のシリコン酸化膜が過度にエッチングされること
を防止する。 【解決手段】 トレンチ分離法による半導体装置の製造
過程において、半導体基板１の表面を覆った保護酸化膜
２をエッチング除去する際、トレンチ（溝）４に埋設さ
れたシリコン酸化膜６におけるトレンチ４の周部上端部
におけるエッチングによる過度の除去を、トレンチ４の
周部上端部分に残留させたＬＯＣＯＳ酸化膜８によって
阻止する。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ（溝）分
離構造を有する半導体装置とその製造方法に関する。
離構造を有する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置とその製造方法におい
て、素子分離領域の形成方法として主にＬＯＣＯＳ（lo
cal oxidation of silicon）法が用いられていた。しか
しながら、ＬＯＣＯＳ法ではバーズビークによる寸法変
換差が大きい。このため、素子の微細化が困難であり、
素子の高密度化の妨げとなっている。
て、素子分離領域の形成方法として主にＬＯＣＯＳ（lo
cal oxidation of silicon）法が用いられていた。しか
しながら、ＬＯＣＯＳ法ではバーズビークによる寸法変
換差が大きい。このため、素子の微細化が困難であり、
素子の高密度化の妨げとなっている。
【０００３】そこで近年では、溝に素子分離用絶縁膜を
埋め込むトレンチ分離法が用いられている。この方法に
よれば、素子間の最小分離幅を０．２μｍ以下にするこ
とができるため、高密度ＬＳＩの製造が可能となる。
埋め込むトレンチ分離法が用いられている。この方法に
よれば、素子間の最小分離幅を０．２μｍ以下にするこ
とができるため、高密度ＬＳＩの製造が可能となる。
【０００４】図５〜図７は従来のトレンチ分離法による
半導体装置の製造方法に関する工程を説明するための断
面図である。まず、図５（ａ）に示すように、半導体基
板１の表面に保護酸化膜２およびシリコン窒化膜３を成
長させる。
半導体装置の製造方法に関する工程を説明するための断
面図である。まず、図５（ａ）に示すように、半導体基
板１の表面に保護酸化膜２およびシリコン窒化膜３を成
長させる。
【０００５】次に、図５（ｂ）に示すように、リソグラ
フィー技術によってレジストマスク（不図示）をシリコ
ン窒化膜３上に形成した後、レジストマスクに覆われて
いない領域のシリコン窒化膜３および保護酸化膜２をエ
ッチングする。
フィー技術によってレジストマスク（不図示）をシリコ
ン窒化膜３上に形成した後、レジストマスクに覆われて
いない領域のシリコン窒化膜３および保護酸化膜２をエ
ッチングする。
【０００６】次に、図５（ｃ）に示すように、シリコン
窒化膜３で覆われていない領域の半導体基板１をエッチ
ングし、トレンチ４を形成する。
窒化膜３で覆われていない領域の半導体基板１をエッチ
ングし、トレンチ４を形成する。
【０００７】次に、図５（ｄ）に示すように、半導体基
板１の表面を酸化し、それによって、トレンチ４の側面
および底面にトレンチ内保護酸化膜５を形成する。
板１の表面を酸化し、それによって、トレンチ４の側面
および底面にトレンチ内保護酸化膜５を形成する。
【０００８】次に、図６（ｅ）に示すように、高密度プ
ラズマを用いたＣＶＤ（chemical vapor deposition）
法によって、シリコン酸化膜６を半導体基板１上に堆積
する。このとき、シリコン酸化膜６はトレンチ４の内側
を完全に埋め込むように形成される。
ラズマを用いたＣＶＤ（chemical vapor deposition）
法によって、シリコン酸化膜６を半導体基板１上に堆積
する。このとき、シリコン酸化膜６はトレンチ４の内側
を完全に埋め込むように形成される。
【０００９】次に、図６（ｆ）に示すように、化学的機
械的研磨法（ＣＭＰ）もしくはエッチバック法などを用
いて、シリコン酸化膜６の表面を平坦化する。平坦化
は、シリコン窒化膜３が完全に露出するまで行う。
械的研磨法（ＣＭＰ）もしくはエッチバック法などを用
いて、シリコン酸化膜６の表面を平坦化する。平坦化
は、シリコン窒化膜３が完全に露出するまで行う。
【００１０】次に、図６（ｇ）に示すように、加熱した
燐酸水溶液などでシリコン窒化膜３を除去する。
燐酸水溶液などでシリコン窒化膜３を除去する。
【００１１】次に、図７（ｈ）に示すように、保護酸化
膜２をバッファードフッ酸水溶液などでウエットエッチ
ングすることによって、トレンチ分離構造は完成する。
なお、保護酸化膜２のエッチング前に、半導体基板１に
不純物拡散層（不図示）を形成することもある。
膜２をバッファードフッ酸水溶液などでウエットエッチ
ングすることによって、トレンチ分離構造は完成する。
なお、保護酸化膜２のエッチング前に、半導体基板１に
不純物拡散層（不図示）を形成することもある。
【００１２】トレンチ分離構造完成後は、ゲート酸化膜
やゲート電極形成など、半導体素子を形成するための公
知の工程が実行される。ゲート電極を形成するには、図
７（ｉ）に示すように、ゲート酸化膜９およびゲート電
極用ポリシリコン１０を半導体基板１の表面に成長させ
る。次に、リソグラフィー技術によってレジストマスク
（不図示）をゲート電極用ポリシリコン１０上に形成し
た後、レジストマスクに覆われていない領域のゲート電
極用ポリシリコン１０およびゲート酸化膜９をエッチン
グすることによって、図７（ｊ）に示すように、ゲート
電極１１の形状が完成する。
やゲート電極形成など、半導体素子を形成するための公
知の工程が実行される。ゲート電極を形成するには、図
７（ｉ）に示すように、ゲート酸化膜９およびゲート電
極用ポリシリコン１０を半導体基板１の表面に成長させ
る。次に、リソグラフィー技術によってレジストマスク
（不図示）をゲート電極用ポリシリコン１０上に形成し
た後、レジストマスクに覆われていない領域のゲート電
極用ポリシリコン１０およびゲート酸化膜９をエッチン
グすることによって、図７（ｊ）に示すように、ゲート
電極１１の形状が完成する。
【００１３】
【発明が解決しようとする課題】しかしながら、前記従
来の半導体装置とその製造方法では、図７（ｈ）に示す
ように、保護酸化膜２をウエットエッチングする際、同
時にトレンチ４内部に埋設したシリコン酸化膜６の一部
もエッチングされるが、このとき、トレンチ４上端部に
ディボット７と呼ばれるえぐれが生じてしまう。
来の半導体装置とその製造方法では、図７（ｈ）に示す
ように、保護酸化膜２をウエットエッチングする際、同
時にトレンチ４内部に埋設したシリコン酸化膜６の一部
もエッチングされるが、このとき、トレンチ４上端部に
ディボット７と呼ばれるえぐれが生じてしまう。
【００１４】ディボット７が生じる原因は、熱酸化膜で
ある保護酸化膜２より、ＣＶＤ酸化膜であるシリコン酸
化膜６の方がエッチングレートが速く、このため、トレ
ンチ４上端部が露出しやすいことによる。ディボット７
が生じると、図７（ｊ）に示すように、ゲート電極１１
を形成するとき、ポリシリコンエッチング残り１２が生
じてしまう。このポリシリコンエッチング残り１２があ
ることにより、ゲート電極１１に電圧を印加する際、デ
ィボット内のポリシリコンエッチング残り１２に電界が
集中し、ゲート酸化膜９に電流が流れやすくなるという
問題が生じていた。
ある保護酸化膜２より、ＣＶＤ酸化膜であるシリコン酸
化膜６の方がエッチングレートが速く、このため、トレ
ンチ４上端部が露出しやすいことによる。ディボット７
が生じると、図７（ｊ）に示すように、ゲート電極１１
を形成するとき、ポリシリコンエッチング残り１２が生
じてしまう。このポリシリコンエッチング残り１２があ
ることにより、ゲート電極１１に電圧を印加する際、デ
ィボット内のポリシリコンエッチング残り１２に電界が
集中し、ゲート酸化膜９に電流が流れやすくなるという
問題が生じていた。
【００１５】本発明は、このような課題を解決するもの
であり、トレンチ上端部におけるディボットの発生を防
ぎ、電解集中を緩和することを目的とした半導体装置お
よびその製造方法を提供するものである。
であり、トレンチ上端部におけるディボットの発生を防
ぎ、電解集中を緩和することを目的とした半導体装置お
よびその製造方法を提供するものである。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、半導体基板に形成された素
子分離のためのトレンチにＣＶＤ酸化膜（シリコン酸化
膜）が埋め込まれた構成の半導体装置であって、前記ト
レンチにおける周部上端部にＬＯＣＯＳ酸化膜（熱酸化
膜）を形成したものである。
め、本発明の半導体装置は、半導体基板に形成された素
子分離のためのトレンチにＣＶＤ酸化膜（シリコン酸化
膜）が埋め込まれた構成の半導体装置であって、前記ト
レンチにおける周部上端部にＬＯＣＯＳ酸化膜（熱酸化
膜）を形成したものである。
【００１７】本発明の半導体装置の製造方法は、半導体
基板の表面を保護酸化膜で覆う工程と、前記保護酸化膜
の表面をシリコン窒化膜で覆う工程と、前記シリコン窒
化膜の一部をエッチングする工程と、前記シリコン窒化
膜の除去部からその近傍にかけてＬＯＣＯＳ酸化膜を形
成する工程と、前記シリコン窒化膜の除去部における前
記ＬＯＣＯＳ酸化膜および前記半導体基板をエッチング
して溝を形成する工程と、前記溝の側面および底面に溝
内保護酸化膜を形成する工程と、前記溝にＣＶＤ酸化膜
を埋め込む工程と、前記ＣＶＤ酸化膜の表面を平坦化す
る工程と、前記シリコン窒化膜をエッチング除去する工
程と、前記保護酸化膜をエッチング除去する工程からな
る製造方法である。
基板の表面を保護酸化膜で覆う工程と、前記保護酸化膜
の表面をシリコン窒化膜で覆う工程と、前記シリコン窒
化膜の一部をエッチングする工程と、前記シリコン窒化
膜の除去部からその近傍にかけてＬＯＣＯＳ酸化膜を形
成する工程と、前記シリコン窒化膜の除去部における前
記ＬＯＣＯＳ酸化膜および前記半導体基板をエッチング
して溝を形成する工程と、前記溝の側面および底面に溝
内保護酸化膜を形成する工程と、前記溝にＣＶＤ酸化膜
を埋め込む工程と、前記ＣＶＤ酸化膜の表面を平坦化す
る工程と、前記シリコン窒化膜をエッチング除去する工
程と、前記保護酸化膜をエッチング除去する工程からな
る製造方法である。
【００１８】このような半導体装置およびその製造方法
により、保護酸化膜のエッチング除去時に、ＬＯＣＯＳ
酸化膜（熱酸化膜）によりトレンチ上端部分のＣＶＤ酸
化膜（シリコン酸化膜）がエッチングされることを抑制
することができる。
により、保護酸化膜のエッチング除去時に、ＬＯＣＯＳ
酸化膜（熱酸化膜）によりトレンチ上端部分のＣＶＤ酸
化膜（シリコン酸化膜）がエッチングされることを抑制
することができる。
【００１９】
【発明の実施の形態】以下、図面を参照しながら、本発
明による半導体装置およびその製造方法の実施形態を説
明する。なお、以下の説明において、図５〜図７にて説
明した部材，部位に対応するものには同一符号を付し
た。
明による半導体装置およびその製造方法の実施形態を説
明する。なお、以下の説明において、図５〜図７にて説
明した部材，部位に対応するものには同一符号を付し
た。
【００２０】図１は本発明の実施形態を説明するための
半導体装置の断面図であって、本実施形態に係る半導体
装置のトレンチ分離構造部の断面状態を模式的に示した
ものである。
半導体装置の断面図であって、本実施形態に係る半導体
装置のトレンチ分離構造部の断面状態を模式的に示した
ものである。
【００２１】図１において、半導体基板１の表面に形成
されたトレンチ４と、トレンチ４の内壁に形成されたト
レンチ内保護酸化膜５と、トレンチ４の内部に埋め込ま
れたシリコン酸化膜６と、トレンチ４上端部に形成され
たＬＯＣＯＳ酸化膜８とを有している。
されたトレンチ４と、トレンチ４の内壁に形成されたト
レンチ内保護酸化膜５と、トレンチ４の内部に埋め込ま
れたシリコン酸化膜６と、トレンチ４上端部に形成され
たＬＯＣＯＳ酸化膜８とを有している。
【００２２】本実施形態のトレンチ分離構造の特徴は、
トレンチ４上端部がＬＯＣＯＳ酸化膜８で覆われている
ため、熱酸化膜であるＬＯＣＯＳ酸化膜８はＣＶＤ酸化
膜であるシリコン酸化膜６よりエッチングレートが遅
く、このためＬＯＣＯＳ酸化膜８により、トレンチ４上
端部のシリコン酸化膜６に対する過度のエッチングを阻
止することができるという点にある。
トレンチ４上端部がＬＯＣＯＳ酸化膜８で覆われている
ため、熱酸化膜であるＬＯＣＯＳ酸化膜８はＣＶＤ酸化
膜であるシリコン酸化膜６よりエッチングレートが遅
く、このためＬＯＣＯＳ酸化膜８により、トレンチ４上
端部のシリコン酸化膜６に対する過度のエッチングを阻
止することができるという点にある。
【００２３】このようなＬＯＣＯＳ酸化膜８の働きによ
って、トレンチ４上端部に従来のようなディボットは発
生せず、ゲート電極１１に電圧を印加する際のディボッ
トへの電界集中を緩和することができる。
って、トレンチ４上端部に従来のようなディボットは発
生せず、ゲート電極１１に電圧を印加する際のディボッ
トへの電界集中を緩和することができる。
【００２４】次に、図２〜図４を参照しながら本実施形
態における半導体装置の製造方法を説明する。
態における半導体装置の製造方法を説明する。
【００２５】図２〜図４は本発明に係るトレンチ分離法
による半導体装置の製造方法に関する工程を説明するた
めの断面図である。まず、図２（ａ）に示すように、シ
リコン基板である半導体基板１の表面に保護酸化膜２
（厚さ：例えば２０ｎｍ）を成長させる。この保護酸化
膜２は、酸素雰囲気または酸素および水素の雰囲気中
で、半導体基板１を酸化することによって容易に得られ
る。保護酸化膜２の厚さは、約５ｎｍから約５０ｎｍの
範囲内にあることが好ましい。この後、減圧化学的気相
成長（ＬＰＣＶＤ）法によってシリコン窒化膜３を保護
酸化膜２上に堆積する。シリコン窒化膜３の厚さは、約
１０ｎｍから約３００ｎｍの範囲内にあることが好まし
い。
による半導体装置の製造方法に関する工程を説明するた
めの断面図である。まず、図２（ａ）に示すように、シ
リコン基板である半導体基板１の表面に保護酸化膜２
（厚さ：例えば２０ｎｍ）を成長させる。この保護酸化
膜２は、酸素雰囲気または酸素および水素の雰囲気中
で、半導体基板１を酸化することによって容易に得られ
る。保護酸化膜２の厚さは、約５ｎｍから約５０ｎｍの
範囲内にあることが好ましい。この後、減圧化学的気相
成長（ＬＰＣＶＤ）法によってシリコン窒化膜３を保護
酸化膜２上に堆積する。シリコン窒化膜３の厚さは、約
１０ｎｍから約３００ｎｍの範囲内にあることが好まし
い。
【００２６】次に、図２（ｂ）に示すように、リソグラ
フィー技術によってレジストマスク（不図示）をシリコ
ン窒化膜３上に形成した後、レジストマスクに覆われて
いない領域のシリコン窒化膜３をエッチングする。エッ
チングは、異方性の高いドライエッチング技術によって
行うことが好ましい。エッチング部の幅は例えば０．３
μｍとする。
フィー技術によってレジストマスク（不図示）をシリコ
ン窒化膜３上に形成した後、レジストマスクに覆われて
いない領域のシリコン窒化膜３をエッチングする。エッ
チングは、異方性の高いドライエッチング技術によって
行うことが好ましい。エッチング部の幅は例えば０．３
μｍとする。
【００２７】次に、図２（ｃ）に示すように、シリコン
窒化膜３で覆われていない領域にＬＯＣＯＳ法によりＬ
ＯＣＯＳ酸化膜８を成長させる。このＬＯＣＯＳ酸化膜
８は、酸素雰囲気または酸素および水素の雰囲気中で、
半導体基板１を酸化することによって容易に得られる。
ここで、ＬＯＣＯＳ酸化膜８を成長させる目的は素子分
離ではないため、ＬＯＣＯＳ酸化膜８が厚すぎるとバー
ズビークによる寸法変換差が大きくなるので注意が必要
である。図１に示すように、トレンチ４の上端部にＬＯ
ＣＯＳ酸化膜８の一部が残存する程度に、ＬＯＣＯＳ酸
化膜８の厚さを決定する。ここでは例えば８０ｎｍとす
る。
窒化膜３で覆われていない領域にＬＯＣＯＳ法によりＬ
ＯＣＯＳ酸化膜８を成長させる。このＬＯＣＯＳ酸化膜
８は、酸素雰囲気または酸素および水素の雰囲気中で、
半導体基板１を酸化することによって容易に得られる。
ここで、ＬＯＣＯＳ酸化膜８を成長させる目的は素子分
離ではないため、ＬＯＣＯＳ酸化膜８が厚すぎるとバー
ズビークによる寸法変換差が大きくなるので注意が必要
である。図１に示すように、トレンチ４の上端部にＬＯ
ＣＯＳ酸化膜８の一部が残存する程度に、ＬＯＣＯＳ酸
化膜８の厚さを決定する。ここでは例えば８０ｎｍとす
る。
【００２８】次に、図２（ｄ）に示すように、シリコン
窒化膜３で覆われていない領域のＬＯＣＯＳ酸化膜８お
よび半導体基板１を順次エッチングし、トレンチ４を形
成する。エッチングは、異方性の高いドライエッチング
技術によって行うことが好ましい。トレンチ４の典型的
な深さは約０．１μｍ〜約２μｍである。
窒化膜３で覆われていない領域のＬＯＣＯＳ酸化膜８お
よび半導体基板１を順次エッチングし、トレンチ４を形
成する。エッチングは、異方性の高いドライエッチング
技術によって行うことが好ましい。トレンチ４の典型的
な深さは約０．１μｍ〜約２μｍである。
【００２９】次に、図３（ｅ）に示すように、酸素雰囲
気または酸素および水素雰囲気中で、半導体基板１の表
面を酸化し、それによってトレンチ４の側面および底面
にトレンチ内保護酸化膜５（厚さ：例えば２０ｎｍ）を
形成する。
気または酸素および水素雰囲気中で、半導体基板１の表
面を酸化し、それによってトレンチ４の側面および底面
にトレンチ内保護酸化膜５（厚さ：例えば２０ｎｍ）を
形成する。
【００３０】次に、図３（ｆ）に示すように、高密度プ
ラズマを用いたＣＶＤ法によって、シリコン酸化膜６
（厚さ：例えば７００ｎｍ）を半導体基板１上に堆積す
る。このとき、シリコン酸化膜６はトレンチ４の内側を
完全に埋め込むように形成される。
ラズマを用いたＣＶＤ法によって、シリコン酸化膜６
（厚さ：例えば７００ｎｍ）を半導体基板１上に堆積す
る。このとき、シリコン酸化膜６はトレンチ４の内側を
完全に埋め込むように形成される。
【００３１】次に、図３（ｇ）に示すように、化学的機
械的研磨法（ＣＭＰ）もしくはエッチバック法などを用
いて、シリコン酸化膜６の表面を平坦化する。平坦化は
シリコン窒化膜３が完全に露出するまで行う。
械的研磨法（ＣＭＰ）もしくはエッチバック法などを用
いて、シリコン酸化膜６の表面を平坦化する。平坦化は
シリコン窒化膜３が完全に露出するまで行う。
【００３２】次に、図４（ｈ）に示すように、加熱した
燐酸水溶液でシリコン窒化膜３を除去する。
燐酸水溶液でシリコン窒化膜３を除去する。
【００３３】次に、図４（ｉ）に示す工程のように、保
護酸化膜２をバッファードフッ酸水溶液でエッチングす
れば、トレンチ分離構造は完成する。なお、保護酸化膜
２のエッチング前に、半導体基板１に不純物拡散層（不
図示）を形成するための工程を行うこともある。
護酸化膜２をバッファードフッ酸水溶液でエッチングす
れば、トレンチ分離構造は完成する。なお、保護酸化膜
２のエッチング前に、半導体基板１に不純物拡散層（不
図示）を形成するための工程を行うこともある。
【００３４】トレンチ分離構造完成後は、ゲート酸化膜
やゲート電極形成など、半導体素子を形成するための公
知の工程が実行される。ゲート電極を形成するには、図
４（ｊ）に示すように、ゲート酸化膜９およびゲート電
極用ポリシリコン１０を半導体基板１の表面に成長させ
る。
やゲート電極形成など、半導体素子を形成するための公
知の工程が実行される。ゲート電極を形成するには、図
４（ｊ）に示すように、ゲート酸化膜９およびゲート電
極用ポリシリコン１０を半導体基板１の表面に成長させ
る。
【００３５】次に、リソグラフィー技術によってレジス
トマスク（不図示）をゲート電極用ポリシリコン１０上
に形成した後、レジストマスクに覆われていない領域の
ゲート電極用ポリシリコン１０およびゲート酸化膜９を
エッチングすることによって、図１に示すように、ゲー
ト電極１１の形状が完成する。
トマスク（不図示）をゲート電極用ポリシリコン１０上
に形成した後、レジストマスクに覆われていない領域の
ゲート電極用ポリシリコン１０およびゲート酸化膜９を
エッチングすることによって、図１に示すように、ゲー
ト電極１１の形状が完成する。
【００３６】図４（ｉ）に示す、保護酸化膜２をバッフ
ァードフッ酸水溶液でエッチングするとき、トレンチ４
の内部に埋設したシリコン酸化膜６の一部もエッチング
されるが、トレンチ４の上端部はＬＯＣＯＳ酸化膜８で
覆われているため、熱酸化膜であるＬＯＣＯＳ酸化膜８
はＣＶＤ酸化膜であるシリコン酸化膜６よりエッチング
レートが遅く、ＬＯＣＯＳ酸化膜８がトレンチ４の上端
部のシリコン酸化膜６の過度のエッチングを阻止する。
このようなＬＯＣＯＳ酸化膜８の働きによって、トレン
チ４の上端部にディボットは発生せず、ゲート電極１１
に電圧を印加する際の電界集中を緩和することができ
る。
ァードフッ酸水溶液でエッチングするとき、トレンチ４
の内部に埋設したシリコン酸化膜６の一部もエッチング
されるが、トレンチ４の上端部はＬＯＣＯＳ酸化膜８で
覆われているため、熱酸化膜であるＬＯＣＯＳ酸化膜８
はＣＶＤ酸化膜であるシリコン酸化膜６よりエッチング
レートが遅く、ＬＯＣＯＳ酸化膜８がトレンチ４の上端
部のシリコン酸化膜６の過度のエッチングを阻止する。
このようなＬＯＣＯＳ酸化膜８の働きによって、トレン
チ４の上端部にディボットは発生せず、ゲート電極１１
に電圧を印加する際の電界集中を緩和することができ
る。
【００３７】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、トレンチ分離構造において、トレンチ上端
部がＬＯＣＯＳ酸化膜で覆われているため、熱酸化膜で
あるＬＯＣＯＳ酸化膜はＣＶＤ酸化膜であるシリコン酸
化膜よりエッチングレートが遅く、ＬＯＣＯＳ酸化膜が
トレンチ上端部のシリコン酸化膜の過度のエッチングを
阻止する。このようなＬＯＣＯＳ酸化膜の働きによっ
て、トレンチ上端部にディボットは発生せず、ゲート電
極に電圧を印加する際の電界集中を緩和した半導体装置
を実現することができる。
置によれば、トレンチ分離構造において、トレンチ上端
部がＬＯＣＯＳ酸化膜で覆われているため、熱酸化膜で
あるＬＯＣＯＳ酸化膜はＣＶＤ酸化膜であるシリコン酸
化膜よりエッチングレートが遅く、ＬＯＣＯＳ酸化膜が
トレンチ上端部のシリコン酸化膜の過度のエッチングを
阻止する。このようなＬＯＣＯＳ酸化膜の働きによっ
て、トレンチ上端部にディボットは発生せず、ゲート電
極に電圧を印加する際の電界集中を緩和した半導体装置
を実現することができる。
【００３８】また、本発明の半導体装置の製造方法によ
れば、トレンチ分離構造を形成する際に、半導体基板に
トレンチを形成する前にＬＯＣＯＳ酸化膜を形成し、ト
レンチを形成する際に、ＬＯＣＯＳ酸化膜の一部がトレ
ンチ上端部に残存するため、熱酸化膜であるＬＯＣＯＳ
酸化膜はＣＶＤ酸化膜であるシリコン酸化膜よりエッチ
ングレートが遅く、ＬＯＣＯＳ酸化膜がトレンチ上端部
のシリコン酸化膜の過度のエッチングを阻止する。この
ようなＬＯＣＯＳ酸化膜の働きによって、トレンチ上端
部にディボットは発生せず、ゲート電極に電圧を印加す
る際の電界集中を緩和した半導体装置を製造することが
できる。
れば、トレンチ分離構造を形成する際に、半導体基板に
トレンチを形成する前にＬＯＣＯＳ酸化膜を形成し、ト
レンチを形成する際に、ＬＯＣＯＳ酸化膜の一部がトレ
ンチ上端部に残存するため、熱酸化膜であるＬＯＣＯＳ
酸化膜はＣＶＤ酸化膜であるシリコン酸化膜よりエッチ
ングレートが遅く、ＬＯＣＯＳ酸化膜がトレンチ上端部
のシリコン酸化膜の過度のエッチングを阻止する。この
ようなＬＯＣＯＳ酸化膜の働きによって、トレンチ上端
部にディボットは発生せず、ゲート電極に電圧を印加す
る際の電界集中を緩和した半導体装置を製造することが
できる。
【図１】本発明の実施形態を説明するための半導体装置
のトレンチ分離構造を示す断面図
のトレンチ分離構造を示す断面図
【図２】本発明の実施形態におけるトレンチ分離法によ
る半導体装置の製造方法の工程（ａ）〜（ｄ）を説明す
るための断面図
る半導体装置の製造方法の工程（ａ）〜（ｄ）を説明す
るための断面図
【図３】本発明の実施形態におけるトレンチ分離法によ
る半導体装置の製造方法の工程（ｅ）〜（ｇ）を説明す
るための断面図
る半導体装置の製造方法の工程（ｅ）〜（ｇ）を説明す
るための断面図
【図４】本発明の実施形態におけるトレンチ分離法によ
る半導体装置の製造方法の工程（ｈ）〜（ｊ）を説明す
るための断面図
る半導体装置の製造方法の工程（ｈ）〜（ｊ）を説明す
るための断面図
【図５】従来のトレンチ分離法による半導体装置の製造
方法の工程（ａ）〜（ｄ）を説明するための断面図
方法の工程（ａ）〜（ｄ）を説明するための断面図
【図６】従来のトレンチ分離法による半導体装置の製造
方法の工程（ｅ）〜（ｇ）を説明するための断面図
方法の工程（ｅ）〜（ｇ）を説明するための断面図
【図７】従来のトレンチ分離法による半導体装置の製造
方法の工程（ｈ）〜（ｊ）を説明するための断面図
方法の工程（ｈ）〜（ｊ）を説明するための断面図
１ 半導体基板 ２ 保護酸化膜 ３ シリコン窒化膜 ４ トレンチ ５ トレンチ内保護酸化膜 ６ シリコン酸化膜 ８ ＬＯＣＯＳ酸化膜 ９ ゲート酸化膜 １０ ゲート電極用ポリシリコン １１ ゲート電極
Claims (4)
- 【請求項１】 半導体基板に形成された素子分離のため
の溝にＣＶＤ酸化膜が埋め込まれた構成の半導体装置で
あって、前記溝における周部上端部にＬＯＣＯＳ酸化膜
を形成したことを特徴とする半導体装置。 - 【請求項２】 半導体基板の表面を保護酸化膜で覆う工
程と、前記保護酸化膜の表面をシリコン窒化膜で覆う工
程と、前記シリコン窒化膜の一部をエッチングする工程
と、前記シリコン窒化膜の除去部からその近傍にかけて
ＬＯＣＯＳ酸化膜を形成する工程と、前記シリコン窒化
膜の除去部における前記ＬＯＣＯＳ酸化膜および前記半
導体基板をエッチングして溝を形成する工程と、前記溝
の側面および底面に溝内保護酸化膜を形成する工程と、
前記溝にＣＶＤ酸化膜を埋め込む工程と、前記ＣＶＤ酸
化膜の表面を平坦化する工程と、前記シリコン窒化膜を
エッチング除去する工程と、前記保護酸化膜をエッチン
グ除去する工程からなることを特徴とする半導体装置の
製造方法。 - 【請求項３】 前記溝を形成する工程において、前記シ
リコン窒化膜と半導体基板間の溝周部にＬＯＣＯＳ酸化
膜の一部を残留させることを特徴とする請求項２記載の
半導体装置の製造方法。 - 【請求項４】 前記保護酸化膜をエッチング除去する工
程において、残留した前記ＬＯＣＯＳ酸化膜によって前
記溝の周部上端部における前記シリコン酸化膜のエッチ
ング除去を抑制することを特徴とする請求項２または３
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000386904A JP2002190514A (ja) | 2000-12-20 | 2000-12-20 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000386904A JP2002190514A (ja) | 2000-12-20 | 2000-12-20 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002190514A true JP2002190514A (ja) | 2002-07-05 |
Family
ID=18853932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000386904A Pending JP2002190514A (ja) | 2000-12-20 | 2000-12-20 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002190514A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004027857A1 (ja) * | 2002-09-19 | 2004-04-01 | Tokyo Electron Limited | 半導体基板の処理方法 |
| JP2016018937A (ja) * | 2014-07-10 | 2016-02-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2000
- 2000-12-20 JP JP2000386904A patent/JP2002190514A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004027857A1 (ja) * | 2002-09-19 | 2004-04-01 | Tokyo Electron Limited | 半導体基板の処理方法 |
| US6972235B2 (en) | 2002-09-19 | 2005-12-06 | Tokyo Electron Limited | Method for processing semiconductor substrate |
| JP2016018937A (ja) * | 2014-07-10 | 2016-02-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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