JPH09293796A - 不揮発性半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 スプリット型のフラッシュメモリの微細化を
図る。 【解決手段】 本発明の不揮発性半導体記憶装置は、半
導体基板１上のゲート酸化膜３上に形成されたフローテ
ィングゲート４の側面近傍に酸化膜を介して形成された
コントロールゲート７と、前記フローティングゲート４
に隣接するように形成されたＮ+ 型のソース拡散層８及
び前記コントロールゲート７に隣接するように形成され
たＮ- 型、Ｎ+ 型のドレイン拡散層１１、１２とを具備
したものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の製造方法に関し、更に詳しく言えば、例えばス
プリット型のフラッシュメモリのセルサイズの微細化を
図ると共にソースライン抵抗の低抵抗化を図る技術に関
する。

【０００２】

【従来の技術】従来のこの種の不揮発性半導体記憶装置
について図１９及び図２０を基に説明する。図１９は不
揮発性半導体記憶装置（スプリット型のフラッシュメモ
リ）の断面図である。

【０００３】先ず、図に示す９１は一導電型の半導体基
板、例えばＰ型の半導体基板で、該基板９１上に形成さ
れた第１のゲート酸化膜９２を介してフローティングゲ
ート９３が形成され、その上部から側部にかけて第２の
ゲート酸化膜９４を介してコントロールゲート９５が形
成され、更にフローティングゲート９３とコントロール
ゲート９５の両側にある半導体基板９１にドレイン拡散
層９６とソース拡散層９７とが形成されたものが提案さ
れている。

【０００４】

【発明が解決しようとする課題】しかし、図からも判る
ように前記スプリット型のフラッシュメモリはフローテ
ィングゲート９３の上部から側部にかけてコントロール
ゲート９５を重ね合わせて形成している。この重ね合わ
せ時に、フローティングゲート９３上に配置されるコン
トロールゲート９５Ａの重なり具合が大きくなり、図２
０に示すようにコントロールゲート９５Ａの下面の面積
が小さくなると、短チャネル効果によりリーク電流の発
生が大きくなり、装置特性が変化してしまう。そのた
め、その重なり具合に余裕を持たせるために余裕スペー
スを必要とし、セルサイズが大型化する要因となってい
た。

【０００５】また、ソース拡散層９７によるソースライ
ンの抵抗が高いという問題もあった。従って、本発明
は、スプリット型のフラッシュメモリにおいて微細化を
図ると共にソースラインの低抵抗化を図ることを目的と
する。

【０００６】

【課題を解決するための手段】そこで、本発明の不揮発
性半導体記憶装置は、半導体基板上のゲート酸化膜上に
形成されたフローティングゲートの側面近傍に酸化膜を
介して形成されたコントロールゲートと、前記フローテ
ィングゲートに隣接するように形成されたソース拡散層
及び前記コントロールゲートに隣接するように形成され
たドレイン拡散層とを具備したものである。

【０００７】また、本発明の不揮発性半導体記憶装置の
製造方法は、半導体基板上にゲート酸化膜を介して導電
性のポリシリコン膜を形成し、前記ポリシリコン膜を被
覆するように酸化膜を形成した後に導電性のポリシリコ
ン膜を形成し、レジスト膜を介して該ポリシリコン膜を
パターニングして第１のコントロールゲートを形成す
る。次に、前記レジスト膜及び第１のコントロールゲー
トをマスクとして前記酸化膜を等方性エッチングして該
第１のコントロールゲート下面の該酸化膜を浸食させた
状態で残膜し、前記レジスト膜をマスクとして前記ポリ
シリコン膜を異方性エッチングして該ポリシリコン膜を
パターニングしてフローティングゲートを形成する。続
いて、前記レジスト膜を除去した後に熱酸化して前記フ
ローティングゲート及び第１のコントロールゲートを被
覆するように熱酸化膜を形成し、全面にポリシリコン膜
を形成し、不純物を注入した後に異方性エッチングして
前記第１のコントロールゲートとフローティングゲート
にまたがる側壁部にポリシリコン膜を形成し、レジスト
膜をマスクとして一方のポリシリコン膜を等方性エッチ
ングし除去することにより一方の前記第１のコントロー
ルゲートとフローティングゲートにまたがる側壁部に第
２のコントロールゲートを形成する。次に、前記レジス
ト膜をマスクとして不純物イオンを注入して前記フロー
ティングゲートの一端部に隣接するようにソース拡散層
を形成し、全面に絶縁膜を形成した後に異方性エッチン
グして前記第１のコントロールゲートとフローティング
ゲートにまたがる側壁部と前記第２のコントロールゲー
トの側壁部にサイドウォールスペーサを形成すると共に
前記第１のコントロールゲート及び第２のコントロール
ゲートの頭部を露出し、レジスト膜をマスクとして不純
物イオンを注入して前記第２のコントロールゲートに隣
接するようにドレイン拡散層を形成する。そして、前記
第１及び第２のコントロールゲート上に選択ＣＶＤ法に
より金属膜を形成して前記第１及び第２のコントロール
ゲートとを電気的に接続し、かつ同時にソース・ドレイ
ン拡散層の層抵抗を下げるものである。

【０００８】更に、本発明の不揮発性半導体記憶装置の
製造方法は、半導体基板上にゲート酸化膜を介して導電
性のポリシリコン膜を形成し、前記ポリシリコン膜を被
覆するようにＳｉＯ2 膜及びＳｉＮ膜を形成した後に導
電性のポリシリコン膜を形成し、レジスト膜を介して該
ポリシリコン膜及びＳｉＮ膜をパターニングして第１の
コントロールゲートを形成する。次に、前記レジスト
膜、第１のコントロールゲート及びＳｉＮ膜をマスクと
して前記ＳｉＯ2 膜を等方性エッチングして該ＳｉＮ膜
下面の該ＳｉＯ2 膜を浸食させた状態で残膜し、前記レ
ジスト膜をマスクとして前記ポリシリコン膜を異方性エ
ッチングして該ポリシリコン膜をパターニングしてフロ
ーティングゲートを形成する。続いて、前記レジスト膜
を除去した後に熱酸化して前記フローティングゲート及
び第１のコントロールゲートを被覆するように熱酸化膜
を形成し、全面にポリシリコン膜を形成した後に異方性
エッチングして前記第１のコントロールゲートとフロー
ティングゲートにまたがる側壁部にポリシリコン膜を形
成し、レジスト膜をマスクとして一方のポリシリコン膜
を等方性エッチングし除去することにより一方の前記第
１のコントロールゲートとフローティングゲートにまた
がる側壁部に第２のコントロールゲートを形成する。次
に、前記レジスト膜をマスクとして不純物イオンを注入
して前記フローティングゲートの一端部に隣接するよう
にソース拡散層を形成し、全面に絶縁膜を形成した後に
異方性エッチングして前記第１のコントロールゲートと
フローティングゲートにまたがる側壁部と前記第２のコ
ントロールゲートの側壁部にサイドウォールスペーサを
形成すると共に前記第１のコントロールゲート及び第２
のコントロールゲートの頭部を露出し、レジスト膜をマ
スクとして不純物イオンを注入して前記第２のコントロ
ールゲートに隣接するようにドレイン拡散層を形成し、
前記第１及び第２のコントロールゲート上に選択ＣＶＤ
法により金属膜を形成して前記第１及び第２のコントロ
ールゲートとを電気的に接続し、かつ同時にソース・ド
レイン拡散層の層抵抗を下げるものである。

【０００９】また、本発明の不揮発性半導体記憶装置の
製造方法は、前記第１及び第２のコントロールゲート上
にシリサイド膜を形成した後に選択ＣＶＤ法により金属
膜を形成するものである。更に、本発明の不揮発性半導
体記憶装置の製造方法は、前記第１及び第２のコントロ
ールゲートを含む全面にチタン膜を形成した後にラピッ
トサーマルアニールを行うことにより、ソース・ドレイ
ン拡散層上にチタンシリサイド膜を形成すると共に、全
面にチタンナイトライド膜を形成した後に、全面にＡＰ
ＣＶＤ法によりＡＰＣＶＤＳｉＯ2 膜を形成し、該ＡＰ
ＣＶＤＳｉＯ2 膜上の少なくとも第１のコントロールゲ
ートと第２のコントロールゲートの頭部を被覆するよう
に形成したレジスト膜を介してＡＰＣＶＤＳｉＯ2 膜を
残膜し、該ＡＰＣＶＤＳｉＯ2 膜を介してチタンナイト
ライド膜を残膜しラピットサーマルアニールを行うこと
により、前記第１及び第２のコントロールゲートとを電
気的に接続し、かつ同時にソース・ドレイン拡散層上の
前記チタンシリサイド膜を低抵抗化するものである。

【００１０】また、本発明の不揮発性半導体記憶装置の
製造方法は、前記第１及び第２のコントロールゲートを
被覆するように層間絶縁膜を形成し、前記層間絶縁膜に
コンタクト孔を形成することにより前記第１及び第２の
コントロールゲートの頭部を露出し、前記コンタクト孔
を埋め込むように金属膜を形成することにより前記第１
及び第２のコントロールゲートとを電気的に接続するも
のである。

【００１１】更に、本発明の不揮発性半導体記憶装置の
製造方法は、前記コンタクト孔をフィールド酸化膜上に
延在した前記第１及び第２のコントロールゲート上に形
成するものである。

【００１２】

【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置とその製造方法の実施の形態について図面を基に
説明する。 （１）第１の実施の形態 以下、図１及び図２に基づいて本発明の一実施の形態を
示す不揮発性半導体記憶装置について説明する。

【００１３】先ず、本発明の一実施の形態を示す不揮発
性半導体記憶装置は、半導体基板１の素子形成領域以外
の領域に素子分離膜としてのＬＯＣＯＳ酸化膜２がＬＯ
ＣＯＳ（Local Oxidation Of Silicon）法により形成さ
れ、素子形成領域にはおよそ１００Åの膜厚のゲート酸
化膜３が形成されている。また、前記ゲート酸化膜３か
らＬＯＣＯＳ酸化膜２の端部にかけておよそ２０００Å
の膜厚のポリシリコン膜を形成し、例えばＰＯＣｌ3
（酸塩化リン）によりリンドープし、パターニングする
ことにより、素子形成領域にのみポリシリコン膜を残膜
する。そして、およそ６０００Åの膜厚のＳｉＯ2 膜を
形成し、パターニングすることにより、ポリシリコン膜
から成るフローティングゲート４及び該フローティング
ゲート４上にＳｉＯ2 膜５が形成されている。

【００１４】そして、基板全面に熱酸化によりおよそ３
００Åの膜厚の第２のゲート酸化膜を形成した後に、お
よそ６０００Åの膜厚のポリシリコン膜を形成し、例え
ばＰＯＣｌ3 によりリンドープし、前記ポリシリコン膜
を異方性エッチングすることにより、ワードラインとし
てのコントロールゲート７がセルフアラインにより形成
されている。

【００１５】更に、レジスト膜をマスクとして一方のサ
イドウォールポリシリコン膜を等方性エッチングにより
除去した後に、例えば、リンイオン（31Ｐ+ ）をおよそ
加速電圧５０ＫｅＶ、注入量５Ｅ１５／ｃｍ2 （尚、５
Ｅ１５は５かける１０の１５乗の意である。以下、同様
である。）の条件で注入することによりＮ+ 型のソース
拡散層８が形成され、前記レジスト膜を除去した後に、
全面におよそ１５００Åの膜厚のＨＴＯ膜を形成し、該
ＨＴＯ膜を異方性エッチングすることにより、積層され
た前記フローティングゲート４とＳｉＯ2 膜５の側面部
と前記コントロールゲート７の側面部にそれぞれサイド
ウォールスペーサ９、１０が形成されている。

【００１６】また、不図示のレジスト膜をマスクとして
例えば、リンイオン（31Ｐ+ ）をおよそ加速電圧５０Ｋ
ｅＶ、注入量１Ｅ１４／ｃｍ2 の条件で注入し、続いて
例えば、ヒ素イオン（75Ａｓ+ ）をおよそ加速電圧５０
ＫｅＶ、注入量５Ｅ１５／ｃｍ2 の条件で注入し、アニ
ール処理することによりＮ- 型のドレイン拡散層１１及
びＮ+ 型のドレイン拡散層１２が形成されている。

【００１７】このような不揮発性半導体記憶装置によれ
ば、基板上にコントロールゲート形成用のポリシリコン
膜をセルフアラインで形成でき、しかもコントロールゲ
ートの下面の面積が従来技術のようにフローティングゲ
ートとコントロールゲートとの重なり具合のずれでコン
タクトゲート下面のサイズが小さくなり、短チャネル効
果によりリーク電流の発生が大きくなるというおそれが
なく、またずれ分を考慮して余裕スペースを設ける必要
が無くなり、セルサイズの微細化が図れる。

【００１８】（２）第２の実施の形態 以下、第２の実施の形態について図３乃至図１２に基づ
いて説明する。図３に示す半導体基板２１の素子形成領
域以外の領域に素子分離膜としてのＬＯＣＯＳ酸化膜２
２がＬＯＣＯＳ（Local Oxidation Of Silicon）法によ
り形成され、素子形成領域にはおよそ１００Åの膜厚の
ゲート酸化膜２３が形成されている。

【００１９】また、前記ゲート酸化膜２３からＬＯＣＯ
Ｓ酸化膜２２の端部にかけておよそ２０００Åの膜厚の
ポリシリコン膜を形成した後、例えば、ＰＯＣｌ3 によ
りリンドープして導電化を図る。そして、パターニング
することにより、素子形成領域にのみポリシリコン膜２
４を残膜する。次に、図４に示すように基板全面におよ
そ１５００Åの膜厚のＨＴＯ（High Temperature Oxid
e）膜２５を形成した後に、およそ４０００Åの膜厚の
ポリシリコン膜を形成し、例えばＰＯＣｌ3 によりリン
ドープする。続いて、レジスト膜２６をマスクとして前
記ポリシリコン膜を異方性エッチングして該ポリシリコ
ン膜をパターニングし、ポリシリコン膜から成る第１の
コントロールゲート２７を形成する。

【００２０】そして、前記レジスト膜２６及び第１のコ
ントロールゲート２７をマスクにフッ酸（ＨＦ）により
前記ＨＴＯ膜２５をおよそ１６００Åを等方性エッチン
グして、図５に示すようにコントロールゲート２７下面
でＨＴＯ膜２８が浸食され、その上部に向かうに従って
細くくびれた状態に残膜する。次に、図６に示すように
レジスト膜２６をマスクとして前記ポリシリコン膜２４
を異方性エッチングしてポリシリコン膜から成るフロー
ティングゲート２９を形成した後に、前記レジスト膜２
６を除去する。

【００２１】続いて、熱酸化することにより図７に示す
ようにシリコン表面におよそ２００Åの膜厚の熱酸化膜
３０を形成する。次に、全面におよそ６０００Åの膜厚
のポリシリコン膜を形成し、リンドープした後に、異方
性エッチングすることにより、図８に示すようにフロー
ティングゲート２９から第１のコントロールゲート２７
に渡ってその両側面部にポリシリコン膜３１、３２を形
成する。このとき、図８に示すようにフローティングゲ
ート２９と第１のコントロールゲート２７との間に形成
されたＨＴＯ膜２８が前述したように等方性エッチング
されて第１のコントロールゲート２７に向かうに従って
細くくびれた状態に形成したため、ポリシリコン膜３
１、３２がそのくびれた部分に向かって先端が延びた形
に形成でき、後述するが図９に示すようにフローティン
グゲート２９と第２のコントロールゲート３４とが近接
する部分でのフローティングゲート２９から第２のコン
トロールゲート３４へ電子をトンネリングさせる際の電
界が小さくなり、電子の抜けが容易に行える。

【００２２】続いて、図９に示すようにレジスト膜３３
を介して片側のポリシリコン膜３１を等方性エッチング
して除去することにより、もう一方のポリシリコン膜３
１から成る第２のコントロールゲート３４のみ残膜す
る。そして、前記レジスト膜３３をマスクとして例え
ば、リンイオン（31Ｐ+ ）をおよそ加速電圧５０Ｋｅ
Ｖ、注入量５Ｅ１５／ｃｍ2 の条件で注入して、Ｎ+ 型
のソース拡散層３５を形成する。

【００２３】次に、前記レジスト膜３３を除去した後
に、全面におよそ１５００Åの膜厚のＨＴＯ膜を形成
し、該ＨＴＯ膜を異方性エッチングすることにより、図
１０に示すように前記フローティングゲート２９と第１
のコントロールゲート２７にまたがる側面部と前記第２
のコントロールゲート３４の側面部にそれぞれサイドウ
ォールスペーサ３６、３７を形成すると共に、第１のコ
ントロールゲート２７と第２のコントロールゲート３４
の表面部を露出させる。また、同時にソース拡散層３５
及び後述するドレイン拡散層形成領域上も露出させる。
そして、不図示のレジスト膜をマスクとして例えば、リ
ンイオン（31Ｐ+ ）をおよそ加速電圧５０ＫｅＶ、注入
量１Ｅ１４／ｃｍ2 の条件で注入し、続いて例えば、ヒ
素イオン（75Ａｓ+ ）をおよそ加速電圧５０ＫｅＶ、注
入量５Ｅ１５／ｃｍ2 の条件で注入し、アニール処理す
ることによりＮ- 型のドレイン拡散層３８及びＮ+ 型の
ドレイン拡散層３９を形成する。

【００２４】続いて、選択ＣＶＤ法により露出している
Ｓｉ上に選択ＣＶＤ金属膜としてのタングステン膜を成
長させることにより、図１１に示すように基板上と前記
第１のコントロールゲート２７と第２のコントロールゲ
ート３４上に選択ＣＶＤタングステン膜４０が成長し、
前記第１のコントロールゲート２７と第２のコントロー
ルゲート３２とが近接しているため、該タングステン膜
４０により前記第１のコントロールゲート２７と第２の
コントロールゲート３２とを電気的に接続する。

【００２５】そして、図１２に示すように層間絶縁膜と
してＡＰＣＶＤ法によるＡＰＣＶＤＳｉＯ2 膜４１をお
よそ１００００Å全面に形成した後に、前記タングステ
ン膜４０上にコンタクト孔４２を形成し、スパッタ法に
より該コンタクト孔４２内を埋めるように金属膜４３
（Ａｌ膜、Ａｌ／ＴｉＮ膜、Ａｌ−Ｓｉ−Ｃｕ膜等）を
形成する。

【００２６】このように本発明では、選択ＣＶＤタング
ステン膜４０により第１のコントロールゲート２７と第
２のコントロールゲート３４を選択ＣＶＤタングステン
膜４０で電気的に接続することにより、ワード線として
のコントロールゲートの抵抗を下げることができると共
に、ソースラインの抵抗、ドレイン拡散層抵抗、更に各
拡散層と金属膜との間のコンタクト孔抵抗を下げること
ができる。

【００２７】更に、図８に示すようにフローティングゲ
ート２９と第１のコントロールゲート２７との間に形成
されたＨＴＯ膜２８を第１のコントロールゲート２７に
向かうに従って細くくびれた状態に形成したため、第２
のコントロールゲート３４がそのくびれた部分に向かっ
て先端が延びた形に形成できるので、この部分での前記
フローティングゲート２９から第２のコントロールゲー
ト３４へ電子をトンネリングさせる際の電界が小さくな
り、電子の抜けが容易になる。

【００２８】尚、このようなＳｉ基板上に選択ＣＶＤ法
により選択ＣＶＤタングステン膜を成長させる技術は、
ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ．ｐｐ８
２９−８３２，１９９２等に記載されている。 （３）第３の実施の形態 次に、前述した第２の実施の形態のものに対し、更なる
微細化を可能とする第３の実施の形態について図１３に
基づいて説明する。尚、図１３は前述した第２の実施の
形態の図９に対応する一部拡大図で、説明の便宜上、第
２の実施の形態と同等な構成については同等の符号を付
して説明は省略する。

【００２９】第２の実施の形態では、フローティングゲ
ート２９となるポリシリコン膜と第１のコントロールゲ
ート２７となるポリシリコン膜間の容量は小さくしたい
という要望がある。ところが両ポリシリコン膜間の容量
を小さくするため、両ポリシリコン膜間に形成されるＳ
ｉＯ2 膜を厚くすると、前述した図５に示す工程時に等
方性エッチングにより該ＳｉＯ2 膜を削る際の横方向の
エッチングを考慮して、両ポリシリコン膜の横幅をある
一定範囲以下に小さくできないという制約があり、更な
る微細化が図れないという問題がある。

【００３０】そこで、本実施の形態の不揮発性半導体記
憶装置は、図１３に示すようにポリシリコン膜から成る
フローティングゲート２９上に薄い膜厚のＳｉＯ2 膜２
８Ａを形成した上に容量を小さくするために厚い膜厚の
ＳｉＮ膜２８Ｂを形成し、ポリシリコン膜から成る第１
のコントロールゲート２７と第２のコントロールゲート
３４Ａを形成したものである。即ち、前記ＳｉＯ2 膜２
８Ａ上にＳｉＮ膜２８Ｂを形成することで容量の増大を
防止すると共に、ＳｉＯ2 膜２８Ａを薄く形成すること
で等方性エッチング時の横方向に削れる量が少なくてす
み、前述した第２の実施の形態のものに比してフローテ
ィングゲート２９と第１のコントロールゲート２７の横
幅を短くすることができ、セルサイズの微細化が図れ
る。

【００３１】（４）第４の実施の形態 また、第１のコントロールゲートと第２のコントロール
ゲートとを接続する他の実施の形態を図１４を基に説明
する。本実施の形態は、例えばＣｏＳｉ2 膜（コバルト
シリサイド膜）を形成した後に、前述した第１の実施の
形態の選択ＣＶＤタングステン膜を選択成長させて、前
記第１のコントロールゲートと第２のコントロールゲー
トとを接続するものである。

【００３２】先ず、図１０に示す状態、即ち、第１のコ
ントロールゲート２７と第２のコントロールゲート３２
の表面部とソース拡散層３５上及びドレイン拡散層３
８、３９上を露出させた状態で、コバルト膜をおよそ５
００Å形成する。続いて、およそ６５０℃のＮ2 雰囲気
中で、およそ６０秒間ラピットサーマルアニール（ＲＴ
Ａ）を行った後に、例えば、Ｈ3ＰＯ4（リン酸）とＨ2
Ｏ2（過酸化水素）とＨＮＯ3 （硝酸）とＣＨ3 ＣＯＯ
Ｈ（酢酸）、あるいはＨＣｌ（塩酸）とＨ2Ｏ2（過酸化
水素）を用いてエッチングした後に、再びおよそ６００
℃のＮ2 雰囲気中で、およそ６０秒間ラピットサーマル
アニール（ＲＴＡ）を行うことにより、図１４に示すよ
うにＳｉの露出した部分、即ち、第１のコントロールゲ
ート２７と第２のコントロールゲート３４の表面部とソ
ース拡散層３５上及びドレイン拡散層３８、３９上にＣ
ｏＳｉ2 膜５１を形成する。そして、該ＣｏＳｉ2 膜５
１上に選択ＣＶＤ法により選択ＣＶＤタングステン膜５
２を成長させて、該タングステン膜５２により前記第１
のコントロールゲート２７と第２のコントロールゲート
３４とを電気的に接続する。尚、前述したようにＣｏＳ
ｉ2 膜の上に選択ＣＶＤタングステン膜を成長させる代
わりに、例えばＴｉＳｉ2 膜（チタンシリサイド膜）上
にＴｉＮ膜（チタンナイトライド膜）を介して選択ＣＶ
Ｄアルミニウム膜を成長させるようにしても良い。

【００３３】（５）第５の実施の形態 更に、第１のコントロールゲートと第２のコントロール
ゲートとを接続する他の実施の形態としては、全面にお
よそ５００Åの膜厚のＴｉ膜を形成した後に、およそ６
００℃乃至７５０℃のＮ2 雰囲気中で、およそ６０秒間
ラピットサーマルアニール（ＲＴＡ）を行うことで、図
１５に示すようにＮ+ 型のソース拡散層３５とＮ- 型、
Ｎ+ 型のドレイン拡散層３８、３９上及び第１、第２の
コントロールゲート２７、３４上にはＴｉＳｉ2 膜（チ
タンシリサイド膜）６１を形成し、全面にＴｉＮ膜（チ
タンナイトライド膜）６２を形成する。

【００３４】次に、ＡＰＣＶＤ法によりおよそ５００Å
の膜厚のＡＰＣＶＤＳｉＯ2 膜６３を形成し、レジスト
膜６４を介してフッ酸処理して図１６に示すようにＡＰ
ＣＶＤＳｉＯ2 膜６３を除去し、ＡＰＣＶＤＳｉＯ2 膜
６５を残膜する。続いて、前記レジスト膜６４とＳｉＯ
2 膜でマスクされていない部分のＴｉＮ膜６２をＨ2Ｓ
Ｏ4（硫酸）と過酸化水素（Ｈ2Ｏ2）と水（Ｈ2Ｏ ）を
用いてエッチング除去して、図１７に示すようにＴｉＮ
膜６６を残膜する。

【００３５】そして、およそ８００℃乃至８５０℃のＮ
2 雰囲気中で、およそ６０秒間ラピットサーマルアニー
ル（ＲＴＡ）を行うことで、前記ＴｉＳｉ2 膜６１を低
抵抗化する。以上により、第１のコントロールゲート２
７と第２のコントロールゲート３４とを電気的に接続す
る。尚、Ｔｉ膜に限らず、Ｎｉ膜、Ｃｏ膜等を用いてシ
リサイド膜を形成するようにしても良い。

【００３６】（６）第６の実施の形態 次に、前述した第２、第３、第４の実施の形態では、選
択成長させた選択ＣＶＤタングステン膜により活性化領
域上の第１、第２のコントロールゲートを電気的に接続
しているが、以下、コンタクト孔をフィールド酸化膜上
に延在した第１のコントロールゲートと第２のコントロ
ールゲート上に形成し、該コンタクト孔を介して金属膜
を形成することにより、前記第１のコントロールゲート
と第２のコントロールゲートとを電気的に接続する第４
の実施の形態について図１８に基づき説明する。尚、図
１８は説明の便宜上、前記実施の形態と同等な構成につ
いては同等の符号を付して説明は省略する。

【００３７】図１８に示すようにフィールド酸化膜７１
上に延在した第１のコントロールゲート２７と第２のコ
ントロールゲート３４上に層間絶縁膜７２を形成した後
に、不図示のレジスト膜をマスクとしてコンタクト孔７
３を形成して、該コンタクト孔７３を介して金属膜７４
を形成することにより、前記第１のコントロールゲート
２７と第２のコントロールゲート３４とを電気的に接続
するようにしても良い。

【００３８】このようにして第１、第２のコントロール
ゲート同士を接続すれば、前述した選択ＣＶＤタングス
テン膜を成長させることにより第１、第２のコントロー
ルゲート同士を接続するものに比して、製造プロセスが
簡単となる。また、フィールド酸化膜７１上に延在した
第１のコントロールゲート２７と第２のコントロールゲ
ート３４上にコンタクト孔７３を形成しているので、コ
ンタクト孔の開孔径をゲート長よりも大きく形成したと
しても、厚いフィールド酸化膜が若干削れるだけなの
で、金属膜７４と基板とが接続されることがなく、第１
のコントロールゲート２７と第２のコントロールゲート
３４との接続が確実になされる。尚、半導体基板上に第
１のコントロールゲートと第２のコントロールゲートを
形成し、前述したように層間絶縁膜を形成した後に、該
層間絶縁膜にコンタクト孔を形成し、該コンタクト孔を
埋め込むように金属膜を形成して、前記第１、第２のコ
ントロールゲート同士を接続するようにしても良い。

【００３９】

【発明の効果】以上、本発明の不揮発性半導体記憶装置
によれば、基板上にコントロールゲート形成用のポリシ
リコン膜をセルフアラインで形成でき、しかもコントロ
ールゲートの下面の面積が従来技術のようにフローティ
ングゲートとコントロールゲートとの重なり具合のずれ
によりコンタクトゲート下面のサイズが小さくなり、短
チャネル効果によりリーク電流の発生が大きくなるとい
うおそれがなく、またずれ分を考慮して余裕スペースを
設ける必要が無くなり、セルサイズの微細化が図れる。

【００４０】また、本発明の不揮発性半導体記憶装置の
製造方法によれば、選択ＣＶＤ金属膜により第１のコン
トロールゲートと第２のコントロールゲートを電気的に
接続することにより、ワード線としてのコントロールゲ
ートの抵抗を下げることができると共に、ソースライン
の抵抗、ドレイン拡散層抵抗、更に各拡散層と金属膜と
の間のコンタクト孔抵抗を下げることができる。

【００４１】更に、フローティングゲートと第１のコン
トロールゲートとの間に形成された酸化膜を第１のコン
トロールゲートに向かうに従って細くくびれた状態に形
成したため、第２のコントロールゲートがそのくびれた
部分に向かって先端が延びた形に形成できるので、この
部分でのフローティングゲートから第２のコントロール
ゲートへ電子をトンネリングさせる際の電界が小さくな
り、電子の抜けが容易になる。

【００４２】また、第１、第２のコントロールゲート上
に形成された層間絶縁膜にコンタクト孔を形成し、該コ
ンタクト孔を金属膜を埋め込むようにして前記第１、第
２のコントロールゲート同士を接続すれば、前述した選
択ＣＶＤ金属膜を選択成長させることにより第１、第２
のコントロールゲート同士を接続するものに比して、製
造プロセスが簡単となる。

【図面の簡単な説明】

【図１】本発明第１の実施の形態の不揮発性半導体記憶
装置を示す断面図である。

【図２】本発明第１の実施の形態の不揮発性半導体記憶
装置を示す平面図である。

【図３】本発明第２の実施の形態の不揮発性半導体記憶
装置を示す第１の断面図である。

【図４】本発明第２の実施の形態の不揮発性半導体記憶
装置を示す第２の断面図である。

【図５】本発明第２の実施の形態の不揮発性半導体記憶
装置を示す第３の断面図である。

【図６】本発明第２の実施の形態の不揮発性半導体記憶
装置を示す第４の断面図である。

【図７】本発明第２の実施の形態の不揮発性半導体記憶
装置を示す第５の断面図である。

【図８】本発明第２の実施の形態の不揮発性半導体記憶
装置を示す第６の断面図である。

【図９】本発明第２の実施の形態の不揮発性半導体記憶
装置を示す第７の断面図である。

【図１０】本発明第２の実施の形態の不揮発性半導体記
憶装置を示す第８の断面図である。

【図１１】本発明第２の実施の形態の不揮発性半導体記
憶装置を示す第９の断面図である。

【図１２】本発明第２の実施の形態の不揮発性半導体記
憶装置を示す第１０の断面図である。

【図１３】本発明第３の実施の形態の不揮発性半導体記
憶装置を示す断面図である。

【図１４】本発明第４の実施の形態の不揮発性半導体記
憶装置を示す断面図である。

【図１５】本発明第５の実施の形態の不揮発性半導体記
憶装置を示す第１の断面図である。

【図１６】本発明第５の実施の形態の不揮発性半導体記
憶装置を示す第２の断面図である。

【図１７】本発明第５の実施の形態の不揮発性半導体記
憶装置を示す第３の断面図である。

【図１８】本発明第６の実施の形態の不揮発性半導体記
憶装置を示す断面図である。

【図１９】従来の不揮発性半導体記憶装置を示す断面図
である。

【図２０】従来の不揮発性半導体記憶装置を示す断面図
である。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板上のゲート酸化膜上に形成さ
   れたフローティングゲートと、前記フローティングゲー
   トの側面近傍に酸化膜を介して形成されたコントロール
   ゲートと、前記フローティングゲートに隣接するように
   形成されたソース拡散層及び前記コントロールゲートに
   隣接するように形成されたドレイン拡散層とを具備した
   ことを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 半導体基板上にゲート酸化膜を介して導
   電性のポリシリコン膜を形成する工程と、前記ポリシリ
   コン膜を被覆するように酸化膜を形成した後に導電性の
   ポリシリコン膜を形成し、レジスト膜を介して該ポリシ
   リコン膜をパターニングして第１のコントロールゲート
   を形成する工程と、前記レジスト膜及び第１のコントロ
   ールゲートをマスクとして前記酸化膜を等方性エッチン
   グして該第１のコントロールゲート下面の該酸化膜を浸
   食させた状態で残膜する工程と、前記レジスト膜をマス
   クとして前記ポリシリコン膜を異方性エッチングして該
   ポリシリコン膜をパターニングしてフローティングゲー
   トを形成する工程と、前記レジスト膜を除去した後に熱
   酸化して前記フローティングゲート及び第１のコントロ
   ールゲートを被覆するように熱酸化膜を形成する工程
   と、全面にポリシリコン膜を形成し、不純物を注入した
   後に異方性エッチングして前記第１のコントロールゲー
   トとフローティングゲートにまたがる側壁部にポリシリ
   コン膜を形成し、レジスト膜をマスクとして一方のポリ
   シリコン膜を等方性エッチングし除去することにより前
   記第１のコントロールゲートとフローティングゲートに
   またがる一方の側壁部に第２のコントロールゲートを形
   成する工程と、前記レジスト膜をマスクとして不純物イ
   オンを注入して前記フローティングゲートの一端部に隣
   接するようにソース拡散層を形成する工程と、全面に絶
   縁膜を形成した後に異方性エッチングして前記第１のコ
   ントロールゲートとフローティングゲートにまたがる側
   壁部と前記第２のコントロールゲートの側壁部にサイド
   ウォールスペーサを形成すると共に前記第１のコントロ
   ールゲート及び第２のコントロールゲートの頭部及びソ
   ース拡散層とドレイン拡散層形成領域上を露出する工程
   と、レジスト膜をマスクとして不純物イオンを注入して
   前記第２のコントロールゲートに隣接するようにドレイ
   ン拡散層を形成する工程と、前記第１及び第２のコント
   ロールゲート上及びソース拡散層とドレイン拡散層形成
   領域上に選択ＣＶＤ法により金属膜を形成して前記第１
   及び第２のコントロールゲートとを電気的に接続し、か
   つ同時にソース・ドレイン拡散層の層抵抗を下げる工程
   とを有することを特徴とする不揮発性半導体記憶装置の
   製造方法。
3. 【請求項３】 半導体基板上にゲート酸化膜を介して導
   電性のポリシリコン膜を形成する工程と、前記ポリシリ
   コン膜を被覆するようにＳｉＯ2 膜及びＳｉＮ膜を形成
   した後に導電性のポリシリコン膜を形成し、レジスト膜
   を介して該ポリシリコン膜及びＳｉＮ膜をパターニング
   して第１のコントロールゲートを形成する工程と、前記
   レジスト膜、第１のコントロールゲート及びＳｉＮ膜を
   マスクとして前記ＳｉＯ2 膜を等方性エッチングして該
   ＳｉＮ膜下面の該ＳｉＯ2 膜を浸食させた状態で残膜す
   る工程と、前記レジスト膜をマスクとして前記ポリシリ
   コン膜を異方性エッチングして該ポリシリコン膜をパタ
   ーニングしてフローティングゲートを形成する工程と、
   前記レジスト膜を除去した後に熱酸化して前記フローテ
   ィングゲート及び第１のコントロールゲートを被覆する
   ように熱酸化膜を形成する工程と、全面にポリシリコン
   膜を形成し、不純物を注入した後に異方性エッチングし
   て前記第１のコントロールゲートとフローティングゲー
   トにまたがる側壁部にポリシリコン膜を形成し、レジス
   ト膜をマスクとして一方のポリシリコン膜を等方性エッ
   チングし除去することにより前記第１のコントロールゲ
   ートとフローティングゲートにまたがる一方の側壁部に
   第２のコントロールゲートを形成する工程と、前記レジ
   スト膜をマスクとして不純物イオンを注入して前記フロ
   ーティングゲートの一端部に隣接するようにソース拡散
   層を形成する工程と、全面に絶縁膜を形成した後に異方
   性エッチングして前記第１のコントロールゲートとフロ
   ーティングゲートにまたがる側壁部と前記第２のコント
   ロールゲートの側壁部にサイドウォールスペーサを形成
   すると共に前記第１のコントロールゲート及び第２のコ
   ントロールゲートの頭部及びソース拡散層とドレイン拡
   散層形成領域を露出する工程と、レジスト膜をマスクと
   して不純物イオンを注入して前記第２のコントロールゲ
   ートに隣接するようにドレイン拡散層を形成する工程
   と、前記第１及び第２のコントロールゲート上及びソー
   ス・ドレイン拡散層上に選択ＣＶＤ法により金属膜を形
   成して前記第１及び第２のコントロールゲートとを電気
   的に接続し、かつ同時にソース・ドレイン拡散層の層抵
   抗を下げる工程とを有することを特徴とする不揮発性半
   導体記憶装置の製造方法。
4. 【請求項４】 前記第１及び第２のコントロールゲー
   ト上にシリサイド膜を形成した後に、選択ＣＶＤ法によ
   り金属膜を形成することにより前記第１及び第２のコン
   トロールゲートとを電気的に接続することを特徴とする
   請求項第２項または請求項第３項記載の不揮発性半導体
   記憶装置の製造方法。
5. 【請求項５】 前記第１及び第２のコントロールゲー
   トを含む全面にチタン膜を形成した後にラピットサーマ
   ルアニールを行うことにより、ソース・ドレイン拡散層
   上にチタンシリサイド膜を形成すると共に、全面にチタ
   ンナイトライド膜を形成した後に、全面にＡＰＣＶＤ法
   によりＡＰＣＶＤＳｉＯ2 膜を形成し、該ＡＰＣＶＤＳ
   ｉＯ2 膜上の少なくとも第１のコントロールゲートと第
   ２のコントロールゲートの頭部を被覆するように形成し
   たレジスト膜を介してＡＰＣＶＤＳｉＯ2 膜を残膜し、
   該ＡＰＣＶＤＳｉＯ2 膜を介してチタンナイトライド膜
   を残膜しラピットサーマルアニールを行うことにより、
   前記第１及び第２のコントロールゲートとを電気的に接
   続し、かつ同時にソース・ドレイン拡散層上の前記チタ
   ンシリサイド膜を低抵抗化することを特徴とする請求項
   第２項または請求項第３項記載の不揮発性半導体記憶装
   置の製造方法。
6. 【請求項６】 前記第１及び第２のコントロールゲート
   を被覆するように層間絶縁膜を形成し、前記層間絶縁膜
   にコンタクト孔を形成することにより前記第１及び第２
   のコントロールゲートの頭部を露出し、前記コンタクト
   孔を埋め込むように金属膜を形成することにより前記第
   １及び第２のコントロールゲートとを電気的に接続する
   ことを特徴とする請求項第２項または請求項第３項記載
   の不揮発性半導体記憶装置の製造方法。
7. 【請求項７】 前記コンタクト孔をフィールド酸化膜上
   に延在した前記第１及び第２のコントロールゲート上に
   形成することを特徴とする請求項第６項記載の不揮発性
   半導体記憶装置の製造方法。