JP2001516504A

JP2001516504A - バーティカルｍｏｓトランジスタの製造方法

Info

Publication number: JP2001516504A
Application number: JP54010298A
Authority: JP
Inventors: オイグレトーマス; レースナーヴォルフガング; ベハマーダーク
Original assignee: シーメンスアクチエンゲゼルシヤフト; ルール−ウニヴェルジテートボーフム
Priority date: 1997-03-19
Filing date: 1998-03-11
Publication date: 2001-09-25
Also published as: EP0968527A1; DE19711482A1; EP0968527B1; US6300198B1; DE59804805D1; DE19711482C2; TW412810B; CN1251207A; WO1998042016A1; KR20000076378A

Abstract

(57)【要約】ゲートオーバラップキャパシタンスの最適化されたバーティカルＭＯＳトランジスタを製造するため、上部ソース／ドレイン領域（２’）、チャネル領域（３’）および下部ソース／ドレイン領域（４’）を有するメサ形構造（６）が形成される。化学機械的研磨によって絶縁構造が形成され、この絶縁構造は下部ソース領域（２’）の側壁をほとんど覆う。チャネル領域（３’）の側壁にゲート誘電体（１４）とゲート電極（１５）が形成され、その高さはチャネル領域（３’）の高さとほぼ等しい。

Description

【発明の詳細な説明】バーティカルＭＯＳトランジスタの製造方法集積密度が高められますます高速になるコンポーネントに関して、集積回路の構造サイズは世代ごとに減少している。このことはＣＭＯＳ技術についてもあてはまる。一般に（たとえばRoadmap of Semiconductor Technology，Solid State Technology 3，1995）、２０１０年頃には１０ｎｍよりも僅かなゲート長を有するＭＯＳトランジスタが使われると予期される。一方では、今日一般的なＣＭＯＳ技術のスケーリングによりそのようなゲート長のプレーナＭＯＳトランジスタを開発する試みがなされている（たとえばA.Ho ri，H．Nakaoka，H．Umimoto，K．Yamashita，M．Takase，N．Shimizu，B．Mizu no，S．Odanaka，A 0.05μm-CMOS with Ultra Shallow Source/Drain Junctions Fabricated by 5KeV Ion Implantation and Rapid Thermal Annealing，IEDM 1 994，485およびH．Hu，L．T．Su，Y．Yang，D．A．Antoniadis，H．I．Smith，C hannel and Source/Drain Engineering in High-Performance sub 0.1μm NMOSF ETs using X-Ray lithography，Symp．VLSI Technology，17，1994を参照）。この種のプレーナＭＯＳトランジスタを１００ｎｍ以下のチャネル長で製造するためには電子ビームリソグラフィを使う必要があり、これはこれまでは実験室でのみ可能であった。電子ビームリソグラフィを使用した結果、開発コストが不釣り合いに高くなってしまう。これと並行して、短いチャネル長を実現するためにバーティカルトランジスタが研究されてきた（L．Risch，W．H．Krautschneider，F．Hofmann，H．Schaefe r，Vertical MOS Transisor with 70nm channel length，ESSDERC 1995，p.101- 104参照）。この場合、層の列がソース、チャネルおよびドレインに従って形成され、これはゲート誘電体とゲート電極によってリング状に取り囲まれている。このバーティカルＭＯＳトランジスタは、プレーナＭＯＳトランジスタに比べ高周波特性やロジック特性の点でこれまで満足のいくものではなかった。ドイツ連邦共和国特許出願DE-OS 196 21 244によれば、ゲートの寄生容量が低減され高周波用途に適しＭＯＳトランジスタが提案されている。このバーティかトランジスタを製造するために半導体基板上にメサ形構造が形成され、これは垂直方向に上下に連なってソース領域、チャネル領域ならびにドレイン領域を有している。ゲート電極は、それがチャネル領域の範囲内でのみメサ形構造と隣接するように形成される。ソース領域およびドレイン領域の範囲内で、ゲート電極の下方と上方に酸化物構造が形成され、これはゲートゲート電極に埋め込まれる。このようにすることで、ゲートキャパシタンスが最小化される。この場合、酸化物構造体とゲート電極を製造するために、メサ形構造を覆うそれぞれ対応する層がデポジットされる。その上にホトレジストが塗布され、平坦化される。ついで、メサ表面が露出した状態になるまで、ホトレジストがエッチバックされる。次に、このようにして構造化されたホトレジストがマスクとして利用されて、その下に存在するメサの範囲内の層が構造化される。この層の厚さはメサの高さよりも小さい。平坦性は平坦化されるホトレジストの流出によって制約されるため、エッチングによるホトレジスト層の以降の構造化におけるエッチング浸食の大きさをコントロールすることは困難である。したがって本発明の課題は、ゲートオーバラップキャパシタンス（gate overl ap capacitance）の低減されたバーティカルＭＯＳトランジスタの製造方法において、プロセス信頼性を改善することにある。本発明によればこの課題は、請求項１記載の方法により解決される。従属請求項には本発明の有利な実施形態が示されている。この場合、下部ソース／ドレイン領域、チャネル領域および上部ソース／ドレイン領域を有する半導体層列からメサ形構造が形成される。この半導体層列は、エピタキシあるいはインプランテーションと熱処理によって形成される。この半導体層列の上に第１の補助層が被着され、これは半導体層列とともに構造化される。メサ形構造の側方において半導体基板中に、下部ソース／ドレイン領域のための端子領域が形成される。さらに、少なくとも下部ソース／ドレイン領域の側壁をほとんど覆う絶縁構造が形成される。また、チャネル領域の側面にゲート誘電体とゲート電極が形成される。このゲート電極の高さは、チャネル領域の高さにほぼ等しい。絶縁構造を形成するために絶縁層が被着され、この絶縁層の厚さは、半導体層列の厚さよりも大きいかそれに等しい。そしてこの絶縁層は、化学機械的研磨により平坦化される。その際、メサ形構造における上部層として設けられている第１の補助層が、エッチストップとして用いられる。化学機械的研磨により平坦な平面が形成され、そこにおいて第１の補助層の表面が露出している。これによって、後続のエッチバックステップのための基準面が得られる。これにより後続のエッチバックステップにおけるエッチングの浸食の深さを、従来技術よりも良好にコントロールできる。本発明の実施形態によれば、実質的にコンフォーマルな段差被覆性の絶縁層が被着される。この場合、その厚さは半導体層列の厚さにほぼ等しい。つまりメサ形構造の側方において、このメサ形構造の上部ソース／ドレイン領域の表面の高さに絶縁層の表面が位置する。さらに第２の補助層が被着され、この第２の補助層は、第１の補助層と同じエッチング特性ならびにほぼ同じ厚さを有する。したがってメサ形構造の側方ににおいて、第１の補助層の表面の高さに第２の補助層の表面が配置される。ついでこの第２の補助層は、絶縁層の表面が少なくとも第１の領域において露出するよう構造化される。第１の領域は、メサ形構造と側方でオーバラップしている。第１の領域の横方向の寸法はメサ形構造の対応する横方向の寸法よりも、それぞれ少なくとも絶縁層の層厚の２倍だけ大きい。これにより第２の補助層は絶縁層を一部分覆うことになり、その部分はメサ形構造の外側に位置し、その部分ではメサ形構造の隆起によっても絶縁層のトポロジーに影響が及ぼされない。換言すれば、第２の補助層の構造化により第２の補助層の一部分が除去され、その部分では第２の補助層の表面が第１の補助層の表面の上に配置されている。第２の補助層の構造化後、第１の補助層の表面と第２の補助層の表面は、どこでも同じ高さに位置する。続いて絶縁層の化学機械的研磨により、第１の補助層の表面が露出される。その際、第１の補助層と第２の補助層はエッチストップとしてはたらく。ついで第１の補助層と第２の補助層をマスクとして使用して、チャネル領域の側壁がほとんど露出するまで絶縁層がエッチングされる。チャネル領域下方では絶縁層はエッチングされず、その結果、メサ形構造の側壁において絶縁層は下部ソース／ドレイン領域とチャネル領域との間の境界面まで達することになる。そして、露出したチャネル領域側壁にゲート誘電体が形成される。さらに、絶縁層とメサ形構造との間のスペースを充填する導電層が形成される。絶縁層とメサ形構造との間のスペースは、絶縁層を下部ソース／ドレイン領域の上部境界面までエッチングすることにより生じる。次に導電層のエッチバックにより、ゲート電極が形成される。有利には第２の補助層は、絶縁層の表面が付加的に第２の領域でも露出するよう構造化される。チャネル領域側壁が露出するよう絶縁層をエッチングする際、絶縁層は第２の領域でもエッチングされ、その結果、第２の領域と第１の領域においてつながった開口部が生じることになる。導電層の形成にあたり、この開口部がほとんど満たされる。したがって、導電層のエッチバックにより形成されたゲート電極は、開口部の横断面を有することになる。あとのプロセスにおいて、第２の領域にこのゲート電極のためのコンタクトホールが形成される。第２の補助層の構造化にあたり第２の領域に補助構造を設けると格別有利であり、絶縁層構造化時にこの補助構造によって開口部内に絶縁層の材料から成るアイランドが形成される。第２の領域内で、開口部つまりはゲート電極は格子状の断面を有している。このようにすれば、導電層により開口部を充填するために開口部の寸法に相応する導電層の厚さで十分になる。しかも第２の領域においてゲート電極が格子状の断面を有することの利点は、ゲート電極へのコンタクトホールを開ける際に調整がクリティカルなものにはならないことである。なお、第２の領域内の対向する各アイランド間の間隔が、メサ形構造の側壁と第１の領域内の絶縁層の対向する側壁との間の間隔よりも大きくならないよう、アイランドを配置すると有利である。これによって、必要とされる導電層の厚みが低減される。さらに本発明によれば、第１の補助層と第２の補助層を除去する前に第３の補助層が被着される。そしてこの第３の補助層に対し、第１の補助層と第２の補助層を選択的にエッチングすることができる。その際、第３の補助層は、第１の補助層が露出し第２の領域がこの第３の補助層によって覆われるように構造化される。このようにして、メサ形構造表面に配置されている第１の補助層を除去することができる一方、シリコンアイランド表面における第２の領域内では第２の補助層がそのまま残される。このことで構造の製造にあたり、下部ソース／ドレイン領域の端子領域とゲート電極へのコンタクトホールを別個にエッチングすることができる。このため第２の領域内のアイランドの部分で絶縁層がエッチングされてしまうのが回避され、この場合、それがエッチングされてしまうと、半導体基板とゲート電極との間で短絡の発生するおそれがある。さらに本発明によれば、第１の補助層と第２の補助層はＳｉ₃Ｎ₄を有しており、第３の補助層は、それが設けられているならば、ポリシリコンを有している。導電層は、ドーピングされたポリシリコン、金属シリサイド、金属および／またはそれらの材料の組み合わせを有するが、導電層のためにゲート電極に有用な材料が適している。本発明の別の実施形態によれば、絶縁層は化学機械的研磨により第１の補助層の高さまで削られ、ついでエッチバックにより構造化され、絶縁構造が形成される。この絶縁構造はメサ形構造の側方に配置され、その厚さは下部ソース／ドレイン領域の高さにほぼ等しい。この場合、チャネル領域の側壁にゲート誘電体が形成される。ゲート電極を形成するために導電層がデポジットされ、構造化される。この場合、導電層において、チャネル領域上方のメサ形構造の側壁またはメサ形構造表面に配置された部分が除去される。さらに、ゲート電極を覆う別の絶縁層が被着される。本発明によれば、前述の絶縁層そしてこの別の絶縁層および／または絶縁充填物はＳｉＯ₂を有しており、第１の補助層はシリコン窒化物を有している。導電層のためには、ゲート電極として一般的なあらゆる材料が適しており、たとえばドーピングされたポリシリコン、金属シリサイド、金属および／またはそれらの材料の組み合わせが適している。次に、図面を参照しながら実施例に基づき本発明について詳しく説明する。図１は、半導体層列と第１の補助層を有する半導体基板を示す図である。図２は、半導体層列の構造化によりメサ形構造が形成され、このメサ形構造の側壁にスペーサが形成され、さらに端子領域が形成された後の半導体基板を示す図である。図３は、絶縁層が被着され、さらに第２の補助層が被着され構造化された後の半導体基板を示す図である。図４は、図３を上から見た平面図である。図５は、絶縁層が平坦化された後の半導体基板断面図である。図６は、メサ形構造の側壁が部分的に露出され、露出したメサ形構造側壁にゲート誘電体が形成された後の半導体基板の断面図である。図７は、ゲート電極が形成された後の半導体基板断面図である。図８は、ゲート電極表面に金属シリサイド層が形成され、第１および第２の補助層のところで終わる高さをもつ絶縁充填物がゲート電極上部に形成され、さらに第３の補助層がデポジットされ、構造化された後の半導体基板を示す図である。図９は、コンタクトが形成された後の半導体基板断面図である。図１０は、最上部層として第１の補助層をもつメサ形構造と半導体基板中の端子領域を備えた半導体基板断面図である。図１１は、端子領域表面に金属シリサイド層が形成され、絶縁層が形成された後の半導体基板断面図であって、この場合、絶縁層はメサ形構造よりも厚く、第１の補助層がデポジットされ、ついで平坦化される。図１２は、絶縁層がエッチバックされ、メサ形構造側壁にゲート誘電体が形成された後の半導体基板断面図である。図１３は、露出したメサ形構造の高さよりも大きい厚さの別の絶縁層が形成され、この別の絶縁層が平坦化された後の半導体基板断面図である。図１４は、絶縁層がエッチバックされた後の半導体基板断面図である。図１５は、第１の補助層が除去され、メサ形構造の露出した表面に金属シリサイドが形成され、さらにコンタクトが形成された後の半導体基板を示す図である。基板１たとえば単結晶シリコンウェハまたはＳＯＩ基板の単結晶シリコン層上には第１のシリコン層２、第２のシリコン層３および第３のシリコン層４が配置されている。この場合、第１のシリコン層２、第２のシリコン層３および第３のシリコン層４はそれぞれ、Ｓｉ₂Ｈ₂Ｃｌ₂，Ｂ₂Ｈ₆，ＡｓＨ₃，ＰＨ₃，ＨＣｌ，Ｈ₂を含むプロセスガスを使用し、７００℃〜９５０℃の温度範囲ならびに１００〜１００００Ｐａの圧力範囲で、その場的にドーピングされたエピタキシにより形成される。第１のシリコン層２は、５×１０¹⁹ｃｍ^-3のドーパント濃度をもつｎ形ドーピングされたシリコンから、２００ｎｍの厚さで形成される。第２のシリコン層３は１０¹⁸ｃｍ^-3のドーパント濃度をもつｐ形ドーピングされたシリコンから、１００ｎｍの厚さで形成される。第３のシリコン層４は、５×１０¹⁹ ｃｍ^-3のドーパント濃度をもつｎ形ドーピングされたシリコンから、１００ｎｍの厚さで形成される。ドーパントとしては、ｎ形ドーピングされたシリコンにはヒ素またはリンが用いられ、ｐ形ドーピングされたシリコンにはホウ素が用いられる（図１参照）。第３のシリコン層４上には第１の補助層５が取り付けられる。この第１の補助層５は、厚さ２００ｎｍのシリコン窒化物によって形成される。次に、ホトリソグラフィプロセスステップを使用して、第１の補助層５、第３のシリコン層４、第２のシリコン層３および第１のシリコン層２が、たとえば（窒化物のためには）ＣＨＦ₃，Ｏ₂を用い（シリコンのためには）ＨＢｒ，ＮＦ₃ ，Ｈｅ，Ｏ₂を用いて、異方性ドライエッチングにより構造化される（図２参照）。この構造化にあたり、Ｆ＝０．６μｍという最小リソグラフィ寸法と、０．２μｍという最大ミスアライメントが用いられる。エッチングは約１００ｎｍ、基板１に対して施され、その結果、メサ形構造６の外側で第１のシリコン層２も除去される。メサ形構造６は、基板１の表面に対し平行にＦ×Ｆの断面を有する。メサ形構造６の形成によって、第１のシリコン層２から下部ソース／ドレイン領域２’が形成され、第２のシリコン層３からチャネル領域３’が、さらに第３のシリコン層４から上部ソース／ドレイン領域４’が形成される。次にメサ形構造６の側壁に、５０ｎｍの厚さのＳｉＯ₂スペーサ７が設けられる。たとえば５×１０¹⁵ｃｍ^-2のドーズ量および４０ｋｅＶのエネルギーでヒ素によるインプランテーションを行うことにより、メサ形構造６の側方においてメサ形構造をリング状に取り囲む端子領域８が半導体基板１に形成される（図２参照）。ＳｉＯ₂スペーサ７を除去した後、ＳｉＯ₂から成り実質的にコンフォーマルな段差被覆性を有する絶縁層９が、面全体にわたり被着される（図３参照）。絶縁層９は、下部ソース／ドレイン領域２’、チャネル領域３’および上部ソース／ドレイン領域４’を有するメサ形構造６の高さに対応する厚さで形成される。したがって絶縁層９の厚さはたとえば５００ｎｍになる。次に、Ｓｉ₃Ｎ₄から成る第２の補助層１０が被着され、ＳｉＯ₂に対し選択的に構造化される。第２の補助層１０は第１の補助層５と実質的に同じ厚さを有しており、つまりたとえば２００ｎｍの厚さを有している。第２の補助層１０の構造化は、絶縁層９の表面が第１の領域１１内で露出されるようにして行われ、この第１の領域はメサ形構造６と側方でオーバラップし、その横方向の寸法は絶縁層９の層厚の少なくとも２倍の大きさだけ、メサ形構造６の対応する横方向寸法よりも大きい。さらに絶縁層９の表面は、第１の領域１１と隣接する第２の領域１２内で露出される。第２の領域１２内には、第２の補助層１０の構造化によって第２の補助層１０のアイランド状の部分が残されている（図３および図４に描かれた図３の平面図を参照、ここで第１の領域１１と第２の領域１２は対応する参照符号とともに両方向矢印として示されている）。図３に示されている図４の断面部分は、図４にＩＩＩ−ＩＩＩによって表されている。また、図４には、絶縁層９のトポロジーがその下に配置されたメサ形構造６ゆえに変化している領域が、破線によって描かれている。さらにこの平面図には、メサ形構造６の見えない断面が破線で描かれている。次に、絶縁層９が化学機械的研磨によって平坦化される。その際、第１の補助層５の上に配置されている絶縁層９の一部分が除去される。この場合、シリコン窒化物から成る第１の補助層５と第２の補助層１０は、エッチストップとしてはたらく。したがって絶縁層９の層の浸食は、第１の補助層５または第２の補助層１０の表面に到達するとただちに終了する（図５参照）。続いて、第２の補助層１０の一部分と絶縁層９との間に残ったギャップが、ＳｉＯ₂層のコンフォーマルなデポジットと構造化により、絶縁充填物１３により充填される。第１の補助層５と第２の補助層１０をエッチマスクとして使用することで、絶縁層９と絶縁充填物１３がエッチングされる。このエッチングはたとえばＣ₄Ｆ₈ を用い、シリコン窒化物に対し選択的に行われる。この場合、エッチング時間によってエッチングの深さが決まる。絶縁層９は、上部ソース／ドレイン領域４’ とチャネル領域３’の側壁が露出するまで行われる（図６参照）。これに対し下部ソース／ドレイン領域２’の側壁は、絶縁層９によって覆われたままである。その後、熱酸化により、チャネル領域３’と上部ソース／ドレイン領域４’の露出した側壁に、たとえばＳｉＯ₂から成るゲート誘電体１４がたとえば５ｎｍの層厚で形成される。次に、絶縁層９のエッチングにあたり生じた開口部内に、たとえば４００ｎｍの厚さのｎ形ドーピングされたポリシリコン層をデポジットし、ついで化学機械的研磨によってそのポリシリコン層を平坦化し、さらにＨＢｒ，Ｃｌ₂，Ｈｅ，Ｏ₂により異方性エッチバックすることで、ゲート電極１５が形成される。ゲート電極１５により、上記の開口部の底部全体が覆われる。これはチャネル領域３ ’の高さに応じて、たとえば１００ｎｍの高さを有する（図７参照）。ドーピングされたポリシリコン層の平坦化にあたり、それぞれシリコン窒化物を含む第１の補助層５と第２の補助層１０は、やはり規定されたエッチストップとして用いられる。これによりゲート電極１５の高さを異方性エッチングの持続時間によって、たとえば１００ｎｍというチャネル長に相応する厚さに合わせて、精確に設定することができる。次に、内部にゲート電極１５の形成された開口部の側縁に、たとえばＳｉＯ₂ から成る絶縁スペーサ１６が形成される。絶縁スペーサ１６は、５０ｎｍの厚さのＳｉＯ₂層をコンフォーマルにデポジットし、ついでシリコンとシリコン窒化物に対し選択的にたとえばＣＨＦ₃，Ｏ₂を用いて異方性エッチバックすることによって形成される。その後、セルフアライメントされたシリサイド化により、ゲート電極１５にシリサイド端子１７が設けられる（図８参照）。この目的でたとえば面全体にわたりチタン層が被着され、この層は後続の熱処理プロセスで、その下に位置するゲート電極１５のシリコンとともにシリサイド端子１７を成す。これに対し、チタンは窒化シリコンまたは酸化シリコンとは反応せず、したがってその後、シリサイド端子１７に対し選択的にそれを除去することができる。次に、各絶縁スペーサ１６の間のシリサイド端子１７の上方の領域に、たとえばＳｉＯ₂から成る絶縁充填物１８が設けられる。この絶縁充填物１８は、第１の補助層５および第２に補助層１０の高さで終わっている（図８参照）。絶縁充填物１８を形成するために、たとえば３００ｎｍの厚さで面全体にわたり別の絶縁層がデポジットされる。この層から、化学機械的研磨を用いた平坦化によって絶縁充填物１８が形成される。第１の補助層５と第２の補助層１０は、ここでもエッチストップとしてはたらく。さらに、たとえばポリシリコンから成る第３の補助層１９が１００ｎｍの厚さで形成されて構造化され、この第３の補助層１９が第２の領域１２内で第２の補助層１０を覆うようになる（図４および図８参照）。これに続いて、第１の補助層５と第２の補助層１０が、それらが第３の補助層１９によって覆われていなければ、ＳｉＯ₂とシリコンに対し選択的にたとえば熱いＨ₃ＰＯ₄によって除去される。その際、上部ソース／ドレイン領域４’の表面が露出する。換言すれば、上部ソース／ドレイン領域４’へのコンタクトがセルフアライメントされて開けられる。第３の補助層１９が除去された後、ホトリソグラフィプロセスステップを使用して端子領域８への、ならびにゲート電極１５のシリサイド端子へのコンタクトホールが開けられる。この場合、端子領域９、上部ソース／ドレイン領域４’およびゲート電極１５の端子領域１７へのコンタクト２０が、有利にはＡｌＳｉ（１％）Ｃｕ（０．５％）から成る金属層の形成と構造化により形成される（図９参照）。ゲート電極１５のシリサイド端子１７へのコンタクトホールを開ける際、第２の領域に残された第２の補助層１０の一部分によって、第２の補助層１０のアイランドの下に位置する絶縁層９の部分がエッチングされてしまうことが回避される。絶縁層９のこの部分は、端子領域８へのコンタクトホールが形成される領域の絶縁層９と同じ厚さを有するので、このことによってゲート電極１５と端子領域８との短絡が避けられる。また、ゲート電極１５へのコンタクト２０の領域内にアイランドが設けられることで、メサ形構造６とアイランドが最小リソグラフィ寸法Ｆの領域のサイズであっても、いっそう大きいコンタクトホールが可能となる。このようにして、ゲート電極１５へのコンタクトの横断面をその電気的特性に関して最適化することができる。ゲート電極１５と端子領域８との短絡を危惧しなくてもよいようにプロセスを精確に実施するならば、ゲート電極１５へのコンタクトの領域内で第２の補助層１０を保護する第３の補助層１９を使用しなくてもよい。別の実施例によれば、基板２１たとえば単結晶シリコンウェハまたはＳＯＩ基板の単結晶シリコン層の上にメサ形構造２２が形成され、これは垂直方向に上下に連なって下部ソース／ドレイン領域２３、チャネル領域２４および上部ソース／ドレイン領域２５を有している。下部ソース／ドレイン領域２３は、５×１０¹⁹ ｃｍ^-3のドーパント濃度で１００ｎｍの厚さのｎ形ドーピングシリコンを有している。チャネル領域２４は、１０¹⁸ｃｍ^-3で１００ｎｍの厚さのｐ形ドーピングシリコンを有している。上部ソース／ドレイン領域２５は、５×１０¹⁹ｃｍ^-3 で２００ｎｍの厚さのｎ形ドーピングシリコンを有している。また、ドーパントとして、ｎ形ドーピングシリコンについてはヒ素またはリンが、ｐ形ドーピングシリコンについてはホウ素が用いられる（図１０参照）。メサ形構造２２を形成するために第１の実施例と同様、ｎ形ドーピングされた第１のシリコン層と、ｐ形ドーピングされた第２のシリコン層と、ｎ形ドーピングされた第３のシリコン層が、Ｓｉ₂Ｈ₂Ｃｌ₂，Ｂ₂Ｈ₆ ，ＡｓＨ₃，ＰＨ₃，ＨＣｌ，Ｈ₂を用いてエピタキシャル成長により形成される。択一的に、インプランテーションおよびアニーリングによって、この半導体層列を形成してもよい。補助層２６を被着させた後、メサ形構造２２を形成するため層列と補助層２６が異方性エッチングにより構造化される。メサ形構造２２は実質的に正方形の断面をもち０．６μｍのチャネル長で形成される。この場合、使用されるリソグラフィは、Ｆ＝０．６μｍの最小リソグラフィ寸法と０．２μ ｍの最大ミスアライメントを有する。メサ形構造２２を形成するための異方性エッチングは、下部ソース／ドレイン領域２３を形成する際に第３のシリコン層も確実に分断されるまで続けられる。異方性エッチングはたとえば（窒化物に対しては）ＣＨＦ₃，Ｏ₂により行われ、（シリコンに対しては）ＨＢｒ，ＮＦ₃，Ｈｅ，Ｏ₂により行われる。これに続いて、メサ形構造２２の側縁にＳｉＯ₂スペーサが設けられる（図１０参照）。このＳｉＯ₂スペーサ２７はたとえば、厚さ５０ｎｍでＳｉＯ₂層をデポジットし、ついで異方性エッチバックを行うことにより形成される。下部ソース／ドレイン領域２３のための端子領域２８を形成するため、次に４０ＫｅＶおよび５×１０¹⁵ｃｍ^-2でヒ素を用いてインプランテーションが実行される。そしてたとえば１０００℃で１０秒間熱処理を行うことによって、ドーパントが活性化される。その後、端子領域２８の表面に、セルフアライメントされたシリサイド形成によりシリサイド端子２９が形成される。このシリサイド端子２９は、たとえばＴｉＳｉ₂により形成される。これは、端子領域２８と下部ソース／ドレイン領域２３の直列抵抗の低減に用いられる。また、端子領域２８はメサ形構造２２をリング状に取り囲んでいる。次に面全体にわたり絶縁層３０が被着され、この絶縁層の厚さはメサ形構造２２と補助層２６を合わせた高さよりも大きい。たとえば絶縁層３０は６００ｎｍの厚さを有する。そして化学機械的研磨により、絶縁層３０が平坦化される。その際、シリコン窒化物から成る補助層２６はエッチストップとして用いられる（図１１参照）。窒化物に対し選択的に絶縁層３０は、高さに関して下部ソース／ドレイン領域２３の高さで終わる絶縁構造３１が生じるまでエッチングされる（図１２参照）。このエッチングはたとえば、ＮＨＦ₄，ＨＦを用いたウェットエッチングによって実行される。絶縁層３０は平坦化された後では、補助層２６の高さで終わっており、化学機械的研磨により平坦化されたので、絶縁構造３１形成時のエッチングの深さを、エッチング時間によって精確にコントロールすることができる。その際、チャネル領域２４と上部ソース／ドレイン領域２５の側縁が露出する。ついでチャネル領域２４と上部ソース／ドレイン領域２５の側縁に熱酸化により、たとえば５ｎｍの厚さのゲート誘電体３２が形跡される（図１２参照）。その後、ドーピングされたポリシリコン層３３が形成される。ドーピングされたポリシリコン層３３は、チャネル領域２４と上部ソース／ドレイン領域と補助層２６の合計に少なくとも相応する厚さを有している。したがってドーピングされたポリシリコン３３はたとえば、５００ｎｍの厚さを有する。このドーピングされたポリシリコン層３３は、化学機械的研磨により平坦化される。その際、補助層２６はエッチストップとしてはたらく。ＨＢｒ，Ｃｌ₂，Ｈｅ，Ｏ₂を用いてシリコン窒化物とシリコン酸化物に対し選択的にエッチングを行うことで、ドーピングされたポリシリコン層３３がエッチバックされる。これによってゲート電極層３３’が形成され、その高さはチャネル領域２４の高さに相応する。したがって、ゲート電極層３３’は１００ｎｍの高さを有する（図１４参照）。次に、ホトリソグラフィプロセスステップを使用してゲート電極層３３’が構造化され、この場合、側方で制限されたゲート電極３３”が形成される。その際に用いられるホトレジストマスクの調整しだいで、ゲート電極３３”はメサ形構造２２をリング状に取り囲むかまたは、メサ形構造２２の側縁の一部分に沿ってのみ配置される。ホトレジストマスクとメサ形構造２２をこのようにオーバラップさせることで、トランジスタ幅を最小構造サイズＦよりも下げることができる。ゲート電極３３”は、別の絶縁構造３４によって覆われる。この別の絶縁構造３４の形成のために、たとえばＳｉＯ₂から成る別の絶縁層が形成され、この層はメサ形構造２２および補助層２６よりも突き出ている。そしてこの別の絶縁層の平坦化とエッチバックによって、別の絶縁構造３４が形成される。ついでＳｉＯ₂とシリコンに対し選択的に補助層２６が、たとえば熱いＨ₃ＰＯ₄により除去される。これによって、上部ソース／ドレイン領域２５の表面が露出する（図１５参照）。次に上部ソース／ドレイン領域２５の露出した表面に、たとえばＴｉＳｉ₂から成るシリサイド端子領域３５が設けられる。このシリサイド端子領域３５は、たとえばセルフアライメントされたシリサイド化プロセスによりチタンから形成される。端子領域２８のシリサイド端子２９とゲート電極３３”のために、上記の別の絶縁構造３４に、あるいは上記の別の絶縁構造３４と絶縁構造３１とに、コンタクトホールが開けられてコンタクト３６が設けられる。１つのコンタクト３６は、上部ソース／ドレイン領域２５のシリサイド端子３５のために形成される。

【手続補正書】特許法第１８４条の８第１項【提出日】平成１１年２月１０日（１９９９．２．１０）【補正内容】請求の範囲１．バーティカルＭＯＳトランジスタの製造方法において、半導体基板の主表面上に半導体層列を被着して構造化することにより、下部ソース／ドレイン領域、チャネル領域および上部ソース／ドレイン領域を有するメサ形構造を形成し、前記半導体層列上に第１の補助層を被着し、該第１の補助層を前記半導体層列といっしよに構造化し、前記メサ形構造の側方で半導体基板中に下部ソース／ドレイン領域のための端子領域を形成し、少なくとも下部ソース／ドレイン領域の側壁をほとんど覆う絶縁構造を形成し、チャネル領域の側壁にゲート誘電体とゲート電極を形成し、該ゲート電極の高さは前記チャネル領域の高さとほぼ等しく、絶縁構造を形成するため絶縁層を被着し、該絶縁層の厚さは前記半導体層列の厚さよりも大きいかまたは等しく、該絶縁層を化学機械的研磨により前記第１の補助層の高さまで平坦化し、該第１の補助層をエッチステップとしてはたらかせてさらにエッチングステップを実施し、前記チャネル領域の側壁を露出させることを特徴とする、バーティカルＭＯＳトランジスタの製造方法。２．前記端子領域を形成するためインプランテーションを行って、メサ形構造の側縁をマスクスペーサで覆う、請求項１記載の方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ヴォルフガングレースナードイツ連邦共和国Ｄ―81739 ミュンヘンハインツェルメンヒェンシュトラーセ２ (72)発明者ダークベハマードイツ連邦共和国Ｄ―89079 ウルムフリードリッヒスハーフェナーシュトラーセ 22

Claims

【特許請求の範囲】１．バーティカルＭＯＳトランジスタの製造方法において、半導体基板の主表面上に半導体層列を被着して構造化することにより、下部ソース／ドレイン領域、チャネル領域および上部ソース／ドレイン領域を有するメサ形構造を形成し、前記半導体層列上に第１の補助層を被着し、該第１の補助層を前記半導体層列といっしよに構造化し、前記メサ形構造の側方で半導体基板中に下部ソース／ドレイン領域のための端子領域を形成し、少なくとも下部ソース／ドレイン領域の側壁をほとんど覆う絶縁構造を形成し、チャネル領域の側壁にゲート誘電体とゲート電極を形成し、該ゲート電極の高さは前記チャネル領域の高さとほぼ等しく、絶縁構造を形成するため絶縁層を被着し、該絶縁層の厚さは前記半導体層列の厚さよりも大きいかまたは等しく、該絶縁層を化学機械的研磨により平坦化することを特徴とする、バーティカルＭＯＳトランジスタの製造方法。２．前記端子領域を形成するためインプランテーションを行って、メサ形構造の側縁をマスクスペーサで覆う、請求項１記載の方法。３．絶縁層を実質的にコンフォーマルな段差被覆性で被着し、該絶縁の厚さは半導体層列の厚さにほぼ等しく、第２の補助層を被覆し、該補助層は前記第１の補助層と同じエッチング特性およびほぼ同じ厚さを有し、第２の補助層を構造化して、前記絶縁層の表面を少なくとも第１の領域で露出させ、該第１の領域は前記メサ形構造と側方でオーバラップし、該領域の横方向の寸法は前記メサ形構造の対応する横方向の寸法よりも少なくとも前記絶縁層の層厚の２倍だけ大きく、前記絶縁層の化学機械的研磨により、前記第１の補助層の表面を露出させ、前記の第１の補助層と第２の補助層をマスクとして使用して、チャネル領域の側壁がほとんど露出するよう前記絶縁層をエッチングし、前記チャネル領域の側壁にゲート誘電体を形成し、前記の絶縁層とメサ形構造との間のスペースを実質的に満たす導電層を形成し、該導電層のエッチバックによりゲート電極を形成する、請求項１または２記載の方法。４．前記第２の補助層の構造化にあたり前記絶縁層の表面を、前記第１の領域と接する第２の領域で付加的に露出させ、前記チャネル領域の側壁の露出にあたり、第１の領域と第２の領域においてつながった開口部が生じるよう、絶縁層を第２の領域でもエッチングし、該開口部を前記導電層によって実質的に満たし、ゲート電極形成後、前記の第１の領域と第２の領域に絶縁充填物を設け、前記の第１の補助層と第２の補助層を、絶縁層および絶縁充填物に対し選択的に除去し、上部ソース／ドレイン領域の表面を露出させ、前記第２の領域においてゲート電極へのコンタクトホールを開ける、請求項３記載の方法。５．前記の第１の補助層と第２の補助層を除去する前に第３の補助層を被着し、該第３の補助層に対し前記の第１の補助層と第２の補助層を選択的にエッチング可能であり、該第３の補助層を、第１の補助層が露出し第２の補助層が第３の補助層で覆われるよう構造化する、請求項４記載の方法。６．前記の第１の補助層と第２の補助層はシリコン窒化物を有し、前記第３の補助層はポリシリコンを有し、前記の絶縁層と絶縁充填物はシリコン酸化物を有し、前記導電層はドーピングされたポリシリコンを有する、請求項３〜５のいずれか１項記載の方法。７．前記端子領域および／またはゲート電極および／または上部ソース／ドレイン領域の表面に金属シリサイドを設ける、請求項６記載の方法。８．前記絶縁層を化学機械的研磨およびエッチングにより構造化して絶縁構造を形成し、該絶縁構造は前記メサ形構造の側方に配置され、該絶縁構造の厚さは前記下部ソース／ドレイン領域の高さとほぼ等しく、前記チャネル領域の側壁を露出させてゲート誘電体を設け、前記ゲート電極を形成するために導電層をデポジットして構造化し、ゲート電極を覆う別の絶縁層を被着させ、前記の端子領域、ゲート電極および上部ソース／ドレイン領域へのコンタクトを形成する、請求項１または２記載の方法。９．前記の絶縁層、別の絶縁層および／または絶縁充填物はシリコン酸化物を有し、前記第１の補助層はシリコン窒化物を有し、前記導電層はドーピングされたポリシリコンを有する、請求項８記載の方法。 10．前記の端子領域および／またはゲート電極および／または上部ソース／ドレイン領域の表面に金属シリサイドを設ける、請求項９記載の方法。