DE102005006734A1

DE102005006734A1 - Transistorgatestruktur und Herstellungsverfahren

Info

Publication number: DE102005006734A1
Application number: DE200510006734
Authority: DE
Inventors: Hee-Seog Hwaseong Jeon; Seung-beom Suwon Yoon; Yong-Tae Yongin Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-02-04
Filing date: 2005-02-02
Publication date: 2005-08-25
Also published as: KR20050079233A; KR100539247B1; JP5220983B2; JP2005223340A; US7078295B2; CN1661784A; US7492000B2; US20060220105A1; US20050167729A1; CN100481351C

Abstract

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Transistorgatestruktur mit einer floatenden Gatestruktur (104a) und einer Steuergatestruktur (120), bei dem die floatende Gatestruktur auf einer Unterlage (100, 204) gebildet, eine die floatende Gatestruktur bedeckende Isolationsschicht (200, 202) gebildet und die Steuergatestruktur auf der Isolationsschicht gebildet wird, sowie auf eine entsprechende Transistorgatestruktur.
Erfindungsgemäß wird die Steuergatestruktur mit einem lateral neben der floatenden Gatestruktur befindlichen Teil und einem vorstehenden Teil gebildet, der sich unter wenigstens teilweiser lateraler Überlappungen mit Abstand über der floatenden Gatestruktur erstreckt.
Verwendung z. B. in Transistoren vom Splitgate-Typ für nichtflüchtige Halbleiterspeicherzellen.

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Transistorgatestruktur, insbesondere einer Splitgate-Transistorstruktur, nach dem Oberbegriff des Anspruchs 1 und auf eine entsprechende Transistorgatestruktur, insbesondere für eine Halbleiterspeicherzelle.
Halbleiterspeicherzellen, die floatende Gateelektroden, welche zur Änderung des Verhaltens von damit verknüpften Kanalbereichen geladen werden können, und Steuergateelektroden benutzen, werden in einer Vielzahl von Konfigurationen hergestellt. Derartige Speicherzellen werden zur Bildung von nichtflüchtigen Speicherzellenfeldern und entsprechenden Speicherbauelementen benutzt, in denen gespeicherte Daten für eine relativ lange Zeitspanne gespeichert werden können, ohne Leistung zu verbrauchen bzw. eine häufige Wiederauffrischung zu benötigen. Derartige Bauelemente sind insbesondere für Anwendungen nutzbringend, in denen Leistung nicht für längere Zeiträume verfügbar ist oder öfters unterbrochen ist, oder in batterieabhängigen Anwendungen, in denen ein niedriger Leistungsverbrauch erwünscht ist.
Dementsprechend finden sich Bauelemente dieses Typs häufig in Anwendungen wie Mobilkommunikationsausrüstungen, Speicherblöcken, die in Mikroprozessor- oder Mikrocomputerchips eingebaut sind, und in Speichern, die zum Speichern von Musik- und/oder Bilddaten verwendet werden. Die Speicherzellen mit floatendem Gate können in Splitgate- oder Stapelgate-Konfigurationen realisiert sein, wobei auch eine Kombination der beiden Konfigurationen in einem einzigen Bauelement enthalten sein kann.
Speicherzellentransistoren mit Splitgate, d. h. geteiltem Gate, bieten einige Vorteile gegenüber herkömmlichen Flash-Speichern, wie Bytebetrieb, d. h. Schreiben und Löschen mit acht Bit, relativ niedrige Programmierströme von etwa 1 μA, gute Wiederstandsfähigkeit gegen Interferenz mit dem Steuergate in Verwendung als Auswahltransistor und höhere Betriebsgeschwindigkeiten durch die Verwendung einer Injektion heißer Ladungsträger. Splitgate-Speicherzellentransistoren haben jedoch auch einige Problempunkte, wie größere Abmessung im Vergleich zu einer entsprechenden Flash-Speicherzelle und geringere Beständigkeit als ein entsprechender elektrisch lösch- und programmierbarer Festwertspeicher (EEPROM), der eine Ladungsträgerinjektion durch Fowler-Nordheim(F-N)-Tunneln benutzt.
Eine mit der Herstellung von Speicherzellenfeldern mit floatenden Gateelektroden verknüpfte Schwierigkeit ist die Ausrichtung der verschiedenen funktionellen Elemente einschließlich der Source-, Drain-, Steuergate- und floatenden Gate-Bereiche. Da die Entwurfsregeln für höhere Integrationsdichten die Abmessung und den Abstand dieser verschiedenen Elemente immer weiter verringern, steigt der Bedarf an einer präzisen und steuerbaren Justierung. Eine geeignete relative Justierung und Orientierung der verschiedenen Speicherzellenelemente resultiert in einer erhöhten Herstellungsausbeute, einer reduzierten Streuung des Leistungsvermögens und einer erhöhten Zuverlässigkeit der endgültigen Halbleiterprodukte.
Selbstjustierung ist eine allgemein bekannte Technik bei der Halbleiterherstellung und beinhaltet bestimmte Prozessschritte zum Anordnen und Konfigurieren der resultierenden Strukturen derart, dass bestimmte Elemente, wie CMOS-Gateelektroden und benachbarte Source-/Draingebiete, automatisch als ein Ergebnis der speziellen Prozesssequenz zueinander ausgerichtet werden, so dass nicht auf die Justierung mehrerer Photolithografiemuster vertraut werden muss.
In der Splitgate-Speicherzellenkonfiguration spielt der Feldeffekttransistor (FET) mit Steuergate eine Hauptrolle bei der Bestimmung der Programmierinjektionseffizienz für Speicherzellen mit sourceseitiger Injektion. Eine gute Prozesssteuerung der Steuergatelänge L_cg, die auch als Wortleitungs(WL)-Poly-Länge bezeichnet wird, d. h. der Länge des über dem Kanalgebiet angeordneten Steuer- oder Auswahlgates, kann ein vollständiges Abschalten des Steuergate-Bauelements bereitstellen und die Gefahr von Interferenzen oder Störungen während des Programmierens von spiegelbildlichen Zellen reduzieren.

Eine mit der Herstellung von Splitgate-Speicherzellen verbundene Schwierigkeit ist auch eine etwaige Fehlanpassung der Längen und Positionen der gepaarten Steuergateelektroden. Wie in 1, auf die weiter unten noch im Detail eingegangen wird, veranschaulicht, sind typischerweise zwei Steuergateelektroden 120 beidseits eines gemeinsamen Sourcegebietes 116 und über einem Teil eines Kanals zwischen dem Sourcegebiet 116 und einem zugehörigen Draingebiet 126 angeordnet. Wenn die zugehörigen Steuergatelängen L_cg1 und L_cg2 nicht annähernd identisch sind, unterscheidet sich die zwischen Source 116 und Drain 126 fließende Strommenge, so dass der Betrieb der beiden spiegelbildlichen Zellen entsprechend differiert.

Daten können in einer solchen Splitgate-Speicherzelle durch Nutzung der Änderungen des über die jeweiligen Transistoren fließenden Stroms als Funktion des Zustands der floatenden Gateelektroden 104a, d. h. abhängig davon, ob diese geladen bzw. programmiert oder entladen bzw. gelöscht sind, gespeichert werden. Während eines Lade-/Programmiervorgangs können Elektronen in das floatende Gate 104a injiziert werden, beispielsweise durch Anlegen einer relativ hohen Spannung von ca. 8V bis ca. 12V an die gemeinsame Sourceelektrode, einer zwischenliegenden Spannung von ca. 1V bis ca. 3V an das entsprechende Steuergate 120 und einer relativ niedrigen Spannung von ca. 0V bis ca. 0,5V an die entsprechende Drainelektrode 126, während das Substrat 100 nahe Masse, d. h. 0V, gehalten wird. Mit zunehmender Ansammlung von Elektronen im floatenden Gate 104a aufgrund des resultierenden Mechanismus der Injektion heißer Kanalelektronen (CHEI-Mechanismus) steigt die effektive Schwellenspannung V_th des Transistors typischerweise auf über etwa 3V.

Umgekehrt können während eines Entlade-/Löschvorgangs Elektronen aus dem floatenden Gate 104a abgezogen werden, beispielsweise durch Anlegen einer relativ hohen Spannung von ca. 8V bis ca. 12V an des Steuergate 120, während die gemeinsame Source 116, die zugehörige Drain 126 und das Substrat 100 bei oder nahe Masse, d. h. 0V, gehalten werden. Mit zunehmender Entladung der floatenden Gateelektrode 104a von angesammelten Elektronen über den resultierenden F-N-Tunnelmechanismus verringert sich die effektive Schwellenspannung V_th typischerweise auf einen Wert unterhalb von etwa 1V oder sogar auf einen Wert unter 0V.

Sobald die Splitgate-Speicherzelle von 1 programmiert oder gelöscht ist, kann sie durch Anlegen einer Lesespannung von etwa 2V an das Steuergate 120 und einer Spannung von etwa 1V an die Drain 126 gelesen werden, wobei die Source 116 und das Substrat 100 bei oder nahe Masse, d. h. 0V, gehalten werden. Wenn das floatende Gate beim Lesen geladen ist, liegt die Schwellenspannung V_th so weit über der Lesespannung, dass der Transistor sperrend geschaltet bleibt. Wenn umgekehrt das floatende Gate beim Lesen entladen ist, liegt die Schwellenspannung V_th so weit unter der Lesespannung, dass sichergestellt ist, dass der Transistor leitend geschaltet wird. Es versteht sich, dass die Dimensionierung und Dotierung der Splitgate-Transistorelemente unter Berücksichtigung der geforderten Leistungsfähigkeit des endgültigen Halbleiterprodukts gewählt werden und die genauen Spannungs- und Strombereiche festlegen, die zum Betrieb eines solchen Transistors benötigt werden.

Wie aus 1 ersichtlich, hat die Splitgate-Speicherzelle allgemein eine Struktur, bei der die aufgeteilten floatenden Gateelektroden 104a und die zugehörigen, aufgeteilten Steuergateelektroden 120 auf gegenüberliegenden Seiten des gemeinsamen Sourcebereichs 116 angeordnet sind, wobei die floatenden Gateelektroden 104a und die Steuergateelektroden 120 voneinander durch ein oder mehrere Isolationsmaterialien getrennt sind. Die floatenden Gateelektroden 104a sind außerdem elektrisch durch umgebendes Isolationsmaterial von externen Stromquellen isoliert.

Ein Isolationsmaterial 200 zwischen im Wesentlichen vertikalen Teilen der floatenden Gatelelektrode 104a und der Steuergateelektrode 120, d. h. im Wesentlichen lateral zwischen diesen Gateelektrodenteilen, wird auch als Zwischengate-Isolationsschicht, Tunnelisolator oder Tunneloxid bezeichnet. Ein Isolationsmaterial 204 zwischen der floatenden Gateelektrode 104a und dem Substrat 100 wird auch als Kopplungsisolator oder Kopplungsoxid bezeichnet. Analog wird ein Isolationsmaterial 206 zwischen dem Steuergate 120 und dem Substrat 100 als Gateisolator oder Gateoxid bezeichnet. Die Isolationsmaterialien 204 und 206 kön nen beispielsweise in unterschiedlichen Schritten während des Herstellungsprozesses des Transistors gebildet und dementsprechend etwas unterschiedlich in ihrer Zusammensetzung und/oder Dicke sein. Ein Isolationsmaterial 202 zwischen der Oberseite der floatenden Gateelektrode 104a und dem Steuergate 120 wird auch als Zwischenpolyoxid (IPO) bezeichnet.

Jeder der isolierenden Bereiche 200, 202, 204, 206 weist eine zugehörige Kapazität C_tun, C_IPO, C_c bzw. C_g auf, die zu einer Gesamtkapazität C_tot des Splitgate-Transistors beitragen. Diese Kapazitäten beeinflussen auch die Spannung, die an das floatende Gate 104a zur Erzeugung des elektrischen Feldes angelegt werden kann, das während des Lade-/Programmierbetriebs die heißen Elektronen erzeugt und zum floatenden Gate leitet. Während des Programmierschrittes hängt die am floatenden Gate 104a induzierte Spannung V_fg im allgemeinen mit der an die gemeinsame Source angelegten Spannung V_s gemäß der nachstehenden Gleichung I zusammen. Vfg = Vs·(Cc/Ctot) (I)

Dementsprechend ist der Wert C_c/C_tot ein Faktor, der bei der Auslegung des Splitgate-Transistors berücksichtigt werden muss. Höhere Werte C_c/C_tot erlauben das Induzieren höherer Spannungen im floatenden Gate, um die Elektroneninjektionseffizienz, d. h. die Programmiereffizienz, des Transistors zu steigern.

Während eines Entlade-/Löschvorgangs bewegen sich Elektronen vom floatenden Gate mittels F-N-Tunneln durch die Tunnelisolationsschicht 200 und/oder das Zwischenpolyoxid 202 hindurch zum Steuergate 120. In diesem Fall korrespondiert die am floatenden Gate 104a induzierte Spannung V_fg im allgemeinen mit der an das Steuergate 120 angelegten Spannung V_cg gemäß folgender Gleichung II: Vfg = Vcg·((Ctot – CIPO – Cg)/Ctot) (II)

Für eine verbesserte Leistungsfähigkeit ist es daher wünschenswert, die Kapazität C_IPO zu erhöhen und dadurch die effektive Spannung am floatenden Gate V_fg zu verringern. Eine Verringerung der Spannung V_fg während Entladevorgängen beeinflusst die Lebensdauereigenschaften der Speicherzelle und die Elektronenentladungs- bzw. Löscheffizienz. Bei Verwendung des F-N-Tunnelmechanismus kann zudem der Tunnelstrom durch Elektroneneinfangstellen innerhalb der Isolationsschichten reduziert werden, wodurch das Leistungsvermögen des Bauelements herabgesetzt wird. Diese Degradation kann durch Erhöhen der effektiven Spannung der floatenden Gateelektrode etwas unterdrückt werden.

Die Beziehung zwischen den Kapazitätsbeiträgen C_tun, C_IPO des Tunnelisolators 200 und des Zwischenpolyoxids 202 und dem Verhalten des floatenden Gates kann gemäß der nachstehenden Gleichung III auch durch folgendes Kopplungsverhältnis α ausgedrückt werden: α = (Ctun + CIPO)/Ctot (III)

Spezielle entsprechende Herstellungsprozesse und die resultierenden Strukturen der floatenden Gateelektrode sind beispielsweise in den Patentschriften US 6.329.685 , US 6.362.048 , US 6.429.472 , US 6.486.508 , US 6.524.915 , US 6.562.673 und US 6.589.842 sowie der Offenlegungsschrift US 2002/0034846 A offenbart, deren Inhalt hiermit für weitere diesbezügliche Details durch Verweis hierin aufgenommen wird.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Verfahrens zur Herstellung einer Transistorgatestruktur der eingangs genannten Art und die Bereitstellung einer entsprechenden Transistorgatestruktur zugrunde, mit denen sich die oben erwähnten Schwierigkeiten des Standes der Technik wenigstens teilweise vermeiden lassen und die insbesondere eine hohe Programmier-/Löscheffizienz, gute Lebensdauereigenschaften und hohe Gleichmäßigkeit von Bauelement zu Bauelement ermöglichen.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Verfahrens mit den Merkmalen des Anspruchs 1 und einer Transistorgatestruktur mit den Merkmalen des Anspruchs 29 oder 32

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit ausdrücklich durch Verweis zum Bestandteil der Beschreibung gemacht wird.

Erfindungsgemäß ist eine Selbstjustierung der Steuergateelektroden und floatenden Gateelektroden vorgesehen, wobei ein hohes Maß an Steuerbarkeit der Tunnel- und Zwischenpoly-Isolationen erreichbar ist. Die Verbesserungen im Herstellungsverfahren und in der hergestellten Struktur haben eine gegenüber dem eingangs erwähnten Stand der Technik verbesserte Programmier-/Löscheffizienz sowie gute Lebensdauereigenschaften und Bauelementreproduzierbarkeit zur Folge.

Die Erfindung umfasst insbesondere auch ein Verfahren zur Herstellung komplementärer floatender Gate- und Steuergatestrukturen mit folgenden Schritten: Bilden einer Isolationsstruktur mit einer Seitenwandfläche, die einen konkaven Teil und einen unter diesem positionierten vorstehenden Teil umfasst; Verwenden des vorstehenden Teils der Isolationsstruktur als Ätzmaske; Ätzen einer Halbleiterschicht zur Bildung einer floatenden Gatestruktur; Bilden einer Isolationsschicht auf der floatenden Gatestruktur zur Erzeugung einer Zwischenisolationsstruktur mit einer Seitenfläche, die einen konkaven Bereich aufweist; und Bilden einer Steuergatestruktur benachbart zur Zwischenisolationsstruktur, wobei die Steuergatestruktur konform zu der Seitenfläche ist und einen vorste henden Teil aufweist, der sich über einen Teil der floatenden Gatestruktur erstreckt.

Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
1 eine schematische Querschnittansicht einer Splitgate-Transistorstruktur und
2A bis 2M schematische Querschnittansichten zur Veranschaulichung aufeinanderfolgender Prozessschritte eines Verfahrens zur Herstellung der Splitgate-Transistorstruktur von 1.
1 zeigt eine erfindungsgemäße Splitgate-Transistorstruktur, die durch ein in den 2A bis 2M veranschaulichtes, erfindungsgemäßes Verfahren hergestellt werden kann. Zur besseren Veranschaulichung der Erfindung sind die Zeichnungen nicht maßstäblich. Soweit im Folgenden ausgeführt ist, dass Schichten oder Strukturen „auf" oder „über" einer anderen Schicht oder Struktur oder einem Substrat angeordnet sind, umfasst dies die Möglichkeiten, dass die Schicht oder Struktur direkt oder unter Zwischenfügung einer oder mehrerer anderer Schichten oder Strukturen auf der Schicht bzw. Struktur oder dem Substrat angeordnet ist. In gleicher Weise sind Begriffe wie „unter", „benachbart" und „neben" etc. so zu verstehen, dass die damit in Beziehung gesetzten Elemente jeweils direkt untereinander bzw. benachbart oder nebeneinander liegen oder sich eine oder mehrere weitere Elemente dazwischen befinden.
Nachfolgend wird die Herstellung der Splitgate-Transistorstruktur von 1 unter zusätzlicher Bezugnahme auf die 2A bis 2M näher erläutert.
Zunächst wird im anfänglichen Verfahrensstadium von 2A ein Halbleitersubstrat 100, z. B. p-leitendes Silizium, bereitgestellt und eine erste Isolationsschicht 102, z. B. eine Siliziumoxidschicht, mit einer Dicke von typischerweise zwischen etwa 5 nm und 15 nm darauf durch Oxidation des Substrats oder durch einen Depositionsprozess gebildet. Eine erste Polysiliziumschicht 104 mit einer Dicke von typischerweise zwischen etwa 50 nm und 150 nm wird auf der ersten Isolationsschicht 102 gebildet. Angesichts ihrer beabsichtigten Verwendung kann die erste Polysiliziumschicht 104 auch als floatendes Poly oder FPoly bezeichnet werden. Auf der ersten Polysiliziumschicht 104 wird eine zweite Isolationsschicht 106, typischerweise eine dünne Siliziumoxidschicht mit einer Dicke von etwa 3 nm bis etwa 10 nm, beispielsweise durch Oxidieren eines Teils der ersten Polysiliziumschicht gebildet.
Anschließend wird auf der zweiten Isolationsschicht 106 eine dritte Isolationsschicht 108, z. B. eine Siliziumnitridschicht mit einer Dicke zwischen etwa 200 nm und etwa 300 nm, gebildet, typischerweise unter Verwendung eines Prozesses mit chemischer Gasphasenabscheidung (CVD), wie Niederdruck-CVD (LPCVD) und plasmaunterstützte CVD (PECVD), oder durch einen anderen geeigneten Depositionsprozess. Auf der dritten Isolationsschicht 108 wird eine nicht gezeigte Photoresistschicht gebildet und dann belichtet und entwickelt, um ein Photoresistmuster zu erzeugen, das einen Teil der dritten Isolationsschicht 108 freilegt. Der freigelegte Teil der dritten Isolationsschicht 108 wird dann zur Erzeugung einer Öffnung oder eines Grabens 110 geätzt, die bzw. der einen Teil der zweiten Isolationsschicht 106 freilegt. Der verwendete Ätzprozess ist vorzugsweise ein solcher, der eine relativ hohe Selektivität von z. B. größer als zehn für die dritte Isolationsschicht 108 relativ zur zweiten Isolationsschicht 106 zeigt.
Im Verfahrensstadium von 2B wird der freigelegte Teil der zweiten Isolationsschicht 106 und spezieller der darunter liegende Teil der Poly siliziumschicht 104 einer zusätzlichen Oxidation unterworfen, um einen Fpoly-Oxidbereich 112 zu erzeugen, der unter anderem gewisse Vogelschnabel („Bird's-Beak")-Bereiche reduzierter Dicke beinhaltet, die sich unter den Kanten der innerhalb der Öffnung bzw. des Grabens 110 freigelegten dritten Isolationsschicht 108 erstrecken. Das FPoly-Oxid 112 weist typischerweise eine Dicke zwischen etwa 50 nm und 150 nm auf und kann mehr als die halbe Dicke des FPoly 104 während der Oxidation verbrauchen.
Im Verfahrensstadium von 2C wird eine zweite, im Wesentliche konforme Polysiliziumschicht 114 über der dritten Isolationsschicht 108 und dem FPoly-Oxid 112 abgeschieden. Die zweite Polysiliziumschicht 114 hat typischerweise eine Dicke zwischen etwa 150 nm und 300 nm.
Im Verfahrensstadium von 2D wird die zweite Polysiliziumschicht 114 einem anisotropen Ätzprozess unterworfen, wie einem reaktiven Ionenätzprozess (RIE-Prozess), um Polysilizium-Abstandshalter 114a an den Seiten der Öffnung bzw. des Grabens 110 zu erzeugen. Die Polysillizium-Abstandshalter 114a weisen an ihrer Unterseite eine Breite w von typischerweise zwischen etwa 0,15 μm und 0,25 μm auf und bedecken damit einen randseitigen Teil des FPoly-Oxids 112. Der dazwischenliegende Teil der Polysiliziumschicht 114 im zentralen Bereich des Grabens 110 wird während der Abstandshalterbildung entfernt, so dass ein entsprechender Teil des FPoly-Oxids 112 freigelegt wird.
Im Verfahrensstadium von 2E wird der freigelegte Teil des FPoly-Oxids 112 entfernt, so dass der darunter liegende Teil des FPoly-104 freigelegt wird, wobei restliche Teile des FPoly-Oxids 112a unter den Abstandshaltern 114a verbleiben. Im Verfahrensstadium von 2F wird der freigelegte Teil des FPoly 104 entfernt, wodurch der darunter liegende Teil der ersten Isolationsschicht 102 freigelegt wird. Der zum Entfernen des freiliegenden Teils des FPoly 104 benutzte Ätzprozess tendiert außerdem dazu, die Polysilizium-Abstandshalter 114a zu reduzieren, wodurch reduzierte Polysilizium-Abstandshalter 114b an den Seitenwänden des Grabens 110 entstehen. Die Selektivität dieses Ätzvorgangs bezüglich der freiliegenden Polysiliziumbereiche 104 und 114a sowie der ersten Isolationsschicht 102 und die relative Dicke der Isolationsschicht bestimmen, wie viel von den Polysilizium-Abstandshaltern 114a während dieses Ätzvorgangs entfernt wird und um wie viel deren unterseitige Breite w verringert wird. Die endgültige unterseitige Breite w liegt typischerweise in der Größenordnung von 0,1 μm.
Wie in 2F veranschaulicht, erfolgt nach dem Entfernen des freiliegenden Teils der FPoly-Schicht 104 eine Implantation von Dotierstoffen in das Substrat, z. B. eines n-leitenden Dotierstoffs wie As oder P mit einer Dosis in der Größenordnung von etwa 10¹⁵ Ionen/cm² bei einer Energie von etwa 40 keV, um den gemeinsamen Sourcebereich 116 für die Transistoren zu erzeugen.
Im Verfahrensstadium von 2G wird nach Abschluss der Source-Implantation eine nicht gezeigte dicke Siliziumoxidschicht auf der resultierenden Struktur abgeschieden, und zwar mit einer Dicke, die zum vollständigen Füllen des Grabens 110 ausreicht, z. B. einer Dicke in der Größenordnung bis etwa 1500 nm. Die oberen Teile dieser Siliziumoxidschicht werden dann typischerweise unter Verwendung eines chemischmechanischen Polierprozesses (CMP-Prozess) entfernt, um die Oberseite der dritten Isolationsschicht 108 freizulegen. Der verbleibende Teil der Siliziumoxidschicht bildet eine isolierte Oxidstruktur 118, die den Graben 110 vollständig füllt.
Im Verfahrensstadium von 2H wird nach Bildung der Oxidstruktur 118 die dritte Isolationsschicht 108 entfernt. Wenn die dritte Isolationsschicht 108 aus Siliziumnitrid gebildet wurde, kann sie z. B. durch einen Nassätzprozess mit einer heißen wässrigen Lösung von Phosphorsäure (H₃PO₃), typischerweise bei einer Temperatur von mehr als 150°C, entfernt werden. Nach Entfernen der dritten Isolationsschicht 108 sind die reduzierten Polysilizium-Abstandshalter 114b freigelegt und können z. B. durch einen Nassätzprozess mit einer wässrigen Lösung von Ammoniumhydroxid (NH₄OH) entfernt werden. Die freigelegten Teile der resultierenden Struktur umfassen die Oxidstruktur 118 und die restlichen Teile der zweiten Isolationsschicht 106.
Im Verfahrensstadium von 2I werden die verbliebenen Teile der zweiten Isolationsschicht 106 entfernt, typischerweise unter Verwendung eines Nassätzprozesses oder eines Trockenätzprozesses, so dass der darunter liegende Teil der FPoly-Schicht 104 freigelegt wird. Abhängig von der Ätzzusammensetzung können die verbliebenen Teile der zweiten Isolationsschicht 106 auch während der Entfernung der reduzierten Polysilizium-Abstandshalter 114b mit entfernt werden. Nach Entfernen der verbliebenen Teile der zweiten Isolationsschicht 106 werden die freigelegten Teile der FPoly-Schicht 104 unter Verwendung der Oxidstruktur 118 als Ätzmaske geätzt, wodurch ein darunter liegender Teil der ersten Isolationsschicht 102 freigelegt wird. Die restlichen Teile der FPoly-Schicht 104 bilden dann die floatenden Gatestrukturen 104a.
Im Verfahrensstadium von 2J wird auf den freiliegenden Oberflächen der Oxidstruktur 118 und der floatenden Gatestrukturen 114a eine isolierende Oxidschicht typischerweise mit einer Dicke von etwa 5 nm bis etwa 15 nm durch eine thermische Oxidation und/oder einen CVD-Prozess gebildet, um die floatenden Gatestrukturen 104a zu isolieren und eine Gateoxidschicht zu erzeugen. Eine nicht gezeigte Polysiliziumschicht wird auf der resultierenden Struktur in einer Dicke von etwa 200 nm bis etwa 400 nm abgeschieden und einem anisotropen Rückätzprozess unterworfen, wie einem RIE-Prozess, um die Steuergatestrukturen 120 benachbart zu der Oxidstruktur 118 zu bilden. Die Steuergatestrukturen 120, die auch als Wortleitungs-Polysilizium bezeichnet wer den können, weisen eine unterseitige Länge L auf, die sich vom Tunneloxid 200 nach außen im Bereich über dem Kanalgebiet des Substrats 100 erstreckt. Diese unterseitige Länge L kann durch die Dicke der abgeschiedenen Polysiliziumschicht die Ätzchemie und das Maß an etwaigem Überätzen gesteuert werden, um ein entsprechendes Maß an Dimensionierungssteuerung bereitzustellen. Typischerweise liegt die unterseitige Länge L im Bereich von etwa 0,20 μm bis etwa 0,35 μm.
Im Verfahrensstadium von 2K werden schwach dotierte Drainbereiche (LDD-Bereiche) 122 im Substrat 100 unter Verwendung der Oxidstruktur 118 und der Steuergatestrukturen 120 als Implantationsmaske erzeugt. Wie der gemeinsame Sourcebereich 116 können die LDD-Bereiche 122 durch Implantieren eines oder mehrerer verschiedener n-leitender Dotierstoffe, wie As und/oder P, bei einer Energie von etwa 40 keV gebildet werden, jedoch mit einer reduzierten Dosis von etwa 10¹³ Ionen/cm², um n^–-leitende Drainbereiche zu bilden.
Nach der Bildung der LDD-Bereiche 122 wird im Verfahrensstadium von 2L eine nicht gezeigte Oxidschicht auf der resultierenden Struktur abgeschieden und einem anisotropen Rückätzprozess unterworfen, wie einem RIE-Prozess, um Oxidabstandshalter 124 an den Seitenwänden der Steuergateelektroden 120 zu erzeugen. Unter Verwendung der Oxidstruktur 118, der Steuergatestrukturen 120 und der Oxidabstandshalter 124 als Implantationsmaske erfolgt eine zusätzliche, stärkere Implantation von n-leitenden Dotierstoften, wie As oder P, in das Substrat 100 zur Bildung von n⁺-leitenden Drainbereichen 126, typischerweise unter Verwendung einer Kombination von Implantationsenergie und Implantationsdosis, die im allgemeinen derjenigen entspricht, die zur Bildung des gemeinsamen Sourcebereichs benutzt wird. Diese konzentrierten Drainbereiche 126 können auch als n⁺-leitende Bitleitungsübergänge bezeichnet werden.
Im Verfahrensstadium von 2M wird nach der Bildung der n⁺-leitenden Drainbereiche 126 eine dicke Oxidschicht 128, typischerweise aus CVD-Oxid mit einer Dicke von etwa 1.000 nm bis etwa 1.500 nm, auf der resultierenden Struktur abgeschieden. Diese Oxidschicht 128 kann z. B. durch einen CMP-Prozess planarisiert werden, um eine zur Strukturierung geeignetere Oberfläche bereitzustellen. Eine nicht gezeigte Photoresistschicht wird dann auf der Oxidschicht 128 gebildet, belichtet und entwickelt, um ein Kontaktmuster zu erzeugen, das Teile der Oxidschicht 128 freilegt. Die freigelegten Teile der Oxidschicht 128 werden geätzt, um Kontaktöffnungen zu erzeugen, die sich zum Sourcebereich 116, zu den Drainbereichen 126 bzw. zu den Steuergateelektroden 120 erstrecken. Nach Entfernen des Photoresistmusters werden die Kontaktöffnungen mit einem oder mehreren leitfähigen Materialien gefüllt, die typischerweise ein anfängliches Barrierenmetall mit einer Kombination von Ti und TiN gefolgt von der Deposition einer anderen Metallschicht, wie W, beinhalten, welche den Rest der Kontaktöffnungen füllt. Anschließend wird ein CMP-Prozess zum Entfernen der oberen Teile der Metallschicht und Bilden von Kontaktstiften 130 durchgeführt, welche elektrische Verbindungen zu darunter liegenden Elementen bereitstellen. Ein möglicher Prozess unter Verwendung von Wolfram kann z. B. die Abscheidung einer Wolframschicht mit einer Dicke von etwa 200 nm bis etwa 300 nm gefolgt von einem Wolfram-CMP-Prozess umfassen, mit dem die Oberseite des dicken Oxids 128 freigelegt wird, so dass Wolfram-Stifte in den Kontaktöffnungen gebildet werden.
Nach dem Füllen der Kontaktöffnungen mit leitfähigem Material wird auf der resultierenden Struktur eine weitere Metallschicht, z. B. aus Aluminium oder einer Aluminiumlegierung, gebildet. Diese Metallschicht wird strukturiert und geätzt, um eine Schicht für Metallzwischenverbindungen 132 zu bilden. Je nach Bedarf können zusätzliche, nicht gezeigte Metallisierungsschichten gebildet werden, wozu eine nicht gezeigte Zwischenisolationsschicht aufgebracht, Durchkontaktlöcher zur ersten Schicht der metallischen Zwischenverbindungen 132 eingebracht und nicht gezeigte leitfähige Durchkontaktstifte sowie eine nicht gezeigte zweite Schicht metallischer Zwischenverbindungen gebildet werden.
Wie aus der obigen Erläuterung deutlich wird, stellt die Erfindung im Fall des gezeigten Ausführungsbeispiels durch Steuerung der Bildung der ersten Polysilizium-Abstandshalter 114a, der auf dem floatenden Gate 104a gebildeten isolierenden Schichten) und der Steuergatestrukturen 120 ein verbessertes Maß an Steuerbarkeit der relativen Abmessung und Positionierung der floatenden Gateelektrode 104a und der Steuergateelektrode 120 sowie der zwischen dem Steuergate und dem floatenden Gate angeordneten Isolationsmaterialien bereit. Diese verbessere Steuerbarkeit gekoppelt mit der selbstjustierten Konfiguration stellt ein Verfahren zur Herstellung von Splitgate-Speicherbauelementen mit konsistenterer Leistungsfähigkeit und verbesserter Effizienz zur Verfügung. Außerdem ermöglicht die verbesserte Steuerung über die relativen Abmessungen der Gatestrukturen eine Herstellung von Bauelementen mit erhöhter Programmier-/Löscheffizienz und verbesserten Lebensdauereigenschaften.

Claims

Verfahren zur Herstellung einer Transistorgatestruktur, insbesondere einer Splitgate-Transistorstruktur, mit einer floatenden Gatestruktur (104a) und einer Steuergatestruktur (120), bei dem – die floatende Gatestruktur (104a) auf einer Unterlage (100, 102) gebildet wird, – eine isolierende Gatezwischenschicht (200, 202) gebildet wird, die eine freiliegende Oberfläche der floatenden Gatestruktur bedeckt, und – die Steuergatestruktur (120) auf der isolierenden Gatezwischenschicht gebildet wird, dadurch gekennzeichnet, dass – die Steuergatestruktur (120) an einer Seitenwand einer Isolationsstruktur derart gebildet wird, dass sie mit einem unteren Teil neben der floatenden Gatestruktur angeordnet ist und sich mit einem vorstehenden Teil wenigstens teilweise über der floatenden Gatestruktur erstreckt.
Verfahren nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Bildung der Isolationsstruktur, der floatenden Gatestruktur, der isolierenden Gatezwischenschicht und der Steuergatestruktur folgende Schritte umfasst: – Bilden einer Halbleiterschicht (104) auf der Unterlage (100, 102), – Bilden der Isolationsstruktur (118) mit einer Seitenwandfläche, die einen konkaven Bereich und einen lateral vorstehenden Bereich unterhalb des konkaven Bereichs aufweist, über der Halbleiterschicht (104), – Ätzen der Halbleiterschicht unter Verwendung des vorstehenden Bereichs der Isolationsstruktur als Ätzmaske zur Erzeugung der floatenden Gatestruktur, – Bilden der isolierenden Gatezwischenschicht und – Bilden der Steuergatestruktur mit dem vorstehenden, sich wenigstens teilweise über der floatenden Gatestruktur erstreckenden Teil konform an der Seitenfläche der Isolationsstruktur.
Verfahren nach Anspruch 2, weiter gekennzeichnet durch folgende Schritte: – Bilden eines gemeinsamen Sourcebereichs (116) in einem Substrat (100) der Unterlage vor dem Bilden der Isolationsstruktur (118), – Bilden eines Drainbereichs (126) im Substrat nach dem Bilden der Steuergatestruktur, – Bilden einer dicken Isolationsschicht (126) nach der Bildung des Drainbereichs und – Bilden einer Mehrzahl von Kontaktöffnungen durch die dicke Isolationsschicht hindurch zur Herstellung separater elektrischer Kontakte zum gemeinsamen Sourcebereich, zum Drainbereich und zur Steuergatestruktur.
Verfahren nach Anspruch 3, weiter gekennzeichnet durch folgende Schritte: – Aufbringen einer Ti-Schicht in den Kontaktöffnungen, – Aufbringen einer TiN-Schicht auf der Ti-Schicht in den Kontaktöffnungen, – Aufbringen einer W-Schicht auf der TiN-Schicht in den Kontaktöffnungen und – Planarisieren der Oberfläche, um eine Oberseite der dicken Isolationsschicht freizulegen und Wolfram-Kontaktstifte zu erzeugen, welche die Kontaktöffnungen füllen.
Verfahren nach Anspruch 3 oder 4, weiter dadurch gekennzeichnet, dass zur Bildung der Isolationsstruktur mit dem konkaven Seitenwandbereich eine Nitridschicht aufgebracht, ein Graben in der Nitridschicht gebildet und an einer Seitenwand des Grabens eine Abstandshalter-Opferschicht aus Polysilizium gebildet wird, der restliche Graben mit Siliziumoxid gefüllt und das Siliziumoxid zum Freilegen einer Oberseite der Nitridschicht planarisiert wird und die Nitridschicht und der Seitenwandabstandshalter aus Polysilizium entfernt werden.
Verfahren nach einem der Ansprüche 3 bis 5, weiter dadurch gekennzeichnet, dass die Bildung des lateral vorstehenden Bereichs der Isolationsstruktur folgende Schritte umfasst: – Bilden einer Polysiliziumschicht und einer Nitridschicht und Erzeugen eines Grabens in der Nitridschicht, – Oxidieren eines Teils der Polysiliziumschicht zur Erzeugung eines Siliziumoxidbereichs, der sich unter einen Randbereich der Nitridschicht erstreckt. – Füllen des restlichen Grabens mit Siliziumoxid und Planarisieren des Siliziumoxids zur Freilegung einer Oberseite der Nitridschicht und – Entfernen der Nitridschicht und einer unter der Nitridschicht gebildeten Siliziumoxid-Auflageschicht.
Verfahren nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass der vorstehende Bereich der Isolationsstruktur mit einem verjüngten Endbereich gebildet wird, an den die floatende Gatestruktur mit ihrer Oberseite konform anschließt, so dass in diesem Bereich ein nach oben gerichteter Vorsprung der floatenden Gatestruktur gebildet wird.
Verfahren nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Bildung der Isolationsstruktur, der floatenden Gatestruktur, der isolierenden Gatezwischenschicht und der Steuergatestruktur folgende Schritte umfasst: – Bilden einer Maskenstruktur (108) auf einem Substrat (100), wobei die Maskenstruktur einen Graben (110) mit im Wesentlichen vertikaler Seitenwand aufweist, der einen Teil einer Isolationsschicht (112) freilegt, die auf einer Halbleiterschicht (104) gebildet ist, – Bilden eines Polysilizium-Abstandshalters (114a) an der Grabenseitenwand, – Entfernen des freiliegenden Teils der Isolationsschicht und eines darunter liegenden Teils der Halbleiterschicht sowie eines Teils des Polysilizium-Abstandshalters, so dass ein reduzierter Polysilizium-Abstandshalter (114b) entsteht und sich der Graben vergrößert, – Füllen des vergrößerten Grabens mit Siliziumoxid, – Entfernen des Maskenstruktur und des reduzierten Polysilizium-Abstandshalters, so dass das Siliziumoxid als die Isolationsstruktur bildende Oxidstruktur verbleibt, – Entfernen eines Teils der Halbleiterschicht durch einen Ätzprozess unter Verwendung der Oxidstruktur als Ätzmaske, wobei ein verbleibender Teil der Halbleiterschicht unterhalb des lateralen Vorsprungs der Oxidstruktur die floatende Gatestruktur (104a) bildet, – Bilden einer Isolationsschicht (200), welche die floatende Gatestruktur bedeckt, und – Bilden der Steuergatestruktur (120) an der Seitenwand der Oxidstruktur, wobei sie sich unter Bildung ihres lateral vorstehenden Teils in den konkaven Bereich der Oxidstruktur hinein erstreckt.
Verfahren nach Anspruch 8, weiter dadurch gekennzeichnet, dass – das Substrat einen Substratgrundkörper (100), eine darauf gebildete erste Isolationsschicht (102), eine auf dieser gebildete erste Halbleiterschicht (104) und eine auf der ersten Halbleiterschicht gebildete zweite Isolationsschicht (106) beinhaltet, – zur Bildung der Maskenstruktur eine dritte Isolationsschicht auf der zweiten Isolationsschicht gebildet und durch Ätzen strukturiert wird, – die Isolationsschicht durch Oxidieren eines Teils der ersten Halbleiterschicht als eine Halbleiteroxidschicht gebildet wird und – der Polysilizium-Abstandshalter durch Aufbringen einer Polysiliziumschicht und anisotropes Ätzen derselben gebildet wird.
Verfahren nach Anspruch 9, weiter dadurch gekennzeichnet, dass zur Bildung der Steuergatestruktur eine zweite Halbleiterschicht im Wesentlichen konform zur Oberfläche der Oxidstruktur unter Füllung von deren konkavem Seitenwandbereich aufgebracht und dann anisotrop geätzt wird, um die Steuergatestruktur als Halbleiter-Abstandshalter an der Seitenwand der Oxidstruktur zu bilden.
Verfahren nach Anspruch 9 oder 10, weiter dadurch gekennzeichnet, dass als Substratgrundkörper ein Halbleiterwafer verwendet wird, für die erste Isolationsschicht, für die zweite Isolationsschicht und für die Halbleiteroxidschicht Siliziumoxid verwendet wird, für die dritte Isolationsschicht Siliziumnitrid verwendet wird und für die erste Halbleiterschicht und die zweite Halbleiterschicht Polysilizium verwendet wird.
Verfahren nach Anspruch 11, weiter dadurch gekennzeichnet, dass als Halbleiterwafer ein solcher vom p-leitenden Typ verwendet wird, die erste Isolationsschicht mit einer Dicke von etwa 5 nm bis etwa 15 nm gebildet wird, die erste Halbleiterschicht mit einer Dicke von etwa 50 nm bis etwa 150 nm gebildet wird, die zweite Isolationsschicht mit einer Dicke von etwa 3 nm bis etwa 10 nm gebildet wird, die dritte Isolationsschicht mit einer Dicke von etwa 200 nm bis etwa 300 nm gebildet wird, die Halbleiteroxidschicht mit einer Dicke von etwa 50 nm bis 150 nm gebildet wird, die Polysilizi umschicht für den Polysilizium-Abstandshalter mit einer Dicke von etwa 150 nm bis etwa 300 nm gebildet wird und die zweite Halbleiterschicht mit einer Dicke von etwa 200 nm bis etwa 400 nm gebildet wird.
Verfahren nach einem der Ansprüche 9 bis 12, weiter dadurch gekennzeichnet, dass die erste Halbleiterschicht mit einer Dicke aufgebracht wird, die mindestens etwa 90% und höchstens etwa 110% der Dicke der auf ihr gebildeten Halbleiteroxidschicht beträgt.
Verfahren nach einem der Ansprüche 9 bis 13, weiter dadurch gekennzeichnet, dass die erste Halbleiterschicht in einem Bereich unter der Halbleiteroxidschicht mit einer Dicke verbleibt, die wenigstens etwa 40% der ursprünglichen Dicke der ersten Halbleiterschicht beträgt.
Verfahren nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Bildung der Isolationsstruktur, der floatenden Gatestruktur, der isolierenden Gatezwischenschicht und der Steuergatestruktur folgende Schritte umfasst: – Bilden einer ersten Isolationsschicht (102) auf einem Substrat (100), – Bilden einer ersten Halbleiterschicht (102) auf der ersten Isolationsschicht, – Bilden einer zweiten Isolationsschicht (104) auf der ersten Halbleiterschicht, – Bilden einer dritten Isolationsschicht (106) auf der zweiten Isolationsschicht, – Strukturieren und Ätzen der dritten Isolationsschicht zur Erzeugung einer Öffnung, die einen Teil der zweiten Isolationsschicht freilegt und eine im Wesentlichen senkrechte Seitenwand aufweist, – Oxidieren eines Teils der ersten Halbleiterschicht zur Bildung einer Halbleiteroxidschicht, – Aufbringen einer zweiten Halbleiterschicht, – anisotropes Ätzen der zweiten Halbleiterschicht zur Erzeugung eines Abstandshalters an der Seitenwand der Öffnung und zur Freilegung eines Teils der Halbleiteroxidschicht, – Ätzen des freigelegten Teils der Halbleiteroxidschicht zur Freilegung eines Teils der ersten Halbleiterschicht, – Ätzen des freigelegten Teils der ersten Halbleiterschicht zur Freilegung eines Teils der ersten Isolationsschicht, – Aufbringen einer vierten Isolationsschicht in einer zum Füllen der Öffnung ausreichenden Dicke, – Entfernen eines oberen Teils der vierten Isolationsschicht zur Freilegung einer Oberseite der dritten Isolationsschicht und zur Erzeugung einer im Wesentlichen planaren Oberfläche, – Entfernen der dritten Isolationsschicht, wobei der Abstandshalter im Wesentlichen stehen bleibt und eine Basisstruktur bildet, – Entfernen der zweiten Isolationsschicht, – Ätzen der ersten Halbleiterschicht unter Verwendung der Basisstruktur als Ätzmaske, um die erste Isolationsschicht freizulegen und die floatende Gatestruktur zu bilden, – Bilden einer Isolationsschicht auf der floatenden Gatestruktur, – Aufbringen einer dritten Halbleiterschicht im Wesentlichen konform auf die Oberfläche der Basisstruktur, – Ätzen der dritten Halbleiterschicht zur Erzeugung der Steuergatestruktur an der Seitenwand der Basisstruktur in Zuordnung zur floatenden Gatestruktur, jedoch von dieser isoliert, und – Abscheiden einer vierten Isolationsschicht zur Isolierung der Steuergatestruktur.
Verfahren nach Anspruch 15, weiter dadurch gekennzeichnet, dass für das Substrat ein Halbleiterwafer verwendet wird, für die erste Isolationsschicht, die zweite Isolationsschicht, die Halbleiteroxidschicht und die vierte Isolationsschicht Siliziumoxid verwendet wird, für die dritte Isolationsschicht Siliziumnitrid verwendet wird und für die erste Halbleiterschicht, die zweite Halbleiterschicht und die dritte Halbleiterschicht Polysilizium verwendet wird.
Verfahren nach Anspruch 16, weiter dadurch gekennzeichnet, dass als Halbleiterwafer ein solcher vom p-leitenden Typ verwendet wird, die erste Isolationsschicht mit einer Dicke von etwa 5 nm bis etwa 15 nm gebildet wird, die erste Halbleiterschicht mit einer Dicke von etwa 50 nm bis etwa 150 nm gebildet wird, die zweite Isolationsschicht mit einer Dicke von etwa 3 nm bis etwa 10 nm gebildet wird, die dritte Isolationsschicht mit einer Dicke von etwa 200 nm bis etwa 300 nm gebildet wird, die Halbleiteroxidschicht mit einer Dicke von etwa 50 nm bis etwa 150 nm gebildet wird, die zweite Halbleiterschicht mit einer Dicke von etwa 150 nm bis etwa 300 nm gebildet wird, die vierte Isolationsschicht mit einer Dicke von etwa 1500 nm gebildet wird und die dritte Halbleiterschicht mit einer Dicke von etwa 200 nm bis etwa 400 nm gebildet wird.
Verfahren nach einem der Ansprüche 15 bis 17, weiter dadurch gekennzeichnet, dass die erste Halbleiterschicht mit einer Dicke aufgebracht wird, die höchstens etwa 110% der Dicke der über dem freiliegenden Teil der ersten Halbleiterschicht gebildeten Halbleiteroxidschicht beträgt.
Verfahren nach einem der Ansprüche 15 bis 18, weiter dadurch gekennzeichnet, dass die Dicke des unter der Halbleiteroxidschicht verbleibenden Teils der ersten Halbleiterschicht mindes tens etwa 40% der ursprünglichen Dicke der ersten Halbleiterschicht beträgt.
Verfahren nach einem der Ansprüche 1 bis 19, weiter dadurch gekennzeichnet, dass die floatende Gatestruktur und die Steuergatestruktur jeweils mehrteilig als Splitgate-Struktur gebildet werden.
Verfahren nach Anspruch 20, weiter dadurch gekennzeichnet, dass es zur Herstellung einer Splitgate-Transistorstruktur für eine nichtflüchtige Speicherzelle dient und dazu folgende Schritte umfasst: – Bilden einer ersten Isolationsschicht auf einem Substrat, – Bilden einer ersten Halbleiterschicht auf der ersten Isolationsschicht, – Bilden einer zweiten Isolationsschicht auf der ersten Halbleiterschicht, – Bilden einer dritten Isolationsschicht auf der zweiten Isolationsschicht, – Strukturieren und Ätzen der dritten Isolationsschicht zur Erzeugung einer Öffnung, die einen Teil der zweiten Isolationsschicht freilegt und im Wesentlichen senkrechte Seitenwände aufweist, – Oxidieren eines Teils der ersten Halbleiterschicht zur Bildung einer Halbleiteroxidschicht, – Aufbringen einer Seitenwandmaterialschicht, – anisotropes Ätzen der Seitenwandmaterialschicht zur Erzeugung von Abstandshaltern an den Seitenwänden der Öffnung und zum Freilegen eines Teils der Halbleiteroxidschicht, – Ätzen des freigelegten Teils der Halbleiteroxidschicht zur Freilegung eines Teils der ersten Halbleiterschicht, – Ätzen des freigelegten Teils der ersten Halbleiterschicht zur Freilegung eines Teils der ersten Isolationsschicht, – Implantieren eines Dotierstoffs durch den freigelegten Teil der ersten Isolationsschicht hindurch zur Erzeugung eines Sourcebereichs in einem entsprechenden Teil des Substrats, – Aufbringen einer vierten Isolationsschicht mit einer zur Füllung der Öffnung ausreichenden Dicke, – Entfernen eines oberen Teils der vierten Isolationsschicht zur Freilegung einer Oberseite der dritten Isolationsschicht und Erzeugen einer im Wesentlichen planaren Oberfläche, – Entfernen der dritten Isolationsschicht und der Abstandshalter, so dass eine Isolationsstruktur mit Seitenwänden verbleibt, die jeweils einen konkaven, ausgenommenen Bereich aufweisen, – Entfernen der zweiten Isolationsschicht, – Ätzen der ersten Halbleiterschicht unter Verwendung eines verbliebenen Teils der Halbleiteroxidschicht zur Freilegung der ersten Isolationsschicht und zur Erzeugung erster, als floatende Gatestruktur fungierender Leiterelemente, – Bilden einer fünften Isolationsschicht auf den ersten Leiterelementen, – Aufbringen einer zweiten Halbleiterschicht im Wesentlichen konform auf die Oberfläche der Isolationsstruktur, wobei die zweite Halbleiterschicht den konkaven, ausgenommenen Bereich in den Seitenwänden der Isolationsstruktur füllt, – Ätzen der zweiten Halbleiterschicht zur Erzeugung von Halbleiter-Abstandshaltern an den Seitenwänden der Isolationsstruktur und zur Freilegung eines Teils der ersten Isolationsschicht, wobei jeder Halbleiter-Abstandshalter ein zweites, als Steuergatestruktur fungierendes Leiterelement bildet, das mit dem ersten Leiterelement ein von diesem isoliertes Paar bildet und mit selbigem wenigstens teilweise überlappt, – Implantieren eines Dotierstoffs durch den freigelegten Teil der ersten Isolationsschicht hindurch zur Erzeugung eines Drainbereichs im Substrat, – Aufbringen einer sechsten Isolationsschicht zur Isolation des zweiten Leiterelements und – Herstellen separater elektrischer Verbindungen zum Sourcebereich, zum Drainbereich und zum zweiten Leiterelement.
Verfahren nach Anspruch 21, weiter dadurch gekennzeichnet, dass beim Ätzen des freigelegten Teils der ersten Halbleiterschicht auch die Abstandshalter an den Seitenwänden der Öffnung teilweise abgeätzt werden, so dass reduzierte erste Abstandshalter entstehen.
Verfahren nach Anspruch 21 oder 22, weiter dadurch gekennzeichnet, dass das Ätzen des freigelegten Teils der ersten Halbleiterschicht ein Überätzen mit einer Überätzdauer beinhaltet, die zur Steuerung einer Basisbreite der an den Seitenwänden der Öffnung gebildeten Abstandshalter gewählt wird.
Verfahren nach Anspruch 23, weiter dadurch gekennzeichnet, dass das zweite Leiterelement das erste Leiterelement mit einer Überlappungslänge überlappt, die durch die Steuerung der Basisbreite der Abstandshalter an den Öffnungsseitenwänden gesteuert wird.
Verfahren nach einem der Ansprüche 21 bis 24, weiter dadurch gekennzeichnet, dass das Ätzen der zweiten Halbleiterschicht ein Überätzen mit einer Überätzdauer beinhaltet, die zur Steuerung einer Basisbreite der Halbleiter-Abstandshalter gewählt wird.
Verfahren nach Anspruch 25, weiter dadurch gekennzeichnet, dass durch die Steuerung der Basisbreite der Halbleiter-Abstandshalter die Länge eines Kanalbereichs festgelegt wird, der von einem Oberseitenbereich des Substrats gebildet wird, der sich im Wesentlichen zwischen dem Sourcebereich und dem Drainbereich und unterhalb des ersten Leiterelements und des zweiten Leiterelements erstreckt.
Verfahren nach einem der Ansprüche 21 bis 26, weiter dadurch gekennzeichnet, dass das Implantieren des Dotierstoffs durch den freigelegten Teil der ersten Isolationsschicht hindurch zur Bildung des Drainbereichs im Substrat folgende Schritte umfasst: – Implantieren eines ersten Dotierstoffs durch den freigelegten Teil der ersten Isolationsschicht hindurch zur Bildung eines schwach dotierten Drainbereichs im Substrat, – Aufbringen einer zweiten Seitenwandmaterialschicht, – anisotropes Ätzen der zweiten Seitenwandmaterialschicht zur Erzeugung zweiter Abstandshalter an den Seitenwänden der Halbleiter-Abstandshalter, um den freiliegenden Teil der ersten Isolationsschicht zu reduzieren, und – Implantieren eines zweiten Dotierstoffs durch den reduzierten freiliegenden Teil der ersten Isolationsschicht hindurch, um den Drainbereich zu vervollständigen.
Verfahren nach Anspruch 27, weiter dadurch gekennzeichnet, dass für den ersten Dotierstoff ein n-leitender Dotierstoff gewählt wird, der mit einer ersten Dosis implantiert wird, und für den zweiten Dotierstoff ein n-leitender Dotierstoff gewählt wird, der mit einer zweiten Dosis implantiert wird, wobei das Verhältnis der ersten Dosis zur zweiten Dosis höchstens 1 : 25 beträgt.
Transistorgatestruktur, insbesondere vom Splitgatetyp für eine Halbleiterspeicherzelle, mit – einem Substrat (100), – einem gemeinsamen Sourcebereich (116) im Substrat, – einem vom Sourcebereich durch einen Kanalbereich getrennten Drainbereich (126) im Substrat, – einer dielektrischen Schicht (204) über dem Kanalbereich, – einer auf der dielektrischen Schicht über einem ersten Teil des Kanalbereichs benachbart zum Sourcebereich angeordneten floatenden Gateelektrode (104a) und – einer Steuergateelektrode (120), dadurch gekennzeichnet, dass – die Steuergateelektrode (120) auf der dielektrischen Schicht über einem zweiten Teil des Kanalbereichs benachbart zum Drainbereich angeordnet ist und sich mit einem vorstehenden Teil über einem benachbarten Teil der floatenden Gateelektrode erstreckt, wobei der vorstehende Teil einen oberen Abschnitt mit im Wesentlichen vertikaler Abschlussfläche und einen unteren Abschnitt mit nicht-vertikaler Abschlussfläche umfasst, wobei der untere Abschnitt weiter als der obere Abschnitt lateral mit der floatenden Gateelektrode überlappt.
Transistorgatestruktur nach Anspruch 29, weiter dadurch gekennzeichnet, dass – eine Unterseite des unteren Abschnitts des vorstehenden Teils der Steuergateelektrode von der floatenden Gateelektrode durch ein Zwischenpolyoxid (IPO) mit einer vorgebbaren Dicke T_IPO beabstandet ist, – ein unterer Abschnitt des nicht vorstehenden Teils der Steuergateelektrode eine im Wesentlichen vertikale Seitenfläche, die von der floatenden Gateelektrode durch ein Tunneloxid (200) mit einer vorgebbaren Dicke T_tun beabstandet ist, und eine im Wesentlichen horizontale Grundfläche aufweist, die vom Kanalbereich durch einen Gateoxidbereich der dielektrischen Schicht mit einer vorgebbaren Dicke T_g beabstandet ist, und – ein unterer Teil der floatenden Gateelektrode eine im Wesentlichen horizontale Grundfläche aufweist, die vom Kanalbereich durch einen Kopplungsoxidteil der dielektrischen Schicht mit einer vorgebbaren Dicke T_c beabstandet ist, wobei die Dickenbeziehungen T_IPO > T_tun und T_IPO > T_c sowie T_IPO > T_g gelten.
Transistorgatestruktur nach Anspruch 29 oder 30, weiter dadurch gekennzeichnet, dass die floatende Gateelektrode einen aufwärts gerichteten Vorsprung in einem der Steuergateelektrode zugewandten Bereich aufweist.
Transistorgatestruktur, insbesondere vom Splitgatetyp für ein Halbleiterbauelement, mit – einem Substrat (100), – einer Source (116), einer Drain (126) und einem Kanal zwischen der Source und der Drain im Substrat, – einer Gateisolationsschicht (204) auf dem Substrat, – einem floatenden Gate (104a) auf der Gateisolationsschicht und über einem peripheren Teil der Source und einem ersten Teil des Kanals, – einer Zwischenpolyoxidschicht (202) über der Oberseite des floatenden Gates und einer Tunneloxidschicht (200) an einer Seitenfläche des floatenden Gates und – einem Steuergate (120) auf der Gateisolationsschicht, dadurch gekennzeichnet, dass – das Steuergate (120) über einem äußeren Teil des floatenden Gates, einem peripheren Teil der Drain und einem zweiten Teil des Kanals gebildet ist und vom floatenden Gate durch die Zwischenpolyoxidschicht (202) und die Tunneloxidschicht (200) separiert und isoliert ist.
Transistorgatestruktur nach Anspruch 32, weiter dadurch gekennzeichnet, dass das floatende Gate im Querschnitt eine vorgebbare Querschnittsfläche A_f und das Steuergate eine vorgebbare Querschnittsfläche A_c und einen lateral zur Seite der Source und über einen äußeren Teil des floatenden Gates vorstehenden Teil aufweist, wobei das Querschnittsverhältnis A_f/A_c zwischen etwa 1 : 2 und etwa 1 : 10 liegt.
Transistorgatestruktur nach Anspruch 33, weiter dadurch gekennzeichnet, dass das floatende Gate im Querschnitt eine vorgebbare Gatelänge L_f aufweist und der vorstehende Teil des Steuergates mit einer vorgebbaren Länge L_p das floatende Gate lateral überlappt, wobei das Längenverhältnis L_p/L_f zwischen etwa 2 : 3 und etwa 1 : 5 liegt.
Transistorgatestruktur nach einem der Ansprüche 32 bis 34, weiter dadurch gekennzeichnet, dass – eine Unterseite des vorstehenden Teils des Steuergates vom floatenden Gate durch ein Zwischenpolyoxid (IPO) mit einer vorgebbaren Dicke T_IPO beabstandet ist, – ein unterer Abschnitt des nicht vorstehenden Teils des Steuergates eine im Wesentlichen vertikale Seitenfläche, die vom floatenden Gate durch ein Tunneloxid mit einer vorgebbaren Dicke T_tun beabstandet ist, und eine im Wesentlichen horizontale Grundfläche aufweist, die vom zweiten Teil des Kanals durch ein Gateoxid mit einer vorgebbaren Dicke T_g beabstandet ist, und – ein unterer Teil des floatenden Gates eine im Wesentlichen horizontale Grundfläche aufweist, die vom ersten Teil des Kanals durch ein Kopplungsoxid mit einer vorgebbaren Dicke T_c beabstandet ist, wobei die Dickenbeziehungen T_IPO > T_tun und T_IPO > T_c sowie T_IPO > T_g gelten.
Transistorgatestruktur nach Anspruch 35, weiter dadurch gekennzeichnet, dass das Dickenverhältnis T_c/T_g zwischen etwa 3 : 1 und 1 : 3, insbesondere etwa 1 : 1, beträgt.
Transistorgatestruktur nach einem der Ansprüche 29 bis 36, weiter dadurch gekennzeichnet, dass das floatende Gate und das Steuergate als Splitgate-Struktur gebildet sind.