CN113130507A - 半导体装置及其操作方法 - Google Patents

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Abstract

一种半导体装置及其操作方法，其中半导体装置包括基板、第一及第二堆叠。基板包括由上表面向下延伸的第一掺杂浓度的掺杂区。第一堆叠设置于上表面上，包括交替堆叠的第一绝缘层及第一导电层、第一通道层、第一存储层以及第一导电连接件。第一导电层配置为接收第一电压。第一导电连接件设置于第一通道层上，具有第二掺杂浓度。设置于第一堆叠上的第二堆叠包括交替堆叠的第二绝缘层及第二导电层、第二通道层、第二存储层以及第二导电连接件。第二导电层配置为接收第二电压。第二导电连接件设置于第二通道层上，配置为接收擦除电压。第一导电连接件电性连接第一及第二通道层。第一掺杂浓度小于第二掺杂浓度。

Description

半导体装置及其操作方法
技术领域
本发明属于半导体技术领域，涉及一种半导体装置及其操作方法，且特别是有关于周边电路部分与阵列部分垂直堆叠的一种半导体装置及其操作方法。
背景技术
近来，为了减小芯片的尺寸，将存储器阵列部分垂直堆叠于周边电路部分上的半导体结构(亦即是电路设置于阵列下(Circuit under array，CUA)越来越受到欢迎。在此种结构中，存储器阵列部分一般包括一半导体基板；多个绝缘层和多晶硅层交错堆叠在半导体基板上所形成的多层堆叠结构；依序在穿过多层堆叠结构的贯穿开口的侧壁上所形成的存储层(例如氮氧化硅-氧化物-氮化物-氧化物的存储层、氧化物-氮化物-氧化物-氮化物-氧化物(BE-SONOS)的存储层、或电荷俘获存储器(charge trapping memory))以及多晶硅通道层；以及在通道层、存储层以及多晶硅层上定义出的多个存储单元。存储单元是通过通道层与作为底部共用源极线的半导体基板电性连接。其中，半导体基板通常需要掺杂高浓度的N型半导体掺杂物，使得底部共用源极线可用来进行存储器阵列部分的区块擦除(block erase)操作。
然而，经过半导体装置的工艺之后(例如是热处理工艺)，半导体基板中的N型掺杂物却容易经由通道层向上扩散，进而影响邻近于基板的接地选择线装置的功能。
因此，有需要提供一种垂直通道闪存存储器元件，来解决现有技术所面临的问题。
发明内容
本发明有关于一种半导体装置。由于本发明的半导体装置的基板的N型掺杂区之中具有较低的掺杂浓度(例如是小于5×1018cm-3)，能够减轻半导体装置的基板的N型掺杂物散逸至通道层而影响接地选择线装置(ground select line device，GSL device)的情形，故可提高接地选择线装置的利用率。
根据本发明的一方面，提出一种半导体装置。半导体装置包括一基板、一第一堆叠及一第二堆叠。基板具有一上表面，其中基板包括由上表面向下延伸的一掺杂区，掺杂区具有一第一掺杂浓度。第一堆叠设置于上表面上，其中第一堆叠包括交替堆叠的多个第一绝缘层及多个第一导电层、一第一通道层、一第一存储层以及一第一导电连接件。第一导电层配置为接收一第一电压。第一通道层穿过第一堆叠。第一存储层环绕第一通道层。第一导电连接件设置于第一通道层上，且具有一第二掺杂浓度。第二堆叠设置于第一导电连接件上且位于第一堆叠之上，其中第二堆叠包括交替堆叠的多个第二绝缘层及多个第二导电层、一第二通道层、一第二存储层以及一第二导电连接件，其中第二导电层配置为接收不同于该第一电压的一第二电压。第二通道层穿过第二堆叠，第二存储层环绕第二通道层。第二导电连接件设置于第二通道层上。第二导电连接件具有一第三掺杂浓度，且配置为接收一擦除电压，其中第一导电连接件电性连接第一通道层及第二通道层。第一掺杂浓度小于第二掺杂浓度及第三掺杂浓度。
根据本发明的另一方面，提出一种半导体装置的操作方法。此方法包括下列步骤。首先，提供此半导体装置。半导体装置包括一基板、一第一堆叠及一第二堆叠。基板具有一上表面，其中基板包括由上表面向下延伸的一掺杂区，掺杂区具有一第一掺杂浓度。第一堆叠设置于上表面上，其中第一堆叠包括交替堆叠的多个第一绝缘层及多个第一导电层、一第一通道层、一第一存储层以及一第一导电连接件。第一通道层穿过第一堆叠。第一存储层环绕第一通道层。第一导电连接件设置于第一通道层上，且具有一第二掺杂浓度。第二堆叠设置于第一导电连接件上且位于第一堆叠之上，其中第二堆叠包括交替堆叠的多个第二绝缘层及多个第二导电层、一第二通道层、一第二存储层以及一第二导电连接件。第二通道层穿过第二堆叠，第二存储层环绕第二通道层。第二导电连接件设置于第二通道层上。第二导电连接件具有一第三掺杂浓度，其中第一导电连接件电性连接第一通道层及第二通道层。第一掺杂浓度小于第二掺杂浓度及第三掺杂浓度。接着，在一擦除操作的期间，施加擦除电压至第二导电连接件上；在擦除操作的期间，施加第一电压至第一导电层上；以及在擦除操作的期间，施加第二电压于第二导电层上；其中第二电压大于第一电压。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1绘示依照本发明一实施例的半导体装置的剖面图。
图2绘示依照本发明一实施例的半导体装置的擦除操作的方法的剖面图。
图3绘示依照本发明一实施例的半导体装置的擦除操作的波形图。
【符号说明】
10：半导体装置
100a：周边电路部分
100b：阵列部分
101：基板
101s：上表面
101R：掺杂区
102：第一存储层
103：第一绝缘柱
104：第一通道层
105：第二绝缘柱
106：第二存储层
108：第二通道层
111～113：第一导电层
116：第一介电层
121～124：第一绝缘层
131～133：第二导电层
136：第二介电层
141～144：第二绝缘层
152：第一导电连接件
154：第二导电连接件
156：内连线
158：覆盖层
C1：金属氧化物半导体结构
M：存储单元
S1：第一堆叠
S2：第二堆叠
TG：接地选择线晶体管
TS：串行选择线晶体管
V1：第一电压
V2：第二电压
VB：位线电压
Ver：擦除电压
VL：第一导电层电压
VU：第二导电层电压
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1绘示依照本发明一实施例的半导体装置10的剖面图。
请参照图1，半导体装置10包括一周边电路部分100a以及一阵列部分100b，其中阵列部分100b位于周边电路部分100a上。周边电路部分100a包括金属氧化物半导体结构(Complementary Metal-Oxide-Semiconductor structure)C1及其他合适的结构。阵列部分100b包括一基板101、一第一堆叠S1、一第二堆叠S2、一内连线156及一覆盖层158。第二堆叠S2设置于第一堆叠S1之上。基板101具有一上表面101s，且包括由上表面101s向下延伸的一掺杂区101R。周边电路部分100a设置于基板101之下。在一些实施例中，包括第一堆叠S1及第二堆叠S2的阵列部分100b是与周边电路部分100a在上表面101s的法线方向上互相重叠。
本发明的阵列部分100b示例性描述环绕式栅极(Gate-all-around，GAA)的存储器结构的实施例，然本发明并不限于此，本发明的阵列部分100b可为任何氮化物基的存储器材料的非易失性存储器结构。
第一堆叠S1设置于上表面101s上，其中第一堆叠S1包括沿着Z轴方向交替堆叠的多个第一绝缘层121～124…及多个第一导电层111～113…。图1仅示例性绘示第一堆叠S1中的其中3个第一导电层111～113及4个第一绝缘层121～124，然本发明并不以此为限，第一堆叠S1中可包括更多层的导电层及绝缘层。在本实施例之中，第一绝缘层121及124分别是位于第一堆叠S1的底层以及最顶层，而第一绝缘层121是与基板101直接接触。第一导电层111～113配置为接收一第一电压V1(绘示于图2中)。第一绝缘柱103、第一通道层104及第一存储层102垂直穿过第一堆叠S1(例如是沿着Z轴方向)。其中，第一通道层104及第一存储层102环绕第一绝缘柱103。第一存储层102环绕第一通道层104。第一存储层102位于第一通道层104、第一绝缘层121～124及第一导电层111～113之间。第一导电连接件152设置于第一存储层102、第一绝缘柱103及第一通道层104上，且电性接触于第一通道层104。第一介电层116位于第一存储层102、第一绝缘层121～124及第一导电层111～113之间，且可环绕第一导电层111～113。
第二堆叠S2设置于第一堆叠S1上，其中第二堆叠S2包括沿着Z轴方向交替堆叠的多个第二绝缘层141～144…及多个第二导电层131～133…。图1仅示例性绘示第二堆叠S2中的其中3个第二导电层131～133及4个第二绝缘层141～144，然本发明并不以此为限，第二堆叠S2中可包括更多层的导电层及绝缘层。
在本实施例之中，第二绝缘层141及144分别是位于第二堆叠S2的底层以及最顶层。第二导电层131～133配置为接收不同于第一电压V1的一第二电压V2(绘示于图2中)。在一些实施例中，第二电压V2大于第一电压V1。第二绝缘柱105、第二通道层108及第二存储层106垂直穿过第二堆叠S2(例如是沿着Z轴方向)。其中，第二通道层108及第二存储层106环绕第二绝缘柱105。第二存储层106环绕第二通道层108。第二存储层106位于第二通道层108、第二绝缘层141～144及第二导电层131～133之间。第二导电连接件154设置于第二绝缘柱105、第二存储层106及第二通道层108上，且电性接触于第二通道层108。第二导电连接件154配置为接收一擦除电压Ver(绘示于图2中)。第一导电连接件152位于第一通道层104与第二通道层108之间，并电性连接于第一通道层104与第二通道层108。第二介电层136位于第二存储层106、第二绝缘层141～144及第二导电层131～133之间，且可环绕第二导电层131～133。内连线156电性接触于第二导电连接件154。覆盖层158位于第二堆叠S2上。
在一些实施例中，基板101例如是硅基板或其他合适的基板，例如是N型掺杂的多晶硅基板。第一导电连接件152及第二导电连接件154例如是N型掺杂的多晶硅层。基板101的掺杂区101R、第一导电连接件152及第二导电连接件154可分别通过N型掺杂物所掺杂，而分别具有一第一掺杂浓度、一第二掺杂浓度及一第三掺杂浓度。第一掺杂浓度可不同于第二掺杂浓度及第三掺杂浓度。例如，第一掺杂浓度可小于5×1018cm-3，第二掺杂浓度及第三掺杂浓度可分别大于1×1019cm-3。在一些实施例中，第一掺杂浓度小于第二掺杂浓度及第三掺杂浓度，且第二掺杂浓度可相同于第三掺杂浓度。在一些实施例中，第二掺杂浓度可小于第三掺杂浓度。相较于基板具有高浓度的N型掺杂物(例如是大于1×1019cm-3)的比较例而言，由于本案的基板101的掺杂区101R的第一掺杂浓度较低，可降低N型掺杂物散逸至第一通道层104的程度，因而可减缓邻近于基板101的接地选择线装置(例如是第一导电层111、112与第一存储层102之间的交叉位置所形成的晶体管)受到N型掺杂物的影响而持续导通，进而无法发挥功能的情形。
举例而言，第一导电层111～113中最接近于基板101的第一导电层111可作为接地选择线(Ground select line，GSL)，而最接近于基板101的第一导电层111、第一存储层102与第一通道层104的交叉部分可形成一接地选择线晶体管TG。第二导电层131～133中最接近第二导电连接件154的第二导电层133可作为串行选择线(String Select Line，SSL)，而最接近第二导电连接件154的第二导电层133、第二存储层106与第二通道层108的交叉部分可形成一串行选择线晶体管TS。位于接地选择线与串行选择线之间的第一导电层112、113…及第二导电层131、132…可作为字线(WL)。第一导电层112、113…、第二导电层131，132…、第一存储层102与第二存储层106之间的每个交叉点可形成用于储存数据的存储单元M。由第一导电层112、113…，第二导电层131、132…，第一存储层102、第二存储层106、第一通道层104和第二通道层108所定义的存储单元M可以通过位线(未绘示)电性耦接于解码器(未绘示)，解码器例如是行解码器或列解码器。
假设邻近于第一导电层111的第一通道层104受到N型掺杂物的干扰，则改采用第一导电层111上方的第一导电层112作为接地选择线，并采用第一导电层112、第一存储层102与第一通道层104之间的交叉点作为接地选择线晶体管；假设邻近于第一导电层112的第一通道层104受到N型掺杂物的干扰，则改采用第一导电层112上方的第一导电层作为接地选择线，并采用第一导电层112上方的第一导电层、第一存储层102与第一通道层104之间的交叉点作为接地选择线晶体管，以此类推。
在一些实施例中，第一绝缘层121～124、第一导电层111～113、第一通道层104、第一存储层104、第一绝缘柱103的材料可分别相同或类似于第二绝缘层141～144、第二导电层131～133、第二通道层108、第二存储层106、第二绝缘柱105。第一绝缘层121～124、第一绝缘柱103、第二绝缘层141～144、第二绝缘柱105及覆盖层158可由氧化物所形成，例如是二氧化硅(SiO2)。第一导电层111～113与第二导电层131～133可由导电材料所形成，此导电材料例如是钨(W)、氮化钛(TiN)、氮化钽(TaN)、或其他合适的材料。第一存储层102及第二存储层106可以由包含氧化硅(silicon oxide)层、氮化硅(silicon nitride)层和氧化硅层的复合层(即，ONO层)所构成。例如，第一存储层102及第二存储层106可分别包括隧穿层、俘获层及阻挡层。隧穿层可包括氮氧化硅(SiON)及二氧化硅(SiO2)所形成的双层结构或其他合适的材料。俘获层可包括氮化硅或其他合适的材料。阻挡层可包括二氧化硅(SiO2)或其他合适的材料。第一介电层116及第二介电层136可包括一高介电常数材料(high k material)，例如是氧化铝(Al2O3)或其他合适的材料。第一通道层104及第二通道层108可为单晶或多晶硅层(亦可为外延生长层)。
本发明实施例中的第一通道层104及第二通道层108是分别在不同工艺步骤之下所形成的，并非是通过单一次蚀刻工艺形成通道开口并填入通道材料于通道开口中所一并形成的。随着字线的数量需求的增加，需要形成高深宽比的存储器堆叠结构，垂直通道的形成受到越来越高的挑战，若通过单一次蚀刻工艺形成垂直通道开口，容易造成工艺上的失误，而无法形成电性连接效果良好的通道层。因此，相较于一般通过单一次蚀刻工艺形成通道开口的比较例而言，本案通过不同工艺在第一堆叠S1中形成第一通道层104之后才在第二堆叠S2中形成第二通道层108，如此可改善上述的工艺问题，使得第一通道层104与第二通道层108可通过第一导电连接件152而与基板101具有良好的电性连接。
图2绘示依照本发明一实施例的半导体装置10的擦除操作的方法的剖面图。
请同时参照图1及图2，在一擦除操作的期间，通过位线(未绘示)施加擦除电压Ver至第二导电连接件154上，并通过带间隧穿(band to band tunneling，BTB tunneling)的机制提高第二通道层108的电位，接着将空穴注入第二存储层106中。在此擦除操作的期间，通过第二通道层108的高电位提高第一导电连接件152的电位，并通过另一次的带间隧穿的机制进一步提高第一通道层104的电位，接着将空穴注入第一存储层102中，其中第一通道层104及第二通道层108分别具有一第一内部电压及不同于第一内部电压的一第二内部电压。在一些实施例中，第二内部电压大于第一内部电压。由于第一内部电压与第二内部电压之间具有电压差，故在此擦除操作的期间，需要施加第一电压V1至第一导电层上111～113…上，并施加不同于第一电压V1的一第二电压V2至第二导电层131～133上，使得第一堆叠S1与第二堆叠S2的所有存储单元M的擦除速度能够一致。此外，在擦除操作的期间，基板101及第一导电连接件152为浮接(floating)。亦即，基板101及第一导电连接件152并没有施加任何的电压。
在一些实施例中，第二电压V2大于第一电压V1；擦除电压Ver大于第一电压V1及第二电压V2；第一电压V1与第一内部电压之间的电压差是等于第二电压V2与第二内部电压之间的电压差。在一些实施例中，第二电压V2与第一电压V1之间的电压差是大于0且小于5V。
相较于施加擦除电压至基板的比较例而言，由于本发明的一实施例的擦除电压Ver是施加至第二导电连接件154，基板101为浮接，N型掺杂物由基板101扩散至第一通道层104的程度可较为降低，故可避免过于浪费接地选择线装置的使用。例如，在施加擦除电压至基板的比较例中，至少有3个邻近于基板的接地选择线装置无法执行正常的功能，而本发明中，无法使用的接地选择线装置的数量可下降至2个以下。如此一来，本发明的半导体装置10可作为更有效率的利用。
图3绘示依照本发明一实施例的半导体装置10的擦除操作的波形图。
请参照图3，其绘示对半导体装置10进行增量步进脉冲擦除(incremental steppulse erase，ISPE)的波形推演。位线电压VB表示通过位线(未绘示)施加擦除电压Ver至第二导电连接件154上时，位线的电压随着时间的不同的波形推演。第一导电层电压VL表示施加第一电压V1至第一堆叠S1中的第一导电层111～113…上时，第一导电层111～113…的电压随着时间的不同的波形推演。第二导电层电压VU表示施加第二电压V2至第二堆叠S2中的第二导电层131～133…上时，第二导电层131～133…的电压随着时间的不同的波形推演。由图3的结果可知，随着时间的增加，擦除电压Ver逐渐增加(例如是每2毫秒增加1V)，第一电压V1维持0V，第二电压V2则维持2V。
根据上述实施例，本发明提供一种半导体装置及其操作方法。半导体装置包括一基板、一第一堆叠及一第二堆叠。基板具有一上表面，其中基板包括由上表面向下延伸的一掺杂区，掺杂区具有一第一掺杂浓度。第一堆叠设置于上表面上，其中第一堆叠包括交替堆叠的多个第一绝缘层及多个第一导电层、一第一通道层、一第一存储层以及一第一导电连接件。第一导电层配置为接收一第一电压。第一通道层穿过第一堆叠。第一存储层环绕第一通道层。第一导电连接件设置于第一通道层上，且具有一第二掺杂浓度。第二堆叠设置于第一导电连接件上且位于第一堆叠之上，其中第二堆叠包括交替堆叠的多个第二绝缘层及多个第二导电层、一第二通道层、一第二存储层以及一第二导电连接件，其中第二导电层配置为接收不同于第一电压的一第二电压。第二通道层穿过第二堆叠，第二存储层环绕第二通道层。第二导电连接件设置于第二通道层上。第二导电连接件具有一第三掺杂浓度，且配置为接收一擦除电压，其中第一导电连接件电性连接第一通道层及第二通道层。第一掺杂浓度小于第二掺杂浓度及第三掺杂浓度。
相较于基板中有重掺杂N型掺杂物的比较例而言，由于本发明的半导体装置的基板的N型掺杂区之中具有较低的掺杂浓度，能够减轻N型掺杂物由基板散逸至通道层的程度，故可改善接地选择线装置受到影响的情形。此外，由于擦除操作期间是施加擦除电压于第二导电连接件，而非是施加于基板，故可减缓邻近于基板的接地选择线装置受到N型掺杂物的影响而持续导通，进而无法发挥功能的情形，因而可提高半导体装置中接地选择线装置的利用率。再者，通过分别施加不同的第一电压及第二电压至第一导电层及第二导电层上，可克服第一通道层及第二通道层的内部电压不相同的情形，使得第一堆叠与第二堆叠中的相同串行的所有存储单元的擦除速度能够一致。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有公知常识的技术人员，在不脱离本发明之精神和范围内，当可作各种的改动与润饰。因此，本发明之保护范围当视权利要求所界定的范围为准。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一基板，具有一上表面，其中该基板包括由该上表面向下延伸的一掺杂区，该掺杂区具有一第一掺杂浓度；
一第一堆叠，设置于该上表面上，其中该第一堆叠包括：
交替堆叠的多个第一绝缘层及多个第一导电层，其中这些第一导电层配置为接收一第一电压；
一第一通道层，穿过该第一堆叠；
一第一存储层，环绕该第一通道层；以及
一第一导电连接件，设置于该第一通道层上，且具有一第二掺杂浓度；
一第二堆叠，设置于该第一堆叠上，其中该第二堆叠包括：
交替堆叠的多个第二绝缘层及多个第二导电层，其中这些第二导电层配置为接收不同于该第一电压的一第二电压；
一第二通道层，穿过该第二堆叠；
一第二存储层，环绕该第二通道层；以及
一第二导电连接件，设置于该第二通道层上，该第二导电连接件具有一第三掺杂浓度，且配置为接收一擦除电压，其中该第一导电连接件电性连接该第一通道层及该第二通道层；
其中该第一掺杂浓度小于该第二掺杂浓度及该第三掺杂浓度。
2.根据权利要求1所述的半导体装置，其中该第一掺杂浓度小于5×1018cm-3。
3.根据权利要求1所述的半导体装置，其中该第二电压大于该第一电压。
4.根据权利要求1所述的半导体装置，还包括一周边电路部分，该周边电路部分设置于该基板之下。
5.一种半导体装置的操作方法，其特征在于，包括：
提供该半导体装置，该半导体装置包括：
一基板，具有一上表面，其中该基板包括由该上表面向下延伸的一掺杂区，该掺杂区具有一第一掺杂浓度；
一第一堆叠，设置于该上表面上，其中该第一堆叠包括：
交替堆叠的多个第一绝缘层及多个第一导电层；
一第一通道层，穿过该第一堆叠；
一第一存储层，环绕该第一通道层；以及
一第一导电连接件，设置于该第一通道层上，且具有一第二掺杂浓度；
一第二堆叠，设置于该第一堆叠上，其中该第二堆叠包括：
交替堆叠的多个第二绝缘层及多个第二导电层；
一第二通道层，穿过该第二堆叠；
一第二存储层，环绕该第二通道层；以及
一第二导电连接件，设置于该第二通道层上，该第二导电连接件具有一第三掺杂浓度，其中该第一导电连接件电性连接该第一通道层及该第二通道层；
其中该第一掺杂浓度小于该第二掺杂浓度及该第三掺杂浓度；
在一擦除操作的期间施加一擦除电压至该第二导电连接件上；
在该擦除操作的期间施加一第一电压至这些第一导电层上；以及
在该擦除操作的期间施加一第二电压于这些第二导电层上；
其中该第二电压大于该第一电压。
6.根据权利要求5所述的半导体装置的操作方法，其中该第一掺杂浓度小于5×1018cm-3。
7.根据权利要求5所述的半导体装置的操作方法，其中该第二电压与该第一电压之间的电压差小于5V。
8.根据权利要求5所述的半导体装置的操作方法，其中在该擦除操作的期间，该基板为浮接。
9.根据权利要求5所述的半导体装置的操作方法，其中在该擦除操作的期间，该第一导电连接件为浮接。
10.根据权利要求5所述的半导体装置的操作方法，其中在该擦除操作的期间，该擦除电压大于该第一电压与该第二电压。
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US8824211B1 (en) 2013-02-14 2014-09-02 Sandisk Technologies Inc. Group word line erase and erase-verify methods for 3D non-volatile memory
US9728551B1 (en) * 2016-02-04 2017-08-08 Sandisk Technologies Llc Multi-tier replacement memory stack structure integration scheme
US10355015B2 (en) * 2016-03-23 2019-07-16 Sandisk Technologies Llc Three-dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
CN106876401B (zh) 2017-03-07 2018-10-30 长江存储科技有限责任公司 存储器件的形成方法
US20180331118A1 (en) * 2017-05-12 2018-11-15 Sandisk Technologies Llc Multi-layer barrier for cmos under array type memory device and method of making thereof
US10622369B2 (en) * 2018-01-22 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device including contact via structures that extend through word lines and method of making the same

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