JPH07211092A - フラッシュｅｐｒｏｍおよびそれを動作させる方法 - Google Patents
フラッシュｅｐｒｏｍおよびそれを動作させる方法Info
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- JPH07211092A JPH07211092A JP29670094A JP29670094A JPH07211092A JP H07211092 A JPH07211092 A JP H07211092A JP 29670094 A JP29670094 A JP 29670094A JP 29670094 A JP29670094 A JP 29670094A JP H07211092 A JPH07211092 A JP H07211092A
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- threshold voltage
- memory cell
- gate
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
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- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリセルの狭い消去しきい値電圧分布を達
成するフラッシュＥＰＲＯＭ回路を提供する。 【構成】 ゲート、ソースおよびドレインを有するメモ
リセル（１１０、１４０、２００、２５０、３００、３
５０）のアレイは、複数のビット線に結合される。これ
らのビット線はそれぞれ、メモリアレイのセルの列（１
０３、２０３、３０３）のドレインに結合される。複数
のワード線はそれぞれ、メモリアレイのセルの行（４０
３、５０３）のゲートに結合される。第１の電圧源は、
消去されたメモリセルのしきい値電圧を収束させるため
にビット線に結合される。第２の電圧源は、消去された
メモリセルのしきい値電圧を制御するためにワード線に
結合される。
成するフラッシュＥＰＲＯＭ回路を提供する。 【構成】 ゲート、ソースおよびドレインを有するメモ
リセル（１１０、１４０、２００、２５０、３００、３
５０）のアレイは、複数のビット線に結合される。これ
らのビット線はそれぞれ、メモリアレイのセルの列（１
０３、２０３、３０３）のドレインに結合される。複数
のワード線はそれぞれ、メモリアレイのセルの行（４０
３、５０３）のゲートに結合される。第１の電圧源は、
消去されたメモリセルのしきい値電圧を収束させるため
にビット線に結合される。第２の電圧源は、消去された
メモリセルのしきい値電圧を制御するためにワード線に
結合される。
Description
【０００１】
【発明の背景】本発明は、コンピュータおよび他の電子
装置のためのメモリに関し、より特定的には、フラッシ
ュメモリ、およびフラッシュメモリの消去後のしきい値
電圧の分布を制御する回路に関する。
装置のためのメモリに関し、より特定的には、フラッシ
ュメモリ、およびフラッシュメモリの消去後のしきい値
電圧の分布を制御する回路に関する。
【０００２】
【関連技術の説明】フラッシュＥＰＲＯＭ（書換可能な
プログラマブル読出専用メモリ）は、不揮発性記憶集積
回路のうちで成長をとげている種類のものである。これ
らのフラッシュＥＰＲＯＭは、チップ中のメモリセルを
電気的に消去したり、プログラムしたり、読出したりす
ることができる。アレイ全体を同時に電気的に消去する
ことができる。フラッシュＥＰＲＯＭはまたランダムに
読出したりまたは書込んだりすることもできる。
プログラマブル読出専用メモリ）は、不揮発性記憶集積
回路のうちで成長をとげている種類のものである。これ
らのフラッシュＥＰＲＯＭは、チップ中のメモリセルを
電気的に消去したり、プログラムしたり、読出したりす
ることができる。アレイ全体を同時に電気的に消去する
ことができる。フラッシュＥＰＲＯＭはまたランダムに
読出したりまたは書込んだりすることもできる。
【０００３】セル自体は、セルごとに１つの装置しか用
いないが、フローティングゲートを充電または放電する
ことによってセルにデータがストアされるいわゆるフロ
ーティングゲートトランジスタを用いて形成される。フ
ローティングゲートは導電材料、典型的にはポリシリコ
ンからなり、これは酸化物または他の絶縁材料の薄い層
によってトランジスタのチャネルから絶縁され、さら
に、絶縁材料の第２の層によってトランジスタの制御ゲ
ートワード線から絶縁される。
いないが、フローティングゲートを充電または放電する
ことによってセルにデータがストアされるいわゆるフロ
ーティングゲートトランジスタを用いて形成される。フ
ローティングゲートは導電材料、典型的にはポリシリコ
ンからなり、これは酸化物または他の絶縁材料の薄い層
によってトランジスタのチャネルから絶縁され、さら
に、絶縁材料の第２の層によってトランジスタの制御ゲ
ートワード線から絶縁される。
【０００４】フローティングゲートを充電する行為は、
フラッシュＥＰＲＯＭのための「プログラム」ステップ
と呼ばれる。これは、ゲートとソースとの間に１２ボル
トの大きい正の電圧を確立しかつドレインとソースとの
間にたとえば７ボルトの正の電圧を確立することによる
いわゆるホットエレクトロンの注入によって行なわれ
る。
フラッシュＥＰＲＯＭのための「プログラム」ステップ
と呼ばれる。これは、ゲートとソースとの間に１２ボル
トの大きい正の電圧を確立しかつドレインとソースとの
間にたとえば７ボルトの正の電圧を確立することによる
いわゆるホットエレクトロンの注入によって行なわれ
る。
【０００５】フローティングゲートを放電する行為は、
フラッシュＥＰＲＯＭのための「消去」機能と呼ばれ
る。この消去機能は、典型的には、トランジスタのソー
スとフローティングゲートとの間（ソース消去）または
フローティングゲートと基板との間（チャネル消去）の
ファウラー−ノルドハイムトンネルメカニズムによって
実行される。たとえば、ソース消去動作は、ソースから
ゲートに大きい正の電圧を確立しかつそれぞれのメモリ
セルのドレインをフローティングにすることによって引
起こされる。この正の電圧は１２ボルトの大きさが可能
である。
フラッシュＥＰＲＯＭのための「消去」機能と呼ばれ
る。この消去機能は、典型的には、トランジスタのソー
スとフローティングゲートとの間（ソース消去）または
フローティングゲートと基板との間（チャネル消去）の
ファウラー−ノルドハイムトンネルメカニズムによって
実行される。たとえば、ソース消去動作は、ソースから
ゲートに大きい正の電圧を確立しかつそれぞれのメモリ
セルのドレインをフローティングにすることによって引
起こされる。この正の電圧は１２ボルトの大きさが可能
である。
【０００６】図１は、メモリアレイのセグメントの概略
図である。図１には、メモリセル１０、１５、２０、２
５、３０、３５が示されている。列１は、メモリセル１
０のドレインとメモリセル２５のドレインとに結合され
る。列２は、メモリセル１５のドレインとメモリセル３
０のドレインとに結合される。列３は、メモリセル２０
のドレインとメモリセル３５のドレインとに結合され
る。行４は、メモリセル１０のゲート、メモリセル１５
のゲート、およびメモリセル２０のゲートに結合され
る。行５は、メモリセル２５のゲート、メモリセル３０
のゲート、およびメモリセル３５のゲートに結合され
る。メモリセル１０のソース、メモリセル１５のソー
ス、およびメモリセル２０のソースは、ソース線８に結
合される。メモリセル２５のソース、メモリセル３０の
ソース、およびメモリセル３５のソースは、ソース線９
に結合される。メモリセルのプログラム、読出しまたは
消去を行なうためには、行またはワード線、列またはビ
ット線、およびソース線に信号が与えられる。
図である。図１には、メモリセル１０、１５、２０、２
５、３０、３５が示されている。列１は、メモリセル１
０のドレインとメモリセル２５のドレインとに結合され
る。列２は、メモリセル１５のドレインとメモリセル３
０のドレインとに結合される。列３は、メモリセル２０
のドレインとメモリセル３５のドレインとに結合され
る。行４は、メモリセル１０のゲート、メモリセル１５
のゲート、およびメモリセル２０のゲートに結合され
る。行５は、メモリセル２５のゲート、メモリセル３０
のゲート、およびメモリセル３５のゲートに結合され
る。メモリセル１０のソース、メモリセル１５のソー
ス、およびメモリセル２０のソースは、ソース線８に結
合される。メモリセル２５のソース、メモリセル３０の
ソース、およびメモリセル３５のソースは、ソース線９
に結合される。メモリセルのプログラム、読出しまたは
消去を行なうためには、行またはワード線、列またはビ
ット線、およびソース線に信号が与えられる。
【０００７】図２は、メモリセル１０のプログラミング
を示している。フラッシュメモリセル１０は、トンネル
酸化物を有するＥＰＲＯＭである。メモリセル１０は、
ｐ基板６０に形成される。ソース５７およびドレイン５
５は、基板６０に形成される。フローティングゲート５
３によって、制御ゲート５０はドレイン５５およびソー
ス５７から隔離される。
を示している。フラッシュメモリセル１０は、トンネル
酸化物を有するＥＰＲＯＭである。メモリセル１０は、
ｐ基板６０に形成される。ソース５７およびドレイン５
５は、基板６０に形成される。フローティングゲート５
３によって、制御ゲート５０はドレイン５５およびソー
ス５７から隔離される。
【０００８】メモリセル１０をプログラムするために、
チャネル−ホットエレクトロン注入によってセルのしき
い値電圧が引上げられる。制御ゲート５０およびドレイ
ン５５は高電圧に接続され、ソース５７は接地に接続さ
れる。ゲート５０に与えられる電圧Ｖｇは、ドレイン５
５に与えられる電圧Ｖｄよりも大きい。チャネル−ホッ
トエレクトロン注入より、電子５２がフローティングゲ
ート５３に入る。これらの電子により、セル１０のフロ
ーティングゲートが充電される。しきい値電圧は高いし
きい値状態に変化し、セル１０がプログラムされた状態
になる。このプログラムされた状態では、読出電圧がセ
ル１０に与えられても、この読出電圧はメモリセル１０
をオンにするまたは導通させるほど十分に大きくない。
チャネル−ホットエレクトロン注入によってセルのしき
い値電圧が引上げられる。制御ゲート５０およびドレイ
ン５５は高電圧に接続され、ソース５７は接地に接続さ
れる。ゲート５０に与えられる電圧Ｖｇは、ドレイン５
５に与えられる電圧Ｖｄよりも大きい。チャネル−ホッ
トエレクトロン注入より、電子５２がフローティングゲ
ート５３に入る。これらの電子により、セル１０のフロ
ーティングゲートが充電される。しきい値電圧は高いし
きい値状態に変化し、セル１０がプログラムされた状態
になる。このプログラムされた状態では、読出電圧がセ
ル１０に与えられても、この読出電圧はメモリセル１０
をオンにするまたは導通させるほど十分に大きくない。
【０００９】図３は、プログラムされたメモリセルおよ
び消去されたメモリセルのしきい値電圧の分布のプロッ
トである。Ｘ軸はメモリセルの数を表わし、Ｙ軸はメモ
リセルのしきい値電圧に対応する。メモリセルの処理お
よび公差における固有のばらつきによってメモリセルの
しきい値電圧が分布する。図３を参照すると、プログラ
ムされた状態のセルのしきい値電圧は６．５ボルトより
も大きく、消去された状態のセルのしきい値電圧は０．
５ボルトないし３．５ボルトに制限される。
び消去されたメモリセルのしきい値電圧の分布のプロッ
トである。Ｘ軸はメモリセルの数を表わし、Ｙ軸はメモ
リセルのしきい値電圧に対応する。メモリセルの処理お
よび公差における固有のばらつきによってメモリセルの
しきい値電圧が分布する。図３を参照すると、プログラ
ムされた状態のセルのしきい値電圧は６．５ボルトより
も大きく、消去された状態のセルのしきい値電圧は０．
５ボルトないし３．５ボルトに制限される。
【００１０】ソース消去によるメモリセルの消去は、電
子をフローティングゲートからソースに移動させること
によって行なわれる。フローティングゲートから電子を
取除くことにより、メモリセルのしきい値電圧が低下
し、かつ、読出電圧が与えられるとメモリセルがオンに
なるまたは導通するようになる。
子をフローティングゲートからソースに移動させること
によって行なわれる。フローティングゲートから電子を
取除くことにより、メモリセルのしきい値電圧が低下
し、かつ、読出電圧が与えられるとメモリセルがオンに
なるまたは導通するようになる。
【００１１】図４は、プログラムされた状態から消去さ
れたときのメモリセル１０を示している。消去は、制御
ゲート５０を接地させかつソース５７に高い電圧を与え
ることによってフローティングゲートからソース拡散層
への電子のファウラー−ノルドハイムトンネリングを行
なうことにより行なわれる。ソース５７に与えられる電
圧Ｖｐｐは、１２ボルトが可能である。電子５２は、フ
ローティングゲート５３からソース５７に移動される。
れたときのメモリセル１０を示している。消去は、制御
ゲート５０を接地させかつソース５７に高い電圧を与え
ることによってフローティングゲートからソース拡散層
への電子のファウラー−ノルドハイムトンネリングを行
なうことにより行なわれる。ソース５７に与えられる電
圧Ｖｐｐは、１２ボルトが可能である。電子５２は、フ
ローティングゲート５３からソース５７に移動される。
【００１２】メモリセルの消去は、電圧Ｖｐｐをソース
に繰返し印加することによって行なうことができる。電
圧Ｖｐｐを印加するたびに（これは、約１００ｍ秒持続
可能である）、メモリセルに読出電圧が与えられ、メモ
リセルの引抜き電流が測定される。この引抜き電流の測
定は、メモリセルが適切に消去されたことを確認するた
めに行なわれる。測定された引抜き電流が予想よりも低
ければ、完全には消去されていないメモリセルがあるこ
とになる。プログラムされるメモリセルは読出モードの
間に電流を引抜かず、したがって、引抜き電流を測定す
ることによって、メモリセルが適切に消去されたかどう
かを確認することができる。測定された引抜き電流がメ
モリセルが適切に消去されたことを示す特定の制限範囲
内になるまで、電圧Ｖｐｐの繰返しのパルスがソースに
与えられる。
に繰返し印加することによって行なうことができる。電
圧Ｖｐｐを印加するたびに（これは、約１００ｍ秒持続
可能である）、メモリセルに読出電圧が与えられ、メモ
リセルの引抜き電流が測定される。この引抜き電流の測
定は、メモリセルが適切に消去されたことを確認するた
めに行なわれる。測定された引抜き電流が予想よりも低
ければ、完全には消去されていないメモリセルがあるこ
とになる。プログラムされるメモリセルは読出モードの
間に電流を引抜かず、したがって、引抜き電流を測定す
ることによって、メモリセルが適切に消去されたかどう
かを確認することができる。測定された引抜き電流がメ
モリセルが適切に消去されたことを示す特定の制限範囲
内になるまで、電圧Ｖｐｐの繰返しのパルスがソースに
与えられる。
【００１３】公差および処理のばらつきによりメモリセ
ル間で動作が異なるため、電圧Ｖｐｐを繰返し印加する
回数はセル間で異なる。メモリセルの動作は、他のファ
クタによっても影響を受ける。たとえば、メモリセルに
行なわれるプログラム／消去サイクルの回数が増えるに
従って、メモリセルを適切に消去できるまでの電圧Ｖｐ
ｐの印加回数も増加する。
ル間で動作が異なるため、電圧Ｖｐｐを繰返し印加する
回数はセル間で異なる。メモリセルの動作は、他のファ
クタによっても影響を受ける。たとえば、メモリセルに
行なわれるプログラム／消去サイクルの回数が増えるに
従って、メモリセルを適切に消去できるまでの電圧Ｖｐ
ｐの印加回数も増加する。
【００１４】メモリセルを電気的に消去するためにＶｐ
ｐを過剰に与えると、メモリセルに不所望な影響を与え
る。負のゲートの消去の１つの特徴は、自己制限的でな
いことである。過消去として知られる現象は、フローテ
ィングゲートから電子を取除きすぎてフローティングゲ
ートが正の電荷を有するようになると起こる。過消去
は、既に適切に消去されているメモリセルにＶｐｐパル
スを繰返し与えることによって起こる。メモリセルが異
なると、それを適切に消去するために必要なＶｐｐの印
加回数も異なる。電気的消去は自己制限的でないため、
必要なＶｐｐの印加回数がより少ないメモリセルは過消
去される。電圧Ｖｐｐを印加するたびに、フローティン
グゲートからソースにわたる電子が取除かれる。電圧Ｖ
ｐｐを繰返し印加することによってフローティングゲー
トから電子が取除かれすぎると、メモリトランジスタ
は、デプレッションモードトランジスタ、または常にオ
ンにされているトランジスタになる。デプレッションモ
ードトランジスタはセルの読出しの間にビット線漏洩電
流を引起こし、誤った読出しを引起こす。より重要なこ
とに、漏洩電流はプログラミング電圧から電力を取除
き、これによりプログラミング電圧が減少し、セルのプ
ログラミングが失敗する。
ｐを過剰に与えると、メモリセルに不所望な影響を与え
る。負のゲートの消去の１つの特徴は、自己制限的でな
いことである。過消去として知られる現象は、フローテ
ィングゲートから電子を取除きすぎてフローティングゲ
ートが正の電荷を有するようになると起こる。過消去
は、既に適切に消去されているメモリセルにＶｐｐパル
スを繰返し与えることによって起こる。メモリセルが異
なると、それを適切に消去するために必要なＶｐｐの印
加回数も異なる。電気的消去は自己制限的でないため、
必要なＶｐｐの印加回数がより少ないメモリセルは過消
去される。電圧Ｖｐｐを印加するたびに、フローティン
グゲートからソースにわたる電子が取除かれる。電圧Ｖ
ｐｐを繰返し印加することによってフローティングゲー
トから電子が取除かれすぎると、メモリトランジスタ
は、デプレッションモードトランジスタ、または常にオ
ンにされているトランジスタになる。デプレッションモ
ードトランジスタはセルの読出しの間にビット線漏洩電
流を引起こし、誤った読出しを引起こす。より重要なこ
とに、漏洩電流はプログラミング電圧から電力を取除
き、これによりプログラミング電圧が減少し、セルのプ
ログラミングが失敗する。
【００１５】従来、この過消去の問題の解決策がいくつ
かあった。電気的に書換可能なプログラマブル読出専用
メモリ（ＥＥＰＲＯＭ）に用いられる直列エンハンスメ
ント型トランジスタを、この漏洩電力を防ぐために用い
ることができる。メモリセルを、直列の２つのトランジ
スタとしてみることができる。一方のトランジスタは、
メモリセル１０と同様のフローティングゲートメモリト
ランジスタである。他方のトランジスタは、メモリトラ
ンジスタの制御ゲートによって制御される単純なエンハ
ンスメント型トランジスタである。この直列エンハンス
メント型トランジスタは、メモリセルが選択されるとき
にのみそのメモリセルにアクセスするための選択トラン
ジスタとして用いられる。過消去によって生じる漏洩電
流は、過消去されたトランジスタが読出電流に寄与しな
いようにすることによって回避される。エンハンスメン
ト型トランジスタの欠点は、メモリセルのためのスペー
スが損失されることと、選択回路がより複雑となること
とである。
かあった。電気的に書換可能なプログラマブル読出専用
メモリ（ＥＥＰＲＯＭ）に用いられる直列エンハンスメ
ント型トランジスタを、この漏洩電力を防ぐために用い
ることができる。メモリセルを、直列の２つのトランジ
スタとしてみることができる。一方のトランジスタは、
メモリセル１０と同様のフローティングゲートメモリト
ランジスタである。他方のトランジスタは、メモリトラ
ンジスタの制御ゲートによって制御される単純なエンハ
ンスメント型トランジスタである。この直列エンハンス
メント型トランジスタは、メモリセルが選択されるとき
にのみそのメモリセルにアクセスするための選択トラン
ジスタとして用いられる。過消去によって生じる漏洩電
流は、過消去されたトランジスタが読出電流に寄与しな
いようにすることによって回避される。エンハンスメン
ト型トランジスタの欠点は、メモリセルのためのスペー
スが損失されることと、選択回路がより複雑となること
とである。
【００１６】過消去の問題を低減させるために、消去確
認と呼ばれる方法を用いることができる。最初の消去ス
テップは、メモリアレイ中のすべてのセルのソース接合
部から消去することによって実行される。すべての制御
ゲートを接地させて、ソースに消去電圧が与えられる。
その後、約３．２ボルトの電圧を制御ゲートに印加して
読出動作が行なわれる。印加される電圧は、消去状態の
セルのしきい値電圧に関する上限である。メモリセルの
電流は、メモリセルが消去されたかどうかを判断するた
めに測定される。消去状態に達するまでにまだ時間を必
要とするビットがあれば、再び消去が行なわれる。アレ
イ中のセルがすべて、消去状態のセルのしきい値電圧に
関する少なくとも上限のしきい値電圧を有するまで、消
去確認シーケンスが繰返される。読出動作が５ボルトで
行なわれるとすれば、消去を成功させるのに必要な最小
限の量に対して安全のためのマージンで、フローティン
グゲートから十分な量の電荷を確実に取除くことができ
る。この消去確認法は解決策を与えるものではなく、過
消去の問題を回避するものである。
認と呼ばれる方法を用いることができる。最初の消去ス
テップは、メモリアレイ中のすべてのセルのソース接合
部から消去することによって実行される。すべての制御
ゲートを接地させて、ソースに消去電圧が与えられる。
その後、約３．２ボルトの電圧を制御ゲートに印加して
読出動作が行なわれる。印加される電圧は、消去状態の
セルのしきい値電圧に関する上限である。メモリセルの
電流は、メモリセルが消去されたかどうかを判断するた
めに測定される。消去状態に達するまでにまだ時間を必
要とするビットがあれば、再び消去が行なわれる。アレ
イ中のセルがすべて、消去状態のセルのしきい値電圧に
関する少なくとも上限のしきい値電圧を有するまで、消
去確認シーケンスが繰返される。読出動作が５ボルトで
行なわれるとすれば、消去を成功させるのに必要な最小
限の量に対して安全のためのマージンで、フローティン
グゲートから十分な量の電荷を確実に取除くことができ
る。この消去確認法は解決策を与えるものではなく、過
消去の問題を回避するものである。
【００１７】過消去の問題を解決するために、自己収束
消去メカニズムを用いることができる。このメカニズム
は、IEEE Tech. Dig. IEDM 1991, PP307-310の「単純な
スタックゲートフラッシュＥＰＲＯＭのための自己収束
消去機構（A Self-Convergence Erasing Scheme For A
Simple Stacked Gate Flash EPROM ）」と題された出版
された論文に記載されている。この出版物は、エス・ヤ
マダ（S. Yamada ）、ティー・スズキ（T. Suzuki ）、
イー・オビ（E. Obi）、エム・オシキリ（M. Oshikiri
）、ケイ・ナクレ（K. Nakure ）、およびエム・ワダ
（M. Wada ）によって与えられた。この自己収束消去メ
カニズムは、ファウラー−ノルドハイムトンネリングに
よる消去後にアバランシ−ホットキャリア注入を用い
る。アバランシ−ホットキャリア注入により、メモリセ
ルのしきい値電圧が、ある「定常状態」に収束する。フ
ローティングゲートのアバランシ−ホットホール注入と
アバランシ−ホットエレクトロン注入との間のバランス
が取られると、定常状態に達する。このメカニズムを用
いると、過消去されたメモリセルのしきい値電圧をより
高いレベルに引上げることができる。
消去メカニズムを用いることができる。このメカニズム
は、IEEE Tech. Dig. IEDM 1991, PP307-310の「単純な
スタックゲートフラッシュＥＰＲＯＭのための自己収束
消去機構（A Self-Convergence Erasing Scheme For A
Simple Stacked Gate Flash EPROM ）」と題された出版
された論文に記載されている。この出版物は、エス・ヤ
マダ（S. Yamada ）、ティー・スズキ（T. Suzuki ）、
イー・オビ（E. Obi）、エム・オシキリ（M. Oshikiri
）、ケイ・ナクレ（K. Nakure ）、およびエム・ワダ
（M. Wada ）によって与えられた。この自己収束消去メ
カニズムは、ファウラー−ノルドハイムトンネリングに
よる消去後にアバランシ−ホットキャリア注入を用い
る。アバランシ−ホットキャリア注入により、メモリセ
ルのしきい値電圧が、ある「定常状態」に収束する。フ
ローティングゲートのアバランシ−ホットホール注入と
アバランシ−ホットエレクトロン注入との間のバランス
が取られると、定常状態に達する。このメカニズムを用
いると、過消去されたメモリセルのしきい値電圧をより
高いレベルに引上げることができる。
【００１８】図５を参照すると、メモリセル１０は、自
己収束消去メカニズムを行なうように接続される。ドレ
イン５５に、約６ボルトのドレイン電圧Ｖｄが印加され
る。ゲート５０およびソース５７は、接地される。メモ
リセルのしきい値電圧が定常状態に収束するまでドレイ
ン電圧Ｖｄが印加される。
己収束消去メカニズムを行なうように接続される。ドレ
イン５５に、約６ボルトのドレイン電圧Ｖｄが印加され
る。ゲート５０およびソース５７は、接地される。メモ
リセルのしきい値電圧が定常状態に収束するまでドレイ
ン電圧Ｖｄが印加される。
【００１９】ヤマダ（Yamada）他の出版物に記載される
図６は、異なる開始しきい値電圧をパラメータとして用
いるドレイン妨害時間の関数としてのフラッシュメモリ
セルのしきい値電圧のプロットである。Ｘ軸はドレイン
妨害時間をミリ秒で表わし、Ｙ軸はメモリセルのしきい
値電圧を表わす。ヤマダ（Yamada）他による発見は、Ｕ
Ｖ消去状態より下のしきい値電圧は、ドレイン妨害電圧
によって影響を受けることを示している。このドレイン
妨害電圧による影響により、しきい値電圧は定常状態の
しきい値電圧に収束する。
図６は、異なる開始しきい値電圧をパラメータとして用
いるドレイン妨害時間の関数としてのフラッシュメモリ
セルのしきい値電圧のプロットである。Ｘ軸はドレイン
妨害時間をミリ秒で表わし、Ｙ軸はメモリセルのしきい
値電圧を表わす。ヤマダ（Yamada）他による発見は、Ｕ
Ｖ消去状態より下のしきい値電圧は、ドレイン妨害電圧
によって影響を受けることを示している。このドレイン
妨害電圧による影響により、しきい値電圧は定常状態の
しきい値電圧に収束する。
【００２０】図７もまた、ヤマダ（Yamada）他により開
示される。図７は、メモリセルに関するゲート電圧Ｖｇ
の関数としてのゲート電流Ｉｇの特性を示すプロットで
ある。Ｘ軸はゲート電圧Ｖｇを表わし、Ｙ軸はゲート電
流の対数を表わす。Ｖｇ* は、ホール注入とエレクトロ
ン注入とのバランスが取られるポイントを表わす。デー
タトレース５８は、ゲート電圧Ｖｇが０ボルトよりも大
きいがＶｇ* 未満であるときにアバランシ−ホットホー
ル注入が低バイアスで起こることを示している。データ
トレース５９は、チャネル−ホットエレクトロン注入が
より高いゲートバイアスで起こることを示している。エ
レクトロン注入は、Ｖｇ* よりも大きいゲート電圧で起
こる。
示される。図７は、メモリセルに関するゲート電圧Ｖｇ
の関数としてのゲート電流Ｉｇの特性を示すプロットで
ある。Ｘ軸はゲート電圧Ｖｇを表わし、Ｙ軸はゲート電
流の対数を表わす。Ｖｇ* は、ホール注入とエレクトロ
ン注入とのバランスが取られるポイントを表わす。デー
タトレース５８は、ゲート電圧Ｖｇが０ボルトよりも大
きいがＶｇ* 未満であるときにアバランシ−ホットホー
ル注入が低バイアスで起こることを示している。データ
トレース５９は、チャネル−ホットエレクトロン注入が
より高いゲートバイアスで起こることを示している。エ
レクトロン注入は、Ｖｇ* よりも大きいゲート電圧で起
こる。
【００２１】フローティングゲートのようなスタックゲ
ート構造では、ゲート電圧Ｖｇの値に依存して３つのこ
とが生じる。その第１は、ゲート電圧ＶｇがＶｇ* を上
回る場合のデータトレース５９によって表わされる。フ
ローティングゲートに電子が注入され、これにより、ゲ
ート電圧がＶｇ* と等しくなるまでゲート電圧が減少す
る。その第２は、ホールがフローティングゲートに注入
される場合のデータトレース５８によって表わされる。
注入されたホールにより、ゲート電圧がＶｇ*と等しく
なるまでゲート電圧が増加する。その第３は、ゲート電
圧が０ボルト未満である場合である。ゲート電圧が０ボ
ルト未満である場合には、チャネル電子により誘起され
るホットキャリア注入は起こらない。
ート構造では、ゲート電圧Ｖｇの値に依存して３つのこ
とが生じる。その第１は、ゲート電圧ＶｇがＶｇ* を上
回る場合のデータトレース５９によって表わされる。フ
ローティングゲートに電子が注入され、これにより、ゲ
ート電圧がＶｇ* と等しくなるまでゲート電圧が減少す
る。その第２は、ホールがフローティングゲートに注入
される場合のデータトレース５８によって表わされる。
注入されたホールにより、ゲート電圧がＶｇ*と等しく
なるまでゲート電圧が増加する。その第３は、ゲート電
圧が０ボルト未満である場合である。ゲート電圧が０ボ
ルト未満である場合には、チャネル電子により誘起され
るホットキャリア注入は起こらない。
【００２２】図６に示されるように、ＵＶ消去状態（Ｕ
Ｖ−Ｖｔ）に近いかまたはそれを上回るしきい値電圧へ
のドレイン妨害の影響は最小である。ドレイン妨害電圧
の結果、しきい値電圧は変わらない。ＵＶ消去状態より
も低いしきい値電圧のみがドレイン妨害電圧によって影
響を受け、定常状態に収束する。
Ｖ−Ｖｔ）に近いかまたはそれを上回るしきい値電圧へ
のドレイン妨害の影響は最小である。ドレイン妨害電圧
の結果、しきい値電圧は変わらない。ＵＶ消去状態より
も低いしきい値電圧のみがドレイン妨害電圧によって影
響を受け、定常状態に収束する。
【００２３】自己収束メカニズムは、過消去の問題に対
して中間的な解決策を与える。しきい値電圧を定常状態
に収束させるために、アバランシ−ホットキャリア注入
が用いられる。しかしながら、ゲートのアバランシ−ホ
ットホール注入は装置を低下させるものとして既知であ
る。装置が低下すると、装置の寿命および信頼性にも影
響が及ぼされる。自己収束メカニズムにより消去後のし
きい値電圧の分布はより狭くなるが、このメカニズムに
は、分布の広がりがＵＶ−Ｖｔと定常状態の収束しきい
値電圧との間の差に制限されるという不利な点がある。
図６に示されるように、ＵＶ−Ｖｔと定常状態収束しき
い値電圧との間の分布は約２ボルトである。しきい値電
圧の分布の広がりの原因となる設計された安全のための
マージンを低減させることができるため、この分布の広
がりを狭くすることは望ましい。速度もまた、メモリ装
置において主に考慮しなければならないことである。装
置が動作できる速度をいかなる程度でも増加させること
もさらに望ましい。
して中間的な解決策を与える。しきい値電圧を定常状態
に収束させるために、アバランシ−ホットキャリア注入
が用いられる。しかしながら、ゲートのアバランシ−ホ
ットホール注入は装置を低下させるものとして既知であ
る。装置が低下すると、装置の寿命および信頼性にも影
響が及ぼされる。自己収束メカニズムにより消去後のし
きい値電圧の分布はより狭くなるが、このメカニズムに
は、分布の広がりがＵＶ−Ｖｔと定常状態の収束しきい
値電圧との間の差に制限されるという不利な点がある。
図６に示されるように、ＵＶ−Ｖｔと定常状態収束しき
い値電圧との間の分布は約２ボルトである。しきい値電
圧の分布の広がりの原因となる設計された安全のための
マージンを低減させることができるため、この分布の広
がりを狭くすることは望ましい。速度もまた、メモリ装
置において主に考慮しなければならないことである。装
置が動作できる速度をいかなる程度でも増加させること
もさらに望ましい。
【００２４】したがって、現在の自己収束メカニズムの
不利な点には、信頼性に影響を及ぼす装置の低下、設定
されたしきい値電圧の分布の広がり、および自己収束速
度がある。
不利な点には、信頼性に影響を及ぼす装置の低下、設定
されたしきい値電圧の分布の広がり、および自己収束速
度がある。
【００２５】したがって、先行技術の不利な点を改善し
かつ克服する狭いしきい値電圧分布が得られる回路を設
計することが望ましい。
かつ克服する狭いしきい値電圧分布が得られる回路を設
計することが望ましい。
【００２６】
【発明の概要】本発明は、メモリセルの狭い消去しきい
値電圧分布を達成する回路を提供する。この回路は、消
去しきい値電圧分布を、自己収束定常状態しきい値電圧
を上回る、ある定常状態しきい値電圧に収束させる。メ
モリセルのより狭い消去しきい値電圧分布が得られる。
本発明の従えば、フラッシュＥＰＲＯＭは、ゲートとソ
ースとドレインとを有するメモリセルのアレイを含む。
複数のビット線はそれぞれメモリアレイのセルの列のド
レインに結合される。複数のワード線はそれぞれメモリ
アレイのセルの行のゲートに結合される。第１の電圧源
は、消去されたメモリセルのしきい値電圧を収束させる
ようにビット線に結合される。第２の電圧源は、狭いし
きい値電圧分布を達成するために、消去されたメモリセ
ルのしきい値電圧を制御するようにワード線に結合され
る。第１の電圧を印加することにより、消去されたメモ
リセルのしきい値電圧が収束されるとホール注入および
電子注入が起こる。ホール注入は、メモリ装置の信頼性
に影響を及ぼす酸化物の破壊を引起こすものとして既知
である。メモリセルをこのような悪影響を及ぼすホール
注入に晒さないようにするために、本発明の１つの局面
に従えば、ホール注入を低減するかまたはなくすことが
できるように、第２の電圧が消去されたメモリセルのし
きい値電圧を制御する。本発明の別の局面に従えば、回
路に電力を供給するために１つの電源を用いることがで
きるように、第２の電圧が第１の電圧から引き出され
る。
値電圧分布を達成する回路を提供する。この回路は、消
去しきい値電圧分布を、自己収束定常状態しきい値電圧
を上回る、ある定常状態しきい値電圧に収束させる。メ
モリセルのより狭い消去しきい値電圧分布が得られる。
本発明の従えば、フラッシュＥＰＲＯＭは、ゲートとソ
ースとドレインとを有するメモリセルのアレイを含む。
複数のビット線はそれぞれメモリアレイのセルの列のド
レインに結合される。複数のワード線はそれぞれメモリ
アレイのセルの行のゲートに結合される。第１の電圧源
は、消去されたメモリセルのしきい値電圧を収束させる
ようにビット線に結合される。第２の電圧源は、狭いし
きい値電圧分布を達成するために、消去されたメモリセ
ルのしきい値電圧を制御するようにワード線に結合され
る。第１の電圧を印加することにより、消去されたメモ
リセルのしきい値電圧が収束されるとホール注入および
電子注入が起こる。ホール注入は、メモリ装置の信頼性
に影響を及ぼす酸化物の破壊を引起こすものとして既知
である。メモリセルをこのような悪影響を及ぼすホール
注入に晒さないようにするために、本発明の１つの局面
に従えば、ホール注入を低減するかまたはなくすことが
できるように、第２の電圧が消去されたメモリセルのし
きい値電圧を制御する。本発明の別の局面に従えば、回
路に電力を供給するために１つの電源を用いることがで
きるように、第２の電圧が第１の電圧から引き出され
る。
【００２７】本発明は、フローティングゲート、ソース
およびドレインを有するＭＯＳ装置を含むメモリセルと
して特徴付けられる。接地は、メモリセルのソースに結
合される。第１の電圧はＭＯＳ装置に関して定常状態し
きい値電圧を得るようにドレインに結合され、第２の電
圧は定常状態しきい値電圧をオフセットするようにゲー
トに結合される。定常状態しきい値電圧はホットキャリ
ア注入によって得られる。ホットキャリア注入は、定常
状態しきい値電圧を得るためのフローティングゲートへ
のホットエレクトロン注入およびホットホール注入を含
む。本発明の別の局面に従えば、第２の電圧は第１の電
圧よりも小さく、第２の電圧は定常状態しきい値電圧を
より大きいしきい値電圧にオフセットする。
およびドレインを有するＭＯＳ装置を含むメモリセルと
して特徴付けられる。接地は、メモリセルのソースに結
合される。第１の電圧はＭＯＳ装置に関して定常状態し
きい値電圧を得るようにドレインに結合され、第２の電
圧は定常状態しきい値電圧をオフセットするようにゲー
トに結合される。定常状態しきい値電圧はホットキャリ
ア注入によって得られる。ホットキャリア注入は、定常
状態しきい値電圧を得るためのフローティングゲートへ
のホットエレクトロン注入およびホットホール注入を含
む。本発明の別の局面に従えば、第２の電圧は第１の電
圧よりも小さく、第２の電圧は定常状態しきい値電圧を
より大きいしきい値電圧にオフセットする。
【００２８】本発明はまた、フローティングゲート、ソ
ースおよびドレインを有するメモリセルのアレイを含む
フラッシュＥＰＲＯＭとして特徴付けられる。複数のビ
ット線はそれぞれメモリアレイのセルの列のドレインに
結合され、複数のワード線はそれぞれメモリアレイのセ
ルの行のフローティングゲートに結合される。第１の組
の消去されたメモリセルは第１のしきい値電圧分布を有
し、メモリセルのアレイの第２の組の消去されたメモリ
セルは第２のしきい値電圧分布を有する。第１の電圧源
は、第２の組の消去されたメモリセルの第２のしきい値
電圧分布を収束させるようにビット線に結合される。第
２の電圧源は、第２の組の消去されたメモリセルの第２
のしきい値電圧分布をオフセットするようにワード線に
結合される。第２のしきい値電圧分布は第１のしきい値
電圧分布に近づけられ、より狭い消去後のしきい値電圧
分布が達成される。
ースおよびドレインを有するメモリセルのアレイを含む
フラッシュＥＰＲＯＭとして特徴付けられる。複数のビ
ット線はそれぞれメモリアレイのセルの列のドレインに
結合され、複数のワード線はそれぞれメモリアレイのセ
ルの行のフローティングゲートに結合される。第１の組
の消去されたメモリセルは第１のしきい値電圧分布を有
し、メモリセルのアレイの第２の組の消去されたメモリ
セルは第２のしきい値電圧分布を有する。第１の電圧源
は、第２の組の消去されたメモリセルの第２のしきい値
電圧分布を収束させるようにビット線に結合される。第
２の電圧源は、第２の組の消去されたメモリセルの第２
のしきい値電圧分布をオフセットするようにワード線に
結合される。第２のしきい値電圧分布は第１のしきい値
電圧分布に近づけられ、より狭い消去後のしきい値電圧
分布が達成される。
【００２９】本発明の別の局面に従えば、フローティン
グゲートへのホットホール注入は低減される。第２の組
の消去されたメモリセルの第２のしきい値電圧分布は、
ホットキャリア注入よって収束される。ホットキャリア
注入は、フローティングゲートへのホットエレクトロン
注入およびホットホール注入を含む。第２の電圧は、第
２の組の消去されたメモリセルの第２のしきい値電圧分
布を、フローティングゲートへのホットホール注入を低
減するようにオフセットする。第２の組の消去されたメ
モリセルの第２のしきい値電圧分布は、第１のしきい値
電圧分布の方にオフセットされる。消去されたメモリセ
ルは、メモリセルのアレイのサブセットである。
グゲートへのホットホール注入は低減される。第２の組
の消去されたメモリセルの第２のしきい値電圧分布は、
ホットキャリア注入よって収束される。ホットキャリア
注入は、フローティングゲートへのホットエレクトロン
注入およびホットホール注入を含む。第２の電圧は、第
２の組の消去されたメモリセルの第２のしきい値電圧分
布を、フローティングゲートへのホットホール注入を低
減するようにオフセットする。第２の組の消去されたメ
モリセルの第２のしきい値電圧分布は、第１のしきい値
電圧分布の方にオフセットされる。消去されたメモリセ
ルは、メモリセルのアレイのサブセットである。
【００３０】本発明の別の局面に従えば、ビット線に結
合される第１の電圧源は、第２の組の消去されたメモリ
セルの第２のしきい値電圧分布を定常状態のしきい値電
圧に収束させる。ワード線に結合される第２の電圧源
は、定常状態のしきい値を第１のしきい値電圧分布の方
にシフトさせる。第２の電圧源は第１のしきい値分布に
影響を与えない。
合される第１の電圧源は、第２の組の消去されたメモリ
セルの第２のしきい値電圧分布を定常状態のしきい値電
圧に収束させる。ワード線に結合される第２の電圧源
は、定常状態のしきい値を第１のしきい値電圧分布の方
にシフトさせる。第２の電圧源は第１のしきい値分布に
影響を与えない。
【００３１】本発明は、プログラミング電圧の印加によ
りプログラム可能な不揮発性メモリ装置における消去回
路に特に適切である。本発明により、消去されたメモリ
セルの予測可能な狭いしきい値電圧分布が確実となる。
したがって、本発明の好ましい実施例を用いることによ
り、より大きな効率および不揮発性メモリ装置の使用が
可能となる。
りプログラム可能な不揮発性メモリ装置における消去回
路に特に適切である。本発明により、消去されたメモリ
セルの予測可能な狭いしきい値電圧分布が確実となる。
したがって、本発明の好ましい実施例を用いることによ
り、より大きな効率および不揮発性メモリ装置の使用が
可能となる。
【００３２】本発明の他の局面および利点は、添付の図
面を参照して、以下に示す説明および前掲の特許請求の
範囲を読めば明らかになるであろう。
面を参照して、以下に示す説明および前掲の特許請求の
範囲を読めば明らかになるであろう。
【００３３】添付の図面を参照することにより本発明を
よりよく理解することができ、この図面において同じ番
号は同じ構成要素を示している。
よりよく理解することができ、この図面において同じ番
号は同じ構成要素を示している。
【００３４】
【好ましい実施例の詳細な説明】図８は、フラッシュメ
モリ装置の選択回路１００の好ましい実施例である。図
に示される装置は、金属酸化物半導体（ＭＯＳ）加工を
用いて製造される。より特定的には、トランジスタ装置
を製造するためには相補型金属酸化物半導体（ＳＭＯ
Ｓ）技術が用いられる。ｎ型装置はｐ基板に形成され、
ｐ型装置はｎウェルに形成され、ｎウェルはまずｐ基板
に形成される。
モリ装置の選択回路１００の好ましい実施例である。図
に示される装置は、金属酸化物半導体（ＭＯＳ）加工を
用いて製造される。より特定的には、トランジスタ装置
を製造するためには相補型金属酸化物半導体（ＳＭＯ
Ｓ）技術が用いられる。ｎ型装置はｐ基板に形成され、
ｐ型装置はｎウェルに形成され、ｎウェルはまずｐ基板
に形成される。
【００３５】図８の選択回路１００を参照すると、ｐチ
ャネル装置１０２、１０４および１０６のソースおよび
基板は、信号ＶＰＸ１５０に結合される。ｐチャネル装
置１０２および１０４のドレインは、ノード１０５に結
合される。信号ＸＴ１５５は、ｐチャネル装置１０２の
ゲートおよびｎチャネル装置１０９のゲートに結合され
る。信号ＸＩＮ１６０は、ｎチャネル装置１０９のソー
スに結合される。ｎチャネル装置１０９のドレインは、
ノード１０５に結合される。ｐチャネル装置１０６およ
びｎチャネル装置１０８のゲートは、ノード１０５に結
合される。ｐチャネル装置１０４のゲートは、ｐチャネ
ル装置１０６およびｎチャネル装置１０８のドレインに
結合される。信号ＷＬ１６５は、ｐチャネル装置１０４
のゲートに結合される。信号ＸＤＳ１７０は、ｎチャネ
ル装置１０９の基板と、ｎチャネル装置１０８のソース
および基板とに結合される。
ャネル装置１０２、１０４および１０６のソースおよび
基板は、信号ＶＰＸ１５０に結合される。ｐチャネル装
置１０２および１０４のドレインは、ノード１０５に結
合される。信号ＸＴ１５５は、ｐチャネル装置１０２の
ゲートおよびｎチャネル装置１０９のゲートに結合され
る。信号ＸＩＮ１６０は、ｎチャネル装置１０９のソー
スに結合される。ｎチャネル装置１０９のドレインは、
ノード１０５に結合される。ｐチャネル装置１０６およ
びｎチャネル装置１０８のゲートは、ノード１０５に結
合される。ｐチャネル装置１０４のゲートは、ｐチャネ
ル装置１０６およびｎチャネル装置１０８のドレインに
結合される。信号ＷＬ１６５は、ｐチャネル装置１０４
のゲートに結合される。信号ＸＤＳ１７０は、ｎチャネ
ル装置１０９の基板と、ｎチャネル装置１０８のソース
および基板とに結合される。
【００３６】好ましい実施例では、選択回路はフラッシ
ュメモリ装置のメモリセルのアレイに結合される。図９
は、好ましい実施例のメモリセルのアレイのセグメント
を示している。メモリセルセグメント１０１は、メモリ
セル１１０、１４０、２００、２５０、３００および３
５０からなる。列１０３は、メモリセル１１０のドレイ
ンおよびメモリセル２５０のドレインに結合される。列
２０３は、メモリセル１４０のドレインおよびメモリセ
ル３００のドレインに結合される。列３０３は、メモリ
セル２００のドレインおよびメモリセル３５０のドレイ
ンに結合される。行４０３は、メモリセル１１０のゲー
ト、メモリセル１４０のゲート、およびメモリセル２０
０のゲートに結合される。行５０３は、メモリセル２５
０のゲート、メモリセル３００のゲート、およびメモリ
セル３５０のゲートに結合される。メモリセル１１０の
ソース、メモリセル１４０のソース、およびメモリセル
２００のソースは、ソース線８０３に結合される。メモ
リセル２５０のソース、メモリセル３００のソース、お
よびメモリセル３５０のソースは、ソース線９０３に結
合される。
ュメモリ装置のメモリセルのアレイに結合される。図９
は、好ましい実施例のメモリセルのアレイのセグメント
を示している。メモリセルセグメント１０１は、メモリ
セル１１０、１４０、２００、２５０、３００および３
５０からなる。列１０３は、メモリセル１１０のドレイ
ンおよびメモリセル２５０のドレインに結合される。列
２０３は、メモリセル１４０のドレインおよびメモリセ
ル３００のドレインに結合される。列３０３は、メモリ
セル２００のドレインおよびメモリセル３５０のドレイ
ンに結合される。行４０３は、メモリセル１１０のゲー
ト、メモリセル１４０のゲート、およびメモリセル２０
０のゲートに結合される。行５０３は、メモリセル２５
０のゲート、メモリセル３００のゲート、およびメモリ
セル３５０のゲートに結合される。メモリセル１１０の
ソース、メモリセル１４０のソース、およびメモリセル
２００のソースは、ソース線８０３に結合される。メモ
リセル２５０のソース、メモリセル３００のソース、お
よびメモリセル３５０のソースは、ソース線９０３に結
合される。
【００３７】選択回路１００は、メモリセルセグメント
１０１に結合される。選択回路１００は、メモリセルの
ゲートまたはワード線への電圧入力を制御する。ＷＬ１
６５は、行４０３に結合され、メモリセル１１０、１４
０および２００のゲートへの入力電圧を制御する。同様
の選択回路が、メモリセル２５０、３００、３５０、お
よびメモリアレイの他のセグメントに結合される。
１０１に結合される。選択回路１００は、メモリセルの
ゲートまたはワード線への電圧入力を制御する。ＷＬ１
６５は、行４０３に結合され、メモリセル１１０、１４
０および２００のゲートへの入力電圧を制御する。同様
の選択回路が、メモリセル２５０、３００、３５０、お
よびメモリアレイの他のセグメントに結合される。
【００３８】プログラムシーケンスでは、約１０ボルト
のプログラム電圧がメモリセル１１０、１４０および２
００のゲートに印加される。図８を参照すると、選択回
路１００の入力は、ＶＰＸ１５０、ＸＴ１５５、ＸＩＮ
１６０、およびＸＤＳ１７０である。出力ＷＬ１６５
は、図９の行４０３を介してメモリセル１１０、１４０
および２００のゲートに結合される。ＶＰＸ１５０に
は、プログラム電圧が供給される。ＸＴ１５５は、ｐチ
ャネル装置１０２をオフにしかつｎチャネル装置１０９
をオンにするプログラムされた電圧に引上げられる。Ｘ
ＩＮ１６０には、ノード１０５を論理ローにする論理ロ
ーが供給される。ノード１０５は、ｐチャネル装置１０
６のゲートおよびｎチャネル装置１０８のゲートに結合
される。ＸＤＳには、ｎチャネル装置１０８が導通しな
いようにするために論理ローが供給される。ノード１０
５における論理ローによりｐチャネル装置１０６がオン
になるまたは導通し、これにより、プログラム電圧ＶＰ
Ｘ１５０がメモリセル１１０、１４０および２００のゲ
ートに結合される。
のプログラム電圧がメモリセル１１０、１４０および２
００のゲートに印加される。図８を参照すると、選択回
路１００の入力は、ＶＰＸ１５０、ＸＴ１５５、ＸＩＮ
１６０、およびＸＤＳ１７０である。出力ＷＬ１６５
は、図９の行４０３を介してメモリセル１１０、１４０
および２００のゲートに結合される。ＶＰＸ１５０に
は、プログラム電圧が供給される。ＸＴ１５５は、ｐチ
ャネル装置１０２をオフにしかつｎチャネル装置１０９
をオンにするプログラムされた電圧に引上げられる。Ｘ
ＩＮ１６０には、ノード１０５を論理ローにする論理ロ
ーが供給される。ノード１０５は、ｐチャネル装置１０
６のゲートおよびｎチャネル装置１０８のゲートに結合
される。ＸＤＳには、ｎチャネル装置１０８が導通しな
いようにするために論理ローが供給される。ノード１０
５における論理ローによりｐチャネル装置１０６がオン
になるまたは導通し、これにより、プログラム電圧ＶＰ
Ｘ１５０がメモリセル１１０、１４０および２００のゲ
ートに結合される。
【００３９】読出シーケンスでは、メモリセル１１０、
１４０および２００のゲートにＶｃｃまたは５ボルトが
印加される。選択回路１００は、プログラム電圧が読出
電圧の代わりに用いられることを除いてプログラムシー
ケンスの場合と同様の入力を備えるように構成される。
ＶＰＸ１５０には、読出電圧（Ｖｃｃまたは５ボルト）
が供給される。ＸＴ１５５は、ｐチャネル装置１０２を
オフにしかつｎチャネル装置１０９をオンにする論理ハ
イに引上げられる。ＸＩＮ１６０には、ノード１０５を
論理ローにする論理ローが供給される。ノード１０５
は、ｐチャネル装置１０６のゲートおよびｎチャネル装
置１０８のゲートに結合される。ｎチャネル装置１０８
が導通しないようにするために、ＸＤＳには論理ローが
供給される。ノード１０５における論理ローによりｐチ
ャネル装置１０６がオンになるまたは導通し、これによ
り、読出電圧ＶＰＸ１５０がメモリセル１１０、１４０
および２００のゲートに結合される。
１４０および２００のゲートにＶｃｃまたは５ボルトが
印加される。選択回路１００は、プログラム電圧が読出
電圧の代わりに用いられることを除いてプログラムシー
ケンスの場合と同様の入力を備えるように構成される。
ＶＰＸ１５０には、読出電圧（Ｖｃｃまたは５ボルト）
が供給される。ＸＴ１５５は、ｐチャネル装置１０２を
オフにしかつｎチャネル装置１０９をオンにする論理ハ
イに引上げられる。ＸＩＮ１６０には、ノード１０５を
論理ローにする論理ローが供給される。ノード１０５
は、ｐチャネル装置１０６のゲートおよびｎチャネル装
置１０８のゲートに結合される。ｎチャネル装置１０８
が導通しないようにするために、ＸＤＳには論理ローが
供給される。ノード１０５における論理ローによりｐチ
ャネル装置１０６がオンになるまたは導通し、これによ
り、読出電圧ＶＰＸ１５０がメモリセル１１０、１４０
および２００のゲートに結合される。
【００４０】消去シーケンスでは、メモリセル１１０、
１４０および２００のゲートに約−１０ボルトの電圧が
印加される。入力ＶＰＸ１５０およびＸＩＮ１６０は論
理ローであるかまたは接地される。ＸＤＳ１７０に約−
１０ボルトの電圧が供給される。ＸＴ１５５は、ｎチャ
ネル装置１０９をオフにしかつｐチャネル装置１０２を
オンにする論理ローに設定される。ｎチャネル装置１０
８はオンになり、−１０ボルトの電圧をメモリセル１１
０、１４０および２００に伝える。
１４０および２００のゲートに約−１０ボルトの電圧が
印加される。入力ＶＰＸ１５０およびＸＩＮ１６０は論
理ローであるかまたは接地される。ＸＤＳ１７０に約−
１０ボルトの電圧が供給される。ＸＴ１５５は、ｎチャ
ネル装置１０９をオフにしかつｐチャネル装置１０２を
オンにする論理ローに設定される。ｎチャネル装置１０
８はオンになり、−１０ボルトの電圧をメモリセル１１
０、１４０および２００に伝える。
【００４１】ｎチャネル装置１０８は、トリプルｎウェ
ル装置である。トリプルｎウェル装置は、装置のソース
が負の電圧に接続されている場合でも導通することがで
きる。ゲートとソースとの間の電圧電位Ｖｇｓが装置を
オンにするのに十分である限り、トリプルｎウェル装置
はオンになり導通する。したがって、ソースに印加され
る負の電圧を、トリプルｎウェル装置を用いて結合する
ことができる。ｐ基板に形成される典型的なｎチャネル
装置とは異なり、トリプルｎウェル装置は、ｐ基板に形
成されるｎウェルに形成されるｐウェルに形成される。
トリプルｎウェル装置のソースはｐ基板から隔離され、
したがって、トリプルｎウェル装置は負のソース電圧に
応答することができる。ゲートとソースとの間の電圧が
装置をオンにするのに十分であれば、トリプルｎウェル
装置はゲートが論理ローであっても導通する。
ル装置である。トリプルｎウェル装置は、装置のソース
が負の電圧に接続されている場合でも導通することがで
きる。ゲートとソースとの間の電圧電位Ｖｇｓが装置を
オンにするのに十分である限り、トリプルｎウェル装置
はオンになり導通する。したがって、ソースに印加され
る負の電圧を、トリプルｎウェル装置を用いて結合する
ことができる。ｐ基板に形成される典型的なｎチャネル
装置とは異なり、トリプルｎウェル装置は、ｐ基板に形
成されるｎウェルに形成されるｐウェルに形成される。
トリプルｎウェル装置のソースはｐ基板から隔離され、
したがって、トリプルｎウェル装置は負のソース電圧に
応答することができる。ゲートとソースとの間の電圧が
装置をオンにするのに十分であれば、トリプルｎウェル
装置はゲートが論理ローであっても導通する。
【００４２】ｎチャネル装置１０８にトリプルｎウェル
装置を用いる代わりに、トリプルｎチャネル装置１０８
と同じ機能を果たすように典型的な装置の組合せで代用
することができる。
装置を用いる代わりに、トリプルｎチャネル装置１０８
と同じ機能を果たすように典型的な装置の組合せで代用
することができる。
【００４３】図１０は、好ましい実施例のメモリアレイ
のメモリセルのプログラムおよび消去後の典型的な分布
のプロットである。メモリセルは、図５に示されるもの
に従って消去された。ドレイン５５に約６ボルトのドレ
イン電圧Ｖｄが印加され、かつゲート５０およびソース
５７は接地される。Ｘ軸はログスケールにプロットされ
るビット数を表わし、Ｙ軸はメモリセルのしきい値電圧
を表わす。メモリセルのしきい値電圧は、分布７５に示
される。ＵＶ−Ｖｔ７２は分布７５中に示され、これは
他の消去されたメモリセルのしきい値電圧を比較するた
めの基準電圧である。ＵＶ−Ｖｔ７２は消去後の理想的
なしきい値電圧であり、メモリセルを紫外線に晒すこと
によって得ることができる。参照番号７４は、自己収束
メカニズムを用いる定常状態しきい値電圧を表わす。参
照番号７６は、過消去されたメモリセルを表わす。
のメモリセルのプログラムおよび消去後の典型的な分布
のプロットである。メモリセルは、図５に示されるもの
に従って消去された。ドレイン５５に約６ボルトのドレ
イン電圧Ｖｄが印加され、かつゲート５０およびソース
５７は接地される。Ｘ軸はログスケールにプロットされ
るビット数を表わし、Ｙ軸はメモリセルのしきい値電圧
を表わす。メモリセルのしきい値電圧は、分布７５に示
される。ＵＶ−Ｖｔ７２は分布７５中に示され、これは
他の消去されたメモリセルのしきい値電圧を比較するた
めの基準電圧である。ＵＶ−Ｖｔ７２は消去後の理想的
なしきい値電圧であり、メモリセルを紫外線に晒すこと
によって得ることができる。参照番号７４は、自己収束
メカニズムを用いる定常状態しきい値電圧を表わす。参
照番号７６は、過消去されたメモリセルを表わす。
【００４４】対応するドレイン電圧Ｖｄをソースに印加
しかつメモリセルのゲートおよびドレインを接地させる
ことにより、同様の消去分布７５が得られる。
しかつメモリセルのゲートおよびドレインを接地させる
ことにより、同様の消去分布７５が得られる。
【００４５】図１１は、しきい値電圧がある「定常状
態」に収束するときの分布７５のメモリセルのプロット
を表わす。ヤマダ（Yamada）他により議論されるような
自己収束メカニズムを分布７５の消去されたメモリセル
に適用すると、メモリセルのドレインは６．５ボルトで
妨害され、メモリセルのゲートに０ボルトの電圧が与え
られる。領域７７は、ＵＶ消去のしきい値電圧７２を上
回るしきい値電圧を有するメモリセルを表わし、したが
ってドレイン妨害電圧による影響を受けない。このメモ
リセルは、定常状態の電圧しきい値７４に収束せず、ド
レイン妨害電圧によって妨害されない。領域７８は、ド
レイン妨害電圧が印加されるとフローティングゲートに
ホールが注入されるメモリセルを表わす。図１１は、ホ
ール注入により、領域７８のメモリセルのしきい値電圧
が定常状態のしきい値電圧７４に低減されることを示し
てる。領域７９は、フローティングゲートに電子が注入
されるメモリセルを表わす。電子注入により、メモリセ
ルのしきい値電圧が増加し、定常状態のしきい値電圧７
４で収束する。
態」に収束するときの分布７５のメモリセルのプロット
を表わす。ヤマダ（Yamada）他により議論されるような
自己収束メカニズムを分布７５の消去されたメモリセル
に適用すると、メモリセルのドレインは６．５ボルトで
妨害され、メモリセルのゲートに０ボルトの電圧が与え
られる。領域７７は、ＵＶ消去のしきい値電圧７２を上
回るしきい値電圧を有するメモリセルを表わし、したが
ってドレイン妨害電圧による影響を受けない。このメモ
リセルは、定常状態の電圧しきい値７４に収束せず、ド
レイン妨害電圧によって妨害されない。領域７８は、ド
レイン妨害電圧が印加されるとフローティングゲートに
ホールが注入されるメモリセルを表わす。図１１は、ホ
ール注入により、領域７８のメモリセルのしきい値電圧
が定常状態のしきい値電圧７４に低減されることを示し
てる。領域７９は、フローティングゲートに電子が注入
されるメモリセルを表わす。電子注入により、メモリセ
ルのしきい値電圧が増加し、定常状態のしきい値電圧７
４で収束する。
【００４６】図１２は、メモリセルの基板電流Ｉｓｕｂ
対ゲート電圧Ｖｇを示すグラフ、およびゲート電流Ｉｇ
対ゲート電圧Ｖｇを表わすグラフである。データは、自
己収束動作の間にプロットされる。Ｘ軸はメモリセルの
ゲート電圧Ｖｇである。電圧Ｖｇ* は、ホール注入と電
子注入とのバランスが取られるポイントであり、メモリ
セルが定常状態のしきい値電圧に収束するポイントを表
してる。Ｙ軸はゲート電流Ｉｇの対数である。データト
レース７８は、ホールがフローティングゲートに注入さ
れる場合に対応する。データトレース７９は、電子がフ
ローティングゲートに注入される場合に対応する。デー
タトレースＩｓｕｂ８０は、メモリセルの基板電流に対
応する。
対ゲート電圧Ｖｇを示すグラフ、およびゲート電流Ｉｇ
対ゲート電圧Ｖｇを表わすグラフである。データは、自
己収束動作の間にプロットされる。Ｘ軸はメモリセルの
ゲート電圧Ｖｇである。電圧Ｖｇ* は、ホール注入と電
子注入とのバランスが取られるポイントであり、メモリ
セルが定常状態のしきい値電圧に収束するポイントを表
してる。Ｙ軸はゲート電流Ｉｇの対数である。データト
レース７８は、ホールがフローティングゲートに注入さ
れる場合に対応する。データトレース７９は、電子がフ
ローティングゲートに注入される場合に対応する。デー
タトレースＩｓｕｂ８０は、メモリセルの基板電流に対
応する。
【００４７】定常状態のしきい値電圧Ｖｔｈ* は、異な
る動作状態の関数として描くことができる。これらの状
態は、ドレイン妨害電圧Ｖｄと、ゲート妨害電圧Ｖｇ
と、ＵＶ消去しきい値電圧（Ｖｔ，ＵＶ）、装置の幅、
長さ、結合率およびバランスポイントＶｇ* を含む装置
のパラメータとを含む。Ｖｇ* は、ある電圧Ｖｄでのあ
る１つの装置に対する定数である。Ｖｔｈ* は、ドレイ
ン妨害電圧、ゲート妨害電圧およびＶｔ，ＵＶによって
決定される。しかしながら、Ｖｇ* は、装置のチャネル
長、ドレイン接合部、および基板のドーピング濃度の関
数である。
る動作状態の関数として描くことができる。これらの状
態は、ドレイン妨害電圧Ｖｄと、ゲート妨害電圧Ｖｇ
と、ＵＶ消去しきい値電圧（Ｖｔ，ＵＶ）、装置の幅、
長さ、結合率およびバランスポイントＶｇ* を含む装置
のパラメータとを含む。Ｖｇ* は、ある電圧Ｖｄでのあ
る１つの装置に対する定数である。Ｖｔｈ* は、ドレイ
ン妨害電圧、ゲート妨害電圧およびＶｔ，ＵＶによって
決定される。しかしながら、Ｖｇ* は、装置のチャネル
長、ドレイン接合部、および基板のドーピング濃度の関
数である。
【００４８】フラッシュＥＰＲＯＭ装置に関するバラン
スポイントＶｇ* のゲート電圧は定常状態のしきい値電
圧Ｖｔｈ* をドレイン電圧Ｖｄで妨害し、ゲート電圧Ｖ
ｇは以下の式によって表わすことができる。
スポイントＶｇ* のゲート電圧は定常状態のしきい値電
圧Ｖｔｈ* をドレイン電圧Ｖｄで妨害し、ゲート電圧Ｖ
ｇは以下の式によって表わすことができる。
【００４９】
【数１】
【００５０】ここで、αｄおよびαｇは、装置のドレイ
ンおよびゲート結合率であり、Ｖｇはゲート電圧であ
る。
ンおよびゲート結合率であり、Ｖｇはゲート電圧であ
る。
【００５１】
【数２】
【００５２】Ｃｄはドレインとフローティングゲートと
の間の結合キャパシタンスである。Ｃｇは、ゲートとフ
ローティングゲートとの間の結合キャパシタンスであ
る。Ｃｓは、ソースとフローティングゲートとの間の結
合キャパシタンスであり、Ｃｓｕｂは基板とフローティ
ングゲートとの間の結合キャパシタンスである。したが
って以下のような式が得られる。
の間の結合キャパシタンスである。Ｃｇは、ゲートとフ
ローティングゲートとの間の結合キャパシタンスであ
る。Ｃｓは、ソースとフローティングゲートとの間の結
合キャパシタンスであり、Ｃｓｕｂは基板とフローティ
ングゲートとの間の結合キャパシタンスである。したが
って以下のような式が得られる。
【００５３】
【数３】
【００５４】ここで、Ｖｔ，ＵＶは、ＵＶ消去しきい値
電圧に等しい。Ｖｄｈ* を解くためにＶｇ* に関する式
を書直すと、この式は、以下のパラメータの関数とな
る。
電圧に等しい。Ｖｄｈ* を解くためにＶｇ* に関する式
を書直すと、この式は、以下のパラメータの関数とな
る。
【００５５】
【数４】
【００５６】この式から、Ｖｔｈ* は所望の値に制御さ
れかつ設計されることができる。第１の項に関して、Ｖ
ｔｈ* はＶｔ，ＵＶに線形に比例する。上の式の第２の
項により、αｄ／αｇの比が約０．２であるためＶｔｈ
* を制御することができることがわかる。最も重要なの
は、上の式の第３の項である。これにより、Ｖｔｈ*が
Ｖｇに直接関係していることがわかる。この式に従え
ば、Ｖｇの値を変えることによって、Ｖｔｈ* が生じる
ポイントを変えることができる。定常状態のしきい値電
圧Ｖｔｈ* は、正のまたは負のゲート電圧Ｖｇによって
オフセットされ得る。
れかつ設計されることができる。第１の項に関して、Ｖ
ｔｈ* はＶｔ，ＵＶに線形に比例する。上の式の第２の
項により、αｄ／αｇの比が約０．２であるためＶｔｈ
* を制御することができることがわかる。最も重要なの
は、上の式の第３の項である。これにより、Ｖｔｈ*が
Ｖｇに直接関係していることがわかる。この式に従え
ば、Ｖｇの値を変えることによって、Ｖｔｈ* が生じる
ポイントを変えることができる。定常状態のしきい値電
圧Ｖｔｈ* は、正のまたは負のゲート電圧Ｖｇによって
オフセットされ得る。
【００５７】図８を参照すると、選択回路１００は、消
去後のメモリセルにゲート電圧を印加するために用いら
れる。入力ＶＰＸ１５０、ＸＩＮ１６０、およびＸＴ１
５５は、論理ハイまたはＶｃｃに設定される。ＸＤＳ１
７０は、メモリセルに印加されるべきゲート電圧に設定
される。ＸＴ１５５は、ｎチャネル装置１０９およびｐ
チャネル装置１０２のゲートに論理ハイを与える。論理
ハイにより、ｐチャネル装置１０２がオフにされ、ｎチ
ャネル装置１０９をオンにするまたは導通させる。ノー
ド１０５は、ＸＩＮ１６０の論理ハイ信号を受取る。論
理ハイによりｐチャネル装置１０６はオフになり、ｎチ
ャネル装置１０８がオンになり、これによりＸＤＳ１７
０、すなわち印加されたゲート電圧がＷＬ１６５、すな
わちワード線に結合される。ＷＬ１６５は、メモリセル
のゲートに結合される。
去後のメモリセルにゲート電圧を印加するために用いら
れる。入力ＶＰＸ１５０、ＸＩＮ１６０、およびＸＴ１
５５は、論理ハイまたはＶｃｃに設定される。ＸＤＳ１
７０は、メモリセルに印加されるべきゲート電圧に設定
される。ＸＴ１５５は、ｎチャネル装置１０９およびｐ
チャネル装置１０２のゲートに論理ハイを与える。論理
ハイにより、ｐチャネル装置１０２がオフにされ、ｎチ
ャネル装置１０９をオンにするまたは導通させる。ノー
ド１０５は、ＸＩＮ１６０の論理ハイ信号を受取る。論
理ハイによりｐチャネル装置１０６はオフになり、ｎチ
ャネル装置１０８がオンになり、これによりＸＤＳ１７
０、すなわち印加されたゲート電圧がＷＬ１６５、すな
わちワード線に結合される。ＷＬ１６５は、メモリセル
のゲートに結合される。
【００５８】図１３は、Ｖｔｈ* がＶｇに直接関係する
式が引出されることを確認するための実験データを示し
ている。メモリセルのしきい値電圧を定常状態に収束さ
せるために、ドレイン妨害電圧およびゲート電圧が印加
される。図１３には、３組のデータが示されている。３
つのデータの組の各々には、６．５ボルトのドレイン妨
害電圧Ｖｄが印加される。データトレース８２は、メモ
リセルのゲートにおいて０ボルトを印加することにより
得られる。データトレース８４は、０．５ボルトのゲー
ト電圧を印加することにより得られ、データトレース８
６は、ゲートにおいて１．０ボルトの電圧を印加するこ
とにより得られる。より大きいゲート電圧Ｖｇを印加す
るたびに定常状態のしきい値電圧は上方向にシフトされ
る。データは、ゲート電圧Ｖｇと定常状態のしきい値電
圧における電圧のシフトとの間に本質的に直接関係があ
ることを示している。このデータの結果により、式の中
で示したように定常状態収束電圧Ｖｔｈ* とゲート電圧
Ｖｇとの間の関係が確認される。
式が引出されることを確認するための実験データを示し
ている。メモリセルのしきい値電圧を定常状態に収束さ
せるために、ドレイン妨害電圧およびゲート電圧が印加
される。図１３には、３組のデータが示されている。３
つのデータの組の各々には、６．５ボルトのドレイン妨
害電圧Ｖｄが印加される。データトレース８２は、メモ
リセルのゲートにおいて０ボルトを印加することにより
得られる。データトレース８４は、０．５ボルトのゲー
ト電圧を印加することにより得られ、データトレース８
６は、ゲートにおいて１．０ボルトの電圧を印加するこ
とにより得られる。より大きいゲート電圧Ｖｇを印加す
るたびに定常状態のしきい値電圧は上方向にシフトされ
る。データは、ゲート電圧Ｖｇと定常状態のしきい値電
圧における電圧のシフトとの間に本質的に直接関係があ
ることを示している。このデータの結果により、式の中
で示したように定常状態収束電圧Ｖｔｈ* とゲート電圧
Ｖｇとの間の関係が確認される。
【００５９】図１４は、ゲート電圧Ｖｇと定常状態しき
い値電圧との関係を用いて、自己収束の間にゲート電圧
Ｖｇを消去後の分布７５に与えた場合のデータプロット
を示している。Ｘ軸はドレイン妨害時間を秒で表わし、
Ｙ軸はメモリセルに関するしきい値電圧を表わす。自己
収束の間にドレイン電圧Ｖｄを印加するとともにゲート
電圧Ｖｇを印加することにより、定常状態しきい値電圧
をシフトするように動作される。分布７５においてメモ
リセルに６．５ボルトのドレイン電圧および１．０ボル
トのゲート電圧が印加される。図１４では、過去の定常
状態のしきい値電圧Ｖｔｈ* ７４が、ＵＶ消去しきい値
電圧７２と等しくなるようにシフトされる。定常状態し
きい値電圧のこのシフトは、印加されるゲート電圧Ｖｇ
に直接関係する。印加される１．０ボルトのゲート電圧
Ｖｇにより、定常状態しきい値電圧は、１．０ボルトシ
フトされる。
い値電圧との関係を用いて、自己収束の間にゲート電圧
Ｖｇを消去後の分布７５に与えた場合のデータプロット
を示している。Ｘ軸はドレイン妨害時間を秒で表わし、
Ｙ軸はメモリセルに関するしきい値電圧を表わす。自己
収束の間にドレイン電圧Ｖｄを印加するとともにゲート
電圧Ｖｇを印加することにより、定常状態しきい値電圧
をシフトするように動作される。分布７５においてメモ
リセルに６．５ボルトのドレイン電圧および１．０ボル
トのゲート電圧が印加される。図１４では、過去の定常
状態のしきい値電圧Ｖｔｈ* ７４が、ＵＶ消去しきい値
電圧７２と等しくなるようにシフトされる。定常状態し
きい値電圧のこのシフトは、印加されるゲート電圧Ｖｇ
に直接関係する。印加される１．０ボルトのゲート電圧
Ｖｇにより、定常状態しきい値電圧は、１．０ボルトシ
フトされる。
【００６０】消去後の分布７５の領域７９は、しきい値
電圧を定常状態しきい値電圧に増加させるためにフロー
ティングゲートに電子が注入される領域を表わす。消去
後の分布７５の領域７８は、しきい値電圧を定常状態し
きい値電圧に低減させるためにフローティングゲートに
ホールが注入される領域を表わす。ゲート、すなわち領
域７９に注入される電子の数は、ゲート、すなわち領域
７８に注入されるホールの数よりもはるかに多い。図１
４の領域７８および７９を図１１の領域７８および７９
と比較すると、自己収束の間にゲート電圧Ｖｇを印加す
ることによりメモリセルにおける電子の注入が実質的に
増加しかつホール注入が実質的に低減することがわか
る。ホール注入が低減されると、メモリセルの信頼性が
かなり向上する。ホール注入は、酸化物の破壊の重大な
原因であると考えられる。
電圧を定常状態しきい値電圧に増加させるためにフロー
ティングゲートに電子が注入される領域を表わす。消去
後の分布７５の領域７８は、しきい値電圧を定常状態し
きい値電圧に低減させるためにフローティングゲートに
ホールが注入される領域を表わす。ゲート、すなわち領
域７９に注入される電子の数は、ゲート、すなわち領域
７８に注入されるホールの数よりもはるかに多い。図１
４の領域７８および７９を図１１の領域７８および７９
と比較すると、自己収束の間にゲート電圧Ｖｇを印加す
ることによりメモリセルにおける電子の注入が実質的に
増加しかつホール注入が実質的に低減することがわか
る。ホール注入が低減されると、メモリセルの信頼性が
かなり向上する。ホール注入は、酸化物の破壊の重大な
原因であると考えられる。
【００６１】酸化物が破壊されると、メモリセルの電荷
保持能力が低減し、かつメモリセルのプログラミング速
度が低減される。メモリセルの相互コンダクタンス（ｇ
ｍ）は、酸化物の破壊が生じると低下する。相互コンダ
クタンス（ｇｍ）は、ドレイン電流に線形比例する。ｇ
ｍの低下の結果ドレイン電流が低減すると、メモリセル
のプログラミング速度に影響を与える読出電流も低減す
る。メモリセルのプログラミングおよび再プログラミン
グの繰返しに対する耐性が低下する。
保持能力が低減し、かつメモリセルのプログラミング速
度が低減される。メモリセルの相互コンダクタンス（ｇ
ｍ）は、酸化物の破壊が生じると低下する。相互コンダ
クタンス（ｇｍ）は、ドレイン電流に線形比例する。ｇ
ｍの低下の結果ドレイン電流が低減すると、メモリセル
のプログラミング速度に影響を与える読出電流も低減す
る。メモリセルのプログラミングおよび再プログラミン
グの繰返しに対する耐性が低下する。
【００６２】自己収束動作の間にゲート電圧Ｖｇを印加
すると、領域７８およびホール注入をなくすセルアレイ
を設計することが可能である。ゲート電圧Ｖｇを変える
ことにより、領域７８の大きさおよびホール注入を制御
することができる。印加されるゲート電圧Ｖｇは典型的
には５ボルトの電源の電圧範囲内であり、５ボルトの電
力から引出すことができる。
すると、領域７８およびホール注入をなくすセルアレイ
を設計することが可能である。ゲート電圧Ｖｇを変える
ことにより、領域７８の大きさおよびホール注入を制御
することができる。印加されるゲート電圧Ｖｇは典型的
には５ボルトの電源の電圧範囲内であり、５ボルトの電
力から引出すことができる。
【００６３】定常状態しきい値電圧をＵＶ消去しきい値
電圧ＵＶ−Ｖｔに近づけるようにシフトさせることによ
り、消去後のしきい値電圧分布をより狭くすることがで
きる。図１１を参照すると、定常状態しきい値電圧７４
はＵＶ消去しきい値電圧７２よりも約２ボルト低い。図
１４においてゲート電圧Ｖｇを印加することにより、定
常状態しきい値電圧７４とＵＶ消去しきい値電圧７２と
の間の差が解消される。したがって、実質的により狭い
消去後のしきい値電圧分布が得られる。
電圧ＵＶ−Ｖｔに近づけるようにシフトさせることによ
り、消去後のしきい値電圧分布をより狭くすることがで
きる。図１１を参照すると、定常状態しきい値電圧７４
はＵＶ消去しきい値電圧７２よりも約２ボルト低い。図
１４においてゲート電圧Ｖｇを印加することにより、定
常状態しきい値電圧７４とＵＶ消去しきい値電圧７２と
の間の差が解消される。したがって、実質的により狭い
消去後のしきい値電圧分布が得られる。
【００６４】しきい値電圧分布をより狭くすると、より
幅広い電圧公差が得られ、これにより、低電圧での読出
動作の間にメモリセルの列漏洩が低減される。有効な読
出動作を確実にするための設計された安全のためのマー
ジンを減らすことができる。したがって、より効率的で
信頼性の高いメモリ装置を設計することができる。この
メモリ装置はプログラミングおよび再プログラミングの
サイクルにより多くの回数耐えることができ、これによ
りこのメモリ装置の寿命を延ばすことができる。設計さ
れた安全のためのマージンを減らすことにより、より低
い電圧を必要とすることができるメモリ装置を実現する
ことができる。
幅広い電圧公差が得られ、これにより、低電圧での読出
動作の間にメモリセルの列漏洩が低減される。有効な読
出動作を確実にするための設計された安全のためのマー
ジンを減らすことができる。したがって、より効率的で
信頼性の高いメモリ装置を設計することができる。この
メモリ装置はプログラミングおよび再プログラミングの
サイクルにより多くの回数耐えることができ、これによ
りこのメモリ装置の寿命を延ばすことができる。設計さ
れた安全のためのマージンを減らすことにより、より低
い電圧を必要とすることができるメモリ装置を実現する
ことができる。
【００６５】密度が２倍および３倍の応用を用いるメモ
リアレイでは、メモリセルのしきい値電圧を制御し、し
きい値電圧分布を狭くすることがより本質的でかつ有利
である。複数のしきい値電圧レベルを制御するために、
密度が２倍および３倍の応用に、自己収束動作の間にゲ
ート電圧Ｖｇを印加することができる。
リアレイでは、メモリセルのしきい値電圧を制御し、し
きい値電圧分布を狭くすることがより本質的でかつ有利
である。複数のしきい値電圧レベルを制御するために、
密度が２倍および３倍の応用に、自己収束動作の間にゲ
ート電圧Ｖｇを印加することができる。
【００６６】図１５は、ゲート電圧Ｖｇの関数としての
ゲート電流Ｉｇの特性、およびゲート電圧Ｖｇの関数と
しての基板電流Ｉｓｕｂの特性を示している。好ましい
実施例のメモリセルに自己収束メカニズムを適用する
と、このプロットが得られる。Ｘ軸はゲート電圧Ｖｇを
表わし、Ｙ軸は、ゲート電流Ｉｇおよび基板電流Ｉｓｕ
ｂの対数を表わす。図１５を分析することにより、自己
収束メカニズムの間にゲート電圧Ｖｇを印加しても消去
速度は低下しないことがわかる。ゲート電圧Ｖｇの影響
を分析する際には、考慮しなければならない速度が２つ
ある。１つは、消去されたメモリセルのしきい値電圧を
引上げる電子注入の速度である。２つめは、消去された
メモリセルのしきい値電圧を下げるホール注入の速度で
ある。
ゲート電流Ｉｇの特性、およびゲート電圧Ｖｇの関数と
しての基板電流Ｉｓｕｂの特性を示している。好ましい
実施例のメモリセルに自己収束メカニズムを適用する
と、このプロットが得られる。Ｘ軸はゲート電圧Ｖｇを
表わし、Ｙ軸は、ゲート電流Ｉｇおよび基板電流Ｉｓｕ
ｂの対数を表わす。図１５を分析することにより、自己
収束メカニズムの間にゲート電圧Ｖｇを印加しても消去
速度は低下しないことがわかる。ゲート電圧Ｖｇの影響
を分析する際には、考慮しなければならない速度が２つ
ある。１つは、消去されたメモリセルのしきい値電圧を
引上げる電子注入の速度である。２つめは、消去された
メモリセルのしきい値電圧を下げるホール注入の速度で
ある。
【００６７】図１５を参照すると、Ｖｇ* ９５は、ホー
ル注入と電子注入とのバランスが取られるポイントを表
わす。自己収束メカニズムによって達成されるのは定常
状態しきい値電圧である。ゲート電圧Ｖｇの印加が電子
注入の速度に与える影響は、ポイント９０および９４を
参照することにより判断できる。参照ポイント９０は、
ゲート電圧Ｖｇが０ボルトである開始ポイントに対応す
る。参照ポイント９４は、Ｖｇが１ボルトである開始ポ
イントに対応する。参照ポイント９４に対応するゲート
電流Ｉｇは、参照ポイント９０に対応するゲート電流よ
りもはるかに大きい。参照ポイント９４から参照ポイン
ト９０に移動するのにかかる時間が参照ポイント９０か
らＶｇ* ９５に移動するのにかかる時間よりもはるかに
短いとすれば、Ｖｇ＝０ボルトである場合およびＶｇ＝
１ボルトである場合にメモリセルが定常状態に達する速
度はほぼ同じである。
ル注入と電子注入とのバランスが取られるポイントを表
わす。自己収束メカニズムによって達成されるのは定常
状態しきい値電圧である。ゲート電圧Ｖｇの印加が電子
注入の速度に与える影響は、ポイント９０および９４を
参照することにより判断できる。参照ポイント９０は、
ゲート電圧Ｖｇが０ボルトである開始ポイントに対応す
る。参照ポイント９４は、Ｖｇが１ボルトである開始ポ
イントに対応する。参照ポイント９４に対応するゲート
電流Ｉｇは、参照ポイント９０に対応するゲート電流よ
りもはるかに大きい。参照ポイント９４から参照ポイン
ト９０に移動するのにかかる時間が参照ポイント９０か
らＶｇ* ９５に移動するのにかかる時間よりもはるかに
短いとすれば、Ｖｇ＝０ボルトである場合およびＶｇ＝
１ボルトである場合にメモリセルが定常状態に達する速
度はほぼ同じである。
【００６８】ゲート電圧のホール注入速度への影響に関
しては、ゲート電圧Ｖｇを印加すると実際にメモリセル
の定常状態への収束が増加する。参照ポイント９２は、
ゲート電圧Ｖｇが０ボルトである開始ポイントに対応す
る。参照ポイント９６は、Ｖｇが１ボルトである開始ポ
イントに対応する。参照ポイント９２のゲート電流はゲ
ート電流のピークの左側にあり、参照ポイント９６での
ゲート電流よりも小さい。ゲート電圧Ｖｇの印加によ
り、開始ポイントはＶｇ* により近くなる。したがっ
て、参照ポイント９６は参照ポイント９２よりもはるか
に速くＶｇ* に達する。
しては、ゲート電圧Ｖｇを印加すると実際にメモリセル
の定常状態への収束が増加する。参照ポイント９２は、
ゲート電圧Ｖｇが０ボルトである開始ポイントに対応す
る。参照ポイント９６は、Ｖｇが１ボルトである開始ポ
イントに対応する。参照ポイント９２のゲート電流はゲ
ート電流のピークの左側にあり、参照ポイント９６での
ゲート電流よりも小さい。ゲート電圧Ｖｇの印加によ
り、開始ポイントはＶｇ* により近くなる。したがっ
て、参照ポイント９６は参照ポイント９２よりもはるか
に速くＶｇ* に達する。
【００６９】図１３は、自己収束の間にゲート電圧を印
加することにより実際に消去動作の速度が増加できるこ
とを再確認している。電子注入８３に関してデータトレ
ース８２をデータトレース８６と比較することにより、
Ｖｇが０ボルトのときとＶｇが１ボルトのときとの間の
定常状態に達するまでの時間の差は無視できるほどであ
ることがわかる。図１３は、電子注入８３がホール注入
８７よりも速く定常状態に達することを示している。定
常状態が達成される速度は、ホール注入８７に依存す
る。ホール注入８７に関してデータトレース８６をデー
タトレース８２と比較すると、電圧Ｖｇを印加して定常
状態に達するまでの時間は、Ｖｇが１ボルトである場合
の方が０ボルトである場合よりも短いことがわかる。し
たがって、自己収束メカニズムの間にゲート電圧Ｖｇを
印加すると、メモリセルが定常状態しきい値電圧に達す
る速度が増加する。
加することにより実際に消去動作の速度が増加できるこ
とを再確認している。電子注入８３に関してデータトレ
ース８２をデータトレース８６と比較することにより、
Ｖｇが０ボルトのときとＶｇが１ボルトのときとの間の
定常状態に達するまでの時間の差は無視できるほどであ
ることがわかる。図１３は、電子注入８３がホール注入
８７よりも速く定常状態に達することを示している。定
常状態が達成される速度は、ホール注入８７に依存す
る。ホール注入８７に関してデータトレース８６をデー
タトレース８２と比較すると、電圧Ｖｇを印加して定常
状態に達するまでの時間は、Ｖｇが１ボルトである場合
の方が０ボルトである場合よりも短いことがわかる。し
たがって、自己収束メカニズムの間にゲート電圧Ｖｇを
印加すると、メモリセルが定常状態しきい値電圧に達す
る速度が増加する。
【００７０】メモリアレイにおいて付加的な電力が必要
である場合、電力消費量の増加が常に懸念される。ドレ
イン妨害の間に１つのメモリセルにゲート電圧Ｖｇを印
加するには、無視できるほどの量の余分な電力が必要で
ある。これは、−４ボルトのしきい値電圧での過消去さ
れたセルの場合において示されている。０ボルトのゲー
ト電圧Ｖｇを印加する場合と１ボルトのゲート電圧Ｖｇ
を印加する場合とが比較される。図１５を参照すると、
電力消費量の差は、参照ポイント９４から参照ポイント
９０に移動するのにかかる時間である。参照ポイント９
０からＶｇ* ９５に移動するのにかかる時間と比較する
と、この時間は非常に短い。必要とされる付加的な電力
は最小である。図１３の実験データはこの比較を再確認
している。図１３は、Ｖｇが１ボルトであれば、しきい
値電圧を−４ボルトから−３ボルトにシフトするのにか
かる時間は１０-3秒または１０００分の１秒未満である
ことを示している。この余分な電力のために必要な時間
は非常に短く、余分な電力消費量の差も最小である。
である場合、電力消費量の増加が常に懸念される。ドレ
イン妨害の間に１つのメモリセルにゲート電圧Ｖｇを印
加するには、無視できるほどの量の余分な電力が必要で
ある。これは、−４ボルトのしきい値電圧での過消去さ
れたセルの場合において示されている。０ボルトのゲー
ト電圧Ｖｇを印加する場合と１ボルトのゲート電圧Ｖｇ
を印加する場合とが比較される。図１５を参照すると、
電力消費量の差は、参照ポイント９４から参照ポイント
９０に移動するのにかかる時間である。参照ポイント９
０からＶｇ* ９５に移動するのにかかる時間と比較する
と、この時間は非常に短い。必要とされる付加的な電力
は最小である。図１３の実験データはこの比較を再確認
している。図１３は、Ｖｇが１ボルトであれば、しきい
値電圧を−４ボルトから−３ボルトにシフトするのにか
かる時間は１０-3秒または１０００分の１秒未満である
ことを示している。この余分な電力のために必要な時間
は非常に短く、余分な電力消費量の差も最小である。
【００７１】図９を参照すると、消去動作の間、列全体
にドレイン妨害電圧が印加されることがわかる。ほとん
どのビットが過消去されておらずかつその漏洩電流が低
い場合でも、ゲート電圧Ｖｇが印加されると多数のビッ
ト（たとえば、２５０ビット）が主母集団からの漏洩の
寄与を増加させる。
にドレイン妨害電圧が印加されることがわかる。ほとん
どのビットが過消去されておらずかつその漏洩電流が低
い場合でも、ゲート電圧Ｖｇが印加されると多数のビッ
ト（たとえば、２５０ビット）が主母集団からの漏洩の
寄与を増加させる。
【００７２】ゲートにより誘起される自己収束を列ごと
にではなくバイトごとに行なうことによって、漏洩電流
の量を減らすことができる。ゲート電圧Ｖｇで誘起され
るビット数を減らすことによって、既存の電源が電流お
よび電圧を供給することができるように漏洩電流が制限
される。メモリセルをバイトごとに消去することによ
り、過消去ビット探索回路が必要でなくなり、消去回路
の複雑性を低減することができる。バイトごとに消去動
作を行なうと、消去動作を終了するまでの時間が増加す
る。電力消費量を考慮する必要がなければ、より多くの
メモリセルを同時に動作させることができる。電源の容
量に依存して、装置の設計はセクタの半分または４分の
１、またはその如何なる他の変形例で動作することが可
能である。
にではなくバイトごとに行なうことによって、漏洩電流
の量を減らすことができる。ゲート電圧Ｖｇで誘起され
るビット数を減らすことによって、既存の電源が電流お
よび電圧を供給することができるように漏洩電流が制限
される。メモリセルをバイトごとに消去することによ
り、過消去ビット探索回路が必要でなくなり、消去回路
の複雑性を低減することができる。バイトごとに消去動
作を行なうと、消去動作を終了するまでの時間が増加す
る。電力消費量を考慮する必要がなければ、より多くの
メモリセルを同時に動作させることができる。電源の容
量に依存して、装置の設計はセクタの半分または４分の
１、またはその如何なる他の変形例で動作することが可
能である。
【００７３】以上のように本発明を図１ないし図１５を
参照して特に述べ、フラッシュメモリ回路に強調をおい
たが、図面は例示的なものであって本発明を限定するも
のとして捉えられるべきではないことを理解されたい。
さらに、本発明の方法および装置は、装置のしきい値電
圧を変えることが必要な多くの応用において用いること
ができることは明らかである。本発明に開示されるよう
な本発明の意図および範囲から外れることなく当業者に
よって多くの変形例および変更例を作り出すことができ
ることが企図される。
参照して特に述べ、フラッシュメモリ回路に強調をおい
たが、図面は例示的なものであって本発明を限定するも
のとして捉えられるべきではないことを理解されたい。
さらに、本発明の方法および装置は、装置のしきい値電
圧を変えることが必要な多くの応用において用いること
ができることは明らかである。本発明に開示されるよう
な本発明の意図および範囲から外れることなく当業者に
よって多くの変形例および変更例を作り出すことができ
ることが企図される。
【図１】メモリアレイのセグメントの概略図である。
【図２】チャネル−ホットエレクトロン注入によるフラ
ッシュメモリセルのプログラミングを示す概略図であ
る。
ッシュメモリセルのプログラミングを示す概略図であ
る。
【図３】プログラムされたおよび消去されたメモリセル
のしきい値電圧分布のプロット図である。
のしきい値電圧分布のプロット図である。
【図４】フローティングゲートからソースへの電子のフ
ァウラー−ノルドハイムトンネリングにより消去される
フラッシュメモリセルの概略図である。
ァウラー−ノルドハイムトンネリングにより消去される
フラッシュメモリセルの概略図である。
【図５】自己収束消去動作を行なうように接続されるフ
ラッシュメモリセルの概略図である。
ラッシュメモリセルの概略図である。
【図６】ドレイン妨害時間が異なる開始しきい値電圧に
与える影響をパラメータとして示す、しきい値電圧対ド
レイン妨害時間のプロット図である。
与える影響をパラメータとして示す、しきい値電圧対ド
レイン妨害時間のプロット図である。
【図７】メモリセルのゲート電流Ｉｇ対ゲート電圧Ｖｇ
のプロット図である。
のプロット図である。
【図８】フラッシュメモリ装置の選択回路を示す図であ
る。
る。
【図９】フラッシュメモリ装置のセグメントの概略図で
ある。
ある。
【図１０】フラッシュメモリ装置のセルの消去分布を示
す、しきい値電圧対ビット数のプロット図である。
す、しきい値電圧対ビット数のプロット図である。
【図１１】消去後の分布の定常状態しきい値電圧への収
束を示す、しきい値電圧対ドレイン妨害時間のプロット
図である。
束を示す、しきい値電圧対ドレイン妨害時間のプロット
図である。
【図１２】メモリセルに関するゲート電流Ｉｇ対ゲート
電圧Ｖｇのプロット図、および基板電流Ｉｓｕｂ対ゲー
ト電圧Ｖｇのプロット図である。
電圧Ｖｇのプロット図、および基板電流Ｉｓｕｂ対ゲー
ト電圧Ｖｇのプロット図である。
【図１３】ゲート電圧が異なる際に定常状態収束しきい
値電圧に与える影響を示す、しきい値電圧対時間のプロ
ット図である。
値電圧に与える影響を示す、しきい値電圧対時間のプロ
ット図である。
【図１４】定常状態収束しきい値電圧のシフトを示す、
ゲート電圧を与える場合のしきい値電圧対ドレイン妨害
時間のプロット図である。
ゲート電圧を与える場合のしきい値電圧対ドレイン妨害
時間のプロット図である。
【図１５】しきい値電圧の定常状態収束の間のゲート電
圧の影響を示す、ゲート電流Ｉｇ対ゲート電圧Ｖｇのプ
ロット図である。
圧の影響を示す、ゲート電流Ｉｇ対ゲート電圧Ｖｇのプ
ロット図である。
１０３ 列 １１０ メモリセル ２０３ 列 ２５０ メモリセル ４０３ 行 ８０３ ソース線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 ジアン・チェン アメリカ合衆国、94086 カリフォルニア 州、サニィベイル、アカレーンズ、1407、 ナンバー・10 (72)発明者 リー・イー・クレーブランド アメリカ合衆国、95051 カリフォルニア 州、サンタ・クラーラ、ラーセン・プレイ ス、1870 (72)発明者 シェーン・ホルマー アメリカ合衆国、95051 カリフォルニア 州、サンタ・クラーラ、ラーセン・プレイ ス、1870 (72)発明者 ミン−サン・クアン アメリカ合衆国、94577 カリフォルニア 州、サン・リーンドゥロ、マグノリア・コ ート、945 (72)発明者 デイビッド、リウ アメリカ合衆国、95014 カリフォルニア 州、クパーティノ、ブレンダ・コート、 19970 (72)発明者 ナダー・ラジフ アメリカ合衆国、94303 カリフォルニア 州、パロ・アルト、グリーア・ロード、 614
Claims (25)
- 【請求項１】 ゲート、ソース、およびドレインを有す
るメモリセルのメモリアレイと、 複数のビット線とを含み、前記ビット線の各々は前記メ
モリアレイのセルの列の前記ドレインに結合され、 複数のワード線をさらに含み、前記ワード線の各々は前
記メモリアレイのセルの行の前記ゲートに結合され、 前記ビット線に結合され、消去されたメモリセルのしき
い値電圧を収束させるために第１の電圧を有する第１の
電圧源と、 前記ワード線に結合され、前記消去されたメモリセルの
前記しきい値電圧を制御するために第２の電圧を有する
第２の電圧源とをさらに含む、フラッシュＥＰＲＯＭ。 - 【請求項２】 前記第１の電圧によりホール注入および
電子注入を引起こして前記消去されたメモリセルの前記
しきい値電圧を収束させ、 前記第２の電圧は、ホール注入を低減できるように前記
消去されたメモリセルの前記しきい値電圧を制御する、
請求項１に記載のフラッシュＥＰＲＯＭ。 - 【請求項３】 前記第２の電圧は、ホール注入を大幅に
低減できるように前記消去されたメモリセルの前記しき
い値電圧を制御する、請求項２に記載のフラッシュＥＰ
ＲＯＭ。 - 【請求項４】 前記第２の電圧は、前記第１の電圧から
引出される、請求項１に記載のフラッシュＥＰＲＯＭ。 - 【請求項５】 フローティングゲート、ソースおよびド
レインを有するＭＯＳ装置と、 前記ソースに結合される接地と、 前記ＭＯＳ装置に関して定常状態しきい値電圧が得られ
るように前記ドレインに結合される第１の電圧と、 前記定常状態しきい値電圧をオフセットするように前記
フローティングゲートに結合される第２の電圧とを含
む、メモリセル。 - 【請求項６】 前記定常状態しきい値電圧を得るための
ホットキャリア注入をさらに含む、請求項５に記載のメ
モリセル。 - 【請求項７】 前記ホットキャリア注入は、前記定常状
態しきい値電圧を得るための前記フローティングゲート
へのホットエレクトロン注入を含む、請求項６に記載の
メモリセル。 - 【請求項８】 前記ホットキャリア注入は、前記定常状
態しきい値電圧を得るための前記フローティングゲート
へのホットホール注入を含む、請求項６に記載のメモリ
セル。 - 【請求項９】 前記第２の電圧は、前記第１の電圧より
も低い、請求項５に記載のメモリセル。 - 【請求項１０】 前記第２の電圧は、前記定常状態しき
い値電圧をより大きいしきい値電圧にオフセットする、
請求項５に記載のメモリセル。 - 【請求項１１】 フローティングゲート、ソースおよび
ドレインを有するメモリセルのアレイと、 複数のビット線とを含み、前記ビット線の各々はメモリ
アレイのセルの列の前記ドレインに結合され、 複数のワード線をさらに含み、前記ワード線の各々は前
記メモリアレイのセルの行の前記フローティングゲート
に結合され、 第１のしきい値電圧分布を有する前記メモリセルのアレ
イの第１の組の消去されたメモリセルと、 第２のしきい値電圧分布を有する前記メモリセルのアレ
イの第２の組の消去されたメモリセルと、 前記ビット線に結合され、前記第２の組の消去されたメ
モリセルの前記第２のしきい値電圧分布を収束させるた
めに第１の電圧を有する第１の電圧源と、 前記ワード線に結合され、前記第２の組の消去されたメ
モリセルの前記第２のしきい値電圧分布を制御するため
に第２の電圧を有する第２の電圧源とをさらに含む、フ
ラッシュＥＰＲＯＭ。 - 【請求項１２】 前記消去されたメモリセルは、ファウ
ラー−ノルドハイムトンネリングにより消去される、請
求項１１に記載のフラッシュＥＰＲＯＭ。 - 【請求項１３】 前記第２の組の消去されたメモリセル
の前記第２のしきい値電圧分布は、ホットキャリア注入
により収束される、請求項１１に記載のフラッシュＥＰ
ＲＯＭ。 - 【請求項１４】 前記ホットキャリア注入は、前記フロ
ーティングゲートのホットエレクトロン注入およびホッ
トホール注入を含む、請求項１３に記載のフラッシュＥ
ＰＲＯＭ。 - 【請求項１５】 前記第２の電圧は、前記フローティン
グゲートのホットホール注入を低減するように、前記第
２の組の消去されたメモリセルの前記第２のしきい値電
圧分布を制御する、請求項１４に記載のフラッシュＥＰ
ＲＯＭ。 - 【請求項１６】 前記第２の電圧は、前記第２の組の消
去されたメモリセルの前記第２のしきい値電圧分布を前
記第１のしきい値電圧分布の方にオフセットする、請求
項１１に記載のフラッシュＥＰＲＯＭ。 - 【請求項１７】 前記消去されたメモリセルは、前記メ
モリセルのアレイのサブセットである、請求項１１に記
載のフラッシュＥＰＲＯＭ。 - 【請求項１８】 前記ビット線に結合される前記第１の
電圧は、前記第２の組の消去されたメモリセルの前記第
２のしきい値電圧分布を定常状態しきい値電圧に収束さ
せる、請求項１１に記載のフラッシュＥＰＲＯＭ。 - 【請求項１９】 前記ワード線に結合される前記第２の
電圧は、前記定常状態しきい値電圧を前記第１のしきい
値電圧分布の方にシフトさせる、請求項１８に記載のフ
ラッシュＥＰＲＯＭ。 - 【請求項２０】 前記ビット線に結合される前記第１の
電圧は、前記第１のしきい値電圧分布を妨害しない、請
求項１９に記載のフラッシュＥＰＲＯＭ。 - 【請求項２１】 フラッシュＥＰＲＯＭを動作させるた
めの方法であって、 前記フラッシュＥＰＲＯＭのメモリセルを電気的に消去
するステップと、 消去されたセルのためにドレイン妨害電圧を印加するス
テップと、 前記メモリセルの狭いしきい値電圧分布を達成するため
にホールおよび電子を注入するステップと、 前記メモリセルの前記狭いしきい値電圧分布をシフトさ
せるために消去されたセルにゲート電圧を印加するステ
ップとを含む、方法。 - 【請求項２２】 前記メモリセルの前記狭いしきい値電
圧分布を達成するためにホールの注入を減らすステップ
をさらに含む、請求項２１に記載の方法。 - 【請求項２３】 電気的に消去されるフラッシュＥＰＲ
ＯＭにおけるセルの電圧のしきい値を制御するための方
法であって、 前記セルのしきい値電圧をある定常状態しきい値電圧に
収束させるために、ドレイン電圧を前記セルに印加して
フローティングゲートにホットホールおよびホットエレ
クトロンを注入するステップと、 前記セルの前記しきい値電圧を第２の定常状態しきい値
電圧に制御するために前記セルにゲート電圧を印加する
ステップとを含む、方法。 - 【請求項２４】 前記フローティングゲートへの前記ホ
ットホールの注入を減らすために前記セルの前記電圧の
しきい値を制御するステップをさらに含む、請求項２３
に記載の方法。 - 【請求項２５】 前記フローティングゲートへのホット
エレクトロンの注入を増やすステップをさらに含む、請
求項２３に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/160,057 US5521867A (en) | 1993-12-01 | 1993-12-01 | Adjustable threshold voltage conversion circuit |
| US160057 | 2002-06-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211092A true JPH07211092A (ja) | 1995-08-11 |
Family
ID=22575338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29670094A Pending JPH07211092A (ja) | 1993-12-01 | 1994-11-30 | フラッシュｅｐｒｏｍおよびそれを動作させる方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5521867A (ja) |
| EP (1) | EP0656627A3 (ja) |
| JP (1) | JPH07211092A (ja) |
| KR (1) | KR100343110B1 (ja) |
| TW (1) | TW368754B (ja) |
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|---|---|---|---|---|
| US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| WO1995024057A2 (en) * | 1994-03-03 | 1995-09-08 | Rohm Corporation | Low voltage one transistor flash eeprom cell using fowler-nordheim programming and erase |
| JPH09153294A (ja) * | 1995-11-29 | 1997-06-10 | Nec Kyushu Ltd | 半導体記憶装置 |
| US5909397A (en) * | 1996-10-08 | 1999-06-01 | Texas Instruments Incorporated | Method and system for testing and adjusting threshold voltages in flash eeproms |
| JP3805867B2 (ja) * | 1997-09-18 | 2006-08-09 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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| WO1999030326A1 (en) * | 1997-12-05 | 1999-06-17 | Macronix International Co., Ltd. | Memory driver with variable voltage modes |
| KR100251226B1 (ko) * | 1997-12-06 | 2000-05-01 | 윤종용 | 불휘발성 반도체 메모리를 소거하는 회로 및 방법 |
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| US8638636B2 (en) * | 2009-09-21 | 2014-01-28 | Macronix International Co., Ltd. | Word line decoder circuit apparatus and method |
| US11373715B1 (en) * | 2021-01-14 | 2022-06-28 | Elite Semiconductor Microelectronics Technology Inc. | Post over-erase correction method with auto-adjusting verification and leakage degree detection |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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