KR100553948B1

KR100553948B1 - 노아 어레이의 다수의 스택형 메모리 디바이스의 부동 게이트 상의 전하 변경 프로세스

Info

Publication number: KR100553948B1
Application number: KR1019990044215A
Authority: KR
Inventors: 버드제프리데빈; 마스트라파스큐아마르코
Original assignee: 루센트 테크놀러지스 인크
Priority date: 1998-10-13
Filing date: 1999-10-13
Publication date: 2006-02-24
Also published as: DE69909930T2; JP3660541B2; DE69909930D1; EP0994487B1; KR20000029024A; US6011722A; JP2000123585A; EP0994487A1

Abstract

NOR 어레이의 EPROM 및 EEPROM 디바이스와 같은 스택형 게이트 메모리 디바이스의 어레이를 프로그래밍하고/프로그래밍 하거나 소거하는 방법이 개시된다. 상기 방법에서, 프로그램 검증이나 소거 검증은 디바이스의 프로그래밍 또는 어레이의 소거와 함께 간헐적으로 실행된다. 프로그램 검증 기간 동안, 음의 V_CS가 어레이의 선택에서 제외된 디바이스에 인가되거나, 음의 V_BS가 어레이의 선택된 디바이스와 선택에서 제외된 디바이스에 모두 인가되며, 또는 두 조건이 모두 적용된다. 이러한 방식으로 프로그램 검증 또는 소거 검증을 실행하는 것이 효율적이고 정확하다. 프로그래밍 단계 동안, 음의 V_CS가 어레이의 선택에서 제외된 디바이스에 인가되거나, 음의 V_BS가 어레이의 선택된 디바이스에 인가되거나, 또는 두 조건 모두가 적용되는 것이 바람직하다. 어레이에 임의의 과다 소거된 디바이스가 있을 경우, 프로그래밍 기간 동안 음의 V_CS를 선택에서 제외된 디바이스에 인가하면, 과다 소거된 디바이스의 존재가 디바이스의 프로그래밍에 악영향을 미치지는 않을 것이다.

Description

노아 어레이의 다수의 스택형 메모리 디바이스의 부동 게이트 상의 전하 변경 프로세스{METHOD FOR ERASING AND PROGRAMMING MEMORY DEVICES}

도 1은 스택형 게이트(stacked gate) EEPROM 디바이스의 개략도이다.

도 2는 디바이스의 NOR 어레이에 대한 개략도이다.

도 3은 프로그래밍 기간 동안 부동 게이트의 전하를 검증하는 디바이스 프로그래밍 프로세스에 대한 개요이다.

도 4는 소거 기간 동안 어레이의 개별 디바이스의 부동 게이트 상의 전하를 검증하는 NOR 어레이를 소거하는 프로세스에 대한 개요이다.

도 5는 어레이가 4가지 상이한 값의 음의 V_BS(-0.5V, -1.0V, -1.5V 및 -2.0V)에 영향을 받을 때 NOR 어레이의 스택형 게이트 메모리 디바이스의 몸체 효과 시프트에 대한 히스토그램(histogram of the body effect shift)이다.

본 발명은 NOR 구조(NOR architecture)에서 전기적 프로그램 가능 판독 전용 메모리(EPROM 및 EEPROM; electrically programmable read-only memory) 디바이스를 소거하고 프로그래밍하는 방법에 관한 것이다.

불휘발성 메모리는 전력이 제거될 때에도 저장된 데이터를 보유하는 메모리의 한 유형이다. 판독 전용 메모리(ROM; read only memory), 소거 및 프로그램 가능 판독 전용 메모리(EPROM; erasable programmable read only memory)와, 전기적 소거 및 프로그램 가능 판독 전용 메모리(EEPROM; electrically erasable programmable read only memory)를 포함하는 여러 가지 유형의 불휘발성 메모리가 있다. 이들 메모리들은 개별 메모리 디바이스들의 어레이를 구비하는데, 그 어레이의 개별 디바이스를 셀 이라고 한다. 하나의 디바이스 어레이는 전형적으로 전체 메모리의 서브셋(subset)이다. EPROM은 자외선 광을 사용하여 소거되고, EEPROM은 전기 신호를 사용하여 소거된다. 전기 신호는 EPROM과 EEPROM을 기록하는데 사용된다. 종래의 플래시(flash) EEPROM("플래시"는 모든 메모리 셀 또는 셀의 섹터가 동시에 소거됨을 나타냄)에서는, 메모리 셀이 낮은 임계 전압으로 동시에 소거된 다음, 높은 임계 전압으로 개별적으로 또는 소그룹으로 프로그램 된다. EPROM과 EEPROM은 재프로그램 가능한 불휘발성 메모리를 필요로 하는 데이터 처리 시스템에서 일반적으로 사용된다.

EEPROM 셀용의 전형적인 디바이스 구조는 부동 게이트 폴리실리콘 트랜지스터이다. 전형적인 부동 게이트 구조가 도 1에 예시된다. 도 1에 도시된 바와 같이, 두 절연층(20, 60) 사이에 샌드위치된 부동 게이트(10)는 기판(30)과 일반적인 선택 게이트 전극(select-gate electrode)(40) 사이에 있다. 도 1에 도시된 구조는 스택형 게이트 메모리 셀(stacked gate memory cell)로서, "스택형"이란 부동 게이트(10)가 기판의 소스(50) 및 드레인(70) 부분 위에 적층 되는 것을 나타낸다. 다른 EEPROM 구조로는 부동 게이트가 오로지 드레인 위에만 배치되고, 소오스 위에는 부동 게이트의 어떤 부분도 배치되지 않은 스플릿 게이트 구조(split gate structure)이다. 스플릿 게이트 EPROM과 EEPROM 디바이스 구조는 본 명세서에 참조로써 인용된, 홍(Hong)에게 허여된 U.S. Patent No. 5,349,220에 개시되어 있다. 결과적으로, EPROM과 EEPROM에서는 선택 게이트 전압이 하부 채널에 직접 접속되는 것이 아니라 부동 게이트와 직렬로 용량성 결합되어야 한다.

상술한 구조를 갖춘 n 채널 및 p 채널 디바이스가 있다. n 채널 디바이스에서는, 소스와 드레인이 n 형 도펀트로 도핑되고 기판이 p 형 도펀트로 도핑된다. p 채널 디바이스에서는, 소스와 드레인이 p 형 도펀트를 포함하고, 기판이 n 형 도펀트를 포함한다. 실리콘 또는 실리콘 게르마늄(SiGe) 합금과 같은 실리콘 기반 기판에서는, p 형 도펀트의 한 예로 보론이 있으며, 적합한 n 형 도펀트의 한 예로 비소와 인이 있다.

EPROM과 EEPROM은 도 1에 도시된 디바이스에 한 세트의 바이어스 전압을 인가함으로써 프로그램 된다. 선택 게이트(이후부터 제어 게이트라고 함)에 인가된 전압은 V_C이고, 드레인에 인가된 전압은 V_D이며, 소스에 인가된 전압은 V_S이다. 기판에 인가된 전압은 V_B라 하며, 전형적으로 한 어레이의 모든 셀은 셀에 인가된 동일한 전압 V_B를 갖는다. 본 명세서에서 사용된 프로그래밍은 부동 게이트에 음전하를 부가하는 것이다.

이들 여러 단자들 사이의 전압 차(일반적으로 바이어스라고 함)는 다음과 같은 방식 즉, 예를 들면 V_CS = V_C - V_S 등으로 나타낼 수 있다. n 채널 디바이스에서, 기록 바이어스는 부동 게이트에 추가의 음전하를 도입하여, 셀을 기록하는데 사용된다. 그러나, 대전 상태가 "미기록" 상태로 선택될 경우, 부동 게이트에 추가의 음전하를 도입하면, 셀이 소거될 것이다. 보다 많이 음전하로 대전된 상태를 도입하는데 사용되는 바이어스 조건은 대전된 상태를 판독하거나 보다 많이 양전하로 대전된 상태를 생성하는데 사용되는 바이어스 조건과는 상이하다.

이들 기록 바이어스는 전형적으로 높은 제어 게이트-소스 전압(V_CS) 및/또는 높은 드레인-소스 전압(V_DS)이다. 이들 프로그래밍 전압들은 전자가 디바이스(채널(80) 및/또는 소스(50) 및/또는 드레인(70)) 영역의 벌크(bulk)에서부터 그들이 트랩핑(trapping)되는 부동 게이트로 전달되도록 하기에 충분하며, 그에 의해 부동 게이트는 보다 많이 음 전하로 대전된다. 전하는 부동 게이트(10)에서 트랩핑되는데, 그 이유는 부동 게이트가 절연 산화물 층(60)에 의해 선택 게이트(40)로부터 절연되고 다른 얇은 산화물 절연 층(20)에 의해 드레인-소스-기판으로부터 절연되기 때문이다. 전하를 부동 게이트상에 트랩핑하는 의도는 임계 전압(V_TH)을 소정의 사전 결정된 레벨로 상승시키기 위한 것이다. 또한, 이들 프로그래밍 전압들은 정상 판독 바이어스 조건의 범위밖에 있어서, 판독하는 동안 의도하지 않은 기록이 발생하지 않게 된다.

EPROM과 EEPROM은 일반적으로 부동 게이트 트랜지스터들의 어레이를 포함한다. 주어진 셀의 V_TH는, 판독시에, 감지 증폭기에 의해 결정되어 그 논리 값으로 복호화 될 수 있다. 예를 들면, 종래의 2-상태 메모리에서는, 위에서 설명된 바와 같이 기록에 의해 이루어지는 높은 V_TH가 논리 1로 복호화 된다. 그 다음, 진성(intrinsic) V_TH(음전하를 부동 게이트(10)에 부가함으로써 기록되지 않은 디바이스의 V_TH)는 논리 0으로 복호화 된다. 부동 게이트가 절연되기 때문에, 셀은 최고 10년 이상의 긴 기간 동안 프로그램 되거나 소거된 채로 유지될 수 있다. 그러나, NOR 어레이로 알려진 일반적인 구조로 구성된 메모리 디바이스들의 어레이에서 스택형 게이트 메모리 셀을 소거하고 기록할 때 어떤 문제점에 봉착한다. NOR 구조는 다수의 EPROM 또는 EEPROM 셀로 구성된다. NOR 구조에서, 셀들의 시퀀스가 두 방향으로 존재하도록 적어도 4개의 셀이 배열된다. 제 1 방향의 셀의 시퀀스를 셀의 행이라 하고, 제 2 방향의 셀의 시퀀스를 셀의 열이라 한다. NOR 어레이에서는 적어도 둘 이상의 셀의 행과, 적어도 둘 이상의 셀의 열이 있기를 요구한다. 또한, NOR 어레이에 있어서, 셀의 열 각각은 그 자신의 전용 비트 라인을 구비하며, 주어진 열에 있는 셀의 드레인은 동일한 비트 라인에 전기적으로 접속된다. 더욱이, 셀의 행 각각은 그 자신의 전용 워드 라인을 구비하며, 주어진 행에 있는 셀의 게이트는 동일한 워드 라인에 모두 전기적으로 접속된다. 소스는 소스 전압(V_S) 전원에 접속된다. NOR 어레이에서는, 하나 이상의 비트 라인이 동시에 선택될 수 있지만, 한번에 단 하나의 워드 라인만이 선택된다.

어레이의 셀은 개별적으로 프로그램 되고 판독된다. 셀은 프로그램/판독을 위해 "선택"되는데, 프로그램 및 판독은 선택된 셀에 접속된 워드 라인과 비트 라인에 임의 전압을 인가함으로써 이루어진다. 인가 전압은 어레이의 나머지 셀에 인가된 전압과는 다르다. 어레이의 나머지 셀은 선택에서 제외된다. 예를 들면, 선택된 셀은 전압을 선택된 디바이스의 워드 라인과 비트 라인에 인가함으로써 판독된다. 구체적으로 기술하면, 원하는 V_TH보다 큰 V_CS가 워드 라인에 인가되고, 약 1 볼트의 V_DS가 선택된 디바이스의 비트 라인에 인가된다. 어레이의 나머지 워드 라인과 비트 라인에 전압을 인가하는 것은, 결과적으로 선택에서 제외된 디바이스에 V_CS = 0 및 V_DS = 0을 인가하는 것이다. 이어서, V_S = 0일 것이다(그러나, V_S는 0 이상일 수 있다.). V_S = 0일 때, V_CS = V_C(워드 라인에 인가되는 전압)이고, V_DS = V_D(비트 라인에 인가되는 전압)이다. 그러한 조건하에서, 선택된 셀이 판독된다. 또한, 정상 판독 조건하에서, V_BS는 0이다.

메모리 셀의 NOR 서브어레이(sub-array)에 있는 셀들의 부동 게이트에 전하를 도입하기 전에, 서브어레이의 모든 셀은 동시에 소거된다. 메모리 셀의 NOR 어레이가 소거될 때 메모리의 V_TH 배전은 약 2 볼트 폭일 것이다. 이에 따라, V_TH 배전은 셀의 "과다 소거(over-erasing)"를 피하기 위한 주의 깊은 제어가 필요하다. V_TH가 0보다 낮을 때 셀은 과다 소거된다. V_TH가 0보다 낮은 셀은, 판독하는 동안 선택에서 제외될 수 없다. 그러한 셀은 어레이의 동작에 악영향을 미치기 때문에 이 상태로 있을 수 없다.

0과 동일한 V_CS를 인가함으로써 선택에서 제외될 프로그램된 어레이의 모든 셀은 0보다 훨씬 큰 V_TH를 가져야 한다. 본 명세서에서 사용된, V_TH는 셀의 부동 게이트상의 전하를 나타내며, 따라서 V_TH는 셀의 상태를 결정한다. 다음은 V_TH의 값이 어떻게 감지 증폭기에 의해 온 또는 오프로 복호화 되는가를 설명한다. 본 명세서에서 사용된 V_TH는 디바이스가 감지 증폭기에 의해 온으로 판독되는지 또는 오프로 판독되는지를 결정하는 디바이스의 전압이다.

본 명세서에서, V_TH는 V_C가 디바이스의 V_TH보다 크거나 같고 V_D가 0보다 클 때 비트 라인에 접속된 감지 증폭기가 디바이스를 온으로 판독하도록 정의된다. 비트 라인에 접속된 감지 증폭기는, V_C가 디바이스의 V_TH보다 낮을 때 디바이스를 오프로 판독할 것이다. 따라서, 셀이 NOR 어레이에서 과다 소거되는 정도까지, 그 셀은 수렴 기법(convergence technique)에 의해 0보다 큰 V_TH로 재프로그램 되어야 한다. 이러한 과다 소거된 셀은, 전하를 부동 게이트에 도입하는 종래의 채널 열전자 주입 기술을 사용하여 기록하는데 있어서 제어가 불가능한데, 이는 V_TH가 0보다 작은 셀이 큰 비트 라인 누전을 일으키기 때문이다. 큰 비트 라인 누전 때문에 셀을 기록하는데 필요한 V_DS를 공급하는 것이 어렵게 된다. 더욱이, 이들 과다 소거된 셀들 중 하나 이상의 셀이 기록된다할 지라도, 선택에서 제외된 셀들이 프로세스중에 기록될 수 있을 것이다. 따라서, 과다 소거된 셀이 존재하면 어레이에 있는 디바이스의 프로그래밍을 방해한다.

본 명세서에서 정의된, 프로그래밍은 셀의 V_TH가 증가하도록 부동 게이트에 음전하를 부가하는 것이다. 소거는 셀의 V_TH가 감소하도록 부동 게이트로부터 음전하를 제거하는 것이다. 프로그래밍은, 모든 셀을 최저 V_TH를 갖는 최저 논리 상태에 대응하는 다소 낮은 V_TH-TAR 상태로 프로그래밍 함으로써 셀의 일부가 V_TH ≤0인 과다 소거된 상태를 정정하는데 사용될 수 있다. 그 외의 논리 상태는 보다 높은 V_TH-TAR 값으로 프로그램될 수 있다. 예를 들면, 종래의 2-상태 메모리(논리 0과 논리 1)는, 0 < V_TH-TAR(0) < V_TH-TAR(1)이 되도록 V_TH-TAR(0)와 V_TH-TAR(1)을 가질 것이다. 소거 단계 동안의 목표 임계 전압 V_TH-TAR(소거)은 V_TH-TAR(0)이하 일것이며, 이러한 선택은 임의의 프로그래밍 단계 전에 논리 0 상태 이하로 소거되도록 보장할 것이다. 다음에서, V_TH-TAR은 프로그램 사이클이나 소거 사이클 동안의 목표 임계치로써, 프로그램 사이클이나 소거 사이클에서는 V_TH가 각각 임의의 논리 상태에 대응하는 V_TH-TAR까지 증가되거나, 소거된 임계 전압까지 감소된다.

또한, 개개의 디바이스들간의 변형, 감지 증폭기의 변형, 프로그램 수렴의 균일성, 프로그래밍 동안의 주변 온도의 변화 등으로 인하여, NOR 어레이가 정확히 프로그램되거나 정확히 소거되었음을 검증하는 것이 바람직하고 때로는 필요하다. 어레이의 각 디바이스가 부동 게이트상에 원하는 전하량을 가짐을 보증하는데 그러한 검증이 종종 필요하다. 그러나, 하나의 선택된 디바이스의 부동 게이트상의 전하량을 검증하는데 사용된 조건은, 어레이에 과다 소거된 셀이 있을 경우에는, 선택된 디바이스의 전하 상태에 대하여 신뢰성 있는 정보를 제공하지 못한다. 판독이 정확하지 않으면, 디바이스가 적절히 프로그램되었는지의 여부, 또는 적절히 소거되었는지의 여부를 알지 못한다. 따라서, 과다 소거된 셀로 인한 에러에 영향을 적게 받는 NOR 어레이의 EEPROM 디바이스의 부동 게이트를 프로그래밍 하거나 소거하는 방법이 요구된다. 부동 게이트 상의 전하를 보다 정확히 검증할 수 있는 NOR 어레이의 EPROM과 EEPROM 디바이스의 부동 게이트를 프로그래밍하는 방법이 요구된다.

본 발명은 NOR 어레이의 스택형 게이트 메모리 디바이스의 프로그램 또는 소거를 프로그래밍 하거나 검증하는 프로세스에 관한 것이다. 프로그래밍과 프로그램 검증에 관한 본 발명의 측면은 EPROM과 EEPROM 디바이스에 적용할 수 있다. 소거와 소거 검증에 관한 본 발명의 측면은 EEPROM 디바이스에만 적용할 수 있다. 이러한 본 발명에 있어서, 디바이스의 부동 게이트 상의 전하는 프로그래밍 또는 소거 기간 동안 주기적으로 검증된다. 디바이스를 정확히 프로그램하기 위하여, 또는, 프로그램중이거나 소거중인 디바이스의 부동 게이트 상의 전하를 정확히 또는 효율적으로 검증하기 위해서는, 다른 디바이스가 프로그래밍이나 검증의 정확성을 저해하지 않도록, 어레이의 다른 디바이스에 임의의 조건이 적용된다.

설명을 쉽게 하기 위하여, 본 발명은 n 채널 디바이스에 관하여 설명된다. 결론적으로, 이하에 설명되는 모든 바이어스와 부등식(예를 들면, V_CS > 0)은 n 채널에 대한 것이다. 당업자라면 p 채널 디바이스의 경우, 표현된 모든 바이어스와 부등식이 n 채널 디바이스에 대해 표현된 것과 부호는 반대이지만, 절대치는 동일함을 인식할 것이다.

예를 들면, 본 발명의 프로그램 사이클에서, 어레이의 셀은 (선택된 셀에 대한 워드 라인을 통해) V_CS > 0을 인가하고 (선택된 셀에 대한 비트 라인을 통해) V_DS > 0을 인가함으로써 선택된다. 둘 이상의 비트 라인에 정해진 V_DS를 인가함으로써 둘 이상의 디바이스가 동시에 프로그램될 수 있다. 일반적으로, V_CS는 0 볼트 보다 높고 10 볼트 보다 낮으며, V_DS는 0 볼트 보다 높고 5 볼트 보다 낮다. 전체 어레이에 인가되는 V_BS는 0보다 낮거나 0과 같다. 어레이의 다른 셀은 (선택에서 제외된 셀에 대한 워드 라인을 통해) 0보다 낮거나 0과 같은 V_CS를 인가함으로써 선택에서 제외된다. V_CS와 V_BS중 적어도 하나는 0보다 낮다.

이러한 본 발명에 있어서, 선택에서 제외된 워드 라인과 비트 라인은 선택된 디바이스에 접속되지 않은 워드 라인 또는 비트 라인이다. 선택에서 제외된 디바이스에 인가되는 V_CS가 음인 실시예에서, V_CS는 너무 큰 음일 수 없으며, 또는 어레이의 사전 프로그램된 셀은 (터널링(tunneling)에 의해) 잘못된 소거에 보다 영향을 받기 쉬울 것이다. 이와 관련하여, 약 -2 볼트 내지 0 미만의 볼트인 V_CS가 적절할 것으로 생각된다. V_TH가 0보다 낮거나 0과 같은 훨씬 과다 소거된 셀은 V_CS ≤V_TH ≤0일 때 선택에서 제외될 수 있다. 결론적으로, V_CS < 0이면 과다 소거된 셀이 잘못된 판독이나 프로그램을 일으키는 기회를 감소시킨다.

디바이스가 프로그램될 때, 그 디바이스에 대해 원하는 프로그래밍 상태에 있는지 또는 그 이상에 있는지를 결정하기 위해 부동 게이트의 전하가 주기적으로 검증된다(즉, 부동 게이트 상의 전하를 "판독"하기 위한 조건이 적용된다). 원하는 프로그래밍 상태는 V_TH-TAR이다. 결론적으로, 프로그램 검증 단계의 목적은 선택된 셀의 V_TH가 V_TH-TAR인지 아닌지, 또는 V_TH-TAR에 아주 충분히 근접해 있는지 그렇지 않은지의 여부를 결정하는 것이다. 당업자라면, V_TH-TAR을 약간 초과하는 V_TH를 갖는 것이 용인되고 프로그램된 메모리로부터 여전히 적절한 성능을 얻는다할 지라도 V_TH가 V_TH-TAR과 동일한 것이 유리함을 알 수 있을 것이다. V_TH가 V_TH-TAR을 초과할 수 있는 양은 특정 디바이스의 동작 허용 공차에 달려있을 것이다. 이러한 관점에서, V_TH가 V_TH-TAR보다 낮은 것은 바람직하지 않다.

프로그램 검증 단계 동안, 선택된 디바이스에 인가되는 V_CS는 V_TH-TAR과 같거나 V_TH-TAR보다 높다(그러나, 디바이스를 프로그램하는데 사용된 V_CS보다 낮다). 프로그램 검증 단계 동안, 지속적으로 하나 이상의 음의 V_BS가 선택된 셀에 인가되고(일반적으로 음의 V_BS가 단지 선택된 셀이 아니라 어레이의 모든 디바이스에 인가된다) 0 보다 낮은 V_CS가 선택에서 제외된 V_CS에 인가된다. 프로그램 검증 단계 동안 선택된 셀의 V_TH가 V_TH-TAR 보다 낮은 것으로 판정되면, 프로그램＼프로그램 검증 사이클이 계속된다. 프로그램 검증 단계 동안, V_TH가 V_TH-TAR과 같거나 V_TH-TAR보다 높은 것으로 판정되면, 특정 셀의 프로그래밍이 완료된다. 프로그램된 어레이를 판독할 때, 선택에서 제외된 디바이스에 인가된 V_CS가, 프로그래밍 동안 선택에서 제외된 디바이스에 인가된 V_CS와 동일한 것이 바람직하다. 프로그램 단계 동안의 V_BS가 프로그램 검증 단계 동안의 V_BS와 동일하면 이 또한 바람직하다.

몇몇 디바이스는 음의 기판 바이어스의 인가를 필요로 하는 조건에 의해 프로그램된다. 음의 V_BS를 사용하여 EEPROM 디바이스를 프로그래밍하는 예시적인 조건은 본 명세서에서 참조로써 인용된 U.S. Patent No. 5,569,504 to Bude et al.에 개시된다. V_BS가 0이하인지의 여부와 무관하게, 동일한 V_BS가 주어진 어레이의 모든 디바이스에 인가된다.

디바이스가 음의 기판 바이어스(V_BS)를 사용하여 프로그램될 때에는, 음의 기판 바이어스는 프로그램 검증 단계 동안 셀을 판독할 때에도 인가된다. 정확한 프로그램 검증은, 프로그램 검증 동안 음의 기판 바이어스를 인가함으로써, 몸체 효과 시프트(body effect shift)(즉, 주어진 감지 방식에 의해 결정되는 기판 바이어스와 디바이스의 임계 전압 사이의 관계)에 의해 V_TH-TAR가 시프트된다는 사실에도 불구하고, 실행된다. 몸체 효과 시프트는 V_BS가 0과 동일할 때 0이다. 본 발명의 디바이스 어레이에 있어서, 몸체 효과 시프트로 인한 V_TH-TAR의 시프트는 실질적으로 셀 단위로 변동하는 것은 아니다. 따라서, 일단 V_TH-TAR의 몸체 효과 시프트가 특정 어레이의 한 셀에 대해 결정되면, V_TH-TAR의 프로그램 검증은 V_TH-TAR과 그 몸체 효과 시프트의 합과 동일한 선택된 셀에 대한 V_CS를 사용하여 실행된다. 동일한 몸체 효과 시프트는 각각의 셀을 검증할 때 사용된다. 이것은 프로그래밍을 위해 기판 바이어스를 스위칭 온 하고 프로그램 검증을 위해 기판 바이어스를 스위칭 오프 하는 것이 전력과 시간을 모두 낭비하기 때문에 바람직하다. 이러한 이유 때문에, 0의 V_BS가 디바이스를 프로그램하는데 사용될 때 음의 V_BS를 프로그램 검증 단계 동안 사용하지 않은 것이다.

음의 V_BS를 사용하여 디바이스를 프로그램하는 본 발명의 실시예에서, 프로그램 검증은 1.) 프로그래밍 동안 디바이스에 인가되는 V_BS와 대략 동일한 음의 V_BS와, 2.) V_TH-TAR와 몸체 효과 시프트의 합과 동일한 제어 게이트 바이어스(V_CS), 및 3.) 0보다 높은 V_DS를 선택된 디바이스에 인가함으로써 실행된다.

프로그램 검증 단계 동안의 V_B와 V_S가 프로그래밍 단계 동안의 V_B와 V_S와 대략 동일한 것이 바람직하다. 당업자라면, 프로그램 및 프로그램 검증 단계 동안 이들 값들간의 차이가 크면 클수록, 프로그램 검증이 필요로 할 전력과 시간의 양이 더 커짐을 알 수 있을 것이다. 프로그램 검증을 위해 필요한 전력과 시간을 허용 한계 내에서 유지하기 위하여 프로그래밍과 프로그램 검증 동안 상기 값들을 대략 동일하게 유지하는 것이 바람직하다.

본 발명의 제 2 실시예에서, 프로그래밍이나, 프로그램 검증이나 소거 검증 기간 동안 어레이의 선택에서 제외된 디바이스의 워드 라인(즉, 상술한 선택된 디바이스의 워드 라인과는 다른 워드 라인)에 음의 V_CS가 인가될 경우 유리하다. 본 발명의 프로세스에 있어서, 셀이 음의 V_BS를 사용하여 프로그램되거나 셀이 0과 동일한 V_BS를 사용하여 프로그램될 때 음의 V_CS를 선택에서 제외된 셀에 인가하는 것이 유리하다. 예를 들면, 선택된 셀에 대한 프로그램 조건이 V_BS = 0이고, V_CS > 0이며, V_DS > 0일 경우, 프로그래밍 동안 선택에서 제외된 셀에 적용된 조건은 V_BS = 0이고, V_CS < 0이며 V_DS = 0이다. 프로그램 검증 조건이 V_BS = 0이고, V_CS = V_TH-TAR이며 V_DS > 0이면, 프로그램 검증 동안 선택에서 제외된 셀에 적용된 조건은 V_BS = 0이고, V_CS < 0이며, V_DS = 0이다. 상술한 예에서, 음의 V_BS를 사용하지 않고도 디바이스는 프로그램되고, 프로그래밍은 검증된다.

프로그램 조건이 V_BS < 0이고, V_CS > 0이며, V_DS > 0일 경우, 프로그래밍 동안 선택에서 제외된 셀에 적용된 조건은 V_BS < 0이고, V_CS < 0이며 V_DS = 0이다. 프로그램 검증 조건이 V_BS < 0이고, V_CS = V_TH-TAR + 몸체 효과 시프트이며, V_DS > 0이면, 프로그램 검증 기간 동안 선택에서 제외된 셀에 적용된 조건은 V_BS < 0이고, V_CS < 0이며, V_DS = 0이다. 상술한 예에서 디바이스는 음의 V_BS를 이용하여 프로그램되고, 프로그래밍은 검증된다.

본 발명의 다른 실시예에서, 소거 검증은 소거가 완료될 때를 결정되도록 실행된다. 소거는 모든 셀이 소거를 위해 V_TH ≤ V_TH-TAR일 때 완료된다. 소거를 위한 V_TH-TAR은 프로그램을 위한 V_TH-TAR보다 일반적으로 낮을 것이다. 어레이가 소거될 때 각각의 디바이스의 부동 게이트 상의 전하가 먼저 검증된다. 검증은 상기 설명된 조건을 사용하여 실행된다. 소거 검증은 또한 음의 V_BS를 어레이의 디바이스에 인가하거나, 또는 목표 임계 전압(V_TH-TAR)과 몸체 효과의 합인 제어 게이트 바이어스(V_CS), 즉 음의 V_CS를 선택에서 제외된 셀에 인가함으로써 실행되거나, 또는, 두 경우 모두에 의해 실행된다. 그러나, 프로그램 검증을 위한 동일한 전력과 시간 고려 사항이 소거 검증 상황에서는 나타나지 않기 때문에, 소거 검증 기간 동안의 V_B와 V_S가 소거시의 V_B와 V_S 모두와 대략 동일할 필요, 또는 그에 따른 장점은 없다.

음의 V_CS를 선택에서 제외된 셀에 인가하거나 음의 V_B를 모든 셀에 인가하면 전류가 선택에서 제외된 디바이스를 통해 선택된 비트 라인으로 제공되는 것이 방지된다. 이러한 누전이 과다 소거된 디바이스를 통과하지 못하게 함으로써, 디바이스의 부동 게이트 상의 전하를 검증하는데 있어서 에러가 방지된다.

본 발명은 NOR 어레이의 스택형 게이트 디바이스를 프로그래밍하고 소거하며, 디바이스의 소거 또는 프로그래밍시에 NOR 어레이의 개별 디바이스들의 부동 게이트 상의 전하를 검증하는 프로세스에 관한 것이다. 기본 NOR 어레이는 도 2에 예시된다. NOR 어레이(100)는 2 열(110, 120)과 2 행(130, 140)을 구비한다. 디바이스의 각각의 열(110, 120)은, 그와 각각 관련된 비트 라인(150, 160)을 구비한다. 디바이스의 각각의 행(130, 140)은, 그와 각각 관련된 워드 라인(170, 180)을 구비한다. 어레이(100)의 디바이스는 부호(181, 182, 183, 184)를 갖는다. 각 디바이스(181, 182, 183, 184)의 드레인은 특정 디바이스용 비트 라인에 접속된다. 각각의 디바이스(181, 182, 183, 184)의 게이트는 특정 디바이스용 드레인 라인에 접속된다. 디바이스(181, 182, 183, 184)는 공통 V_B와 V_S를 구비한다.

종래의 NOR 어레이에서는, 한 워드 라인과 하나 이상의 비트 라인에 임의의 전압을 인가함으로써 디바이스가 선택된다. 이러한 설명에 있어서 편의상, 전압이 어레이의 비트 라인중 한 라인에만 단번에 인가되는 간단한 어레이의 동작이 설명된다.

예를 들면, 도 2를 참조하면, 디바이스(181)는 비트 라인(160)과 워드 라인(180)상의 전압을 0과 동일하게 유지하면서, 워드 라인(170) 상에 0보다 큰 전압을 인가하고 비트 라인(150) 상에 0보다 큰 전압을 인가함으로써 선택된다. 그에 따라, 비트 라인(150)과 워드 라인(170)의 교차점에 있는 디바이스(181)가 선택된다. 다른 3개의 디바이스(182, 183, 184)는 "선택에서 제외된다."

본 발명의 프로세스에서는, 선택된 디바이스의 프로그래밍 또는 소거는, 그 디바이스가 프로그램되거나 소거될 때 디바이스의 부동 게이트 상의 전하를 주기적으로 검증함으로써 이루어진다. 프로그램 검증 및 소거 검증 단계 동안, 디바이스의 실제 V_TH가 프로그램 단계 또는 소거 단계 동안의 디바이스의 V_TH-TAR인지 아닌지의 여부가 결정된다(프로그램 동안의 V_TH-TAR과 소거 동안의 V_TH-TAR은 서로 다르며, V_TH-TAR(프로그램) ≥ V_TH-TAR(소거)이다.). 결론적으로, 검증 단계는 메모리 셀의 어레이의 프로그래밍 또는 소거 기간 동안 주기적으로 실행되는 판독 단계이다.

표준 판독 단계에서, 셀은 V_DS > 0과, V_TH-TAR(소거)보다는 크거나 같지만 V_TH-TAR(프로그램)보다는 작거나 같은 V_CS(즉, V_TH-TAR(소거) ≤ V_CS ≤ V_TH-TAR(프로그램)) 및, V_BS = 0을 이용하여 판독된다. 본 발명의 프로세스에서는, 프로그래밍, 프로그램 검증 또는 소거 검증 단계들이 효과적으로 그리고 정확하게 실행될 수 있게 하는 조건들이 상술한 프로그래밍이나, 프로그램 검증이나, 소거 검증 동안에 어레이의 선택된 디바이스나 어레이의 선택에서 제외된 디바이스, 또는 두 가지 모두에 적용된다.

본 발명의 한 측면에 있어서, 음의 V_BS는, 음의 V_BS를 사용하여 프로그램된 디바이스에 대한 프로그램 검증 기간 동안 부동 게이트 상의 전하를 검증하는 경우에, 사용된다. 이에 따라, 검증이 보다 효율적으로 실행될 수 있는데, 그 이유는 프로그래밍 기간 동안의 음의 V_BS를 검증 기간 동안의 0의 V_BS로 스위칭(시간과 에너지를 모두 소비하는)할 필요가 없기 때문이다. 음의 V_BS를 인가하면 디바이스의 V_TH에서의 몸체 효과 시프트를 유발하기 때문에, 검증 기간 동안 선택된 디바이스에 인가되는 V_CS는 V_TH-TAR과 몸체 효과 시프트(γ(V_BS)로 표시됨)의 합이어야 한다. 검증 기간 동안 이러한 방식으로 V_CS를 조정하면, 정상 작동 동안 (프로그램 또는 소거 사이클의 검증 상황에서 판독하는 것과 반대로) 0과 동일한 V_BS를 사용하여 메모리 어레이를 판독할 때 정확한 결과가 얻어진다.

본 발명의 다른 측면에 있어서, 음의 V_CS는 프로그래밍, 프로그램 검증 또는 소거 검증 기간 동안, 어레이의 선택에서 제외된 디바이스에 인가된다. 음의 V_CS를 인가하면, 선택된 셀의 V_TH-TAR의 프로그램 또는 검증 시에 에러를 방지한다. 본 발명에 의해 예상된 조건의 요약은 다음의 표 1 및 2에서 제시된다.

프로그램 검증 기간 동안 선택된 셀에 인가되는 V_DS는 일반적으로 약 0.8V 내지 1.5V이다. 프로그래밍 동안 선택된 셀에 인가되는 V_DS는 약 2.5V 내지 약 6V이다. 프로그래밍 기간 동안 선택된 셀에 인가된 V_CS는 일반적으로 약 2V 내지 약 12V이다. V_BS-PROG는 일반적으로 약 -2V 내지 약 -3V이다.

소거 기간 동안 V_CS, V_CD 또는 V_CB는, 예를들어 약 -15 내지 약 -20V이다. 당업자라면, 소거 기간 동안 어레이에 인가된 특정 전압이 부동 게이트와 제어 게이트 사이의 접속과 게이트 산화물의 두께에 따라 달라짐을 알고 있을 것이다.

도 3은 본 발명의 일 측면에 대한 프로그래밍 사이클의 흐름도이다. 사이클은, 시작시에, 임계 전압(V_TH)(즉, 부동 게이트 상의 전하)을 판정하도록 선택된 셀을 판독하고 임계 전압을 V_TH-TAR과 비교한다(프로그램 검증 단계(100)). 프로그램 검증은 선택된 디바이스의 원하는 V_TH 이상인 V_CS를 선택된 디바이스에 인가함으로써 실행된다. 프로그램 검증 단계(100)동안, V_TH가 V_TH-TAR보다 낮다고 판정되면, 셀을 프로그램하기 위한 조건이 적용된다(프로그램 단계(110)). 프로그래밍 기간 동안, 검증 단계가 부동 게이트 상의 전하를 검사하기 위한 검증 단계가 실행된다. (1) 프로그램 검증 및 (2) 프로그램의 사이클은 디바이스의 V_TH가 V_TH-TAR과 동일하거나 V_TH-TAR을 초과할 때까지 계속된다. 단계(120)에서, 프로그램 검증 기간 동안 디바이스 V_TH가 V_TH-TAR 이상이다고 판정되고, 프로그래밍을 위한 다른 셀이 선택된다.

도 3에서 설명된 사이클의 단계들은 주어진 워드 라인 상의 하나 이상의 셀에 동시에 적용될 수 있다. 그러나, 그 사이클의 단계들은 동일한 어레이의 상이한 워드 라인 상에 있는 셀들에 동시에 실행될 수 없다.

디바이스가 도 3에서 설명된 사이클 기간 동안 판독되는 조건은 프로그래밍 조건에 달려있을 것이다. 디바이스가 0보다 큰 V_CS와 V_DS 및 0 기판 바이어스(V_BS)를 사용하여 프로그램될 경우, 프로그램 검증은 원하는 V_TH와 같거나 그보다 큰 V_CS를 사용하여 실행된다. 프로그램 검증 기간 동안의 V_DS는 프로그래밍동안의 V_DS보다 낮을 것이고 (0 ≤V_DS≤1.5), V_BS는 0이다.

디바이스가 0보다 큰 V_CS와 V_DS 및 음의 기판 바이어스(예를 들면, V_BS는 -0.5V 이하임)를 사용하여 프로그램되면, 판독 검증은 원하는 V_TH와 몸체 효과 시프트(γ(V_BS))의 합 이상의 큰 V_CS를 사용하여 실행된다. 몸체 효과 시프트는 주어진 감지 기법에 의해 판정되는 음의 기판 바이어스에 의해 기인한 임계 전압 시프트이다. 이러한 임계 전압 시프트가 어레이의 모든 디바이스에 대해 균일하기 때문에, 디바이스는 V_TH와 몸체 효과의 합 이상의 큰 V_CS를 인가함으로써 판독되는데, 여기서 몸체 효과 시프트의 동일한 값은 모든 셀에 대해 사용된다. 프로그램 검증 기간 동안의 V_BS는 프로그래밍 기간 동안의 V_BS와 동일하다.

본 발명의 몇몇 실시예에서, 어레이의 다른 모든 워드 라인에 음의 V_CS를 인가하는 것이 유리하다. 도 2에 도시된 어레이를 참조하면, 음의 V_CS는 선택된 디바이스(181)가 접속되지 않은 워드 라인(180)에만 인가된다. 음의 V_CS를 선택에서 제외된 셀에 인가함으로써 제공되는 장점(즉, 정확한 프로그램 또는 검증)은 V_BS가 0또는 음인지의 여부와 무관하게 얻어진다.

도 3에 도시된 흐름 다이어그램에서, 디바이스는 프로그래밍 전에 판독 검증된다. 대안적 실시예에서, 디바이스는 얼마간의 선택된 시간 간격 동안 프로그램될 때 까지는 프로그램 검증되지 않는다.

본 발명의 소거 사이클의 흐름 다이어그램은 도 4에 예시된다. 사이클은, 어레이의 모든 셀이 부동 게이트로부터의 전하를 소거하는 조건하에 놓이게 하여 부동 게이트를 보다 양으로 대전되게 함으로써 시작된다(단계(200)). 메모리 셀의 어레이를 소거하기 위한 적절한 조건은 표 1에 요약되어 있다. 셀이 소거된 후, 검증 단계(210)는 부동 게이트 상의 전하를 결정하기 위하여 각각의 셀에 대해 개별적으로 실행된다.

본 발명의 소거 검증 사이클의 한 실시예에서, 검증 단계는 모든 셀에 음의 V_BS를 인가함으로써 실행된다.(음의 V_BS는 어레이를 소거하는데 사용되지 않는다). 검증이 음의 V_BS를 사용하여 실행되면, 검증 단계 동안 선택된 셀에 인가되는 V_CS는 V_TH-TAR과 γ(V_BS)의 합과 동일하다. 이러한 실시예에서는, 판독 검증 기간 동안에, 선택에서 제외된 셀에 인가되는 V_CS가 0이다. 판독 검증 기간 동안 판독되는 셀에 음의 V_BS를 인가하면, 임의의 과다 소거된 셀이 어레이에 존재하는 경우, 이들 과다 소거된 셀이 "오프"로 판독해야 하는 셀을 "온"으로 판독하게 할 만큼 많은 비트 라인 누전을 제공하지는 않을 것이다. 음의 V_BS가 셀을 프로그램하는데 사용되는지의 여부와 무관하게, 음의 V_BS가 소거 검증 기간 동안 인가된다. 어레이가 한 셀씩 소거되는 것이 아니라 모두 동시에 소거되기 때문에, 소거 조건과 소거 검증을 위한 음의 V_BS 사이에서 셀을 스위칭 하면 시간과 양을 많이 소모하지 않는다(셀이 음의 V_BS 없이 프로그램되고 이어서 음의 V_BS를 사용하여 검증되는 경우에서처럼). 소거 검증 사이클의 제 2 실시예에서, V_TH-TAR(소거)와 동일한 V_CS가 소거 검증 단계에서 선택된 디바이스에 인가되고, 음의 V_CS는 소거 검증 단계 동안 소거에서 제외된 디바이스에 인가된다. 제 3 실시예에서, 음의 V_BS가 소거 검증 기간 동안 선택된 셀과 선택에서 제외된 셀 모두에 인가되고, V_TH-TAR+γ(V_BS)와 동일한 V_CS가 선택된 디바이스에 인가되며, 음의 V_CS가 선택에서 제외된 디바이스에 인가된다.

소거 사이클의 소거 검증 단계 동안, 어레이의 하나 이상의 디바이스의 V_TH가 V_TH-TAR(소거)보다 큰 것으로 판정되면, 어레이는 조금 더 소거된다. 소거 기간 동안 주기적으로, 소거 검증 단계가 실행되어 부동 게이트 상의 전하를 검사한다. (1) 소거 및 (2) 소거 검증 사이클은, 어레이의 모든 디바이스의 V_TH가 V_TH-TAR(소거; 일반적으로, 소거 상황에서의 V_TH-TAR은 프로그램 상황에서의 V_TH-TAR보다 낮다)보다 낮아질 때까지 계속된다. 소거 검증 단계 동안, 어레이의 모든 셀의 V_TH가 V_TH-TAR(소거)와 동일한 것으로 판정되면 소거가 완료된다. 소거 사이클은 소거로 시작하고 소거 검증이 이어진다. 프로그래밍 사이클과는 반대로, 실제로는 소거 및 판독 검증 단계의 순서가 역전되지는 않는다.

본 발명에서, 소거 검증을 위해 사용된 V_TH-TAR이 프로그램 검증을 위한 V_TH-TAR과 동일하도록 요구되지는 않는다. 몇몇 실시예에서, V_TH-TAR(소거)는 V_TH-TAR(프로그램)보다 1볼트 이상 낮다. 이는 0 상태와 1 상태 사이의 임계 전압 마진을 보증한다. 일반적으로 (프로그래밍 또는 소거 기간 동안의 검증 동작과는 구별되는) 정상 판독 동작 동안, V_CS는 (V_TH-TAR(소거) + V_TH-TAR(기록))의 대략 1/2일 것이다. V_TH-TAR은 0보다 항상 크다.

실시예 1

스택형 게이트 디바이스의 어레이의 개별 디바이스의 V_TH가 결정되었다. 어레이는 256 디바이스 * 256 디바이스였다. 디바이스는 스택형 게이트 EEPROM 디바이스이다. 디바이스는 0.48 미크론의 채널 길이를 갖는다. 각각의 셀의 기판 바이어스(V_TH(V_BS))의 기능으로서의 V_TH는 다음과 같이 측정되었다. 첫째, 셀은 V_BS = 0으로 개별적으로 판독되었다. 주어진 셀은 V_DS = 0.8을 인가함으로써 그리고 2V에서부터 6V까지 50 mV씩 증가시킨 여러 가지 값의 V_CS(n으로 색인됨 즉, V_CS(n))로 판독하도록 선택되었다. 주어진 셀의 V_TH(0)는, 셀이 선택된 비트 라인에 접속된 감지 증폭기에 의해 "온"으로 판독되는, V_CS(n)의 최저치로 판정되었다. 어레이의 셀의 V_BS가 -0.5V, -1V, -1.5V, -2V일 때, 각 셀의 V_TH가 상술한 절차에 의해 또다시 판정되어, V_TH(-0.5), V_TH(-1), V_TH(-1.5) 및 V_TH(-2)로 결과한다. 셀의 몸체 효과 시프트(γ(V_BS))는 V_TH(V_BS)-V_TH(0)으로 판정되었다.

도 5는 주어진 몸체 효과 시프트가 50mV의 간격인 어레이의 셀의 수를 예시한다. -0.5V와 -1V의 V_BS가 인가된 어레이의 모든 디바이스에 대한 몸체 효과 시프트 전압은 두 개의 50mV 간격 내에 있다. -1.5V 및 -2V의 V_BS가 인가된 어레이의 디바이스 모두에 대한 몸체 효과 시프트 전압은 3개의 50mV의 간격 내에 있다. 도 5는, 주어진 음의 V_BS에 대해, 디바이스의 임계 전압에 대한 몸체 효과 시프트가 디바이스들의 어레이에서 디바이스간에 변화가 거의없음을 나타낸다. 따라서, 도 5는 (V_BS = 0의 정상 판독 하에서 V_TH-TAR인) 셀의 V_TH가 V_BS < 0으로 판독할 때 그의 V_TH가 V_TH-TAR + γ(V_BS)━여기서 γ(V_BS)는 전체 어레이의 모든 셀에 대해 선택된 단일 값이다━임을 검증함으로써 결정됨을 나타낸다.

이상에서 설명된 바와 같이, 본 발명에 따르면, 본 발명은 NOR 어레이의 스택형 게이트 메모리 디바이스의 프로그램 또는 소거를 프로그래밍 하거나 검증하는 처리가 제공된다.

Claims

NOR 어레이의 다수의 스택형-게이트 메모리 디바이스의 부동 게이트 상의 전하를 변경시키는 프로세스에 있어서,

하나 이상의 디바이스는 디바이스 어레이의 선택된 디바이스이고, 상기 어레이의 상기 선택된 디바이스 외의 다른 디바이스는 선택에서 제외된 디바이스이며, n채널 디바이스에 대해서는 상기 선택된 디바이스와 선택에서 제외된 디바이스에 0 이하의 V_BS를, 상기 선택에서 제외된 디바이스에 0이하의 V_CS를 인가하되, 상기 V_BS와 V_CS 중 적어도 하나는 0보다 낮게 하고, p채널 디바이스에 대해서는 상기 선택된 디바이스와 선택에서 제외된 디바이스에 0 이상의 V_BS를, 상기 선택에서 제외된 디바이스에 0이상의 V_CS를 인가하되, V_BS와 V_CS중 적어도 하나는 0보다 높게 함으로써, 상기 디바이스 어레이의 선택된 워드 라인 상의 하나 이상의 디바이스의 V_TH가 목표 임계 전압 보다 높은가 낮은가를 검증하는 단계와,

상기 디바이스의 V_TH가 상기 목표 임계 전압보다 낮거나 높으면, 상기 선택된 디바이스가 상기 부동 게이트 상의 전하를 변경시키는 조건에 따르도록 하는 단계를 포함하는 전하 변경 프로세스.
제 1 항에 있어서,

상기 디바이스는 n 채널이고, V_BS는 0미만이며, 상기 선택에서 제외된 디바이스에 인가되는 V_CS는 0과 동일하며, 상기 검증 기간 동안 상기 선택된 디바이스에 인가된 V_CS는 목표 임계 전압과 몸체 효과 시프트의 합과 동일한 전하 변경 프로세스.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

제 2 항에 있어서,

상기 디바이스 어레이의 디바이스에 대한 몸체 효과 시프트를 결정하는 단계를 더 포함하는 전하 변경 프로세스.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,

상기 디바이스는 n 채널이고, 상기 V_BS는 0이며, 상기 선택에서 제외된 디바이스에 인가되는 V_CS는 0미만이며, 상기 선택된 디바이스에 인가되는 V_CS는 상기 목표 임계 전압과 동일한 전하 변경 프로세스.
제 1 항에 있어서,

상기 디바이스는 n 채널이고, 상기 V_BS는 0미만이며, 상기 선택에서 제외된 디바이스에 인가되는 V_CS는 0미만이며, 검증 기간 동안 상기 선택된 디바이스에 인가되는 V_CS는 상기 임계 전압과 몸체 효과 시프트의 합과 동일한 전하 변경 프로세스.
제 2 항에 있어서,

상기 부동 게이트 상의 전하를 변경시키는 조건은, 상기 선택된 디바이스와 선택에서 제외된 디바이스에 음의 V_BS를, 상기 선택된 디바이스에 0보다 큰 V_CS를, 그리고 상기 선택에서 제외된 디바이스에 0과 동일한 V_CS를 인가하는 단계를 포함하는 프로그래밍 조건이고, 상기 프로그래밍 조건은 상기 디바이스의 V_TH가 상기 목표 임계 전압보다 낮을 때 적용되는 전하 변경 프로세스.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.

제 4 항에 있어서,

상기 부동 게이트 상의 전하를 변경시키는 조건은, 상기 선택된 디바이스와 선택에서 제외된 디바이스에 0과 동일한 V_BS를, 상기 선택된 디바이스에 0보다 큰 V_CS를, 그리고 상기 선택에서 제외된 디바이스에 0보다 낮은 V_CS를 인가하는 단계를 포함하는 프로그래밍 조건이고, 상기 프로그래밍 조건은 상기 디바이스의 V_TH가 상기 목표 임계 전압보다 낮을 때 적용되는 전하 변경 프로세스.
제 5 항에 있어서,

상기 부동 게이트 상의 전하를 변경시키는 조건은, 상기 선택된 디바이스와 선택에서 제외된 디바이스에 음의 V_BS를, 상기 선택된 디바이스에 0보다 큰 V_CS를, 그리고 상기 선택에서 제외된 디바이스에 0보다 낮은 V_CS를 인가하는 단계를 포함하는 프로그래밍 조건이고, 상기 프로그래밍 조건은 상기 디바이스의 V_TH가 상기 목표 임계 전압보다 낮을 때 적용되는 전하 변경 프로세스.
제 2 항에 있어서,

상기 메모리 디바이스는 EEPROM 디바이스이고, 상기 부동 게이트 상의 전하를 변경시키는 조건은 소거 조건이며, 상기 소거 조건은 상기 디바이스의 V_TH가 상기 목표 임계 전압보다 클 때 적용되는 전하 변경 프로세스.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.

제 4 항에 있어서,

상기 메모리 디바이스는 EEPROM 디바이스이고, 상기 부동 게이트 상의 전하를 변경시키는 조건은 소거 조건이며, 상기 소거 조건은 상기 디바이스의 V_TH가 상기 목표 임계 전압보다 클 때 적용되는 전하 변경 프로세스.
청구항 11은(는) 설정등록료 납부시 포기되었습니다.

제 5 항에 있어서,

상기 메모리 디바이스는 EEPROM 디바이스이고, 상기 부동 게이트 상의 전하를 변경시키는 조건은 소거 조건이며, 상기 소거 조건은 상기 디바이스의 V_TH가 상기 목표 임계 전압보다 클 때 적용되는 전하 변경 프로세스.
NOR 어레이의 다수의 스택형 메모리 디바이스의 부동 게이트 상의 전하를 변경시키는 프로세스에 있어서,

하나의 디바이스는 디바이스 어레이의 선택된 디바이스이고, 상기 어레이의 상기 선택된 디바이스 외의 다른 디바이스는 선택에서 제외된 디바이스이며, n채널 디바이스에 대해서는 상기 선택된 디바이스와 선택에서 제외된 디바이스에 0보다 낮은 V_BS를 인가하고, p 채널 디바이스에 대해서는 상기 선택된 디바이스와 선택에서 제외된 디바이스에 0보다 높은 V_BS를 인가함으로써, 상기 디바이스 어레이의 선택된 워드 라인 상의 하나 이상의 디바이스의 V_TH가 목표 임계 전압 보다 높은가 또는 낮은가를 검증하는 단계와,

상기 디바이스의 V_TH가 상기 목표 임계 전압보다 낮거나 높으면, 상기 선택된 디바이스가 상기 부동 게이트 상의 전하를 변경시키는 조건을 따르도록 하는 단계를 포함하는 전하 변경 프로세스.
제 12 항에 있어서,

n 채널 디바이스의 경우, 0보다 낮은 V_CS를 상기 선택에서 제외된 디바이스에 인가하는 단계를 더 포함하며, 상기 검증 기간 동안 상기 선택된 디바이스에 인가된 V_CS는 상기 목표 임계 전압과 몸체 효과 시프트의 합과 동일한 전하 변경 프로세스.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.

제 13 항에 있어서,

상기 디바이스 어레이의 상기 디바이스에 대해 몸체 효과 시프트를 결정하는 단계를 더 포함하는 전하 변경 프로세스.
청구항 15은(는) 설정등록료 납부시 포기되었습니다.

제 13 항에 있어서,

상기 선택된 디바이스에 인가되는 V_CS는 상기 목표 임계 전압과 동일한 전하 변경 프로세스.
청구항 16은(는) 설정등록료 납부시 포기되었습니다.

제 12 항에 있어서,

p 채널 디바이스의 경우, 0과 동일한 V_CS를 상기 선택에서 제외된 디바이스에 인가하는 단계를 더 포함하며, 상기 검증 기간 동안 상기 선택된 디바이스에 인가되는 V_CS는 상기 목표 임계 전압과 몸체 효과 시프트의 합과 동일한 전하 변경 프로세스.
청구항 17은(는) 설정등록료 납부시 포기되었습니다.

제 16 항에 있어서,

상기 부동 게이트 상의 전하를 변경시키는 조건은, 상기 선택된 디바이스와 상기 선택에서 제외된 디바이스에 음의 V_BS를, 상기 선택된 디바이스에 0보다 높은 V_CS를, 상기 선택에서 제외된 디바이스에 0과 동일한 V_CS를 인가하는 단계를 포함하는 프로그래밍 조건이고, 상기 프로그래밍 조건은 상기 디바이스의 V_TH가 상기 목표 임계 전압보다 낮을 때 적용되는 전하 변경 프로세스.
제 13 항에 있어서,

상기 부동 게이트 상의 전하를 변경시키는 조건은, 상기 선택된 디바이스와 상기 선택에서 제외된 디바이스에 음의 V_BS를, 상기 선택된 디바이스에 0보다 높은 V_CS를, 상기 선택에서 제외된 디바이스에 0보다 낮은 V_CS를 인가하는 단계를 포함하는 프로그래밍 조건이고, 상기 프로그래밍 조건은 상기 디바이스의 V_TH가 상기 목표 임계 전압보다 낮을 때 적용되는 전하 변경 프로세스.
제 13 항에 있어서,

상기 메모리 디바이스는 EEPROM이고, 상기 부동 게이트 상의 전하를 변경시키는 조건은 소거 조건이며, 상기 소거 조건은 상기 디바이스의 V_TH가 상기 목표 임계 전압보다 높을 때 적용되는 전하 변경 프로세스.
청구항 20은(는) 설정등록료 납부시 포기되었습니다.

제 16 항에 있어서,

상기 메모리 디바이스는 EEPROM이고, 상기 부동 게이트 상의 전하를 변경시키는 조건은 소거 조건이며, 상기 소거 조건은 상기 디바이스의 V_TH가 상기 목표 임계 전압보다 높을 때 적용되는 전하 변경 프로세스.
NOR 어레이의 다수의 스택형 메모리 디바이스의 부동 게이트 상의 전하를 변경시키는 프로세스에 있어서,

하나 이상의 디바이스는 디바이스 어레이의 선택된 디바이스이고, 상기 어레이의 상기 선택된 디바이스 외의 다른 디바이스는 선택에서 제외된 디바이스 이며, n채널 디바이스에 대해서는 상기 선택에서 제외된 디바이스에 0보다 낮은 V_CS를 인가하고, p채널 디바이스에 대해서는 상기 선택에서 제외된 디바이스에 0보다 높은 V_CS를 인가함으로써 상기 디바이스 어레이의 선택된 워드 라인 상의 하나 이상의 디바이스의 V_TH가 목표 임계 전압 보다 높은가 또는 낮은가를 검증하는 단계와,

상기 디바이스의 V_TH가 상기 목표 임계 전압보다 낮거나 높으면, 상기 선택된 디바이스가 상기 부동 게이트 상의 전하를 변경시키는 조건을 따르도록 하는 단계를 포함하는 전하 변경 프로세스.
제 21 항에 있어서,

n 채널 디바이스의 경우, 상기 검증 단계 동안 상기 어레이의 상기 모든 디바이스에 음의 V_BS를 인가하는 단계를 더 포함하되, 상기 검증 기간 동안 상기 선택된 디바이스에 인가된 V_CS는 상기 목표 임계 전압과 상기 몸체 효과 시프트의 합과 동일한 전하 변경 프로세스.
청구항 23은(는) 설정등록료 납부시 포기되었습니다.

제 22 항에 있어서,

상기 디바이스 어레이의 상기 디바이스에 대해 몸체 효과 시프트를 결정하는 단계를 더 포함하는 전하 변경 프로세스.
청구항 24은(는) 설정등록료 납부시 포기되었습니다.

제 21 항에 있어서,

n 채널 디바이스의 경우, 상기 검증 단계 동안 상기 어레이의 상기 모든 디바이스에 0과 동일한 V_BS를 인가하는 단계를 더 포함하되, 상기 선택된 디바이스에 인가되는 V_CS는 상기 목표 임계 전압과 동일한 전하 변경 프로세스.
제 22 항에 있어서,

상기 부동 게이트 상의 전하를 변경시키는 조건은 상기 선택된 디바이스와 선택에서 제외된 디바이스에 음의 V_BS를, 상기 선택된 디바이스에 0보다 높은 V_CS를 인가하는 단계를 더 포함하는 프로그래밍 조건이고, 상기 프로그래밍 조건은 상기 디바이스의 V_TH가 상기 목표 임계 전압보다 낮을 때 적용되는 전하 변경 프로세스.
청구항 26은(는) 설정등록료 납부시 포기되었습니다.

제 24 항에 있어서,

상기 부동 게이트 상의 전하를 변경시키는 조건은 상기 선택된 디바이스와 선택에서 제외된 디바이스에 0과 동일한 V_BS를, 상기 선택된 디바이스에 0보다 높은 V_CS를 인가하는 단계를 더 포함하는 프로그래밍 조건이고, 상기 프로그래밍 조건은 상기 디바이스의 V_TH가 상기 목표 임계 전압보다 낮을 때 적용되는 전하 변경 프로세스.
제 22 항에 있어서,

상기 메모리 디바이스는 EEPROM이고, 상기 부동 게이트 상의 상기 전하를 변경시키는 조건은 소거 조건이며, 상기 소거 조건은 상기 디바이스의 V_TH가 상기 목표 임계 전압보다 높을 때 적용되는 전하 변경 프로세스.
청구항 28은(는) 설정등록료 납부시 포기되었습니다.

제 24 항에 있어서,

상기 메모리 디바이스는 EEPROM이고, 상기 부동 게이트 상의 상기 전하를 변경시키는 조건은 소거 조건이며, 상기 소거 조건은 상기 디바이스의 V_TH가 상기 목표 임계 전압보다 높을 때 적용되는 전하 변경 프로세스.