KR0152318B1 - 불휘발성 반도체 기억 장치와 그 기록 특성 회복 방법 - Google Patents

불휘발성 반도체 기억 장치와 그 기록 특성 회복 방법 Download PDF

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가네꼬 히사시
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Abstract

EEPROM에 있어서, 기록/소거를 반복함으로써 터널 산화막의 열화를 수복하여 메모리의 수명 연장을 도모한다. 실리콘 기판(1)을 접지하고, 드레인 영역(7)에 전원 전압(Vcc;5V)을, 제어 게이트(5)에 고전압(Vpp;10V)을 인가하여, 터널 게이트 전극(2)에 전압 스트레스를 걸고 , 산화막(2)중에서 포획되어 있던 전자를 부유 게이트(3)로 배출한다.

Description

불휘발성 반도체 기억 장치와 그 기록 특성 회복 방법
제1도는 본 발명의 제1, 제2의 실시예를 설명하기 위한 불휘발성 반도체 기억 장치의 블럭도.
제2도는 본 발명의 제1의 실시예의 효과를 설명하기 위한 메모리 셀의 단면도.
제3도는 본 발명의 제1실시예 및 종래예의 기록 특성을 나타내는 그래프.
제4도는 본 발명의 기록 특성 회복 방법의 실시예를 설명하기 위한 흐름도.
제5도는 본 발병의 실시예 및 종래예의 기록 특성을 나타내는 그래프.
제6도는 불휘발성 반도체 기억 장치의 메모리셀 어레이부의 평면도와 단면도.
제7도는 종래예의 기록 특성을 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘 기판 BL : 비트선
2 : 터널 게이트 산화막 MC : 메모리 셀
3 : 부유 게이트 SL : 소스선
4 : 게이트 절연막 WL : 워드선
5 : 제어 게이트 6 : 소스 영역
7 : 드레인 영역 8 : 콘택트
10 : 메모리 셀 어레이
11 : 로우 어드레스 디코더 및 워드 드라이버
12,13,14 : 전원 전환 회로 15 : 컬럼 어드레스 디코더
16 : 센스 앰프 및 바이어스 회로 17 : 기록 회로
18 : 콘트롤러
본 발명은 불휘발성 반도체 기억 장치 및 그 데이타 기록 특성의 회복 방법에 관한 것으로, 특히 플래시 메모리라는 이름으로 알려진 일괄 소거형 EEPROM과 같은 부유 게이트에 있어서 정보를 기억하는 불휘발성 반도체 기억 장치와 그 기록 특성의 회복 방법에 관한 것이다.
제6(a)도는 이전 종류의 불휘발성 반도체 기억 장치의 메모리 셀 어레이부의 평면도이며, 제6(b)도, 제6(c)도는 그 A-A선의 단면도이다.
제6(a)도에 도시하는 바와 같이, 메모리 셀 어레이부에 있어서는 비트선 BL과, 워드선 WL이 각각 평행하고, 또 서로 직교하도록 설치되어 있다. 워드선 WL아래에는 부유 게이트가 설치되어 있고, 그 부분에 메모리 셀 MC이 구성되어 있다. 그 메모리 셀 부에 있어서 워드선 WL은 제어 게이트로 되어 있고, 제어 게이트를 사이에 두고 그 양측에는 소스 영역(6)과 드레인 영역(7)이 형성되어 있다. 소스 영역(6)은 복수의 메모리 셀에 공통하도록 ,워드선 WL을 따라 연속하여 형성되어 있고, 드레인 영역(7)은, 콘택트(8)를 통해 비트선 BL과 접속되어 있다.
제6(b)도에 도시하는 바와 같이, 부유 게이트(3)는, P형 실리콘 기판(1)상에 얇은 터널 게이트 산화막(2)을 통해 형성되어 있고, 그 위에는 게이트 절연막(4)을 통해 제어 게이트(5)가 형성되어 있다. 상술한 바와 같이 제어 게이트(5)는, 워드선 WL의 일부를 이루고 이것과 일체적으로 형성된 것이다. 부유 게이트(3) 및 제어 게이트(5)의 양측의 실리콘 기판 표면에는, 소스 영역(6)과 드레인 영역(7)이 이들의 게이트에 자기 정합되어 형성되어 있다.
이 불활성 반도체 기억 장치의 플래시 메모리로서 동작은 이하와 같다.
기록시에는, 소스 영역(6)을 접지(0V)하여, 제어 게이트(5)에 12V의 고전압을, 드레인 영역(7)에 전원 전압의 5V를 10μ초 정도 인가한다. 이로써, 제6(b)도에 도시하는 바와같이, 채널 영역에 있어서 열전자가 발생하고, 이 열전자가 터널 게이트 산화막(2)을 통해 부유 게이트(3)에 주입되어 기록이 행하여진다. 즉, 기록이 행하여진 셀에서는, MOS 트랜지스터로서의 임계값이 상승한다. 한편, 판독은, 소스 영역(6)을 접지하고, 제어 게이트(5)에 5V, 드레인 영역(7)에 1V정도를 인가하여 이셀에 전류가 흐르는 지의 여부를 검출하는(이 바이어스 조건 하에서는, 기록이 행하여진 셀에서는 전류가 흐르지 않고, 소거 상태의 셀에서는 전류가 흐른다)것으로 행한다. 또, 소거는 , 제어 게이트(5)에 0V, 소스 영역(6)에 10V의 고전압을 인가하여, 부유 게이트-소스 영역간의 F-N(Fowler-Nordheim)터널 현상에 의해, 제6(c)도에 도시하는 바와 같이, 부유 게이트(3)에 축적되어 있는 전자를 터널 게이트 산화막(2)을 통해 소스측으로 배출하는 것에 의해 행한다.
이런 종류의 불휘발성 반도체 기억 장치에 있어서의 당면한 최대 과제의 하나는, 기록/소거를 반복함으로써 일어나는 기록 특성 및 소거 특성의 열화이다. 이 가운데 후자는, 부유 게이트(5)에 축적된 전자를 소스 전극(6)으로 배출할 때 터널 게이트 산화막(2)의 소스 영역(6)근방에 고전계가 생김으로써, 이 부분에서의 산화막이 열화하기 때문에 일어난다. 이 문제를 해결하는 것으로서, ①소스 영역(6)에 대향하고 있는 부유 게이트(3)의 단부 형상을 둥글게 하고, ②소스 영역(6)의 부유 게이트(3)에 대향하는 단부에 저불순물 농도 영역을 설치하는 등의 수단을 강구하여 소스 영역 부분에서의 전계 집중을 완화시키는 것이, 특개평 2-284473호 공보에 제안되어 있다.
제6도를 참조하여 설명한 종래 기술에서는 제7도에 도시하는 바와 같이, 데이타의 기록/소거를 반복적으로 행하면, 기록 특성 및 소거 특성이 열화하고, 기록 조작에 의한 임계값이 올라간 쪽이 적게 되고, 또 소거 처리에 의한 임계값이 내려간 쪽이 적게 된다. 특히, 기록 특성에 대해서는 비교적 적은 반복 횟수로 기록후의 임계값을 기록 레벨 하한(기록 상태에 있다고 인정할 수 있는 하한 임계값)까지 높일 수가 없게 되고, 이것이 불휘발성 기억 장치의 데이타 개서 횟수에 제한을 주고 있다. 이하에 이와 같이 기록 특성에 열화를 일으키는 이유에 대해 설명 한다.
기록 처리시에는, 드레인 전류를 흘림으로써 생기는 열전자를, 제어 게이트(5)에 인가한 고전압에 의해 드레인 영역(7)근방의 터널 게이트 산화막(2)을 통하여 부유 게이트(3)로 주입하지만, 그 주입 전자의 일부가 터널 게이트 산화막(2)을 통과할 때 이 산화막 중에서 포획된다. 그 때문에, 기록/소거 처리를 반복 실행하면, 드레인 영역(7)근방의 터널 게이트 산화막(2)에서 포획되는 전자가 증가하고, 이 전자 때문에 데이타 기록 시에 제어 게이트(7)에 인가하는 정전압에 의한 터널 게이트 산화막(2)중의 종방향의 전계가 완화된다. 그 결과, 제조 직후보다 기록/소거를 반복한 후의 쪽이 기록 속도가 늦게 되어, 기록 처리후의 메모리 셀의 임계값이 충분히 상승하지 않게 된다.
상술한 공보에는 소거시의 전계 집중을 완화함으로써 소거 특성의 열화를 억제하는 것이 기재되어 있으나, 이 종래 기술은 기록 특성을 개선하고자 하는 것이 아니기 때문에 개서 횟수를 크게 증대시킬 수는 없었다.
따라서, 본 발명의 목적으로 하는 점은, 기록에 의해 터널 게이트 산화막중에서 포획된 전자를 배출하는 방법 및 그 수단을 구비한 반도체 기억 장치를 제공하고, 또 반도체 기억 장치의 개서 가능 횟수를 비약적으로 증가시키도록 한 것이다.
상기 목적을 달성하기 위해, 본 발명에 의하면, 소스 영역 및 드레인 영역을 갖고, 그들 영역간의 채널 영역상에, 제1게이트 절연막, 부유 게이트 전극, 제2게이트 절연막 및 제어 게이트 전극이 이 순서로 적층된 구조를 갖는 전기적 소거가 가능한 메모리 셀을 복수개 구비하고, 기록 모드, 판독 모드, 소거 모드 및 스트레스 인가 모드에서 동작 가능한 불휘발성 반도체 기억 장치에 있어서, 스트레스 인가 모드시에는 채널 전류가 흐르지 않는 상태에서 상기 제1게이트 절연막에 전압 스트레스를 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
또, 본 발명에 의하면, 소스 영역 및 드레인 영역을 갖고, 그들 영역간의 채널 영역상에, 제1게이트 절연막, 부유 게이트 전극, 제2게이트 절연막 및 제어 게이트 전극이 이 순서로 적층된 구조를 갖는 전기적 소거가 가능한 메모리 셀을 복수개 구비하는 불휘발성 반도체 기억 장치의 기록 특성 회복 방법에 있어서, 상기 제1의 게이트 절연막에서 포획된 전자를, 채널 전류가 흐르지 않는 상태에서 상기 제1게이트 절연막에 전압 스트레스를 인가하여 배출하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기록 특성 회복 방법이 제공된다.
다음에, 본 발명의 실시예에 대해 도면을 참조하여 설명한다.
제1도는 본 발명의 제1실시예를 나타내는 블럭도이다. 이 실시예는 플래시 메모리에 관한 것이다.
제1도에 도시되는 메모리 셀 어레이(10) 및 메모리 셀 MC은, 제6도에 도시된 메모리 셀 어레이 및 메모리 셀과 동일한 형태의 구성을 갖는 것이다. 메모리 셀 어레이(10)내의 복수의 워드선 WL은 로우 어드레스 신호 R-ADD의 디코드 결과에 기초하여 워드선 구동 신호를 형성하는 로우 어드레스 디코더 및 워드 드라이버(11)의 출력 단자에 결합되어 있고, 또 복수의 비트선BL은, 컬럼 셀렉터(19)를 통해 각각 공통 데이타 선 CD에 공통으로 접속되어 있다. 각 메모리 셀 MC의 소스 영역은, 공통으로 소스선 SL에 접속되어 있다.
이 반도체 기억 장치 내에는 전원 전환 회로(12,13,14)가 설치되어 있고, 전원 전압(Vcc), 고전압(Vpp), 접지 전압(Vss)등이 인가되어 있다. 여기서, 전원 전압(Vcc)은 5V 정도이고, 고전압(Vpp)은,내부 승압 회로(도시 생략)에 의해 형성된 12V정도의 전압이다.
전원 전환회로(12)에는, 전원 전압(Vcc), 고전압(Vpp), 접지 전압(Vss)이 입력되어 있고, 전압 전환 회로(12)는 제어 신호(Φ1)의 지시에 따라, 이들 전압 중 하나를 로우 어드레스 및 워드선 드라이버(11)로 공급한다. 또, 본 실시예에서는, 전압 전환 회로(13)는, 접지 전압(Vss)을 P형 실리콘기판(1)에 공급하고 있다. 또한 , 소스선(SL)은,전압 전환 회로(14)에 접속되어 있고, 기록 및 판독 동작시에는 접지 전압(Vss)이 공급되며, 소거 동작시에는 고전압(Vpp)이 공급된다.
컬럼 셀렉터(19)는, 컬럼 어드레스 신호 C-ADD를 디코드하는 컬럼 어드레스 디코더(15)의 출력 선택 신호에 기초하여 소정의 비트선을 구동한다.
공통 데이타선 CD는, 제어 신호(Φ5)에 의해 제어되는 동작 전환 스위치 SW1를 통해, 센스 앰프 및 바이어스 회로(16)에 결합되어 있다. 이 센스 앰프 및 바이어스 회로(16)는, 데이타의 판독 동작에 있어서, 메모리 셀의 드레인 영역에 1V정도의 바이어스 전압을 인가함과 동시에, 선택된 메모리 셀의 도통 또는 비도통 상태에 따라 결정되는 공통 데이타 선CD의 전위를 증폭하여 출력한다. 또, 이 공통 데이타선 CD에는 제어 신호(Φ6)에 의해 제어되는 동작 전환 스위치(SW2)를 통해 기록 회로(17)가 결합되어 있다. 이 기록 회로(17)는, 공통 데이타선 CD를 전원 전압(Vcc) 레벨로 구동한다.
이 플래시 메모리의 내부 제어는 콘트롤러(180에 의해 행해진다. 이 콘트롤러(18)에는, 외부 제어 신호로서 칩 선택 상태를 지시하기 위한 칩 인에이블 신호(CE), 판독 동작을 지시하기 위한 아웃풋 인에이블 신호(OE), 기록 동작을 지시하기 위한 프로그램 신호(PGM), 소거 동작을 지시하는 이레이즈 인에이블 신호(EE) 및 스트레스 인가 모드를 지시하는 스트레스 인에이블 신호(SE)가 공급되고, 큰트롤러(18)는 이들 외부 제어 신호의 지시에 따라 내부 동작 모드를 결정한다.
판독 동작이 지시되면, 전압 전환 회로(12)는 전환제어 신호(Φ1)에 의해 로우 어드레스 디코더 및 워드 드라이버(11)에 전원 전압(Vcc)을 공급하는 상태로 제어된다. 동시에 전원 전환 회로(14)는, 전환 제어 신호(Φ2)에 의해 소스선(SL)에 접지 전위(Vss)를 공급하는 상태로 제어된다. 또한 , 동작 전환 스위치(SW1)는, 전환 제어 신호(Φ5)에 의해 온 상태로 제어된다.
이로써, 메모리 셀 판독 동작을 위한 전압 조건이 제공되고, 로우 어드레스 신호R-ADD 및 컬럼 어드레스 신호 C-ADD에 의해 메모리 셀이 선택되면, 그 메모리 셀의 도통 또는 비도통 상태에 따른 데이타가 센스 앰프 및 바이어스 회로(16)를 통해 외부로 판독된다.
기록 동작이 지시되면, 전압 전환 회로(12)는, 전환 제어 신호(Φ1)에 의해 로우 어드레스 디코더 및 워드 드라이버(11)에 고전압(Vpp)을 공급하는 상태로 제어된다. 동시에 전원 전환 회로(14)는 전환 제어 신호(Φ2)에 의해 소스선 SL 에 접지 전위(Vss)를 공급하는 상태로 제어되고, 또 동작 전환 스위치(SW2)는 전환 제어 신호(Φ6)에 의해 온 상태로 제어된다.
이로써, 메모리 셀에는 기록 동작을 위한 전압 조건이 제공되고, 로우 어드레스 신호R-ADD 및 컬럼 어드레스 신호 C-ADD에 의해 선택되는 메모리 셀의 어드레스 영역에 기록 회로(17)로부터 전원 전압(Vcc)이 제공되며, 메모리 셀로의 데이타의 기록이 행하여진다.
소거 동작이 지시되면, 전원 전환 회로(12)는 전환 제어 신호(Φ1)에 의해, 로우 어드레스 디코더 및 워드 드라이버(11)로 접지 전압(Vss)을 공급하는 상태로 제어되고, 또 소스선 SL은, 전환 제어 신호(Φ2)가 입력되는전원 전환 회로(14)에 의해 고전압(Vpp)이 제공된다. 그리고 , 로우 어드레스 디코더 및 워드 드라이버(11)는, 전환 제어 신호(Φ3)의 지시에 따라 모든 워드선을 접지 전압(Vss)에서 구동한다. 이로써, 메모리 셀 어레이(10)에 포함되는 모든 메모리 셀은, 소거를 위한 전압 조건이 제공되어 소거된다.
이 반도체 기억 장치에 대해 소정 횟수의 기록/소거가 행하여졌을 때, 혹은 기록 특성의 열화가 관측되었을 때, 본 반도체 기억 장치에 대해 스트레스 인가 모드가 선택된다.
스트레스 인가 모드가 지시되면, 전원 전환 회로(12)는 전환 제어 신호(Φ1)에 의해 로우 어스레스 디코드 및 워드 드라이버(11)에 고전압(Vpp)을 공급하는 상태로 제어된다. 동시에, 전원 전환 회로(14)는 전환 제어 신호(Φ2)에 의해 소스선(SL)을 개방 상태로 두도록 제어되고, 또한 동작 전환 스위치(SW2)는 전환 제어 신호(Φ6)에 의해 온 상태로 제어된다. 그리고 , 로우 어드레스 디코더 침 워드 드라이버(11)는, 전환 제어 신호(Φ3)의 지시에 따라 전체의 워드선을 고전압(Vpp)으로 구동하고, 컬럼 어드레스 디코더(15)는, 전환 제어 신호(Φ4)의 지시에 따라, 기록 회로(17)에 의해 제공되는 전원 전압(Vcc)이 컬럼 셀렉터(19)를 통해 모든 비트선(BL)에 인가되도록 제어된다. 이 스트레스 인가 모드의 바람직한 계속 시간은 1m초 내지 20 m초인 바 이번은 10 m초 정도 계속한다.
스트레스 인가 모드가 실행될 때, 터널 게이트 산화막(2)에는 고전계가 걸린다. 그 때문에, 제2도에 도시하는 바와 같이, 터널 게이트 산화막(2)중에서 포획되어 있던 전자는 부유 게이트(3)로 배출된다. 터널 게이트 산화막에 거는 전계는 드레인 영역 근처의 부근에서 강하게 되어 있기 때문에, 드레인 단부 부근에 많이 존재하고 있는 포획 전자는 효율 좋게 배출된다. 따라서, 이 스트레스 인가 모드가 실행되면, 터널 게이트 산화막(2)의 열화는 수복된다.
제3도는 기록 시간을 횡축에, 임계치 전압을 종축에 눈금으로, 표시한, 초기제품(a로 표시), 106회 개서 후의 샘플(b로 표시), 본 실시예에 따른 스트레스 인가처리 실행 후 (c로 표시) 의 각각의 기록 특성을 나타낸다. 같은 도면에 표시되는 바와 같이, 상기 처리를 실시함으로써, 초기 제품에 근사한 특성까지 회복시킬 수 있고, 예를 들면 5×10-6초의 기록 시간에 의해, 106회 개서 후의 샘플에서는 5.2V까지밖에 임계치를 상승시킬 수 없지만, 본 실시예에 따른 열화 회복 처리 실행 후의 샘플에서는 7.2V까지 상승시킬 수 있다.
다음에, 제1도를 다시 참조하여 본 발명의 제2실시예에 대하여 설명한다.
본 실시예에서는, -Vcc 전압을 형성하는 내부 전원 회로(도시 생략)가 설치되어 있고, 이 전압은 전원 전환 회로(13)에 입력되어 있다. 본 실시예의 기록, 판독 및 소거시의 동작은 앞의 제1실시예의 경우와 마찬가지이다.
스트레스 인가 모드가 지시되면, 전원 전환 회로(12)는, 전환 제어 신호(Φ1)에 의해 로우 어드레스 디코더 및 워드 드라이버(11)에 고전압(Vpp)을 공급하는 상태로 제어된다. 동시에 전원 전환 회로(14)는 전환 제어 신호(Φ2)에 의해 소스선(SL)을 개방 상태에 두도록 제어되고, 또한 컬럼 셀렉터(19)는 모든 비트선(BL)을 개방 상태로 되도록 제어된다. 그리고, 로우 어드레스 디코더 및 워드 드라이버(11)는, 전환 제어 신호(Φ3)의 지시에 따라 모든 워드선을 고전압(Vpp)으로 구동하고, 전원 전환 회로(13)는 전환 제어 신호(Φ7)의 지시에 따라 P형 실리콘 기판(1)에 부전원 전압(-Vcc)을 공급한다. 이로써, 터널 게이트 산화막(2)에는 고전계가 걸리고, 터널 게이트 산화막(2)중에서 포획되어 있던 전자는 부유 게이트(3)로 배출되어, 터널 게이트 산화막(2)의 열화는 수복된다. 이 스트레스 인가 모드는 10m초 정도 계속된다.
다음에, 제4도를 참조하여 본 발명의 다른 열화 회복 방법에 대하여 설명한다. 제1도에 관련하여 설명한 열화 회복 방법에서는, 소정 횟수 개서가 행하여진후 혹은 열화가 어느 정도 진행된 후에, 스트레스 인가 처리를 실행하고 있지만, 이하의 실시예에서는 소거가 행하여질 때마다 이것이 실행된다.
제4(a)도에 실시예에서는, 소거에 앞서, 소거전 기록을 열전자의 주입에 의해 행한다.(단계 S11). 이 단계는, 기록 완료의 메모리 셀과 미기록의 메모리 셀이 혼재하고 있는 상태에서 소거를 행하였을 경우, 소거 후의 임계치 전압이 크게 벗어나서, 과잉 소거, 소거 부족의 셀이 다발하기 때문에 이를 막기 위해 필요로 되는 처리이다.
다음에, 각 메모리 셀에 대해, 제어 게이트에 12V, 드레인 영역에 5V, 기판에 0V 인가하는 스트레스를 10m초 가해, 터널 게이트 산화막의 열화를 수복한다 (S12). 이어서, F-N터널링에 의해, 부유 게이트 내의 전자를 소스 영역으로 배출한다(단계 S13). 계속해서 단계(S14)에서, 특정한 메모리 셀의 임계치 전압을 측정하여 소거를 완료했는 지의 여부를 검정하고 (소거 검정), 소거를 완료하지 않았으면, 단계 S13로 되돌아가 곧바로 소거를 행한다.
이상의 처리를 소거가 행해질 때마다 행하여 기록/소거를 반복했을 경우와, 통상의 소거 방법에 의해 기록/소거를 반복했을 경우의 임계값의 변화를 제5도에 도시한다. 같은 도면에 도시되는 바와 같이, 본 실시예의 소거 방법을 채용한 경우에는, 기록/소거 횟수가 106회를 넘어도 기록 후의 임계값을 기록 레벨 하한 이상으로 상승시킬 수 있고, 반도체 기억 장치의 기록/소거의 반복 수명을 연장할 수 있다.
제4(b)도는 본 발명의 또 하나의 열화 회복 방법을 나타내는 흐름도이다. 본 실시예에서는, 소거에 앞서, 소거 전 기록을 열전자의 주입에 의해 행하고(단계 S21), 이어서 F-N 터널링에 의해 부유 게이트 내의 전자를 소스영역으로 배출한(단계S22)후, 이어서 각 메모리 셀에 대해 제어 게이트에 12V , 드레인 영역에 5V,기판에 0V 인가하는 스트레스를 10m초 가하여, 터널 게이트 산화막의 열화를 수복한다(S23). 이어서 F-N 터널링에 의해, 부유 게이트 내의 전자를 소스 영역으로 배출한다(단계 S24). 이어서 단계(S25)에서, 소거 검증을 행하고, 소거를 완료하고 있으면 종료하고, 그렇지 못하면 단계(S24)로 돌아가 다시 소거를 행한다.
제4(a)도에 도시한 실시예에서는, 모든 셀에 기록을 행한 후에, 열화 회복을 위한 스트레스 인가를 행하고 있었으나, 이와 같은 방법에서는, 부유 게이트에 전하가 축적된 상태에서 제어 게이트에 고전압을 인가하고 있기 때문에, 제어 게이트의 전압에 의한 전계가 감쇄되어, 포획 전자의 배제에 시간이 걸리지만, 제4(b)도에 도시하는 실시예에서는, 부유 게이트 내에 주입 전가 없는 상태로 스트레스 인가가 행하여지기 때문에, 효율 좋게 포획 전자를 배제할 수 있다.
이상 바람직한 실시예에 대하여 설명했지만, 본 발명은 이들 실시예에 한정되는 것은 아니고, 특허 청구의 범위에 기재된 본 발명의 요지 내에서 각종의 변경이 가능하다. 예를 들면, 실시예에서는, 고전압에 12V, 중전압에 5V를 이용하고 있지만, 이들은 적절한 값으로 변경이 가능하다. 또한, 실시예에서는, 일괄 소거형의 반도체 기억 장치에 대하여 설명했으나, 본 발명은 일괄 소거형에 한정되는 것은 아니고 바이트 단위 등으로소거가 행하여지는 반도체 기억 장치에 대해서도 동일하게 적용 가능하다.
이상 설명한 바와 같이, 본 발명은 데이타 기록 특성이 열화했을 때 혹은 소거가 행하여질 때, 터널 게이트 산화막으로 해당 산화막에서 포획된 전자를 배출하는 전계 스트레스를 인가하는 것이기 때문에, 본 발명에 의하면, 기록을 반복함으로써, 터널 게이트 산화막 중에 퇴적되는 포획 전자를 외부로 배제할 수 있고, 이 산화막의 열화를 회복시킬 수 있다. 따라서, 본 발명에 의하면, 기록/소거를 반복해 행한 후에도 충분히 높은 임계값으로 기록할 수 있게 되어, 개서 가능한 불휘발성 반도체 기억 장치의 수명을 비약적으로 연장시킬 수 있다.
또한, 본 발명에 의하면, 전체 메모리 셀에 일괄하여 전압 스트레스를 인가할 수 있기 때문에, 단시간에 특성 열화의 회복 처리를 행할 수 있다. 또한, 본 발명의 기록 특성 회복 처리는, 메모리 셀에 채널 전류를 흘리지 않고 행하는 것이기 때문에, 스트레스 인가에 따른 전류 소비는 거의 없어 내부 승압 회로를 이용하여 본 발명의 특성 회복 처리를 실시하는 것이 가능하다.

Claims (8)

  1. 소스 영역 및 드레인 영역을 갖고, 그들 영역간의 채널 영역 사이에 있는 채널 영역상에, 제1게이트 절연막, 부유 게이트 전극, 제2 게이트 절연막 및 제어 게이트 전극이 이 순서로 적층된 구조를 갖는 전기적 소거가 가능한 메모리 셀을 복수개 구비하며, 기록 모드, 판독 모드, 소거 모드 및 스트레스 인가 모드에서 동작 가능한 불휘발성 반도체 기억 장치에 있어서, 스트레스 인가 모드시에는 채널 전류가 흐르지 않는 상태에서 상기 제1 게이트 절연막에 전압 스트레스를 인가하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제1항에 있어서, 스트레스 인가 모드시에는, 상기 제어 게이트 전압에 정(+)의 고전압을 인가하고, 기판에 접지 전위 또는 부전위를 제공하여 상기 제1 게이트 절연막에 전압 스트레스를 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 스트레스 인가 모드시에는, 상기 제어 게이트 전국에 정(+)의 고전압을 인가하고, 상기 드레인 영역에 정(+)의 중간 전위를 인가하며, 기판에 접지 전위 또는 부전위를 제공하여 상기 제1의 게이트 절연막에 전압 스트레스를 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 소스 영역 및 드레인 영역을 갖고, 그들 영역간의 채널 영역 상에, 제1게이트 절연막, 부유 게이트 전극, 제2게이트 절연막 및 제어 게이트 전극이 순서대로 적층된 구조를 갖는 전기적 소거가 가능한 메모리 셀을 복수개 구비하는 불휘발성 반도체 기억 장치의 기록 특성 회복 방법에 있어서, 상기 제1게이트 절연막에서 포획된 전자를 채널 전류가 흐르지 않는 상태에서 상기 제1게이트 절연막에 전압 스트레스를 인가하여 배출하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기록 특성 회복 방법.
  5. 제4항에 있어서, 상기 전압 스트레스가, 기판측이 부(-), 제어 게이트 전극측이 정(+)인 스트레스인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기록 특성 회복 방법.
  6. 제4항에 있어서, 상기 전압 스트레스가 1 m초간 내지 20 m초간 인가되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기록 특성 회복 방법.
  7. 제4항에 있어서, 상기 전압 스트레스가 상기 제1게이트 절연막의 상기 드레인 영역 근처의 부분에서 강화되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기록 특성 회복 방법.
  8. 제4항에 있어서, 소거 조작을 행할 때마다 소거 조작의 직전 또는 직후에 상기 제1게이트 절연막에 전압 스트레스를 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기록 특성 회복 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100665161B1 (ko) * 2004-01-05 2007-01-09 가부시끼가이샤 도시바 불휘발성 반도체 메모리 셀 및 그 제조 방법
KR101506336B1 (ko) * 2008-10-10 2015-03-27 삼성전자주식회사 산화막 복구 기능을 갖는 비휘발성 메모리 장치 그리고 그것의 블록 관리 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09320287A (ja) * 1996-05-24 1997-12-12 Nec Corp 不揮発性半導体記憶装置
TW365001B (en) * 1996-10-17 1999-07-21 Hitachi Ltd Non-volatile semiconductor memory apparatus and the operation method
EP1012846B1 (en) * 1998-06-12 2004-03-31 Macronix International Co., Ltd. Channel fn program/erase recovery scheme
KR100314644B1 (ko) 1998-12-28 2001-12-12 박종섭 리페어퓨즈셀의과소거확인회로
US6166955A (en) * 1999-07-09 2000-12-26 Macronix International Co., Ltd. Apparatus and method for programming of flash EPROM memory
JP4586219B2 (ja) * 1999-09-17 2010-11-24 ソニー株式会社 不揮発性半導体記憶装置の消去方法
TW498333B (en) * 2001-03-09 2002-08-11 Amic Technology Taiwan Inc Method for increasing application times of flash memory by using multi-erasement path
JP3857640B2 (ja) * 2002-11-29 2006-12-13 株式会社東芝 半導体記憶装置
US6721204B1 (en) * 2003-06-17 2004-04-13 Macronix International Co., Ltd. Memory erase method and device with optimal data retention for nonvolatile memory
US7133313B2 (en) * 2004-04-26 2006-11-07 Macronix International Co., Ltd. Operation scheme with charge balancing for charge trapping non-volatile memory
US7075828B2 (en) * 2004-04-26 2006-07-11 Macronix International Co., Intl. Operation scheme with charge balancing erase for charge trapping non-volatile memory
JP2007257827A (ja) * 2007-04-27 2007-10-04 Spansion Llc 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法
JP2010170591A (ja) * 2009-01-20 2010-08-05 Toshiba Corp 不揮発性半導体記憶装置及びその駆動方法
JP6581376B2 (ja) * 2015-03-26 2019-09-25 パイオニア株式会社 半導体装置及び撮像装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63249375A (ja) * 1987-04-06 1988-10-17 Oki Electric Ind Co Ltd 半導体記憶装置のデ−タ消去方法
JPS6423496A (en) * 1987-07-17 1989-01-26 Mitsubishi Electric Corp Semiconductor storage device
JP2804066B2 (ja) * 1989-02-22 1998-09-24 株式会社東芝 不揮発性半導体メモリ装置
JP2907863B2 (ja) * 1989-04-26 1999-06-21 株式会社日立製作所 不揮発性半導体メモリの製造方法
US5272669A (en) * 1991-02-20 1993-12-21 Sundisk Corporation Method and structure for programming floating gate memory cells
US5357463A (en) * 1992-11-17 1994-10-18 Micron Semiconductor, Inc. Method for reverse programming of a flash EEPROM
US5357476A (en) * 1993-06-01 1994-10-18 Motorola, Inc. Apparatus and method for erasing a flash EEPROM

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100665161B1 (ko) * 2004-01-05 2007-01-09 가부시끼가이샤 도시바 불휘발성 반도체 메모리 셀 및 그 제조 방법
US7312498B2 (en) 2004-01-05 2007-12-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory cell and method of manufacturing the same
KR101506336B1 (ko) * 2008-10-10 2015-03-27 삼성전자주식회사 산화막 복구 기능을 갖는 비휘발성 메모리 장치 그리고 그것의 블록 관리 방법

Also Published As

Publication number Publication date
JP2725575B2 (ja) 1998-03-11
KR950012471A (ko) 1995-05-16
JPH07122091A (ja) 1995-05-12
US5530669A (en) 1996-06-25

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