TW584943B - Nonvolatile storage device and semiconductor integrated circuit - Google Patents

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Description

1 五、發明説明（ [發明所屬之技術領域] 本發明係關於-種電可擦除及寫人的非揮發性記憶元件 及具有該非揮發性記憶元件的半導體積體電路，係關於— 種適用於例如使用非導電性電荷㈣膜作為資訊保持 的非揮發性記Μ，甚至在晶片上具備這種非揮發性記憶 體的微電腦或資料處理機等有效的技術。 “ [習知技術] /近幾年作為使資料或程式結構的資料記憶的記憶裝置， 形成以預定單位整批電可擦除記憶的資料且電可寫入資料 的非揮發性記憶裝置的快閃EEPR0M (以下稱為快閃記憶體） 引人〉王目。快閃記憶體利用電可擦除及寫入的非揮發性記 憶元件構成記憶胞，一旦擦除寫入到記憶胞的資料或程式 ，就可將新的資料或程式再度寫入到記憶胞（程式規劃）。 以往快閃記憶體的電荷儲存區域由多晶矽膜構成，係藉 由將電子儲存於電氣上和周圍絕緣的浮動閘極内進行。2 電子儲存動作，所謂的寫入動作，一般是注入熱電子，將 所儲存的電子放出到浮動閘極外的擦除動作為通過閘極氧 化膜的隧道電流所進行。反覆寫入和擦除，就在閘極氧化 膜内部形成陷阱位準，基板和閘極氧化膜界面的陷阱位準 增加。特別是前者有使電荷保持特性，即重寫後的保持特 性劣化這種本質上的問題點。 作為解除上述問題點的方法，近幾年提出將EEPR〇m的 電荷儲存使用非導電性電荷陷阱膜的方式。例如揭示於美 國專利公報第5,768，192號、美國專利公報第5,966,6〇3號、 584943 A7 _____B7 ΐ、發明説明（1 ~" 美國專利公報第6,01 1,725號、美國專利公報第6，18〇,538號 及 B· Eitan等的 ’’Can NROM，a 2-bit，Trapping Storage NVM Cell，Give a Real Challenge to Floating Gate Cell，，
International Conference on Solid State Devices and Materials, Tokyo, 1999。例如美國專利公報第5,768，192號係 下述方式：如圖24顯示其截面圖，將以氧化矽膜等絕緣膜 132 , 134夾住的氮化矽膜133，所謂的〇N〇 (氧化物/氮化 物/氧化物）構造的層疊膜作為閘極絕緣膜，施加〇 V給源 極1 3 7，施加適當的正電壓給汲極丨3 6和控制閘丨3 5而使 電晶體接通’注入汲極1 3 6附近產生的熱電子，藉由使電 子陷於上述氮化矽膜133中，進行寫入。此電荷儲存方式 與在連續為導電膜的多晶矽膜進行電荷儲存的方式相比， 因氮化矽膜1 3 3中的電子陷阱為非連續、離散的而即使在 氧化膜1 3 2 —部分產生針孔等電荷洩漏通路時，也不會使 所儲存的電荷全部消失，具有保持特性本質上強固的特徵。 此外，美國專利公報第6,011，725號揭示如圖25顯示其寫 入方式，利用注入熱電子的局部存在性，藉由獨立控制汲 極1 3 6附近和源極1 3 7附近的兩處的電荷儲存，在i記憶胞 内實現2位元資訊的所謂多值胞技術。 再者，美國專利公報第5,966,603號揭示ΟΝΟ膜的形成方 法，例如在基板上形成ON層疊膜後，藉由使氮化矽膜上 部氧化，形成ΟΝΟ構造，並且在基板上形成ΟΝΟ層疊膜 後’藉由追加氧化製程，將氧導入氮化矽膜中，提高記憶 胞的保持特性。此外，美國專利公報第6,18〇,538號記述藉 -5 - I紙張尺度適用中關家標準(CNS) Α4規格(210X297公釐) 584943 A7
由快速熱化學氣相沈積法（Rapid Thermal Chemical Vapor* Deposition)形成0N0膜的方法，氧化膜的沈積溫度為 700〜800°C，氧化膜的膜厚為5〜15 nm。 [發明欲解決之課題] 上述眾所周知例，抽出陷於氮化矽膜中的電子的擦除動 作係藉由下述進行：隧道放出到基板、源極或汲極側或者 從源極或沒極附近注入熱電洞以中和電荷。例如根據B,
Eitan等的 ’’Can NROM，a 2-bit，Trapping Storage NVM Cell, Give a Real Challenge to Floating Gate Cell”，International
Conference on Solid State Devices and Materials, Tokyo, 1999 ，施加7 V給汲極，施加一 3 V給控制閘，施加3 v給源極 ’藉由將在沒極附近的基板内產生的帶間隧道現象的熱電 洞注入氮化矽膜中，進行擦除動作。 在採用上述動作方式的習知記憶胞方面，如圖2 6模式地 例示，由本發明者發現了有幾個問題點。 第一問題點係在注入熱電洞的擦除動作方面，在擦除動 作所注入的電洞通過氧化膜丨3 2中，一旦在氧化膜丨3 2中 被捕獲，因電洞的移動度小而其成為電洞陷阱，成為使重 寫後的保持特性，即電荷保持特性劣化的主要原因。 第二問題點係在注入熱電洞的擦除動作方面，在擦除動 作的電洞注入會使半導體基板1 3 1的氧化膜1 3 2的界面產 生陷阱位準，使次開啟（subthreshold)特性明顯劣化，使斷 開漏電流增加。此成為使讀出擦除狀態的記憶胞的記憶資 訊時的汲極漏電流增加，引起讀出資料的反轉不良，所謂 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝 訂
A7 ----一 —____B7 五、發明説4~" "~^ 的讀出不良的原因。 第一問題點係為了解除注入熱電洞的問題點而即使將電 子以隧道電流放出到基板側，被氮化膜捕獲的電荷分佈中 :也離開了基板，所以充分的擦除困難。總之，要得到所 耑的寫入特性，就使氮化膜保持比較多的電子，為了被保 持的電荷不容易跑掉，氮化膜需要比較厚的膜厚。因此， 利用隧道電流的電子放出基板有極限。 第四問題點係將擦除動作不是注入電洞，而是要進行利 用隧遒電流放出電子到基板丨3 !側時，有被認為會新產生 的問題。例如施加-10 V給控制閘135 ,施加+1〇 v給基板 1 3 1，將被捕獲到氮化矽膜中的電子以透過氧化膜丨3 2的 隧道電流放出到基板1 3 1側時，比汲極丨3 6附近的電子陷 阱存在的氮化矽膜區域正下面的氧化膜丨3 2中注入到源極 门7附近的電子陷阱不存在的氮化矽膜區域正下面的氧化 膜1 3 2中的電洞殘留顯著。此氧化膜中電洞的儲存量隨著 反覆重寫而增大，只使源極137附近的通道區域部分地成 為空乏（deplete)狀態（臨界電壓空乏狀態）。此狀態與通道 長變短的狀態對應，會因重寫次數而記憶胞的各種特性、 寫入特性、渭出電流等變動，特性離差會大幅劣化。 本發明的目的在於提供一種即使利用隧道進行對於將氮 化矽膜等絕緣膜用於電荷保持的非揮發性記憶元件的擦除 動作之類的電子放出動作，亦可阻止電子不消耗地殘留於 閘極絕緣膜的情況的非揮發性記憶元件及半導體積體電路。 本發明另外的目的在於提供一種即使利用FN穿隧進行 ^紙張尺度適用中國國家標準(CNS) A4規格(210X297公着）--------
件的擦：：：膜Γ絕緣膜用於電荷保持的非揮發性記憶元 域的一、、八乏類的電子放出動作，亦可防止偏於通道區 卞产- Γ刀而 < 洞儲存，產生特性劣化的情況的非揮發性 ^疋件及半導體積體電路。 —t ^外其他的目的在於在將氮切膜等絕緣膜用於 〜持的非揮發性記憶元件，提供一種即使對放出電子 俣熱電子注入亦可，藉此可抑制或緩和重窝後的電荷 二、性劣化、起因於重寫的次開啟漏電流增加的非揮發 性記憶元件及半導體積體電路。 A月其他的目的在於提供一種使使用絕緣性電荷陷阱 膜2為電何儲存區域的非揮發性記憶胞的晶片佔有面積縮 小容易的非揮發性記憶元件。 本發明前述及其他目的和新穎特徵由本說明書的記述及 附圖當可明白。 [解決課題之手段] 茲簡單說明在本案所揭示的發明中具代表性者的概要如 下0 [1 ]關於本發明的非揮發性記憶元件具有分別形成於半 導體區域（1 )的源極區域（8)、汲極區域（7 )及這些區域間 的通道區域（9)、設於前述通道區域上的第一絕緣膜（2)、 設於前述第一絕緣膜上的半導體膜（3)、設於前述半導體 膜上的第二絕緣膜（4 )、設於前述第二絕緣膜上的第三絕 緣膜（5 )及設於前述第三絕緣膜上的閘極（6 )。前述第二絕 緣膜的陷阱密度比前述第一絕緣膜及第三絕緣膜各個的陷 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公董) 584943 A7
裝
訂
584943
洞’所以可全部解除注入熱電洞的問題點。第一、可抑制 電洞陷阱產生於通道區域上的第一絕緣膜中。第二、也不 會產生起因於通道區域和第一絕緣膜的界面態產生的次開 啟（subthreshold)特性的劣化。因此，可防止寫入特性及讀 出特性的劣化。再者，減低次開啟漏電，有助於低耗電。 再者，被為記憶資訊而主動保持電子的前述半導體膜和 削述第一絕緣膜間的界面部的陷陈捕獲的電子被不是絕緣 體的半導體膜去捕獲，被去捕獲的電子在半導體膜内如自 由電子行動。在注入熱電子的寫入方面，即使在汲極附近 的界面陷阱捕獲電子，被去捕獲的電子也不集中於汲極附 近’亦無電洞殘留於源極附近的第一絕緣膜。此點亦可防 止非揮發性記憶元件的寫入、讀出的特性劣化。 在上述非揮發性元憶元件進行電子注入時，例如施加比 施加於源極區域的電位高的電位給前述汲極區域及前述閘 極’使前述通道區域接通，利用在前述汲極區域附近產生 的熱電子使前述半導體膜和前述第二絕緣膜的界面部及前 述第二絕緣膜捕獲電子。此外，進行電子隧道放出時，例 如施加比施加於前述閘極的電位高的電位給前述半導體區 域’將被前述半導體膜和前述第二絕緣膜的界面部及前述 第一絕緣膜捕獲的電子透過前述第一絕緣膜作為隨道電流 抽出。 作為所希望的形態，最妤前述半導體膜和前述第二絕緣 膜間的界面的陷阱密度比前述第二絕緣膜和前述第三絕緣 膜間的界面部的陷阱密度高。此外，最好前述半導體膜的 裝 訂
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膜厚比前述第二絕緣膜的膜厚薄。 」乍為一個具體形.態，以前述第-絕緣膜為氧切膜，以 :返+導體膜為Θ膜’以前述第二絕緣膜為氮切膜，以 則迷第三絕緣膜為氧切膜即可H以前述第_ 膜為氧切膜，以前述半導體膜為♦膜，以前述第二絕緣 膜為金屬氧化膜’以前述第：絕緣膜為氧化㈣亦可。前 述碎膜為多晶輕。作為所希望的㈣，前述多晶碎膜導 入雜質。也可以採用使多晶矽粒子（88)分散於絕緣膜中的 膜作為前述矽膜取代前述多晶碎膜。 [2]關於本發明的半導體積體電路具備記憶體陣列··具 有多數個非揮發性記憶元件，該非揮發性記憶元件係在形 成於半導體區域（1 )的源極區域（$ )和沒極區域（9 )間的通 道區域（9)上形成第一絕緣膜（2)、設於前述第一絕緣膜上 的半導體膜（3)、設於前述半導體膜上的第二絕緣膜（4)、 設於前述第二絕緣膜上的第三絕緣膜（5 )及設於前述第三 絕緣膜上的閘極（6);及，記憶體控制電路：藉由電子注 入和透過前述第一絕緣膜的電子隧道放出，控制前述非揮 發性冗憶元件的臨界電壓。前述第二絕緣膜的陷陈密度比 前述第一絕緣膜及第三絕緣膜各個的陷阱密度高。前述半 導體膜和前述第二絕緣膜的界面部陷阱密度比前述第二絕 緣膜的陷阱密度高。 此半導體積體電路形成非揮發性記憶體或在晶片上具備 非揮發性記憶體的資料處理機等。此半導體積體電路取得 由在前述項目[1 ]說明的非揮發性記憶元件所得到的作用 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 五、發明説明（9 ) 效果。 作為所希望的一形態，最好互相一體形成使前述閉極共 用化且在延伸的方向鄰接的多數非揮發性記憶元件的半導 體膜。若以記憶胞單位分割半導體膜時，則在非揮發性吃 憶7C件間需要至少最小加工尺寸的間隔，晶片佔有面積增 加。在此點可有助於記憶體陣列的晶片佔有面積減低或^ 憶容量增大。再者，在擦除動作被去捕獲的電子在多數非 揮發性記憶元件間可在共用的半導體膜中移動，藉由以被 共用化的閘極單位進行被去捕獲的電子隧道放出，可減低 非揮發性記憶元件間的擦除特性偏差。 作為具體形態，前述記憶體控制電路回應電子注入動作 的指示，施加比施加於源極區域的電位高的電位給汲極區 域及前述閘極，使前述通道區域接通，利用在前述沒極區 域附近產生的熱電子使前述半導體膜和前述第二絕緣膜的 界面部及前述第二絕緣膜捕獲電子。此外，前述記憶體控 制電路回應電子隧道放出動作的指示，施加比施加於前述 閘極的電位鬲的電位給前述半導體區域，將被前述半導體 膜和前述第二絕緣膜的界面部及前述第二絕緣膜捕獲的電 子透過前述第一絕緣膜中作為隧道電流抽出。 則述半導體區域形成於半導體基板上的第三絕緣膜（42) 上佳。總之，可採用TFT (薄膜電晶體）構造作為前述非揮 發性屺憶元件的裝置構造。此時，前述半導體區域以例如 碎膜形成即可。在形成於該處的源極、汲極區域導入例如 η型雜質’在通道區域導入例如？型雜質❶作為採用tft構 -12-
本紙浪尺度適@ ®家標準(CNS) A4規格(2l〇X297公D ^«4943 A7 B7 五、發明説明（10 ) ' -- 造時的-個所希望的形態，在前述第三絕緣膜的半導體基 内形成共用源極配線區域（54)，將前述共用源極配線 區域透過形成於前述第三絕緣膜的連接孔（53H)連接於前述 多數個记憶胞的源極區域，前述連接孔藉 前述問極侧壁的側壁間隔物⑻自行對準地J前 絕緣膜而形成。 # [3]上述非揮發性記憶元件利用多晶矽膜等半導體膜和 ^化碎膜等第二絕緣膜的界面態。作為其他形態，在通道 區域上的第一絕緣膜設置氮化矽膜，以此氮化矽膜靠第一 絕緣膜的部分為富碎的組成。具體而言，非揮發性記憶元 件具有分別形成於半導體區域的源極區域（8)、及汲極區 域（7)及這些區域間的通道區域（9)、設於前述通道區域上 的第一絕緣膜（2)、設於前述第一絕緣膜上的第二絕緣膜 (90)、設於前述第二絕緣膜上的第三絕緣膜（5)及設於前述 第二絕緣膜上的閘極（6 )。前述第二絕緣膜係靠第一絕緣 膜（90A)比靠第三絕緣膜（9〇B)增大矽/氮值的氮化矽膜。前 述第二絕緣膜的陷阱密度比前述第一絕緣膜及第三絕緣膜 各個的陷阱密度高。被陷阱捕獲的電子透過前述第一絕緣 膜被随道放出。 前述氮化矽膜的富矽的部分（9〇a)可定位為代替在前述項 目[1 ]說明的前述半導體膜（多晶矽膜）和第二絕緣膜（氮化 矽膜）的界面的陷阱功能者，基本上取得和其同樣的作用 效果。 [4 ]作為和利用上述半導體膜和絕緣膜的界面態的發明 -13 - 本紙張尺度遑用中國國家標準(CNS) A4規格(210 X 297公爱) 五、發明説明 11 ) =相㈣點的發明，半導體積體電路具備非揮發性記憶 :祕’该非揮發性記憶元件具有形成於半導體區域的通道 :門(二上、的第—絕緣膜(2)、形成於前述第一絕緣膜上的 Θ膜(3)、形成於前述中間膜上的非導電性電荷陷阱膜 L)、形成於前述電荷陷陈膜上的第二絕緣膜(5)及形成於 :述第二絕緣膜上的間極（6卜前述電荷㈣膜的陷陈密 度比前述第-絕緣肢第：絕⑽各㈣陷㈣度高。前 j中間膜和前述電荷㈣膜的界面部的时密度比前述電 仃陷阱膜和則逑第二絕緣膜的界面部的陷阱密度高且比前 述電荷㈣膜的陷㈣度高。前述非揮發性記憶元件藉由 在前述㈣捕獲被注人的電予進行資訊的窝人，藉由使被 前述陷阱捕獲的電子透過前述第—絕緣膜隧道放出進行資 訊的擦除。 作為和以氮化碎膜一部分為富矽而提高陷阱密度的發明 實質相同觀點的發明，半導體積體電路具備非揮發性記憶 疋件，該非揮發性記憶元件具有形成於半導體區域的通道 區域（9)上的第一絕緣膜（2)、形成於前述第一絕緣膜上的 第一絕緣膜（90)、形成於前述第二絕緣膜上的第三絕緣膜 (5)及形成於前述第三絕緣膜上的閘極（6) ^前述第二絕緣 j的：阱密度比前述第一絕緣膜及第三絕緣膜各個的陷阱 密度高。前述第二絕緣膜的陷阱密度係靠第一絕緣膜（9〇A) 比靠第三絕緣膜（9〇B)高。前述非揮發性記憶元件藉由在陷 阱捕獲被注入的電子進行資訊的寫入，藉由使被陷阱捕獲 的電子透過前述第一絕緣膜隧道放出進行資訊的擦除。 -14 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) 584943 A7 ------- - B7 五、發明説明 ---— []>根據利用上述半導體膜和絕緣膜的界面態的本發明 另外觀點的非揮發性記憶元件具有分別形成於半導體區域 勺原板區域（8 )、汲極區域（7 )及這些區域間的通道區域 (9 )"又。於則述通道區域上的閘極絕緣膜（1 〇)及設於前述閘 極絕緣膜上的閘極（6)。前述閘極絕緣膜包含第一絕緣膜 ()又於則述第一絕緣膜上的半導體膜（3 )、設於前述半 導體膜上的氮化矽膜（4)及設於前述氮化矽膜上的第二絕 緣膜（5 )。藉由注入熱電子，被前述閘極絕緣膜捕獲的電 子透過前述第一絕緣膜可隧道放出。 "此觀點雖然對於陷阱密度沒有積極提及，但因明確說出 半導體膜和氮化矽膜的組合而在其界面形成深的界面態， 孩界面態作為靠為隧道放出地點的半導體區域，藉此和上 述同樣，可使以往擔負為了記憶資訊的電荷保持的氮化矽 膜薄膜化，即使藉由隧道效應進行擦除動作之類的電子放 出動作，亦可阻止電子不消耗地殘留於氮化矽膜的情況。 而且’播需進行從通道區域側注入熱電洞，所以可抑制電 洞陷阱產生於通道區域上的第一絕緣膜中，也沒有產生起 因於通道區域和第一絕緣膜的界面態產生的次開啟特性的 劣化。再者，被去捕獲的電子不集中於汲極附近，也沒有 電洞殘留於源極附近的第一絕緣膜。 在上述取代氮化硬膜’採用五氧化赵膜、氧化鈥膜等高 介電常數的金屬氧化膜亦同樣。 根據利用具有富矽的部分的氮化矽膜的本發明另外觀點 的非揮發性記憶元件具有分別形成於半導體區域（丨）的源 I_ - 15 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 584943 A7 _____B7 五、發明説明（13 ) 極區域（8 )、汲極區域（7 )及這些區域間的通道區域（9 )、 設於前述通道區域上的閘極絕緣膜（丨〇A)及設於前述閘極絕 緣膜上的閘極（6 )。前述閘極絕緣膜包含第一絕緣膜（2 )、 設於前述第一絕緣膜上的氮化矽膜（90)、設於前述氮化矽 膜上的第二絕緣膜（5 )。前述氮化矽膜係靠第一絕緣膜 (90A)比靠第二絕緣膜（9〇B)增大矽/氮值。非揮發性記憶元 件藉由注入熱電子，被前述閘極絕緣膜捕獲的電子透過前 述第一絕緣膜可隧道放出。在此觀點也是對於陷阱密度沒 有積極提及，但因明確說出利用使富矽的部分面臨半導體 區域的氮化矽膜而其富矽的部分的陷阱密度相對地變高， 藉此取得上述同樣的作用效果。 [發明之實施形態] «具有半導體膜和氮化膜的第一記憶胞構造〉〉 圖1係以縱截面例示具有半導體膜和氮化膜的第一基本 記憶胞構造。同圖所示的非揮發性記憶胞M C 1在半導體區 域，例如ρ型半導體區域1内具有η型源極區域8、η型汲極 區域7及被這些該源極區域8和該汲極區域7夾著的通道區 域9。而且’具有設於前述通道區域9上的閘極絕緣膜i 〇 及由閘極絕緣膜1 0上所設的導電膜所形成的閘極（也只寫 成控制閘）6。閘極絕緣膜1 〇包含第一絕緣膜，例如氧化 矽膜2 ;設於該第一絕緣膜2上的半導體膜，例如為矽膜的 多晶碎膜3，設於該半導體膜3上的第二絕緣膜，例如作為 非導電性電荷陷阱膜的氮化矽膜4 ;設於前述氮化矽膜4上 的第三絕緣膜，例如氧化矽膜5。意味著可和前述通道區 -16 - 本纸張尺度適用中國國家標準(CNS) A4規格(21〇X 297公爱) 裝 訂
584943 五、發明説明（14 域9形成導電通道的區域。前述氮化碎膜5的陷陈密度比前述氧化碎膜2、5各個的 =阱歡度高。前述多晶矽膜3和氮化矽膜4的界面部的陷阱 密度比前述氮化矽膜4的陷阱密度高。 雖然不特別限制，但控制閘6以摻入濃度3 χ丨的 磷㈣厚100 nm的多晶矽膜構成。雖然不特別限制，但前 述氧化矽膜2為膜厚5 nm,前述多晶矽膜3為離子注入濃度 3xl02〇/cm3的磷的膜厚4 nm，氮化矽膜4為膜厚5 ，氧化 矽膜5為膜厚5 nm。上述閘極絕緣膜丨〇的有效膜厚以氧化 矽膜換算為13·5 nm。以圖24說明的習知〇N〇 (氧化膜、氮 化膜、氧化膜）構造的閘極絕緣膜例如依次是5 nm的氧化 矽膜、10 nm的氮化矽膜、5 nm的氧化矽膜，有效膜厚以氧 化矽膜換算為15 nm。在關於本發明的記憶胞方面，氮化 矽膜4比以往減半，而多晶矽膜3比氮化矽膜4薄。又，控 制閘6也可以用多晶碎膜3和形成於多晶碎膜3上的碎化物 膜或耐火金屬的層疊膜構成。又，雖然不特別限制，但控 制閘6 —體形成於字元線W L。 圖2係以平面圖例示圖1的非揮發性記憶胞的詳細構造。 $己憶胞的活性£域1 1在檢向線路空間（line and space)狀， 即隔開預定間隔並排配置，在與其正交的縱向控制閘6配 置成線路空間狀。前述活性區域11為形成源極區域、汲極 區域及通道區域的關於導入雜質的半導體區域β配置著為 了對汲極區域和源極區域取得接觸（電氣連接）的接觸孔13a 、13b、連接與前述活性區域1 1平行配置的位元線1 5和汲 裝 訂 線 -17 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 584943 五、發明説明（π ) 極區域上的接觸孔1 3 a的連接孔1 4。接觸孔丨3 b在控制閘 6的方向延伸。 圖3例示圖2中的A - A f截面。在圖3 ,在半導體區域i的 汲極區域7和源極區域8間的通道區域9上層疊氧化矽膜2 、多晶矽膜3、氮化矽膜4、氧化矽膜5、控制閘6及絕緣 膜28。貫通絕緣膜33配置形成於汲極區域7上的一方接觸 孔1 3 a及形成於源極區域8上的他方接觸孔丨3 b，透過貫通 絕緣膜3 6所形成的連接孔丨4連接一方接觸孔丨3 a和位元線 1 5。在前述接觸孔13a、nb内部形成接觸插塞34、3 5 ,在 連接孔14内部形成連接插塞37。前述接觸插塞34、35及 連接插塞3 7由鋁、鎢或多晶矽等配線材料構成。 圖4例不圖2中的B-B，截面。在圖4 ,半導體區域1在以 兀件分離區域2 2分離的活性區域的表面區域形成氧化矽膜 2 ’在其上依次層疊多晶矽膜3、氮化矽膜4、氧化矽膜5 、控制閘6及絕緣膜2 8，絕緣膜3 3及絕緣膜3 6介於其上部 而配置位元線1 5。 對於上述非揮發性記憶胞M C 1的寫入動作和以往同樣， 以注入熱電子進行。擦除動作係通道區域9全面的隧道放 出所進行。例如進行電子注入時，施加比施加於源極區域 8的電位高的電位給前述汲極區域7及前述閘極6，使前述 通道區域9接通，利用在前述汲極區域7附近產生的熱電子 在前述多晶矽膜3和氮化矽膜的界面捕獲許多電子，並且 在氮化矽膜4主體（bulk)中的陷阱捕獲電子。此外，進行電 子隧道放出時，例如施加比施加於前述閘極6的電位高的 584943 A7
电位、則述半導體區域丨，將被前述多晶矽膜3和前述氮化 碎膜4的界面部及前述氮切膜的主體巾捕獲的電子從前 述多晶矽膜3以氧化矽膜2中為隧道電流抽出到前述通 域9 〇 在非揮發性記憶胞MC1 ,由於多晶矽膜3和氮化矽膜4 的界面部的pg _密度比氮化碎膜4和氧化碎膜5的界面部的 陷阱密度高，所以被注入的熱電子的多數被捕獲到多晶矽 膜3和氮化矽膜4的界面部。當然在氮化矽膜4主體中的陷 阱也捕獲電子。如此，在非揮發性記憶胞M c，由於追加 形成於前述多晶矽膜3和前述氮化矽膜4的界面部的能階深 的陷阱（界面陷阱）的電荷保持功能，所以可使以往擔負為 了記憶資訊的電荷保持的氮化矽膜薄膜化。保證即使因薄 膜化亦保持作為記憶胞M C所需量的電子。即，由於為多 晶矽膜3和氮化矽膜4的界面陷阱密度的陷阱密度高，所以 可追加電荷保持功能。 擦除動作關於被上述多晶矽膜3和氮化矽膜4的界面部捕 獲的電子，係由第一步驟和第二步驟所進行，該第一步驟 係一旦去捕獲（detrap)到多晶矽膜3中，該第二步驟係去捕 獲的電子為通過氧化矽膜2的隧道電流所放出到半導體區 域1。被氮化碎膜4主體中捕獲的電子經過多晶梦膜3作為 隧道電流通過氧化矽膜2被放出到半導體區域1 ^隧道放出 被氮化矽膜4主體中及其界面部捕獲的電子時，由於氮化 矽膜4被薄膜化，所以被氮化矽膜4主體中捕獲的電子容易 到達前述多晶矽膜3，流經氧化矽膜2作為隧道電流被放出 -19 - 本紙張尺度適用中國國家標準(CNS) A4規格(210x297公釐） 裝 訂
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到半導體區域1。被氮化矽膜4和多晶矽膜3的界面部捕獲 的電子因抗拒其陷阱位準的電場而被多晶矽膜3去捕獲， 被去捕獲的電子流經氧化矽膜2作為隧道電流被放出。由 於形成其界面態的陷阱形成於氧化矽膜2側，所以被該處 捕獲的電子當前述隧道放出之際，不需要通過氮化矽膜4 。若和將這種界面態形成於閘極6側而使其起作用的情況 相比’則本發明手段的擦除動作之類的電子放出動作容易。 因此’即使藉由隧道效應進行對於將氮化矽膜用於電荷 保持的非揮發性記憶體的擦除動作之類的電子放出動作， 亦可阻止電子不消耗地殘留於氮化碎膜4的情況。 在擦除動作方面’由於無需進行從通道區域9側注入熱 電洞，所以可抑制電洞陷阱產生於通道區域9上的氧化碎 膜2中’並且也不會產生起因於通道區域9和氧化矽膜2的 界面態產生的次開啟（subthreshold)特性的劣化。因此，可 防止寫入特性及讀出特性的劣化.再者，減低次開啟漏電 ，有助於低耗電。 再者，當記憶資訊而被多晶矽膜3和氮化矽膜4的界面部 陷阵捕獲的電子被不是絕緣體的多晶矽膜3去捕獲，被去 捕獲的電子在多晶矽膜3内如自由電子行動。即使因注入 熱電子的寫入而在汲極7附近的界面陷阱捕獲多數電子， 被去捕獲的電子也不集中於汲極區域7附近，亦無電洞殘 留於源極區域8附近的氧化矽膜2。此點亦可防止非揮發性 記憶元件的寫入、讀出的特性劣化。 «具有半導體膜和氮化膜的第二記憶胞構造》 -20 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公董） 584943 A7 _______B7 五、發明説明（18 )" " 圖5係以縱截面例示具有半導體膜和氮化膜的第二基本 記憶胞構造。同圖所示的非揮發性記憶胞^1(：2以tft技術 形成於半導體基板41上比較厚的氧化矽膜42上。在氧化 矽膜4 2上形成通道區域4 3 ··由摻入硼等p型雜質的多晶矽 構成；及，汲極區域3 1和源極區域3 2 :由摻入砷等n型雜 質的多晶矽構成。在此通道區域4 3上和前述同樣，形成閘 極絕緣膜10 :由氧化矽膜2、多晶矽膜3、氮化矽膜4及氧 化矽膜5構成。在閘極絕緣膜丨〇上設置前述閘極6及絕緣 膜2 8。汲極區域3丨和位元線的連接以前述接觸孔丨3 &的接 觸插塞34及連接孔14的連接插塞36進行，汲極區域32連 接於前述接觸孔1 3 b的接觸插塞3 5。 在此TFT構4也疋其擦除、寫入動作和圖1的記憶胞構 造基本上相同。以前述源極區域32為電路接地電位，將適 田正电位給與則述汲極區域3 1及前述控制閘6，使前述通 道區域43接通，注入在前述汲極區域31附近產生的熱電 子，藉由在前述多晶矽膜3和前述氮化矽膜4的界面部分及 氮化矽膜4的主體中捕獲電子，進行寫入。將適當自電位 給與前述控制閘6，將適當正電位給與前述汲極區域31， 使多晶矽膜3去捕獲被前述多晶矽膜3和前述氮化矽膜4的 界面部分捕獲的電子，將被氮化矽膜4主體中捕獲的電子 導=多晶妙膜，藉由將多晶珍膜3中的電子利用随道電流 從氧化矽膜2抽出到汲極區域3 1，進行擦除。 在此第二記憶胞構造也和第一記憶胞構造同樣，由於在 擦除動作不進行注入熱電洞到氧化發膜2，所以可抑制為 ____· 21 - 本紙張尺度適財S B家料(CNS) A4規格_X 297公董)------ 584943 五、發明説明（19 €知問題點的在氧化矽膜2中的電荷陷阱位準產生，可解 $起因於因汪入熱電洞而通道區域4 3和氧化矽膜2的界面 態產生的次開啟特性的劣化，並且由於作為上述半導體膜 的多晶矽膜4共同連接於配置於控制閘6延伸方向的多數記 憶胞、，所以在上述擦除動作成為以控制閘6單位進行隧道 電子放出’可明顯減低擦除特性的偏差。 «具有半導體膜和氮化膜的第三記憶胞構造〉〉 圖6係以平面例示具有半導體膜和氮化膜的第三基本記 憶胞構造。同圖所示的非揮發性記憶胞MC3構成作為和圖 5同樣的TFT，在和圖5說明的元件相同構成元件附上相同 符號。 在同圖，記憶胞的活性區域1 1在橫向配置成線路空間 (line and space)狀，在與其正交的縱向控制閘6配置成線路 芝間狀’配置著為了對汲極區域取得接觸的接觸孔1 3、為 了加工共同源極線的光罩圖案1 6、連接與前述活性區域 1 1平行配置的位元線1 5和汲極區域上的接觸孔1 3的連接 孔14 〇 圖7例示圖6中的C - C ·截面。圖8例示圖6中的D - D，截面 。在各圖，在半導體基板4 1上例如透過為膜厚1 〇〇 ηηι的絕 緣膜的氧化矽膜4 2配置通道區域4 3 :由膜厚50 nm、為摻 入濃度2 X 10 18/cm3的硼的半導體膜的多晶矽膜構成；形成 汲極區域3 1和源極區域3 2 :由為摻入濃度1 X 1 〇 2〇/cm3的坤 的半導體膜的多晶矽膜構成。在以汲極區域3 1和源極區域 3 2夾著的通道區域4 3上層疊例如膜厚5 nm的氧化矽膜2、 裝 訂 線 •22 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 584943 A7
五、發明説明（2〇 ) 為膜厚4 nm半導體膜的非摻雜的多晶矽膜3、膜厚6 nm的 氮化矽膜4及膜厚5 nm的氧化矽膜5而形成閘極絕緣膜。在 其上層疊例如由摻入濃度3 X 1 0 2Q/cm3的磷的膜厚1 〇〇 nm的 多晶碎膜構成的控制閘6及膜厚1 〇〇 nm的氮化;?夕膜2 8而構 成字元線。在被層疊而延伸的閘極絕緣膜及字元線的側面 部配置由膜厚80 nm的氮化矽膜構成的側壁間隔物（spacer )52。沈積於前述字元線上的膜厚1 〇〇 nm的絕緣膜3 3在前述 沒極區域31上方貫通形成由為導電膜的鎢膜構成的接觸插 塞3 4，並且在前述源極區域3 2貫通形成在側面電氣連接 的源極插塞5 3。前述源極插塞5 3透過接觸孔5 3 Η貫通前 述氧化矽膜4 2，也電氣連接於延伸形成於其下的共同源極 線5 4。源極插塞5 3由為導電膜的多晶矽膜構成。汲極區 域3 1透過接觸孔1 3及連接孔1 4利用汲極插塞3 4及連接插 塞37電氣連接於對應的位元線15。 此處，前述汲極插塞3 4及源極插塞5 3係對於前述側壁 間隔物5 2及氮化矽膜5 1以有選擇比的氧化膜蝕刻自行對 準地形成。因此，可使汲極插塞3 4及源極插塞5 3的孔徑 尺寸細微化到最小尺寸以下。在此例所用的〇.13微米製程 規則不作特別限制’但因字元線寬度為〇 2 μπι，沒極區域 的字元線間隔為0·3 μπι，源極區域的字元線間隔為〇 2 μιη 而單位記憶胞的字元線方向長度為〇·45 μπι。此外，活性區 域1 1的寬度為〇· 15 μιη，各個活性區域1 1間的分離寬度也 是〇·15 μπι，所以單位記憶胞的位元線方向長度為〇 3 μιη。 因此，單位記憶胞面積為〇.45父〇.3=〇.135平方0111。 -23 -
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k 本紙張尺度適用中國國家標準(CNS) A4規格(210 297公釐） 584943 A7 ___ _B7 五、發明説明（21 ) 圖9例示使用前述非揮發性記憶胞μ C 3的記憶體陣列一 邵分。同圖代表地顯示矩陣配置的4個非揮發性記憶胞 M C 3。配置於列方向的一對非揮發性記憶胞μ c 3如鏡面 對稱配置，共用汲極電氣連接於對應的位元線61^、BL2， 控制閘電氣連接於每行對應的字元線WL1、WL2。 對上述非揮發性記憶胞M C 3的寫入動作如圖1 〇所例示 ’以連接於字元線W L 1和位元線B L 1的記憶胞為寫入對象 時’透過位元線B L 1施加4 V給沒極區域3 1，透過字元線 W L 1施加脈衝寬度2微秒8 V的脈衝電壓給控制閘6。未連 接寫入對象記憶胞的字元線W L 2及位元線b l 2成為〇 V。 藉此，寫入對象記憶胞的臨界電壓從例如2 V上升到4.5V。 此外，擦除動作如圖1 1所例示，以連接於字元線i的 記憶胞為擦除對象時，在以記憶胞1^1(：3的源極區域32的 電位為開路（open)的狀態，透過位元線b l 1、B L 2施加4 V 給汲極區域3 1，透過擦除對象側的字元線WL 1施加脈衝 寬度10毫秒-8 V的脈衝電壓給控制閘6。施加4¥的脈衝電 壓給擦除非對象側的字元線W L 2。藉此，可使共有字元線 WL 1的擦除對象記憶胞MC3的臨界電壓從4·5ν降低到2 v 。按照上述寫入、擦除電壓條件進行一萬次重寫動作的結 果，寫入及擦除後的臨界電壓變動為〇2ν以内，確認因重 寫而記憶胞的特性變動非常小。 其次，概略說明採用前述非揮發性記憶胞]^(：3的快閃記 憶體之類的半導體積體電路的製造方法。 圖1 2至圖1 8係各製程以截面圖顯示採用前述記憶胞 -24 -
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3，半導體積體電路的製造方法。各個截面圖例示周邊 屯路區域和A憶胞區域的截面。記憶胞區域意味著矩陣配 置幻述非揮發性1己憶胞M C 3的記憶體陣列部分。周邊電路 區域思味著回應存取指示而控制對於非揮發性記憶胞M C 3 的d憶資訊讀出動作、擦除、寫入動作等的記憶體控制部 的部分。 首先’如圖1 2所例示，在例如電阻率10 Qcm的p型半導 體基板6 0的表面區域形成溝型元件分離區域6 1 ··在深度 200 nm溝内埋入氧化膜，用cmp (化學機械研磨）法平坦化 後’例如注入注入量i x 1 〇 n/cm2加速能量1 MeV的磷離子 、>王入量3 X 1 〇 i2/cm2加速能量5〇〇 kev的磷離子及注入量 lxl〇12/cm2加速能量150 keV的磷離子，形成η型井區域62 。然後，例如注入注入量1 x i 〇 i3/cm2加速能量5〇〇 keV的硼 離子、注入量5x10 u/cm2加速能量15〇 keV的硼離子及注入 量1 X 1 012/cm2加速能量50 keV的硼離子，形成p型井區域 6 3。其後，使例如膜厚1 〇 nm的表面氧化膜6 4生長，只對 記憶胞區域注入注入量2 X 1 0 15/cm2加速能量50 keV的磷離 子，形成η型共同源極區域6 5。其次，在記憶胞區域的前 述表面氧化膜64上用化學氣相沈積（CVD: Chemical Vapor Deposition)沈積膜厚100 nm的氧化膜，在其上部用CVD法 層疊膜厚20 nm的多晶矽膜，形成使用以微影法形成圖案 的光阻光罩所加工的氧化膜6 6和第一多晶矽膜6 7的層疊 膜。在此狀態下，上述氧化膜6 6上的上述第一多晶矽膜 6 7被加工成線路空間（line and space)狀。 -25 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 584943 A7 ____ B7 五、發明説明（Z3 ) 其次，如圖1 3所例示，用例如C V D法層疊沈積膜厚5 nm的氧化膜6 8、膜厚4 nm的多晶矽膜6 9、膜厚6 nm的氮 化矽膜7 0及膜厚5 nm的氧化膜7 1，使用以微影法形成圖案 的光阻光罩加工這些膜。 再者，如圖14所例示，在周邊電路區域，除去上述表面 氧化膜6 4後，使例如膜厚7 nm的第一閘極氧化膜7 2和膜厚 18 nm的第二閘極氧化膜73生長，用CVD法沈積摻入濃度 3 X 1 020/cm3的磷的膜厚1〇〇 nm的多晶矽膜75和膜厚100 nm 的氮化矽膜7 5，使用以微影法形成圖案的光阻光罩加工。 其後，例如只對成為周邊電路區域的低電壓p通道電晶體 的區域從傾斜30°的方向注入注入量1 X丨〇 n/cm3加速能量 3 0 keV的磷離子，形成n型光圈（halo)區域76，只對成為周 邊電路區域的高電壓η通道電晶體的區域注入注入量 lxl013/cm2加速能量30 keV的磷離子，形成N型L·DD (輕摻 雜汲極）區域7 7。然後，例如只對記憶胞區域注入注入量 2 X 1 0 iVcm2加速能量20 keV的坤離子，形成胞源極、汲極 區域7 8。 接著，如圖1 5所示，用例如CVD法沈積，形成由以回 蝕（etch back)法加工的膜厚8〇 nm的氮化矽膜構成的側壁間 隔物（spacer) 79後，只對成為周邊電路區域的低電壓p 通道電晶體的區域注入注入量3 χ丨〇 1Vcm2加速能量3〇 keV 的硼離子，形成p型源極、汲極區域8 〇，只對成為周邊電 路區域的高電壓η通道電晶體的區域注入量2χ1〇 1Vcm2加 速能量40 keV的砷離子，形成n型源極、汲極區域81。其 ___ -26 - 本紙張尺度適用中國國豕標準(CNS) Α4規格(210X 297公爱) 584943 A7 B7 五、發明説明（24 ) 後，用C V D法沈積膜厚900 nm的氧化膜，形成用c Μ P法 平坦化的氧化膜8 2。 再者’如圖1 6所示，以例如側壁間隔物7 9為蝕刻罩幕 ，一批蝕刻上述氧化膜8 2、氧化膜7 1、氮化矽膜7 0、多 晶矽膜69、氧化膜68、多晶矽膜67、氧化膜66及表面氧 化膜6 4，形成源極線連接孔，用c V D法埋入摻入濃度 4 X 1 0 2G/cm3的磷的多晶矽膜而形成源極插塞8 3。 接奢，圖1 7顯示用C V D法沈積膜厚1 〇〇 nm的氧化膜8 4 後，形成由鎢構成的位元線插塞8 5的狀態。 最後，如圖1 8所例示，用例如c V D法沈積膜厚100 nm 的氧化膜8 5後，在周邊電路區域的電晶體的源極、汲極上 及上述位元線插塞8 5上開接觸孔，圖案形成第一金屬配線 86。再者，雖然未圖示，但在製程方面，在上述第一金屬 配線8 6上進行第一層間絕緣膜的沈積、第一連接孔的形成 、第一金屬配線的圖案形成、第二層間絕緣膜的沈積、第 二連接孔的形成、第三金屬配線的圖案形成及鈍化 (passivation)膜的沈積和銲塾（bonding pad)部的開口，快閃 記憶體之類的半導體積體電路的晶圓加工製程完畢。 對由上述製程所製造的半導體積體電路的非揮發性記憶 胞的寫入動作係例如施加5 V給位元線插塞8 5，施加脈衝 寬度1微秒8 V的脈衝電壓給控制閘7 4而進行，藉此寫入對 象記憶胞的臨界電壓從2 V上升到4 V。此外，擦除動作係 在源極ϋ域的电位為開路（open)的狀態，施加4 v給位元線 插塞8 5 ’施加脈衝寬度5 0毫秒-8 V的脈衝電壓給控制閘
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74而進行，藉此可使擦除對象記憶胞的臨界電壓從4 v降 低到2 V 〇按照上述寫入、擦除電壓條件進行十萬次重窝 動作的結果，寫入及擦除後的臨界電壓變動為〇·4 Μ内。 ，重寫而記憶胞的特性變動可抑制在寫入時間增加i 2倍， 擦除時間增加3倍，讀出電流降低倍，確認了本發明的 有效性。 <<:記憶胞構造別的形態》 圖1 9例示與圖8的D _ D，截面對應的記憶胞構造別的形態 。以前述圖6至圖8說明的記憶胞M c 3係多晶矽膜3在字元 線方向延伸，在共有字元線的記憶胞間一體形成。作為記 憶胞構造別的形態，例如如與圖8的D _ D，截面對應的圖ι 9 所例示，也可以將多晶矽膜3分割成記憶胞單位。同圖所 不的多晶矽膜3在用C V D法沈積成為電荷陷阱區域的氮化 矽膜4之前，可使用為了加工位元線38的光罩形成。在此例 ，單位記憶胞面積也和記憶胞MC3同樣，係〇.45χ〇.3=0.135 平方μπι。此記憶胞構造係利用·於下述情況有效的構造··例 如被多晶矽膜3和氮化矽膜4的界面部捕獲的電子除了擦除 動作之外，還不希望地去捕獲，在多晶矽膜3移動而有影 響到其他記憶胞的臨界電壓之虞。 對圖1 9的構造的非揮發性記憶胞的寫入動作係施加4 ν 給沒極區域’施加脈衝寬度2微秒8 V的脈衝電壓給控制閘 而進行，臨界電壓從2 V上升到4.5 V。此外，擦除動作係 在以源極區域的電位為開路（open)的狀態，施加4 V給沒極 區域，施加脈衝寬度1 0 0毫秒-7 V的脈衝電壓給控制閘而 -28 - 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)
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進仃’臨界電壓可使其從4·5 V降低到2 V。按照上述寫入 /擦除電壓條件進行_萬次重寫動作的結果，寫入及擦除 後的臨界電壓變動為〇·3 ¥以内，確認因重寫而記憶胞的特 性變動非常小。 圖2 0例不與圖8的D _ D，截面對應的記憶胞構造另外其他 的形態。以前述圖6至圖8說明的記憶胞M C 3採用多晶矽 膜3作為半導體膜。作為記憶胞構造別的形態，例如如與 圖8的D-D’截面對應的圖2〇所例示，採用在絕緣膜中離散 配置直徑10 nm程度的非摻雜多晶矽粒8 8的半導體膜。在 此例’單位記憶胞面積也和記憶胞MC3同樣，係 0·45x0·3=0·135平方μnl。 對圖2 0的構造的非揮發性記憶胞的寫入動作例如係施加 5 V給没極區域，施加脈衝寬度2微秒8 v的脈衝電壓給控 制閘而進行，藉此臨界電壓從2 V上升到4.5 V。此外，擦 除動作例如係在以源極區域的電位為開路（〇pen)的狀態， 知加6 V給沒極區域，施加脈衝寬度5 〇微秒_ 8 V的脈衝電 壓給控制閘而進行，藉此臨界電壓可使其從4·5 V降低到2 V 。按照上述寫入、擦除電壓條件進行一萬次重寫動作的結 果，寫入及擦除後的臨界電壓變動為〇·3 V以内，確認因重 寫而記憶胞的特性變動非常小。 到此的說明係在作為上述電荷陷阱膜的絕緣膜採用氮化 矽膜4。也可以採用金屬氧化膜作為電荷陷阱膜取代此氮 化矽膜。作為金屬氧化膜，可採用例如膜厚20 run的五氧 化輕膜（Ta2〇5)。例如在圖7的截面構造，將氮化碎膜4變更 -29 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
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k A7 ----------一 B7 五、發明説明（2^*7~" 一 成膜厚2G nm的五氧化㉟膜而構成非揮發性記憶即可。按 、施，5 v Ό此非揮發性記憶胞的汲極區域，施加脈衝寬 度2微秒8 V的脈衝電壓給控制閘的寫入條件，臨界電壓從 2 V上升到^5 V。作為五氧化纽膜的代替，使用由氧化鋁膜 (AhOj或氧化欽膜（Ti〇2)所代表的高介電常數的金屬氧化 物’若設定在與各個介電常數對應的適當膜厚，則亦可利 用於本發明的非揮發性記憶胞。 圖2 1係以縱截面例示靠通道區域相對地使用富矽的氮化 碎膜的非揮發性記憶胞的裝置構造。到此的說明係非揮發 性圮憶元件利用多晶矽膜等半導體膜和氮化矽膜等高介電 膜的界面態。圖2 1的記憶胞μ C 4在通道區域9上的作為第 一絕緣膜的氧化矽膜2設置氮化矽膜9〇 ,以此氮化矽膜9〇 靠氧化矽膜2的部分90Α為富矽的組成。具體而言，非揮 發性圮憶胞M C 4具有分別形成於半導體區域丨的源極區域 8、汲極區域7及這些前述源極區域8和汲極區域7間的通 道區域9，在此通道區域9上形成閘極絕緣膜1 〇 a。閘極絕 緣膜1 0 A包含設於前述通道區域9上的作為第一絕緣膜的 氧化矽膜2、設於前述氧化矽膜2上的作為第二絕緣膜的氮 化矽膜9 0、設於前述氮化矽膜9 〇上的作為第三絕緣膜的 氧化矽膜5。在前述氧化矽膜5上有閘極6。前述氮化矽膜 9〇係靠氧化矽膜90A的部分90A比靠氧化矽膜5的部分 90B增大矽/氮宜的氮化矽膜。此氮化矽膜9〇的陷阱密度比 前述氧化矽膜2、5各個的陷阱密度高。被陷阱捕獲的電子通 過氧化矽膜2被隧道放出到前述通道區域9或汲極區域7。 _ - 30 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 584943 A7 B7 五、發明説明（28 ) 前述氮化矽膜的富矽的部分9 Ο A係相對地保有多數晶格 缺陷或懸鍵（dangling bond)等陷陈的區域，在此點可定位 為代替前述記憶胞M C 1〜M C 3的多晶矽膜3和氮化矽膜4的 界面部的陷阱功能者，基本上取得和其同樣的作用效果。 «非揮發性記憶體〉〉 圖2 2例示快閃記憶體作為採用由μ C 3所代表的前述非 揮發性記憶胞的電可擦除及寫入的非揮發性記憶體。 同圖所示的快閃記憶體9 9包含記憶體陣列1 〇 〇 :矩陣配 置前述非揮發性記憶胞M C 3 ;及，記憶體控制電路：回應 來自外部的存取指示而控制對於非揮發性記憶胞M C 3的讀 出動作、擦除動作、寫入動作。在此例，記憶體陣列1 〇 〇 以外的電路部分全部被定位作為記憶體控制電路。 前述記憶體陣列1 0 0具有記憶體墊、資料鎖存電路及感 測鎖存電路。此記憶體墊有多數由前述記憶胞M C 3所代表 的电可擦除及寫入的前述非揮發性記憶胞^非揮發性記憶 胞的前述控制閘連接於對應的字元線101，汲極連接於對 應的位元線1 〇 2，源極連接於省略圖示的源極線。前述非 揮發性記憶胞記憶與對於為了讀出資料的字元線電壓（控 制閉施加電壓）的臨界電壓高低相對應的資訊。雖然不特 別限制，但在本說明書稱記憶胞電晶體的臨界電壓低的狀 態j擦除狀態，稱高的狀態為寫入狀態。又，寫入和擦除 的疋義是相對的概念，所以也可以和上述相反定義。 快閃記憶體9 9的外部輸出入端子！/ 〇 〇〜！/ 〇 7兼用於位 址輸入端子、資料輸入端子、資料輸出端子、命令輸入端 本纸張尺度適家標準(CNS)A4規格(21〇Χ297公董 584943 A7 ___B7 五、發明説明（29 ) 子。由外部輸出入端子1/00〜1/07所輸入的X位址信號透 過多工器（multiplexer) 104供應給X位址緩衝器1 〇 5。X位 址解碼器1 0 6解譯由X位址緩衝器1 〇 5所輸出的内部互補 位址信號而驅動字元線1 0 1。 在前述位元線1 0 2 —端側設有感測鎖存電路，在他端設 有資料鎖存電路。位元線1 0 2根據由Y位址解碼器1 〇 7所 輸出的選擇信號以Y開關陣列1 〇 8選擇。由外部輸出入端 子1/00〜1/07所輸入的γ位址信號為γ位址計數器1〇9所 預設，以預設值為起點而依次遞增的位址信號給與前述γ 位址解碼器1 0 7。 以Y開關陣列1 0 8選擇的位元線在資料輸出動作時導通 到輸出緩衝器1 1 0的輸入端子，在資料輸入動作時透過輸 入緩衝器1 1 1導通到資料控制電路1 1 2的輸出端子。輸出 緩衝器110、輸入緩衝器111和前述輸入端子1/〇〇〜7的連 接以前述多工器104控制。由輸出入端子1/〇〇〜1/〇7所供 應的命令透過多工器1 0 4及輸入緩衝器丨丨1給與模式控制 電路1 1 3。 控制信號緩衝電路1 1 5輸入晶片啟動信號/ c e、允許輸 出#號/OE、允许寫入信號/ WE、串列時鐘信號s c、重設ρ 號/ RES及命令啟動#號/CDE作為存取控制信號。附記於信 號名正前面的記號/意味著該信號為列啟動（r〇w enable)。模 式控制電路1 1 3按照這些信號的狀態控制和透過多工器 104的外部的信號介面功能等。來自輸入端子1/〇〇〜1/〇7 的命令輸入與前述命令啟動/CDE同步。資料輸入與_列時 ___-32 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公董Γ------- (30 五、發明説明 里SC同步。位址資訊的輸入與允許寫入信號/ W E同步。 模式k制部1 1 3根據命令碼指示擦除或寫入動作的開始， 其期間就認定顯*擦除或寫人動作中的就緒忙碌（r busy)信號R/B而輸出到外部。 内=電源電路（内部電壓產生電路）116產生作為為了窝 入掭除、驗證、讀出等的各種内部電壓的動作電源丨幻 供應給則述X位址解碼器丨〇 6及記憶胞陣列丨〇 〇等。 則述模式控制電路丨丨3按照輸入命令全體地控制快閃記 憶體。快閃記憶體99的動作基本上為命令所決定。快閃記 =體99的命令中有讀出、檫除、窝入等各命令。例如讀出 叩令包含謂出命令碼、讀出Χ位址及必要的γ位址。窝入 令命包含寫入命令碼、X位址、必要的γ位址及寫入資料。 快閃記憶體9 9為顯示其内部狀態而有狀態暫存器i i 8， 其内容藉由認定信號/0E ,可從輸出入端子1/〇〇〜1/〇7讀 出。 α 快閃記憶體9 9採用由μ C 3所代表的非揮發性記憶胞， 所以即使因多數次重寫，特性劣化也不明顯進展，即使因 多年使用’亦可實現資料保持高的可靠性，並可實現對於 泛己憶谷里的晶片佔有面積的縮小。 «電腦系統》 圖2 3例示使用前述快閃記憶體的電腦系統。同圖所示的 電腦系統具備透過系統滙流排丨2 〇連接於主CPU 12 1和輸出 入裝置1 22、RAM 123、記憶卡1 24。 前述記憶卡1 2 4雖然不特別限制，但係系統匯流排介面 584943
电路1 2 5、記憶體控制器丨2 6及多數個快閃記憶體9 9封裝 於卡片基板而成。 前述系統匯流排介面電路丨2 5雖然不特別限制，但以 ΑΤΑ (AT Attachment)系統匯流排等標準匯流排介面為可能 :連接於系統匯流排介面電路丨2 5的記憶體控制器丨2 6接 又來自連接於系統匯流排1 2 〇的主cpu i 2丨或輸出入裝置 1 2 2的、主系統的存取命令及資料。 例如前述存取命令為讀出命令時，記憶體控制器126存 取夕數快閃1己憶體9 9必要的一個或多數個而讀出，將資料 轉移到主CPU 121或主系統。前述存取命令為寫入命令時 ，記憶體控制器丨26存取多數快閃記憶體99必要的一個或 多數個而將來自主CPU 121或主系統的寫入資料儲存於其 内邵。此儲存動作包含對快閃記憶體必要的塊、扇區或記 憶胞的寫人動作和寫人驗證動作。前述存取命令為擦除命 7時，记憶體控制器1 2 6存取多數快閃記憶體9 9必要的一 個或多數個，擦除記憶於其内部的資料。此擦除動作包含 對快閃記憶體99必要的塊 '扇區或記憶胞的擦除動作和擦 除驗證動作。 、被長期間記憶的資料記憶於此非揮發性記憶裝置，另一 方面為主CPU 121所處理且頻繁變更的資料儲存於作為揮 發性記憶體的前述RAM 123而被利用。 前述記憶卡124雖然不特別限制，但作為硬碟記憶裝置 的互換用途，利用多數快閃記憶體99實現幾十GB (十億位 兀組）的大容量記憶。由於採用快閃記憶體9 9，所以具備
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來自：積集密度、低耗電、高速寫入、高速讀出速度、可 靠性高的記憶資訊保持特性等由MC3所代表的非揮發性記 憶胞特性的優勢性。 刖C记隐卡1 2 4不限於厚度比較薄的記憶卡，即使厚度 比較厚的情況，亦可實現作為包含可解析和主匯流排系統 的介面和王系統的命令而控制快閃非揮發性記憶體的智慧 型控制器的任何非揮發性記憶裝置是不用說的。 以上雖然以各種形態具體說明了由本發明者所完成的發 明’但本發明不受其限定，當然可在不脫離其要旨的範圍 適當變更。 裝 PJ戈在以上說明中說明了為使一個記憶胞記憶數位資料 的1位=而使非揮發性記憶胞具有2值臨界電壓的情況。本 發月將氮化♦膜之類的電荷陷味性絕緣膜利用於記憶資訊 的儲存，戶斤以不受其限^ ,也可以控制如下：為使一個非 訂
，發l± u己隐胞记憶數位資料的多位元而使記憶胞具有4值 或其以上的多值臨界電壓。例如要設定4值臨值電壓，調 換源極、汲極而進行熱電子注入寫入即可。按其調換源極 ;及極而進仃璜出動作，則可分別讀出各個的記憶資訊。 此外，以上各種說明的裝置構造的膜成分、膜厚、膜製 法等可適當變更。 此外，適用關於本發明的非揮發性記憶胞的半導體積體 電路不限於快閃憶體L s丨。例如也可以實現作為為了資 ::程式儲存用而在晶片上具備這種快閃記憶體的微電腦 ♦資料處理機。 -35 - 297公釐Γ 584943 A7 --~-___ B7 五、發明説明（33^ "~' '--— [發明之效果] 兹簡單說明在本案所揭示的發明中由具代表性者所得到 的效果如下。 在隧道放出側的靠絕緣膜處形成半導體膜和氮化矽膜之 類的絕緣膜的界面S，使其擔負為了記憶資訊的電荷保持 主體，使氮化矽膜之類的絕緣膜的薄膜化成為可能。藉此 ，即使利用隧道進行對於將氮化矽膜等絕緣膜用於電荷保 持的非揮發性記憶元件的擦除動作之類的電子放出動作， 亦可阻止電子不消耗地殘留於閘極絕緣膜的情況。 由於和氮化矽膜之類的絕緣膜形成界面位準的膜不是絕 緣膜，而是半導體膜，所以即使利用隧道進行對於將氮化 矽膜等絕緣膜用於電荷保持的非揮發性記憶元件的擦除動 作之類的電子放出動作，亦可防止偏於通道區域一部分而 電洞儲存，產生特性劣化的情況。 由於放出保持電子不至於進行熱電洞注入，所以可抑制 對於將氮化碎膜等絕緣膜用於電荷保持的非揮發性記憶元 件的重寫後的電衍保持特性劣化、起因於重寫的次開啟漏 電流增加。 藉由使形成前述界面態的半導體膜或氮化矽膜之類的絕 緣膜在閘極方向一體化，使用非導電性電荷陷阱膜作為電 荷儲存區域的非揮發性記憶體的胞面積縮小化成為可能。 [圖式之簡單說明] 圖1為例示具有半導體膜和氮化膜的第一基本記憶胞構 造的縱截面圖。 _____ · 36 - 本紙張尺度適用中s @家標準(CNS) A4規格(21G χ 297公董)
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線 584943 A7 _____ B7 五、發明説明（34 ) 圖2為例示圖丨的非揮發性記憶胞的詳細構造的平面圖。 圖3為圖2中的A-A，截面圖。 圖4為圖2中的B-B，截面圖。 圖5為例示具有半導體膜和氮化膜的第二基本記憶胞構 造的縱截面圖。 圖6為例示具有半導體膜和氮化膜的第三基本記憶胞構 造的平面圖。 圖7為圖6中的C-C，截面圖。 圖8為圖6中的C-D，截面圖。 圖9為例示使用具有第三基本記憶胞構造的非揮發性記 憶胞的1己憶體陣列一部分的電路圖。 圖1 0為例示圖9的電路的非揮發性記憶胞窝入動作的電 壓施加狀態的電路圖。 圖1 1為例示圖9的電路的非揮發性記憶胞擦除動作的電 壓施加狀態的電路圖。 圖1 2為採用具有第二基本$憶胞構造的非揮發性記憶胞 的半導體積體電路製造方法最初製程中的非揮發性記憶胞 的要部縱截面圖。 .圖1 3為接著圖1 2的製程中的非揮發性記憶胞的要部縱 截面圖。 圖14為接著圖13的製程中的非揮發性記憶胞的要部縱 截面圖。 圖1 5為接著圖1 4的製程中的非播& 、 )衣狂τ的非揮發性記憶胞的要部縱 五 、發明説明（ 35 I & El為接著圖1 5的製程中的非揮發性記憶胞的要部縱 截面圖。 為接著圖1 6的製程中的非揮發性記憶胞的要部縱 截面圖。 圖1 8為接著圖1 7的製程中的非揮發性記憶胞的要部縱 截面圖。 圖1 9為例不將多晶矽膜分割成記憶胞單位的記憶胞構造 作為與圖8的D . D ’截面對應的記憶胞構造別的形態的縱截 面圖。 “圖2 0為例示採用在絕緣膜中離散配置多晶矽粒的半導體 膜勺记隐胞構k作為與圖8的d - D ’截面對應的記憶胞構造 另外其他的形態的縱截面圖。 圖2 1為例示相對地使用以靠通道區域為富矽的氮化矽膜 的非揮發性記憶胞的裝置構造的縱截面圖。 圖2 2為例示快閃記憶體作為採用關於本發明的非揮發性 έ己憶胞的電可擦除及寫入的非揮發性記憶體的方塊圖。 圖2 3為例示使用快閃記憶體的電腦系統的方塊圖。 圖2 4為例示具有〇 Ν 0構造的閘極氧化膜的習知非揮發 性記憶元件的裝置構造的說明圖。 圖2 5為例示使用具有〇 Ν 0構造的閘極氧化膜的習知非 揮發性記憶元件的多值記憶技術的說明圖。 圖2 6為模式例示關於具有〇 Ν 0構造的閘極氧化膜的習 知非揮發性I己憶元件由本發明者發現的問題點的說明圖。 38 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) 584943 A7 B7 五、發明説明（36 ) [元件之編號說明] MC 1、MC2、CM3 非揮發性記憶胞 1 半導體區域 2 氧化矽膜 3 多晶矽膜 4 氮化矽膜 5 氧化矽膜 6 閘極 7 沒極區域 8 汲極區域 9 通道區域 10、 10A 閘極絕緣膜 11 活性區域 15 位元線 34 汲極插塞 4 1 半導體基板 42 氧化矽膜 43 通道區域 52 側壁間隔物 5 3 源極插塞 88 多晶碎粒 90 一部分富矽的氮化矽膜 90 A 富矽的部分 99 快閃記憶體 100 記憶體陣列 裝 訂
-39 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

Claims (1)

  1. 行年 >月(/日修J 觀 ^〇9lll7013號專利申請案 利範圍替換本(93年2月） 申請專利範圍 種非揮發性記憶元件，其特徵在於：具有分別形成 於半導體區域的源極區域、汲極區域及這些區域間的 =道區域、設於前述通道區域上的第一絕緣膜、設於 前述第一絕緣膜上的半導體膜、設於前述半導體膜上 的第二絕緣膜、設於前述第二絕緣膜上的第三絕緣膜 及設於前述第三絕緣膜上的閘極， β 第一、纟巴緣膜的陷畔後、度比前述第一絕緣膜及第 三絕緣膜各個的陷阱密度高， 前述半導體膜和前述第二絕緣膜的界面部的陷阱密 度比前述第二絕緣膜的陷阱密度高， 被陷阱捕獲的電子透過前述第一絕緣膜被隧道放出 者0 2. 3. 4. 如申請專利範圍第丨項之非揮發性記憶元件，其中前述 半導體膜和前述第二絕緣膜間的界面部的陷阱密度比 則述第二絕緣膜和前述第三絕緣膜間的界面部的陷阱 歡度南。 如申請專利範圍第1或2項之非揮發性記憶元件，其中 前述半導體膜的膜厚比前述第二絕緣膜的膜厚薄。、 如申請專利範圍第1項之非揮發性記憶元件，其中前述 第一絕緣膜為氧化矽膜，前述半導體膜為矽膜，前逑 第一絕緣膜為氮化矽膜，前述第三絕緣膜為氧化矽膜。 如申請專利範圍第丨項之非揮發性記憶元件，其中前述 第一絕緣膜為氧化矽膜，前述半導體膜為矽膜，前述 第二絕緣膜為金屬氧化膜，前述第三絕緣膜為氧化 5.
    6‘如申請專利範圍第4或5項之非揮發性記憶元件 月II述矽膜為多晶矽膜。 、 7.二請專利範圍第6項之非揮發性記憶元件，其中前述 夕晶矽膜中導入有雜質。 請專利|^“或5項之非揮發性記憶元件，其中 則述矽膜係多晶矽粒予分散於絕緣膜中之膜。 9· 一種半導體積體電路，其特徵在於：具備 記憶體陣列：具有多數個非揮發性記憶元件，該非 揮發性記憶兀件係在形成於半導體區域的源極區域和 汲極區域間的通道區域上形成有第一絕緣膜、設於前 述第一絕緣膜上的半導體膜、設於前述半導體膜上的 第二絕緣膜、設於前述第二絕緣膜上的第三絕緣膜及 設於前述第三絕緣膜上的閘極；及， 記憶體控制電路：藉由電子注入和透過前述第一絕 緣膜的電子隧道放出，控制前述非揮發性記憶元件的 臨界電壓， 前述第二絕緣膜的陷阱密度比前述第一絕緣膜及第 三絕緣膜各個的陷阱密度高， 前述半導體膜和前述第二絕緣膜的界面部的陷阱密 度比前述第二絕緣膜的陷阱密度高者。 1〇·如申請專利範圍第9項之半導體積體電路，其中前述半 導體膜和前述第二絕緣膜間的界面部的陷陈密度比前 述第二絕緣膜和前述第三絕緣膜間的界面部的陷阱密 -2 -本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
    度南。 U·如申請專利範圍第9或10項之半導體積體電路，其中前 述半導體膜的膜厚比前述第二絕緣膜的膜厚薄。 泛如申請專利範圍第9項之半導體積體電路，其中使前述 閘極共用化且在延伸的方向鄰接的多數非揮發性記憶 元件的半導體膜係互相一體形成而成。 13·如申請專利範圍第1 2項之半導體積體電路，其中前述 5己憶體控制電路係以電氣連接於前述閘極的多數非揮 發性記憶元件為最小單位而控制對於非揮發性記憶元 件的電荷放出。 14·如申請專利範圍第9項之半導體積體電路，其中前述記 憶體控制電路回應電子注入動作的指示，施加比施加 於源極區域的電位高的電位給汲極區域及前述閘極， 使削述通道區域接通，利用在前述汲極區域附近產生 的熱電子使前述半導體膜和前述第二絕緣膜的界面部 及削述第二絕緣膜捕獲電子。 15.如申凊專利範圍第9項之半導體積體電路，其中前述記 憶體控制電路回應電子隧道放出動作的指示，施加比 施加於前述閘極的電位高的電位給前述半導體區域， 將被前述半導體膜和前述第二絕緣膜的界面部及前述 第二絕緣膜捕獲的電子透過前述第一絕緣膜作為隨道 電流抽出。 16·如申請專利範圍第9項之半導體積體電路，其中前述半 導體區域形成於設於半導體基板上的第四絕緣膜上。 -3 -
    本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) Α8 Β8 C8
    584943
    中間膜··形成於前述第一絕緣膜上； 非導電性電荷陷阱膜··形成於前述中間膜上； 第二絕緣膜：形成於前述電荷陷阱膜上；及， 閘極：形成於前述第二絕緣膜上， 月!1述電荷陷阱膜的陷阱密度比前述第一絕緣膜及第 二絕緣膜各個的陷阱密度高， 前述中間膜和前述電荷陷阱膜的界面部的陷阱密度 比則述電荷陷阱膜和前述第二絕緣膜的界面部的陷阱 密度高且比前述電荷陷阱膜的陷阱密度高， 藉由在陷阱捕獲被注入的電子進行資訊的寫入，藉 由使被如述陷陈捕獲的電子透過前述第一絕緣膜隨道 放出進行資訊的擦除者。 22· —種半導體積體電路，其特徵在於··具備非揮發性記 憶元件’該非揮發性記憶元件具有 第一絕緣膜··形成於半導體區域的通道區域上； 第二絕緣膜：形成於前述第一絕緣膜上； 第三絕緣膜：形成於前述第二絕緣膜上；及， 閘極：形成於前述第三絕緣膜上， 前述第二絕緣膜的陷阱密度比前述第一絕緣膜及第 三絕緣膜各個的陷阱密度高， 前述第二絕緣膜的陷阱密度係偏第一絕緣膜之部份 比偏第三絕緣膜之部份為高， 藉由在陷阱捕獲被注入的電子進行資訊的窝入，藉 由使被陷阱捕獲的電子透過前述第一絕緣膜隧道放出 -5 -
    本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） A8 B8
    進行資訊旳擦除者。於半二ί發性'己憶兀件，其特徵在於：具有分別形成 …區域的源極區域、汲極區域及這些區域間的 迷遒區姑、二α、人、，τ 一 ^ ^ 一 $又於两述通道區域上的閘極絕緣膜及設於 則述間極絕緣膜上的閘極， 24. 緣1迟閘極絕緣膜包含第一絕緣膜、設於前述第一絕 ’、膜上的半導體膜、設於前述半導體膜上的氮化矽膜 及f於前述氮化矽膜上的第二絕緣膜， 、2由 >王入熱電子，被前述閘極絕緣膜捕獲的電子透 過則述第一絕緣膜可隧道放出者。 了種非揮發性記憶元件，其特徵在於：具有分別形成 於半導體區域的源極區域、汲極區域及這些區域間的 j道區域、設於前述通道區域上的閘極絕緣膜及設於 前述問極絕緣膜上的閘極， 前述閘極絕緣膜包含第一絕緣膜、設於前述第一絕 緣膜上的半導體膜、設於前述半導體膜上的金屬氧化 膜及設於前述金屬氧化膜上的第二絕緣膜， 藉由注入熱電子，被前述閘極絕緣膜捕獲的電子透 過前述第一絕緣膜可隧道放出者。 25· —種非揮發性記憶元件，其特徵在於：具有分別形成 於半導體區域的源極區域、汲極區域及這些區域間的 通道區域、設於前述通道區域上的閘極絕緣膜及設於 前述閘極絕緣膜上的閘極， 前述閘極絕緣膜包含第一絕緣膜、設於前述第一絕 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 訂 線 584943 —----—丨六、申請專利範圍 A B c D 緣膜上的氮化矽膜及設於前述氮化矽膜上的第二絶緣 膜， 前述氮化矽膜之偏第一絕緣膜之部份比偏第二絶緣 膜之部份碎/氮值較大， 藉由注入熱電子，被前述閘極絕緣膜捕獲的電子透 過前述第一絕緣膜可隧道放出者。 26·如申μ專利範圍第1或2項之非揮發性記憶元件，其中 則述第一絕緣膜為氧化矽膜，前述半導體膜為多晶矽 膜，則述第二絕緣膜為氮化矽膜，前述第三絕緣膜為氧 化矽膜。 27.如申請專利範圍第3項之非揮發性記憶元件，其中前述 第一絕緣膜為氧化矽膜，前述半導體膜為多晶矽膜， 前述第二絕緣膜為氮化碎膜’前述第三絕緣膜為氧化 梦膜。 裝 訂 線 冗獻度適^ii?5^NS) Α4規格(摩297公董）
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