JPH05129627A - 不揮発性半導体記憶素子 - Google Patents
不揮発性半導体記憶素子Info
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- JPH05129627A JPH05129627A JP31331191A JP31331191A JPH05129627A JP H05129627 A JPH05129627 A JP H05129627A JP 31331191 A JP31331191 A JP 31331191A JP 31331191 A JP31331191 A JP 31331191A JP H05129627 A JPH05129627 A JP H05129627A
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- floating gate
- diffusion layer
- transistor
- oxide film
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Abstract
(57)【要約】
【目的】 高集積化が可能で、読み出し動作が安定して
おり、しかもフローティングゲートとコントロールゲー
ト間の絶縁性を向上することができる不揮発性半導体記
憶素子を提供する。 【構成】 １トランジスタ領域にメモリトランジスタと
セレクトトランジスタとを備え、ドレイン拡散層１１お
よびソース拡散層１２は前記両トランジスタのソースお
よびドレインに兼用する。ドレイン拡散層１１の近傍の
トンネル酸化膜６の上に、上面が凸型曲面状のフローテ
ィングゲート７ａがある。共通ゲート１０ａの一端は絶
縁膜８を介してフローティングゲート７ａの上にあり、
メモリトランジスタのコントロールゲートの役目を担
う。共通ゲート１０ａの他端はゲート酸化膜９の上にあ
り、セレクトトランジスタのゲートの役目を担う。
おり、しかもフローティングゲートとコントロールゲー
ト間の絶縁性を向上することができる不揮発性半導体記
憶素子を提供する。 【構成】 １トランジスタ領域にメモリトランジスタと
セレクトトランジスタとを備え、ドレイン拡散層１１お
よびソース拡散層１２は前記両トランジスタのソースお
よびドレインに兼用する。ドレイン拡散層１１の近傍の
トンネル酸化膜６の上に、上面が凸型曲面状のフローテ
ィングゲート７ａがある。共通ゲート１０ａの一端は絶
縁膜８を介してフローティングゲート７ａの上にあり、
メモリトランジスタのコントロールゲートの役目を担
う。共通ゲート１０ａの他端はゲート酸化膜９の上にあ
り、セレクトトランジスタのゲートの役目を担う。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＥＰＲＯＭ（electr
ical erasable and programmable ROM）のような不揮発
性半導体記憶素子に関する。
ical erasable and programmable ROM）のような不揮発
性半導体記憶素子に関する。
【０００２】
【従来の技術】従来、この種の不揮発性半導体記憶素子
として、フルフューチャー型のＥＥＰＲＯＭや、フラッ
シュ型のＥＥＰＲＯＭが知られている。
として、フルフューチャー型のＥＥＰＲＯＭや、フラッ
シュ型のＥＥＰＲＯＭが知られている。
【０００３】図６にフルフューチャー型のＥＥＰＲＯＭ
の素子構造を示し、図７にこの素子をマトリックス状に
接続してなる記憶装置の等価回路図を示す。図６に示す
ように、この素子は、Ｎ型シリコン基板１に形成された
Ｐウェル２に、メモリトランジスタＭＴｒとセレクトト
ランジスタＳＴｒからなるメモリセルを備えている。メ
モリトランジスタＭＴｒは、トンネル酸化膜３０、フロ
ーティングゲート３１、絶縁膜３２、およびコントロー
ルゲート３３からなるゲート構造と、その両側のＰウェ
ル２中に形成されたＮ+ 拡散層３４，３５とから構成さ
れている。一方、セレクトトランジスタＳＴｒは、ゲー
ト酸化膜３６およびゲート３７とからなるゲート構造
と、その両側のＰウェル２中に形成されたＮ+ 拡散層３
５，３８とから構成されている。
の素子構造を示し、図７にこの素子をマトリックス状に
接続してなる記憶装置の等価回路図を示す。図６に示す
ように、この素子は、Ｎ型シリコン基板１に形成された
Ｐウェル２に、メモリトランジスタＭＴｒとセレクトト
ランジスタＳＴｒからなるメモリセルを備えている。メ
モリトランジスタＭＴｒは、トンネル酸化膜３０、フロ
ーティングゲート３１、絶縁膜３２、およびコントロー
ルゲート３３からなるゲート構造と、その両側のＰウェ
ル２中に形成されたＮ+ 拡散層３４，３５とから構成さ
れている。一方、セレクトトランジスタＳＴｒは、ゲー
ト酸化膜３６およびゲート３７とからなるゲート構造
と、その両側のＰウェル２中に形成されたＮ+ 拡散層３
５，３８とから構成されている。
【０００４】以下、図７を参照して、フルフューチャー
型のＥＥＰＲＯＭへのデータの書き込み／消去／読み出
しについて説明する。データの書き込みは次のようにし
て行われる。選択素子のメモリトランジスタＭＴｒのコ
ントロールゲート３３に接続しているメモリラインＭＬ
と、ビットラインＢＬにそれぞれ正電圧を印加する。こ
のとき、選択素子のセレクトトランジスタＳＴｒのゲー
ト３７に接続しているワードラインＷＬに正電圧を印加
し、ソースラインＳＬを接地する。これにより、メモリ
トランジスタＭＴｒのＮ+ 拡散層（ドレイン）３４の近
傍に発生したホットエレクトロンがトンネル酸化膜３０
を介してフローティングゲート３１に注入されて、信号
電荷が書き込まれる。
型のＥＥＰＲＯＭへのデータの書き込み／消去／読み出
しについて説明する。データの書き込みは次のようにし
て行われる。選択素子のメモリトランジスタＭＴｒのコ
ントロールゲート３３に接続しているメモリラインＭＬ
と、ビットラインＢＬにそれぞれ正電圧を印加する。こ
のとき、選択素子のセレクトトランジスタＳＴｒのゲー
ト３７に接続しているワードラインＷＬに正電圧を印加
し、ソースラインＳＬを接地する。これにより、メモリ
トランジスタＭＴｒのＮ+ 拡散層（ドレイン）３４の近
傍に発生したホットエレクトロンがトンネル酸化膜３０
を介してフローティングゲート３１に注入されて、信号
電荷が書き込まれる。
【０００５】データの消去は次のようにして行われる。
選択素子のビットラインＢＬに正電圧を印加するととも
に、メモリラインＭＬを接地する。これにより、フロー
ティングゲート３に蓄積された電荷がトンネル酸化膜３
０を介してＮ+ 拡散層３４に引き抜かれて、信号電荷が
消去される。
選択素子のビットラインＢＬに正電圧を印加するととも
に、メモリラインＭＬを接地する。これにより、フロー
ティングゲート３に蓄積された電荷がトンネル酸化膜３
０を介してＮ+ 拡散層３４に引き抜かれて、信号電荷が
消去される。
【０００６】データの読み出しは次のようにして行われ
る。選択素子のソースラインＳＬを接地し、ワードライ
ンＷＬに正電圧を印加するとともに、選択素子のビット
ラインＢＬに正電圧、メモリラインＭＬに正の低電圧を
それぞれ印加する。このとき、セレクトトランジスタＳ
Ｔｒに電流が流れなければ、メモリトランジスタＭＴｒ
の書き込みの状態、すなわち、データ『１』が読み出さ
れる。一方、セレクトトランジスタＳＴｒに電流が流れ
れば、メモリトランジスタＭＴｒの非書き込みの状態、
すなわち、データ『０』が読み出される。
る。選択素子のソースラインＳＬを接地し、ワードライ
ンＷＬに正電圧を印加するとともに、選択素子のビット
ラインＢＬに正電圧、メモリラインＭＬに正の低電圧を
それぞれ印加する。このとき、セレクトトランジスタＳ
Ｔｒに電流が流れなければ、メモリトランジスタＭＴｒ
の書き込みの状態、すなわち、データ『１』が読み出さ
れる。一方、セレクトトランジスタＳＴｒに電流が流れ
れば、メモリトランジスタＭＴｒの非書き込みの状態、
すなわち、データ『０』が読み出される。
【０００７】次に、フラッシュ型のＥＥＰＲＯＭの構成
を説明する。代表的なものに、図８に示したスタックゲ
ート構造のものと、図９に示したスプリットゲート構造
のものとがある。
を説明する。代表的なものに、図８に示したスタックゲ
ート構造のものと、図９に示したスプリットゲート構造
のものとがある。
【０００８】図８に示したスタックゲート構造のフラッ
シュ型ＥＥＰＲＯＭは、トンネル酸化膜４０、フローテ
ィングゲート４１、絶縁膜４２、およびコントロールゲ
ート４３からなるゲート構造を備え、その両側のＰウェ
ル２中に、Ｎ+ 拡散層４４，４５が形成されている。ド
レインであるＮ+ 拡散層４４とＰウェル２との間には、
ホットエレクトロンの注入効率の高めるためのＰ+ 拡散
層４６が形成されている。また、ソースであるＮ+ 拡散
層４５とＰウェル２との間には、データ消去時のバンド
間トンネル効果によるホットホールの発生を抑えるため
にＮ- 拡散層４７が形成されている。
シュ型ＥＥＰＲＯＭは、トンネル酸化膜４０、フローテ
ィングゲート４１、絶縁膜４２、およびコントロールゲ
ート４３からなるゲート構造を備え、その両側のＰウェ
ル２中に、Ｎ+ 拡散層４４，４５が形成されている。ド
レインであるＮ+ 拡散層４４とＰウェル２との間には、
ホットエレクトロンの注入効率の高めるためのＰ+ 拡散
層４６が形成されている。また、ソースであるＮ+ 拡散
層４５とＰウェル２との間には、データ消去時のバンド
間トンネル効果によるホットホールの発生を抑えるため
にＮ- 拡散層４７が形成されている。
【０００９】スタックゲート構造のフラッシュ型ＥＥＰ
ＲＯＭのデータ書き込みは、ゲートＧとドレインＤに正
電圧をそれぞれ印加し、ソースＳを接地することによ
り、ドレイン近傍からホットエレクトロンをフローティ
ングゲート４１に注入することによって行われる。ま
た、データの消去は、基板の各素子に共通に接続してい
るソースＳに正電圧を印加することで、フローティング
ゲート４１から信号電荷を引き抜く。データの読み出し
は、ゲートＧおよびドレインＤにそれぞれ正電圧を印加
することにより、ドレイン−ソース間に電流が流れるか
否かによって行われる。
ＲＯＭのデータ書き込みは、ゲートＧとドレインＤに正
電圧をそれぞれ印加し、ソースＳを接地することによ
り、ドレイン近傍からホットエレクトロンをフローティ
ングゲート４１に注入することによって行われる。ま
た、データの消去は、基板の各素子に共通に接続してい
るソースＳに正電圧を印加することで、フローティング
ゲート４１から信号電荷を引き抜く。データの読み出し
は、ゲートＧおよびドレインＤにそれぞれ正電圧を印加
することにより、ドレイン−ソース間に電流が流れるか
否かによって行われる。
【００１０】図９に示したスプリットゲート構造のフラ
ッシュ型ＥＥＰＲＯＭは、ドレインＤ側のトンネル酸化
膜５０の上にフローティングゲート５１を備え、このフ
ローティングゲート５１の上に絶縁膜５２を介して選択
ゲート５３が形成されている。この素子へのデータの書
き込みは、ゲートＧおよびドレインＤに正電圧をそれぞ
れ印加して、フローティングゲート５１にホットエレク
トロンを注入することにより行われる。また、データの
消去は、ゲートＧを接地、あるいは負電圧を印加し、ド
レインＤに正電圧を印加することにより、フローティン
グゲート５１に蓄積された信号電荷をドレインＤに引き
抜く。データの読み出しは、ゲートＧに正の低電圧を、
ドレインＤに正電圧をそれぞれ印加することにより、ド
レイン−ソース間に電流が流れるか否かによって行われ
る。なお、スプリットゲート構造のフラッシュ型ＥＥＰ
ＲＯＭは、選択ゲート５３を備えているので、後述する
ようにスタックゲート構造のフラッシュ型ＥＥＰＲＯＭ
に見られるような過剰消去の問題が生じない。
ッシュ型ＥＥＰＲＯＭは、ドレインＤ側のトンネル酸化
膜５０の上にフローティングゲート５１を備え、このフ
ローティングゲート５１の上に絶縁膜５２を介して選択
ゲート５３が形成されている。この素子へのデータの書
き込みは、ゲートＧおよびドレインＤに正電圧をそれぞ
れ印加して、フローティングゲート５１にホットエレク
トロンを注入することにより行われる。また、データの
消去は、ゲートＧを接地、あるいは負電圧を印加し、ド
レインＤに正電圧を印加することにより、フローティン
グゲート５１に蓄積された信号電荷をドレインＤに引き
抜く。データの読み出しは、ゲートＧに正の低電圧を、
ドレインＤに正電圧をそれぞれ印加することにより、ド
レイン−ソース間に電流が流れるか否かによって行われ
る。なお、スプリットゲート構造のフラッシュ型ＥＥＰ
ＲＯＭは、選択ゲート５３を備えているので、後述する
ようにスタックゲート構造のフラッシュ型ＥＥＰＲＯＭ
に見られるような過剰消去の問題が生じない。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来例の場合には、次のような問題が
ある。
うな構成を有する従来例の場合には、次のような問題が
ある。
【００１２】フルフューチャー型のＥＥＰＲＯＭでは、
１メモリセルがメモリトランジスタＭＴｒとセレクトト
ランジスタＳＴｒの２つで構成されているので、セル面
積が大きくなり高集積化に不利であるという問題点があ
る。
１メモリセルがメモリトランジスタＭＴｒとセレクトト
ランジスタＳＴｒの２つで構成されているので、セル面
積が大きくなり高集積化に不利であるという問題点があ
る。
【００１３】また、スタックゲート構造のフラッシュ型
ＥＥＰＲＯＭでは、１セル１トランジスタであるので集
積化に有利ではあるが、基板上の全セル、あるいはＰウ
ェル内の全セルが一括消去されるので、信号電荷の消去
に要する時間が最も長い素子に合わせて、全体の消去時
間が長めに設定される。そのため、信号電荷が比較的速
く消去される素子については、信号電荷が過剰に抜かれ
るために、その素子のフローティングゲート４１に正電
荷が蓄積されるという現象が起きる。これが、いわゆる
過剰消去である。過剰消去が生じると、各素子間で信号
電荷の読み出し時の閾値にバラツキが生じるため、読み
出し動作が不安定になる。例えば、過剰消去が生じる
と、非選択素子であっても、フローティングゲートに蓄
積された正電荷により、チャネルが形成され、ソース−
ドレイン間に電流が流れるといった問題を引き起こす。
ＥＥＰＲＯＭでは、１セル１トランジスタであるので集
積化に有利ではあるが、基板上の全セル、あるいはＰウ
ェル内の全セルが一括消去されるので、信号電荷の消去
に要する時間が最も長い素子に合わせて、全体の消去時
間が長めに設定される。そのため、信号電荷が比較的速
く消去される素子については、信号電荷が過剰に抜かれ
るために、その素子のフローティングゲート４１に正電
荷が蓄積されるという現象が起きる。これが、いわゆる
過剰消去である。過剰消去が生じると、各素子間で信号
電荷の読み出し時の閾値にバラツキが生じるため、読み
出し動作が不安定になる。例えば、過剰消去が生じる
と、非選択素子であっても、フローティングゲートに蓄
積された正電荷により、チャネルが形成され、ソース−
ドレイン間に電流が流れるといった問題を引き起こす。
【００１４】一方、スプリットゲート構造のフラッシュ
型ＥＥＰＲＯＭでは、過剰消去によりフローティングゲ
ート５１に正電荷が蓄積されても、選択ゲート５３の直
下のＰウェル２中にはチャネルが形成されないので、ソ
ース−ドレイン間に電流が流れるといった問題は生じな
い。しかし、素子構造上、スタックゲート構造のフラッ
シュ型ＥＥＰＲＯＭよりも、集積度が劣るという問題点
がある。
型ＥＥＰＲＯＭでは、過剰消去によりフローティングゲ
ート５１に正電荷が蓄積されても、選択ゲート５３の直
下のＰウェル２中にはチャネルが形成されないので、ソ
ース−ドレイン間に電流が流れるといった問題は生じな
い。しかし、素子構造上、スタックゲート構造のフラッ
シュ型ＥＥＰＲＯＭよりも、集積度が劣るという問題点
がある。
【００１５】また、図６，図８，図９に示した従来のＥ
ＥＰＲＯＭでは、フローティングゲートとコントロール
ゲート間の絶縁膜の面積と、フローティングゲートとＰ
ウェル間のトンネル酸化膜の面積とが略同じになってい
る。すなわち、フローティングゲートとコントロールゲ
ート間の静電容量Ｃ0 と、フローティングゲートとＰウ
ェル間の静電容量Ｃ0 とが略同じである。したがって、
コントロールゲートに印加された電圧は、前記絶縁膜と
トンネル酸化膜とに略同じ値に分圧される。フローティ
ングゲートへの電子の注入や放出を効率的に行うために
は、トンネル酸化膜にかかる分圧を大きくすればよい。
そこで、フローティングゲートとコントロールゲート間
の絶縁膜の厚みを薄くして、静電容量比Ｃ0 ／Ｃを大き
くすることが考えられるが、そうするとフローティング
ゲートとコントロールゲート間の絶縁性が低下してリー
ク電流が増えるという問題を引き起こす。
ＥＰＲＯＭでは、フローティングゲートとコントロール
ゲート間の絶縁膜の面積と、フローティングゲートとＰ
ウェル間のトンネル酸化膜の面積とが略同じになってい
る。すなわち、フローティングゲートとコントロールゲ
ート間の静電容量Ｃ0 と、フローティングゲートとＰウ
ェル間の静電容量Ｃ0 とが略同じである。したがって、
コントロールゲートに印加された電圧は、前記絶縁膜と
トンネル酸化膜とに略同じ値に分圧される。フローティ
ングゲートへの電子の注入や放出を効率的に行うために
は、トンネル酸化膜にかかる分圧を大きくすればよい。
そこで、フローティングゲートとコントロールゲート間
の絶縁膜の厚みを薄くして、静電容量比Ｃ0 ／Ｃを大き
くすることが考えられるが、そうするとフローティング
ゲートとコントロールゲート間の絶縁性が低下してリー
ク電流が増えるという問題を引き起こす。
【００１６】本発明は、このような事情に鑑みてなされ
たものであって、高集積化が可能で、読み出し動作が安
定しており、しかもフローティングゲートとコントロー
ルゲート間の絶縁性を向上することができる不揮発性半
導体記憶素子を提供することを目的とする。
たものであって、高集積化が可能で、読み出し動作が安
定しており、しかもフローティングゲートとコントロー
ルゲート間の絶縁性を向上することができる不揮発性半
導体記憶素子を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。すなわ
ち、本発明は、トンネル絶縁膜を介したフローティング
ゲートへの電子の蓄積・放出により不揮発な記憶を行う
メモリトランジスタと、前記メモリトランジスタの選択
を行うセレクトトランジスタとからなる不揮発性半導体
記憶素子において、前記メモリトランジスタおよびセレ
クトトランジスタのドレインおよびソースを兼用する第
１の不純物拡散層および第２の不純物拡散層と、前記第
１の不純物拡散層の近傍で、トンネル絶縁膜の上に自己
整合によって形成され、上面が凸型曲面状になったフロ
ーティングゲートと、一端が前記フローティングゲート
の上面に絶縁膜を介して配置され、他端が前記第２の不
純物拡散層の近傍でゲート絶縁膜を介して配置された、
メモリトランジスタのコントロールゲートとセレクトト
ランジスタのゲートとに兼用される共通ゲートと、を備
えたものである。
的を達成するために、次のような構成をとる。すなわ
ち、本発明は、トンネル絶縁膜を介したフローティング
ゲートへの電子の蓄積・放出により不揮発な記憶を行う
メモリトランジスタと、前記メモリトランジスタの選択
を行うセレクトトランジスタとからなる不揮発性半導体
記憶素子において、前記メモリトランジスタおよびセレ
クトトランジスタのドレインおよびソースを兼用する第
１の不純物拡散層および第２の不純物拡散層と、前記第
１の不純物拡散層の近傍で、トンネル絶縁膜の上に自己
整合によって形成され、上面が凸型曲面状になったフロ
ーティングゲートと、一端が前記フローティングゲート
の上面に絶縁膜を介して配置され、他端が前記第２の不
純物拡散層の近傍でゲート絶縁膜を介して配置された、
メモリトランジスタのコントロールゲートとセレクトト
ランジスタのゲートとに兼用される共通ゲートと、を備
えたものである。
【００１８】
【作用】本発明の作用は次のとおりである。すなわち、
本発明によれば、第１の不純物拡散層および第２の不純
物拡散層が、メモリトランジスタおよびセレクトトラン
ジスタの各々のドレインおよびソースを兼用し、両不純
物層の間の基板上に、自己整合によって形成されたフロ
ーティングゲートと、一端が前記フローティングゲート
の上方に位置してメモリトランジスタのコントロールゲ
ートの役目を担い、他端がセレクトトランジスタのゲー
トの役目を担う共通ゲートとを設けたので、１トランジ
スタ領域に２つのトランジスタが形成される。
本発明によれば、第１の不純物拡散層および第２の不純
物拡散層が、メモリトランジスタおよびセレクトトラン
ジスタの各々のドレインおよびソースを兼用し、両不純
物層の間の基板上に、自己整合によって形成されたフロ
ーティングゲートと、一端が前記フローティングゲート
の上方に位置してメモリトランジスタのコントロールゲ
ートの役目を担い、他端がセレクトトランジスタのゲー
トの役目を担う共通ゲートとを設けたので、１トランジ
スタ領域に２つのトランジスタが形成される。
【００１９】また、セレクトトランジスタのＯＮ／ＯＦ
Ｆによりメモリトランジスタを選択できるので、ビット
単位でデータが消去され、過剰消去の問題がなく、読み
出し動作が安定する。
Ｆによりメモリトランジスタを選択できるので、ビット
単位でデータが消去され、過剰消去の問題がなく、読み
出し動作が安定する。
【００２０】さらに、フローティングゲートの上面が凸
型曲面状をしているので、フローティングゲートと共通
ゲート間の静電容量Ｃ0 が、フローティングゲートと基
板間の静電容量Ｃに対して大きくなる。つまり、共通ゲ
ートに電圧が印加された場合に、トンネル絶縁膜に作用
する分圧がフローティングゲートと共通ゲート間の絶縁
膜に作用する分圧よりも大きくなるので、フローティン
グゲートへのキャリアの注入効率が高まる。したがっ
て、データの書き込み／消去時に、共通ゲートに接続す
るワードラインに印加する電圧を比較的小さく設定する
ことができる。
型曲面状をしているので、フローティングゲートと共通
ゲート間の静電容量Ｃ0 が、フローティングゲートと基
板間の静電容量Ｃに対して大きくなる。つまり、共通ゲ
ートに電圧が印加された場合に、トンネル絶縁膜に作用
する分圧がフローティングゲートと共通ゲート間の絶縁
膜に作用する分圧よりも大きくなるので、フローティン
グゲートへのキャリアの注入効率が高まる。したがっ
て、データの書き込み／消去時に、共通ゲートに接続す
るワードラインに印加する電圧を比較的小さく設定する
ことができる。
【００２１】逆に、前記静電容量Ｃ0 と静電容量Ｃとを
略同じにして、従来と同様のキャリアの注入効率を得る
のであれば、フローティングゲートとコントロールゲー
ト間の面積が広くなった分だけ、両ゲート間の絶縁膜の
厚みを厚くすることができるので、フローティングゲー
トとコントロールゲート間の絶縁性が上がり、リーク電
流を減少させることができる。
略同じにして、従来と同様のキャリアの注入効率を得る
のであれば、フローティングゲートとコントロールゲー
ト間の面積が広くなった分だけ、両ゲート間の絶縁膜の
厚みを厚くすることができるので、フローティングゲー
トとコントロールゲート間の絶縁性が上がり、リーク電
流を減少させることができる。
【００２２】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は本発明の一実施例に係るＥＥＰＲＯＭの
メモリセルの平面図、図２は図１のＡ−Ａ矢視断面図で
ある。
明する。図１は本発明の一実施例に係るＥＥＰＲＯＭの
メモリセルの平面図、図２は図１のＡ−Ａ矢視断面図で
ある。
【００２３】図中、符号１はＮ型シリコン基板、２はＰ
ウェル、３はフィールド酸化膜である。フィールド酸化
膜３で分離された素子形成領域に、Ｎ+ ドレイン拡散層
１１と、Ｎ+ ソース拡散層１２とが形成されている。ド
レイン拡散層１１の近傍のトンネル酸化膜６の上には、
自己整合によって形成され、上面が凸型曲面状になった
フローティングゲート７ａがある。１０ａは共通ゲート
であり、ドレイン側の一端部は絶縁膜８を介してフロー
ティングゲート７ａの上面に位置しており、ソース側の
他端はゲート酸化膜９の上に位置している。なお、図中
の符号１４は、ドレイン拡散層１１およびソース拡散層
１２に電気接続する金属配線、１６は共通ゲート１０ａ
に電気接続する金属配線、１３，１５は層間絶縁膜であ
る。
ウェル、３はフィールド酸化膜である。フィールド酸化
膜３で分離された素子形成領域に、Ｎ+ ドレイン拡散層
１１と、Ｎ+ ソース拡散層１２とが形成されている。ド
レイン拡散層１１の近傍のトンネル酸化膜６の上には、
自己整合によって形成され、上面が凸型曲面状になった
フローティングゲート７ａがある。１０ａは共通ゲート
であり、ドレイン側の一端部は絶縁膜８を介してフロー
ティングゲート７ａの上面に位置しており、ソース側の
他端はゲート酸化膜９の上に位置している。なお、図中
の符号１４は、ドレイン拡散層１１およびソース拡散層
１２に電気接続する金属配線、１６は共通ゲート１０ａ
に電気接続する金属配線、１３，１５は層間絶縁膜であ
る。
【００２４】図２に示したように、本実施例に係るメモ
リセルは、１トランジスタ領域にメモリトランジスタと
セレクトトランジスタとを備えている。ドレイン拡散層
１１およびソース拡散層１２は、前記両トランジスタの
ドレインおよびソースに兼用されている。メモリトラン
ジスタのゲート構造は、上述したトンネル酸化膜６、フ
ローティングゲート７ａ、絶縁膜８、および共通ゲート
１０ａで構成され、共通ゲート１０ａのドレイン側の一
端部がコントロールゲートの役目を担っている。セレク
トトランジスタのゲート構造は、上述したゲート酸化膜
９および共通ゲート１０ａのソース側の他端部で構成さ
れている。
リセルは、１トランジスタ領域にメモリトランジスタと
セレクトトランジスタとを備えている。ドレイン拡散層
１１およびソース拡散層１２は、前記両トランジスタの
ドレインおよびソースに兼用されている。メモリトラン
ジスタのゲート構造は、上述したトンネル酸化膜６、フ
ローティングゲート７ａ、絶縁膜８、および共通ゲート
１０ａで構成され、共通ゲート１０ａのドレイン側の一
端部がコントロールゲートの役目を担っている。セレク
トトランジスタのゲート構造は、上述したゲート酸化膜
９および共通ゲート１０ａのソース側の他端部で構成さ
れている。
【００２５】以下、図３を参照して、本実施例の動作を
説明する。図３は、実施例に係るランダムアクセスＥＥ
ＰＲＯＭを用いた記憶装置の一部を示した等価回路図で
ある。１メモリセルは、メモリトランジスタＭＴｒとセ
レクトトランジスタＳＴｒとから構成され、各メモリセ
ルがマトリックス状に配置されている。両トランジスタ
ＭＴｒ，ＳＴｒの共通ゲート１０ａは、各々に対応した
ワードラインＷn ，Ｗn+1 ，Ｗn+2 に接続され、メモリ
トランジスタＭＴｒのドレイン（ドレイン拡散層１１）
はビットラインＢm ，Ｂm+1 に接続され、セレクトトラ
ンジスタＳＴｒのソース（ソース拡散層１２）はソース
ラインＳm ，Ｓm+1 に接続されている。なお、図中、符
号２０はワードラインＷn ，Ｗn+1 ，Ｗn+2 を選択する
ためのＸデコーダ、２１はソースラインＳm ，Ｓm+1 を
選択するためのＹデコーダである。
説明する。図３は、実施例に係るランダムアクセスＥＥ
ＰＲＯＭを用いた記憶装置の一部を示した等価回路図で
ある。１メモリセルは、メモリトランジスタＭＴｒとセ
レクトトランジスタＳＴｒとから構成され、各メモリセ
ルがマトリックス状に配置されている。両トランジスタ
ＭＴｒ，ＳＴｒの共通ゲート１０ａは、各々に対応した
ワードラインＷn ，Ｗn+1 ，Ｗn+2 に接続され、メモリ
トランジスタＭＴｒのドレイン（ドレイン拡散層１１）
はビットラインＢm ，Ｂm+1 に接続され、セレクトトラ
ンジスタＳＴｒのソース（ソース拡散層１２）はソース
ラインＳm ，Ｓm+1 に接続されている。なお、図中、符
号２０はワードラインＷn ，Ｗn+1 ，Ｗn+2 を選択する
ためのＸデコーダ、２１はソースラインＳm ，Ｓm+1 を
選択するためのＹデコーダである。
【００２６】図３に示したメモリセル（ｎ，ｍ）へのデ
ータの書き込みは次のように行われる。ビットラインＢ
m を書き込み電圧Ｖp に、ワードラインＷn を『Ｈ』レ
ベルにし、ソースラインＳm を接地する。メモリセル
（ｎ，ｍ）と同一のワードラインＷn に接続されている
メモリセル（ｎ，ｍ＋１）は、ビットラインＢm+1 およ
びソースラインＳm+1 をオープンまたは接地にすること
で、書き込みが禁止されている。その他のメモリセル
（ｎ＋１，ｍ）、（ｎ＋１，ｍ＋１）は、ワードライン
Ｗn+1 が接地または『Ｌ』レベルなのでセレクトトラン
ジスタＳＴｒがＯＦＦ状態となり書き込みは起こらな
い。
ータの書き込みは次のように行われる。ビットラインＢ
m を書き込み電圧Ｖp に、ワードラインＷn を『Ｈ』レ
ベルにし、ソースラインＳm を接地する。メモリセル
（ｎ，ｍ）と同一のワードラインＷn に接続されている
メモリセル（ｎ，ｍ＋１）は、ビットラインＢm+1 およ
びソースラインＳm+1 をオープンまたは接地にすること
で、書き込みが禁止されている。その他のメモリセル
（ｎ＋１，ｍ）、（ｎ＋１，ｍ＋１）は、ワードライン
Ｗn+1 が接地または『Ｌ』レベルなのでセレクトトラン
ジスタＳＴｒがＯＦＦ状態となり書き込みは起こらな
い。
【００２７】書き込みメモリセル（ｎ，ｍ）では、次の
ようにしてフローティングゲート７ａへのホットエレク
トロンの注入が行われる。すなわち、ドレイン拡散層１
１に書き込み電圧Ｖp が印加され、ソース拡散層１２が
接地され、共通ゲート１０ａが『Ｈ』レベルになると、
ソース拡散層１２からドレイン拡散層１１へ向かってチ
ャネルが形成される。書き込み電圧Ｖp を適宜に設定す
ることにより、このチャネルを、セレクトトランジスタ
ＳＴｒの下部（すなわち、図２の共通ゲート１０ａの右
側にあるゲート酸化膜９の直下）を越え、かつドレイン
拡散層１１には達しない位置にまで延ばす。そうする
と、フローティングゲート７ａの直下で電界が集中し多
数のホットエレクトロンが発生する。ホットエレクトロ
ンの一部はドレイン拡散層１１に流れ込むが、一部は共
通ゲート１０ａの電界により加速されて、トンネル酸化
膜６を介してフローティングゲート７ａに注入される。
これが、データの書き込み状態である。
ようにしてフローティングゲート７ａへのホットエレク
トロンの注入が行われる。すなわち、ドレイン拡散層１
１に書き込み電圧Ｖp が印加され、ソース拡散層１２が
接地され、共通ゲート１０ａが『Ｈ』レベルになると、
ソース拡散層１２からドレイン拡散層１１へ向かってチ
ャネルが形成される。書き込み電圧Ｖp を適宜に設定す
ることにより、このチャネルを、セレクトトランジスタ
ＳＴｒの下部（すなわち、図２の共通ゲート１０ａの右
側にあるゲート酸化膜９の直下）を越え、かつドレイン
拡散層１１には達しない位置にまで延ばす。そうする
と、フローティングゲート７ａの直下で電界が集中し多
数のホットエレクトロンが発生する。ホットエレクトロ
ンの一部はドレイン拡散層１１に流れ込むが、一部は共
通ゲート１０ａの電界により加速されて、トンネル酸化
膜６を介してフローティングゲート７ａに注入される。
これが、データの書き込み状態である。
【００２８】ここで、本実施例に係るメモリセルのフロ
ーティングゲート７ａは、その上面が凸型曲面状になっ
ているので、その上面の面積は下面の面積よりも広い。
すなわち、共通ゲート１０ａとフローティングゲート７
ａとの間の静電容量Ｃ0 が、フローティングゲート７ａ
とＰウェル２との間の静電容量Ｃよりも大きくなってい
る。共通ゲート１０ａに印加された電圧はトンネル酸化
膜６と絶縁膜８とに分圧されるが、トンネル酸化膜６に
作用する分圧値は容量比Ｃ0 ／Ｃに比例する。したがっ
て、フローティングゲートの上下の静電容量Ｃ0 ，Ｃが
略同じである従来のメモリセルに比べて、本実施例のメ
モリセルでは容量比Ｃ0 ／Ｃが大きい分だけ、トンネル
酸化膜６に作用する分圧が大きくなり、ホットエレクト
ロンがフローティングゲート７ａに効率よく注入され
る。つまり、従来のメモリセルと同じ効率でホットエレ
クトロンを注入するのであれば、共通ゲート１０ａ（ワ
ードライン）に与える電圧を小さく設定することができ
るので、この種の記憶装置に内蔵される昇圧回路の構成
を簡単にすることができる。また、静電容量Ｃ0 および
Ｃを同じ程度に設定した場合には、フローティングゲー
ト７ａと共通ゲート１０ａ間の面積が広くなった分だ
け、絶縁膜８の厚みを厚くすることができるので、フロ
ーティングゲート７ａと共通ゲート１０ａ間の絶縁性が
上がり、両ゲート間のリーク電流を小さくすることがで
きる。
ーティングゲート７ａは、その上面が凸型曲面状になっ
ているので、その上面の面積は下面の面積よりも広い。
すなわち、共通ゲート１０ａとフローティングゲート７
ａとの間の静電容量Ｃ0 が、フローティングゲート７ａ
とＰウェル２との間の静電容量Ｃよりも大きくなってい
る。共通ゲート１０ａに印加された電圧はトンネル酸化
膜６と絶縁膜８とに分圧されるが、トンネル酸化膜６に
作用する分圧値は容量比Ｃ0 ／Ｃに比例する。したがっ
て、フローティングゲートの上下の静電容量Ｃ0 ，Ｃが
略同じである従来のメモリセルに比べて、本実施例のメ
モリセルでは容量比Ｃ0 ／Ｃが大きい分だけ、トンネル
酸化膜６に作用する分圧が大きくなり、ホットエレクト
ロンがフローティングゲート７ａに効率よく注入され
る。つまり、従来のメモリセルと同じ効率でホットエレ
クトロンを注入するのであれば、共通ゲート１０ａ（ワ
ードライン）に与える電圧を小さく設定することができ
るので、この種の記憶装置に内蔵される昇圧回路の構成
を簡単にすることができる。また、静電容量Ｃ0 および
Ｃを同じ程度に設定した場合には、フローティングゲー
ト７ａと共通ゲート１０ａ間の面積が広くなった分だ
け、絶縁膜８の厚みを厚くすることができるので、フロ
ーティングゲート７ａと共通ゲート１０ａ間の絶縁性が
上がり、両ゲート間のリーク電流を小さくすることがで
きる。
【００２９】メモリセル（ｎ，ｍ）のデータの消去は次
のようにして行われる。ワードラインＷn を『Ｌ』レベ
ルに、ビットラインＢm およびソースラインＳm にそれ
ぞれ消去電圧ＶE を印加する。メモリセル（ｎ，ｍ）と
同じワードラインＷn に接続されているメモリセル
（ｎ，ｍ＋１）は、ビットラインＢm+1 およびソースラ
インＳm+1 が接地またはオープンになっているので、消
去が禁止されている。また、その他のメモリセル（ｎ＋
１，ｍ）、（ｎ＋１，ｍ＋１）は、ワードラインＷn+1
が『Ｈ』レベルになっているので、消去は起きない。メ
モリセル（ｎ，ｍ）の共通ゲート１０ａが『Ｌ』レベル
に、また、ドレイン拡散層１１に消去電圧ＶE が印加さ
れると、フローティングゲート７ａに蓄積されていた電
子が、トンネル酸化膜６を介してドレイン拡散層１１に
引き抜かれてデータが消去される。
のようにして行われる。ワードラインＷn を『Ｌ』レベ
ルに、ビットラインＢm およびソースラインＳm にそれ
ぞれ消去電圧ＶE を印加する。メモリセル（ｎ，ｍ）と
同じワードラインＷn に接続されているメモリセル
（ｎ，ｍ＋１）は、ビットラインＢm+1 およびソースラ
インＳm+1 が接地またはオープンになっているので、消
去が禁止されている。また、その他のメモリセル（ｎ＋
１，ｍ）、（ｎ＋１，ｍ＋１）は、ワードラインＷn+1
が『Ｈ』レベルになっているので、消去は起きない。メ
モリセル（ｎ，ｍ）の共通ゲート１０ａが『Ｌ』レベル
に、また、ドレイン拡散層１１に消去電圧ＶE が印加さ
れると、フローティングゲート７ａに蓄積されていた電
子が、トンネル酸化膜６を介してドレイン拡散層１１に
引き抜かれてデータが消去される。
【００３０】メモリセル（ｎ，ｍ）からのデータの読み
出しは次のようにして行われる。ソースラインＳm を接
地し、ワードラインＷn にセンス電圧ＶSENSE を印加
し、ビットラインＢm に抵抗を介して電圧ＶCCを印加す
ることによって電位降下の有無を検知する。すなわち、
メモリセル（ｎ，ｍ）にデータが書き込まれていれば、
メモリトランジスタＭＴｒはＯＦＦ状態になるので、電
圧降下が生じない状態、すなわち、データ『１』が読み
出される。一方、メモリセル（ｎ，ｍ）にデータが書き
込まれていなければ、メモリトランジスタＭＴｒはＯＮ
状態になるので、電圧降下が生じる状態、すなわち、デ
ータ『０』が読み出される。
出しは次のようにして行われる。ソースラインＳm を接
地し、ワードラインＷn にセンス電圧ＶSENSE を印加
し、ビットラインＢm に抵抗を介して電圧ＶCCを印加す
ることによって電位降下の有無を検知する。すなわち、
メモリセル（ｎ，ｍ）にデータが書き込まれていれば、
メモリトランジスタＭＴｒはＯＦＦ状態になるので、電
圧降下が生じない状態、すなわち、データ『１』が読み
出される。一方、メモリセル（ｎ，ｍ）にデータが書き
込まれていなければ、メモリトランジスタＭＴｒはＯＮ
状態になるので、電圧降下が生じる状態、すなわち、デ
ータ『０』が読み出される。
【００３１】以下、図４および図５を参照して、上述し
た実施例に係わるメモリセルの製造方法を説明する。な
お、製造方法は種々変更実施可能であり、本発明に係る
メモリセルは、この方法によって製造されたものに限定
されない。
た実施例に係わるメモリセルの製造方法を説明する。な
お、製造方法は種々変更実施可能であり、本発明に係る
メモリセルは、この方法によって製造されたものに限定
されない。
【００３２】図４の（ａ）を参照する。ここでは、Ｎ型
シリコン基板１にＰウェル２を形成した後、素子領域分
離用のフィールド酸化膜３と、酸化膜４とを形成する。
シリコン基板１にＰウェル２を形成した後、素子領域分
離用のフィールド酸化膜３と、酸化膜４とを形成する。
【００３３】図４の（ｂ）を参照する。次に、酸化膜５
をＣＶＤ（Chemical Vapor Deposition)法で堆積した
後、異方性エッチングでメモリトランジスタおよびセレ
クトトランジスタとなるトランジスタ領域をエッチング
して除去する。
をＣＶＤ（Chemical Vapor Deposition)法で堆積した
後、異方性エッチングでメモリトランジスタおよびセレ
クトトランジスタとなるトランジスタ領域をエッチング
して除去する。
【００３４】図４の（ｃ）を参照する。ここでは、基板
表面の荒れを取り除くために、基板表面を再酸化した
後、ウェットエッチングでその酸化膜を除去する。続い
て、トランジスタ領域にトンネル酸化膜６を形成した
後、導電性のポリシリコン膜７を堆積する。
表面の荒れを取り除くために、基板表面を再酸化した
後、ウェットエッチングでその酸化膜を除去する。続い
て、トランジスタ領域にトンネル酸化膜６を形成した
後、導電性のポリシリコン膜７を堆積する。
【００３５】図４の（ｄ）を参照する。ここでは、酸化
膜５上のポリシリコン膜７が全て除去されるまでエッチ
ングバックする。これにより、酸化膜５の窓部分の端面
にポリシリコンのサイドウォールが形成される。左側の
サイドウォールが、上述したメモリトランジスタＭＴｒ
のフローティングゲート７ａになる。なお、フローティ
ングゲート７ａのゲート長は、酸化膜５の厚さおよびエ
ッチング条件等を変えることにより、デザインルール以
下の寸法で制御することができる。
膜５上のポリシリコン膜７が全て除去されるまでエッチ
ングバックする。これにより、酸化膜５の窓部分の端面
にポリシリコンのサイドウォールが形成される。左側の
サイドウォールが、上述したメモリトランジスタＭＴｒ
のフローティングゲート７ａになる。なお、フローティ
ングゲート７ａのゲート長は、酸化膜５の厚さおよびエ
ッチング条件等を変えることにより、デザインルール以
下の寸法で制御することができる。
【００３６】図５の（ｅ）を参照する。ここでは、図４
の（ｄ）に示した左側のサイドウォールであるフローテ
ィングゲート７ａと、酸化膜５の一部をフォトレジスト
でマスキングし、右側のサイドウォールと酸化膜５の残
部をエッチングして除去する。そして、フォトレジスト
を除去した後、熱酸化させてフローティングゲート７ａ
に絶縁膜（シリコン酸化膜）８を形成する。セレクトト
ランジスタ領域の酸化膜をウェットエッチングで除去し
た後、ゲート酸化膜９を形成する。次に、ポリシリコン
膜１０を堆積する。
の（ｄ）に示した左側のサイドウォールであるフローテ
ィングゲート７ａと、酸化膜５の一部をフォトレジスト
でマスキングし、右側のサイドウォールと酸化膜５の残
部をエッチングして除去する。そして、フォトレジスト
を除去した後、熱酸化させてフローティングゲート７ａ
に絶縁膜（シリコン酸化膜）８を形成する。セレクトト
ランジスタ領域の酸化膜をウェットエッチングで除去し
た後、ゲート酸化膜９を形成する。次に、ポリシリコン
膜１０を堆積する。
【００３７】図５の（ｆ）を参照する。ここでは、トラ
ンジスタ領域をフォトレジストでマスキングして、それ
以外のポリシリコン膜１０および酸化膜５を異方性エッ
チングで除去する。これにより、メモリトランジスタの
コントロールゲートおよびセレクトトランジスタのゲー
トに兼用される共通ゲート１０ａが形成される。ドレイ
ンおよびソース領域の酸化膜９を除去した後、燐、砒素
等のＮ型不純物をイオン注入して、ドレイン拡散層１１
およびソース拡散層１２を形成する。
ンジスタ領域をフォトレジストでマスキングして、それ
以外のポリシリコン膜１０および酸化膜５を異方性エッ
チングで除去する。これにより、メモリトランジスタの
コントロールゲートおよびセレクトトランジスタのゲー
トに兼用される共通ゲート１０ａが形成される。ドレイ
ンおよびソース領域の酸化膜９を除去した後、燐、砒素
等のＮ型不純物をイオン注入して、ドレイン拡散層１１
およびソース拡散層１２を形成する。
【００３８】図５の（ｇ）を参照する。ドレイン、ソー
スのイオン注入の後、再び熱酸化して基板表面に酸化膜
を形成する。そして、燐ガラス（ＰＳＧ）等の層間絶縁
膜１３を堆積した後、ドレインおよびソース領域のコン
タクトホールを形成し、Ａｌ−Ｓｉ等の金属膜を被着す
る。この金属膜をフォトエッチング法によりパターンニ
ングして、ドレインおよびソースに電気接続する金属配
線１４を形成する。
スのイオン注入の後、再び熱酸化して基板表面に酸化膜
を形成する。そして、燐ガラス（ＰＳＧ）等の層間絶縁
膜１３を堆積した後、ドレインおよびソース領域のコン
タクトホールを形成し、Ａｌ−Ｓｉ等の金属膜を被着す
る。この金属膜をフォトエッチング法によりパターンニ
ングして、ドレインおよびソースに電気接続する金属配
線１４を形成する。
【００３９】図５の（ｈ）を参照する。ここでは、更に
層間絶縁膜１５を堆積した後、ゲート領域にコンタクト
ホールを形成し、さらに金属層を被着する。この金属層
をパターンニングして、共通ゲート１０ａに接続する金
属配線１６を形成する。
層間絶縁膜１５を堆積した後、ゲート領域にコンタクト
ホールを形成し、さらに金属層を被着する。この金属層
をパターンニングして、共通ゲート１０ａに接続する金
属配線１６を形成する。
【００４０】なお、上述の実施例では、Ｎチャネル型の
ＥＥＰＲＯＭを例に採って説明したが、本発明はＰチャ
ネル型のＥＥＰＲＯＭにも適用できることは勿論であ
る。
ＥＥＰＲＯＭを例に採って説明したが、本発明はＰチャ
ネル型のＥＥＰＲＯＭにも適用できることは勿論であ
る。
【００４１】また、図８および図９に示した従来例にお
いて説明したように、図２に示したメモリセルにおいて
も、ドレイン拡散層１１とＰウェル２との間にホットエ
レクトロンの注入効率を上げるためのＰ+ 拡散層を設け
てもよい。また、耐圧向上のためにソース拡散層１２と
Ｐウェル２との間にＮ- 拡散層を設けてもよい。
いて説明したように、図２に示したメモリセルにおいて
も、ドレイン拡散層１１とＰウェル２との間にホットエ
レクトロンの注入効率を上げるためのＰ+ 拡散層を設け
てもよい。また、耐圧向上のためにソース拡散層１２と
Ｐウェル２との間にＮ- 拡散層を設けてもよい。
【００４２】
【発明の効果】以上の説明から明らかなように、本発明
によれば、１トランジスタ領域にメモリトランジスタと
セレクトトランジスタの２つのトランジスタを形成する
ことができるので、メモリセルの面積が小さくなり半導
体記憶装置の集積度を高めることができる。
によれば、１トランジスタ領域にメモリトランジスタと
セレクトトランジスタの２つのトランジスタを形成する
ことができるので、メモリセルの面積が小さくなり半導
体記憶装置の集積度を高めることができる。
【００４３】また、セレクトトランジスタのＯＮ／ＯＦ
Ｆにより、ビット単位でデータが消去できるので、従来
のスタックゲート構造のフラッシュ型ＥＥＰＲＯＭのよ
うな過剰消去の問題が生じないので、データの読み出し
動作が安定する。
Ｆにより、ビット単位でデータが消去できるので、従来
のスタックゲート構造のフラッシュ型ＥＥＰＲＯＭのよ
うな過剰消去の問題が生じないので、データの読み出し
動作が安定する。
【００４４】さらに、フローティングゲートの上面が凸
型曲面状をしているので、フローティングゲートと共通
ゲート間の静電容量が、フローティングゲートと基板間
の静電容量に対して大きくなり、トンネル絶縁膜に作用
する分圧が大きくなる。これにより、フローティングゲ
ートへのキャリアの注入効率が高まり、データの書き込
み／消去時にワードラインに印加する電圧を比較的小さ
く設定することができ、それだけ記憶装置の昇圧回路の
構成が簡単になる。
型曲面状をしているので、フローティングゲートと共通
ゲート間の静電容量が、フローティングゲートと基板間
の静電容量に対して大きくなり、トンネル絶縁膜に作用
する分圧が大きくなる。これにより、フローティングゲ
ートへのキャリアの注入効率が高まり、データの書き込
み／消去時にワードラインに印加する電圧を比較的小さ
く設定することができ、それだけ記憶装置の昇圧回路の
構成が簡単になる。
【００４５】また、フローティングゲートへのキャリア
の注入／放出効率を従来と同じに設定した場合には、フ
ローティングゲートとコントロールゲート間の面積が大
きくなった分だけ、両ゲート間の絶縁膜の厚みを厚くす
ることができるので、両ゲート間の絶縁性が向上し、リ
ーク電流を小さくすることができる。
の注入／放出効率を従来と同じに設定した場合には、フ
ローティングゲートとコントロールゲート間の面積が大
きくなった分だけ、両ゲート間の絶縁膜の厚みを厚くす
ることができるので、両ゲート間の絶縁性が向上し、リ
ーク電流を小さくすることができる。
【図１】本発明に係る不揮発性半導体記憶素子の一実施
例の素子構造を示した平面図である。
例の素子構造を示した平面図である。
【図２】図１のＡ−Ａ矢視断面図である。
【図３】実施例に係るランダムアクセスＥＥＰＲＯＭを
使って構成した記憶装置の一部を示した等価回路図であ
る。
使って構成した記憶装置の一部を示した等価回路図であ
る。
【図４】実施例に係るメモリセルの製造方法の説明図で
ある。
ある。
【図５】実施例に係るメモリセルの製造方法の説明図で
ある。
ある。
【図６】従来例に係るフルフューチャー型ＥＥＰＲＯＭ
の素子構造を示した断面図である。
の素子構造を示した断面図である。
【図７】図６に示した素子の等価回路図である。
【図８】従来例に係るスタックゲート構造のフラッシュ
型ＥＥＰＲＯＭの素子構造を示した断面図である。
型ＥＥＰＲＯＭの素子構造を示した断面図である。
【図９】従来例に係るスプリットゲート構造のフラッシ
ュ型ＥＥＰＲＯＭの素子構造を示した断面図である。
ュ型ＥＥＰＲＯＭの素子構造を示した断面図である。
１…シリコン基板 ２…Ｐウェル ３…フィールド酸化膜 ６…トンネル酸化膜 ７ａ…フローティングゲート ８…絶縁膜 ９…ゲート酸化膜 １０ａ…共通ゲート １１…ドレイン拡散層（第１の不純物拡散層） １２…ソース拡散層（第２の不純物拡散層） １３，１５…層間絶縁膜 １４，１６…金属配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04
Claims (1)
- 【請求項１】 トンネル絶縁膜を介したフローティング
ゲートへの電子の蓄積・放出により不揮発な記憶を行う
メモリトランジスタと、前記メモリトランジスタの選択
を行うセレクトトランジスタとからなる不揮発性半導体
記憶素子において、 前記メモリトランジスタおよびセレクトトランジスタの
ドレインおよびソースを兼用する第１の不純物拡散層お
よび第２の不純物拡散層と、 前記第１の不純物拡散層の近傍で、トンネル絶縁膜の上
に自己整合によって形成され、上面が凸型曲面状になっ
たフローティングゲートと、 一端が前記フローティングゲートの上面に絶縁膜を介し
て配置され、他端が前記第２の不純物拡散層の近傍でゲ
ート絶縁膜を介して配置された、メモリトランジスタの
コントロールゲートとセレクトトランジスタのゲートと
に兼用される共通ゲートと、 を備えたことを特徴とする不揮発性半導体記憶素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31331191A JP3090738B2 (ja) | 1991-10-31 | 1991-10-31 | 不揮発性半導体記憶素子 |
| US08/280,376 US5461249A (en) | 1991-10-31 | 1994-07-26 | Nonvolatile semiconductor memory device and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31331191A JP3090738B2 (ja) | 1991-10-31 | 1991-10-31 | 不揮発性半導体記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129627A true JPH05129627A (ja) | 1993-05-25 |
| JP3090738B2 JP3090738B2 (ja) | 2000-09-25 |
Family
ID=18039697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31331191A Expired - Fee Related JP3090738B2 (ja) | 1991-10-31 | 1991-10-31 | 不揮発性半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3090738B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130889A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US5793080A (en) * | 1993-10-12 | 1998-08-11 | Lg Semicon Co., Ltd. | Nonvolatile memory device |
-
1991
- 1991-10-31 JP JP31331191A patent/JP3090738B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793080A (en) * | 1993-10-12 | 1998-08-11 | Lg Semicon Co., Ltd. | Nonvolatile memory device |
| JPH07130889A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3090738B2 (ja) | 2000-09-25 |
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