JPH03227059A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH03227059A
JPH03227059A JP2020442A JP2044290A JPH03227059A JP H03227059 A JPH03227059 A JP H03227059A JP 2020442 A JP2020442 A JP 2020442A JP 2044290 A JP2044290 A JP 2044290A JP H03227059 A JPH03227059 A JP H03227059A
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    • G11C16/24—Bit-line control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
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    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

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  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に関し、特に、電荷注入型不
揮発性メモリセルトランジスタを含む半導体記憶装置に
関する。
（従来の技術） 従来、電荷注入型不揮発性半導体記憶装置であるＥ　Ｆ
　ＲＯＭ　（Ｅｒａｓａｂｌｅ　ＰｒｏｇｒａＩＩｌｍ
ａｂｌｅ　ＲｅａｄＯｎｌｙ　Ｍｅｍｏｒｙ　）は、以
下、第４図（ａ）　〜（ｄ）に示すような方法で製造さ
れるものであった。同図において、１０１．１０２はそ
れぞれメモリセルと負荷トランジスタとを区別する破線
、負荷トランジスタと周辺回路とを区別する破線である
。
まず、同図（ａ）に示すように、半導体基板４１上にフ
ィールド酸化膜４２、ゲート酸化膜４３を形成する。次
に、同図（ｂ）に示すように、全面にレジスト膜４４を
塗布し、フォトリソグラフィー技術を用いて、このレジ
スト膜４４のメモリセルトランジスタのチャネル領域４
５を形成する部分に開孔部４６を設ける。この後、この
開孔部４６を通して不純物イオンを注入し、レジスト膜
４４を剥離する。
次に、同図（Ｃ）に示すように、全面にレジスト膜４７
を塗布し、フォトリソグラフィー技術を用いて、このレ
ジスト膜４７の負荷トランジスタのチャネル領域４８を
形成する部分と周辺トランジスタのチャネル領域４９を
形成する部分とにそれぞれ開孔部５０．５１を設ける。
この後、これら開孔部５０．５１を通して不純物イオン
を注入し、レジスト膜４７を剥離する。最後に、同図（
ｄ）に示すように、フローティングゲート５２、Ｐｏ１
ｙ−Ｐｏｌｙ酸化膜５３（コントロールゲートとフロー
ティングゲートとの間の酸化膜をいう）、コントロール
ゲート５４、ゲート電極５５、拡散領域５６、絶縁膜５
７、Ａ［配ｆＷ５８、パッシベーション膜５９を形成す
る。
負荷トランジスタのチャネル領域は、周辺回路に含まれ
るエンハンスメント型トランジスタのチャネル領域と同
じ不純物イオン注入工程（同時に行われ、かつ、イオン
注入量も等しい工程）で行われ、したがって、負荷トラ
ンジスタのしきい値電圧は周辺回路に含まれるエンハン
スメント型トランジスタしきい値電圧と同じになってい
る。
しかし、このような半導体記憶装置には以下に示すよう
な問題がある。
通常、周辺回路内には、エンハンスメント型トランジス
タのソースの電位と基板の電位とが異なるトランジスタ
が含まる。このようなエンハンスメント型トランジスタ
では、ソースから見ると、見かけ上は基板がバイアスさ
れた状態になっている。このため周辺回路内のエンハン
スメント型トランジスタでは、動作状態でしきい値電圧
が上昇する。しきい値電圧は、通常、トランジスタのソ
ースと基板とを同電位にした状態で測定されるからであ
る。このしきい値電圧の上昇は、メモリセルトランジス
タに接続されたエンハンスメント型負荷トランジスタで
も発生する。この負荷トランジスタのソースは基板と同
電位になっていないからである。メモリセルトランジス
タに接続されたエンハンスメント型負荷トランジスタで
は、この負荷トランジスタのしきい値電圧（Ｖ、ｂ）分
だけの電圧降下があり、この電圧降下により、メモリセ
ルトランジスタに加わる電圧は、電源電圧供給端子に印
加した電圧よりも低くなる。メモリセルトランジスタに
加わる電圧が低くなるとドレイン−ソース間の電界が弱
まり、キャリアの発生量を下げ、不揮発性メモリセルへ
の書き込みスピードの低下を引き起こす。
周辺回路ではトランジスタートランジスタ間の電流のリ
ーク（漏れ）があるため、エンハンスメント型トランジ
スタのしきい値電圧を低く設定しておくことができない
。一方、エンハンスメント型負荷トランジスタは、−船
釣にゲート電極長（Ｌ、。１．）が大きく、電流のリー
クの問題は起こらないので、しきい値電圧を低く設定し
ておくことが可能である。
（発明が解決しようとする課題） このように、従来は、電荷注入型不揮発性メモリセルト
ランジスタを具備する半導体記憶装置において、電源か
ら供給された電圧がエンハンスメント型負荷トランジス
タで大きく降下し、電荷注入型不揮発性メモリセルの書
き込みスピードの低下を引き起こしていた。
よって、本発明の目的は、書き込みスピードの低下のな
い優れた半導体記憶装置を提供することである。
［発明の構成］ （課題を解決するための手段） 本発明によれば、上記目的は、同一半導体基板上に、ソ
ース、ドレインのうち一方が電源電圧供給端子に接続さ
れるエンハンスメント型負荷トランジスタと、このエン
ハンスメント型負荷トランジスタの他方に、ソースまた
はドレインのうち一方が接続される電荷注入型不揮発性
メモリセルトランジスタと、前記エンハンスメント型負
荷トランジスタのゲートに接続され、かつ、エンハンス
メント型トランジスタを有する周辺回路とを有する半導
体装置において、前記エンハンスメント型負荷トランジ
スタのしきい値電圧と、前記周辺回路が有するエンハン
スメント型トランジスタのしきい値電圧とが異なること
、また、同一半導体基板上に、電荷注入型不揮発性メモ
リセルトランジスタと、一端が前記電荷注入型不揮発性
メモリセルトランジスタのソースまたはドレインのうち
一方に接続され、他端が電源電圧供給端子に接続され、
かつ、少なくとも２つ以上のエンハンスメント型負荷ト
ランジスタを有するエンハンスメント型負荷トランジス
タ群と、このエンハンスメント型負荷トランジスタ群が
有するエンハンスメント型負荷トランジスタのゲートに
接続され、かつ、エンハンスメント型トランジスタを有
する周辺回路とを有する半導体装置において、前記エン
ハンスメント型負荷トランジスタ群のエンハンスメント
型負荷トランジスタのうち少なくとも１つのエンハンス
メント型負荷トランジスタのしきい値電圧と、前記周辺
回路が有するエンハンスメント型トランジスタのしきい
値電圧とが異なることにより達成される。
（作用） 上記の特徴を持つ半導体記憶装置においては、エンハン
スメント型負荷トランジスタのしきい値電圧が、周辺回
路に含まれるエンハンスメント型トランジスタのしきい
値電圧よりも予め低く造り込まれているので、動作状態
で負荷トランジスタのしきい値電圧が上昇しても負荷ト
ランジスタで、電圧が大きく降下することがない。
よって、電荷注入型不揮発性メモリセルトランジスタの
ドレイン−ソース間の電界が大きく弱められるのを防ぐ
ことができる。
（実施例） 以下、第１図（ａ）〜（ｅ）を参照して本発明の一実施
例を詳細に説明する。本実施例は、電化注入型不揮発性
メモリであるＥＦＲＯＭに本発明を適用した場合でる。
同図において、１．２はそれぞれメモリセルと負荷トラ
ンジスタとを区別する破線、負荷トランジスタと周辺回
路とを区別する破線である。
まず、同図（ａ）に示すように、半導体基板１１上にＬ
　ＯＧ　ＯＳ　　（Ｌｏｃａｌ　０ｘｉｄａｔｉｏｎ　
ｏｆ　５ｉｌｉｃｏｎ）法により、フィールド酸化膜１
２、ゲート酸化膜１３を形成する。
次に、同図（ｂ）に示すように、全面にレジスト膜１４
を塗布し、フォトリソグラフィー技術を用いて、このレ
ジスト膜１４のメモリセルトランジスタのチャネル領域
１５を形成する部分のみに開孔部１６を設ける。この後
、この開孔部１Ｂを通して不純物イオンを注入し、レジ
スト膜１４を剥離する。
次に、同図（ｃ）に示すように、全面にレジスト膜１７
を塗布し、フォトリソグラフィー技術を用いて、このレ
ジスト膜１７の負荷トランジスタのチャネル領域１８を
形成する部分のみに開孔部１９を設ける。この後、この
開孔部１９を通し、この負荷トランジスタのしきい値電
圧が０，６Ｖとなるように不純物イオン注入量を設定し
、イオン注入を行い、レジスト膜１７を剥離する。
次に、同図（ｄ）に示すように、全面にレジスト膜２０
を塗布し、フォトリソグラフィー技術を用いて、このレ
ジスト膜２０の周辺回路に含まれるエンハンスメント型
トランジスタのチャネル領域２１を形成する部分のみに
開孔部２２を設ける。この後、この開孔部２２を通して
このエンハンスメント型トランジスタのしきい値電圧が
０．８Ｖとなるように不純物イオンを注入し、この後レ
ジスト膜２０を剥離する。
最後に、同図（ｅ）に示すように、フローティングゲー
ト２３、Ｐｏ１ｙ−Ｐｏｌｙ酸化膜２４（コントロール
ゲートとフローティングゲートとの間の酸化膜をいう）
、コントロールゲート２５、ゲート電極２６、拡散領域
２７、絶縁膜２８、Ａｎ）配線２９、パッシベーション
膜３０を形成する。
上記のように本発明では、従来、同じイオン注入で行わ
れていたエンハンスメント型負荷トランジスタのチャネ
ル領域形成（しきい値の設定）と周辺回路に含まれるエ
ンハンスメント型トランジスタのチャネル領域形成（し
きい値の設定）とを別個のイオン注入（第１図（ｃ）１
９−と第１図（ｄ）２２−）により行っている。
なお、メモリセルトランジスタに接続されるエンハンス
メント型負荷トランジスタのしきい値電圧を、周辺回路
に含まれるエンハンスメント型のトランジスタのしきい
値電圧よりも高くした場合には、メモリセルトランジス
タの消費電流を小さくすることができる。
また、回路内に５ｖ系のトランジスタと高電圧系のトラ
ンジスタとが混載され、ゲート酸化膜厚が異なっている
場合でも、負荷トランジスタのチャネル領域形成のため
のイオン注入と、５ｖ系のトランジスタのチャネル領域
形成のためのイオン注入と、高電圧系のトランジスタの
チャネル領域形成のためのイオン注入とを別の工程で行
えばよい。
第２図（ａ）は、ＥＰＲＯＭセルの静特性３１と負荷ト
ランジスタの負荷特性３２とを示す。Ａ１、Ａ２はそれ
ぞれ負荷トランジスタのしきい値電圧が０，８ｖである
場合の、書き込み回路の動作点、セルのドレインに加わ
る電圧あり、Ｂ１、Ｂ２はそれぞれ負荷トランジスタの
しきい値電圧が０゜６Ｖである場合の、書き込み回路の
動作点、メモリセルのドレインに加わる電圧である。こ
の図から分かるように負荷トランジスタのしきい値電圧
が低いほうが、書き込み回路の動作点においてセルに流
れる電流Ｉ　、ｐが大きくなる。このためメモリセルの
書き込み特性が改善される。これを書き込みスピードの
改善として示すのが同図（ｂ）である。ＴＡｌＴＢはそ
れぞれ負荷トランジスタのしきい値電圧が０．８Ｖ、０
．６Ｖである場合の、書き込み特性を示す曲線である。
メモリセルトランジスタのしきい値電圧がセンスレベル
（Ｌｓ　）に達するのに要する時間すなわち書き込み時
間が、ＴＡでは３００μ５ＳＴＢでは６０μｓである。
負荷トランジスタのしきい値電圧を０，２ｖ下げるだけ
で、書き込みスピードを５倍にすることができた。
なお、同図（ａ）において、ｖｏはメモリセルのソース
−ドレイン間に加わる電圧、Ｉ　ｐｐはメモリセルのソ
ース−ドレイン間に流れる電流である。また、同図（ｂ
）において、ｔ９．はメモリセルへの書き込み時間、ｖ
ｌｈはメモリセルのしきい値電圧である。
第３図は、ＥＰＲＯＭの構成例を示す回路図であり、電
荷注入型不揮発性メモリセルトランジスタアレイ７０、
電荷注入型不揮発性メモリセルトランジスタ７１、負荷
トランジスタの代表例であり、あるカラム７２を指定す
る働きをするエンハンスメント型トランジスタ７３、レ
ベルシフタ７４、センスアンプ７５、カラムデコーダ７
６、ローデコーダ７７等により構成されている。同図に
おいて、電荷注入型不揮発性メモリセルトランジスタ７
１から見た場合、エンハンスメント型トランジスタ７３
と７３′がエンハンスメント型負荷トランジスタであり
、レベルシフタ７４とカラムデコーダ７６とが、エンハ
ンスメント型負荷トランジスタに接続され、かつ、エン
ハンスメント型トランジスタを有する周辺回路の１つで
ある。
なお、エンハンスメント型負荷トランジスタのしきい値
電圧が、センスアンプに含まれるエンハンスメント型ト
ランジスタのしきい値電圧と異なるような場合、あるい
はＩ１０バッファに含まれるエンハンスメント型トラン
ジスタのしきい値電圧と異なるような場合でもよい。
また、本発明はＥＰＲＯＭに限られるものではなく、−
括消去型のＥ　２Ｆ　ＲＯＭ　（Ｅｌｅｃｔｒｆｃａｌ
Ｉｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａ
ｂｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）にも応用
することができる。
［発明の効果］ 以上、説明したように本発明の半導体記憶装置では、次
のような効果を奏する。
電荷注入型不揮発性メモリセルトランジスタを具備する
半導体記憶装置において、電源から供給された電圧がエ
ンハンスメント型負荷トランジスタで大きく降下するこ
とがない。よって、書き込みスピードの低下のない優れ
た半導体記憶装置を提供することができる。
【図面の簡単な説明】
第１図は、本発明の一実施例に係わる半導体記憶装置お
よびその製造方法を説明するための断面図、第２図は、
本発明の一実施例に係わる半導体記憶装置の特性をを説
明するためのグラフ、第３図は、ＥＰＲＯＭの構成例を
示す回路図、第４図は、従来の半導体記憶装置の製造方
法を説明するための断面図である。 １１・・・半導体基板、１２・・・フィールド酸化膜、
１３・・・ゲート酸化膜、１４・・・レジスト膜、１５
・・・メモリセルトランジスタのチャネル領域、１６・
・・開孔部、１４・・・レジスト膜、１７・・・レジス
ト膜、１８・・負荷トランジスタのチャネル領域、１９
・・・開孔部、２０・・・レジスト膜、２１・・・周辺
回路に含まれるエンハンスメント型トランジスタのチャ
ネル領域、２２・・・開孔部、２３・・・フローティン
グゲート、２４・・・Ｐｏ１ｙ−Ｐｏｌｙ酸化膜、２５
・・・コントロールゲート、２Ｂ・・・ゲート電極、２
７・・・拡散領域、２８・・・絶縁膜、２９・・・Ａ、
ｃｌ配線、３０・・・パッシベーション膜。

Claims (2)

    【特許請求の範囲】
  1. （１）同一半導体基板上に、 ソース、ドレインのうち一方が電源電圧供給端子に接続
    されるエンハンスメント型負荷トランジスタと、 このエンハンスメント型負荷トランジスタの他方に、ソ
    ースまたはドレインのうち一方が接続される電荷注入型
    不揮発性メモリセルトランジスタと、 前記エンハンスメント型負荷トランジスタのゲートに接
    続され、かつ、エンハンスメント型トランジスタを有す
    る周辺回路とを有し、 前記エンハンスメント型負荷トランジスタのしきい値電
    圧と、前記周辺回路が有するエンハンスメント型トラン
    ジスタのしきい値電圧とが異なることを特徴とする半導
    体記憶装置。
  2. （２）同一半導体基板上に、 電荷注入型不揮発性メモリセルトランジスタと、 一端が前記電荷注入型不揮発性メモリセルトランジスタ
    のソースまたはドレインのうち一方に接続され、他端が
    電源電圧供給端子に接続され、かつ、少なくとも２つ以
    上のエンハンスメント型負荷トランジスタを有するエン
    ハンスメント型負荷トランジスタ群と、 このエンハンスメント型負荷トランジスタ群が有するエ
    ンハンスメント型負荷トランジスタのゲートに接続され
    、かつ、エンハンスメント型トランジスタを有する周辺
    回路とを有し、 前記エンハンスメント型負荷トランジスタ群のエンハン
    スメント型負荷トランジスタのうち少なくとも１つのエ
    ンハンスメント型負荷トランジスタのしきい値電圧と、
    前記周辺回路が有するエンハンスメント型トランジスタ
    のしきい値電圧とが異なることを特徴とする半導体記憶
    装置。
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