JPH02153574A - 半導体集積回路装置の製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路装置、特ＫＥＰＲＯＭ（Ｅｌｅ
ｃｔｒｉｃａｌｌｙ　Ｐｒｏｇｒａｍａｂｌｅ　Ｒｅａ
ｄＱＨｌｙ　Ｍｅｍｏｒｙ）装置の製造法に関する。

一般Ｋ　Ｅ　Ｐ　ＲＯＭ装置は一つの半導体基板主面に
形成されたフローティング（浮遊）ゲート電極上にコン
トロール（制御）ゲート電極を有する複数のＭＩ　Ｓ　
（Ｍｅｔａｌ　　Ｉｎ５ｕｌａｔｏｒ　　Ｓａｍｉｃｏ
ｎ−ｄｕｃｔｏｒ）型メモリトランジスタから成るメモ
リアレイ部と、そのメモリプレイ部の周辺く形成された
複数のＭＩＳ型トランジスタから成る入・出力回路、Ｘ
−Ｙデコーダ回路等の周辺回路部とから構成される。

ところがかかるＥＦＲＯＭにおいて本願発明者等の研究
により以下の問題があることがわかった。

すなわち、かかるＥＦＲＯＭにおいては高集積度、高速
化のためにチャネル長（ゲート長）を短かくしゲート酸
化膜の厚さを薄くするいわゆるスケールダウンする必要
があるが、メモリの読出しに対して書込みＫはそれより
高′峨圧を用いるために特に周辺回路部ではスケールダ
ウンが不可能な部分が生じてくる。

例えばｎチャネル型ＥＦＲＯＭにお（・では、書込み電
圧２５■、読出し電圧５ｖのものが定着しつつあり周辺
回路部のＭＯ８＊子のゲート酸化膜厚’ｌｌ１００ＯＡ
程度の比較的厚いものが使用されたが、読出しの高速化
のために周辺回路部のＭＯ８素子のゲート酸化膜厚を５
００Ａ程度の比較的薄いものを使用しようとすると、書
込み電ＥＥ２５■に対し十分な耐圧をもつ素子が形成で
きないという問題が生じてくる。

本発明は上記した問題を解決するものであり。

その目的は高集積度で高電圧回路を含むＥＰＲＯＭのご
ときＩＣＥ適合する新規な半導体集積回路装置の製造法
を提供することにある。又、本発明の他の目的は高電圧
で動作可能な第１のトランジスタと低電圧で動作可能な
第２のトランジスタのＶｔｈを自由に設定できる半導体
集積回路装置の新規な製造法を提供することＫある。

以下に図面を用いて本発明を具体的に説明する。

まず本発明に係るＥＰＲＯＭ装置が第１図の概略平面図
を用いて以下に説明される。

第１図において、１はシリコン単結晶より成る半導体基
板（半導体ペレット）である。この基板１の主面の一部
に２層の絶縁ゲートすなわちフローティングゲート電極
とそのゲート電極の上にコントロールゲート電極を有す
る複数のＭＩ　Ｓ！メモリトランジスタからなるメモリ
アレイ部２が配置され、このメモリアレイ部の周辺には
デイプリッジ冒ンＩＩＭＩｓ）ランジスタウエンハンス
メント型ＭＩＳ）ランジスタ及び高耐圧構造を持つエン
ハンスメント型ＭＩＳ）ランジスタ等によって構成され
たデコーダ回路３．入出力回路４等が周辺回路部として
配置され、基板ｌの周縁部にそってボンディング・バッ
ド５が配列されている。

以　　下　　余　　白 第２図は本発明に係るＥＰＲＯＭ！［のＩ！Ａ坤的構造
をボす模型断面図である。同図にお〜・てＡはメモリ部
のＭＯ８＊子、Ｂ、Ｃは周辺回路部のＭＯ８素子でこの
うちＢは低電圧（例えば５Ｖ）糸。

Ｃは高電圧（例えば２５ｖ）糸の回路に使用される。メ
モリ部の素子ＡはＰ型基板ｌ上に薄い（５００Ａ）ゲー
トは化膜Ｉｔ１．第１下増多結晶シリコンゲートＧＦ、
厚い（１２００Ａ）層間酸化磨Ｉｔ２および第１上層多
結晶シリコンゲートＧＣとを有している。周辺回路部の
素子ＢはＰ型基板ｌ上に薄い（５００Ａ）ゲート酸化膜
Ｉｔｌ！介して形成さｎた第２多結晶シリコンゲートＧ
、ケ有している。索子ＣはＰ基板上に厚い（ｔｏｏｏλ
）ゲート酸化膜Ｉｔ２を介して形成された第３多結晶シ
リコングー）Ｇ、Ｖ有している。上記素子Ｂおよび素子
Ｃにおけるそれぞれの第２．第３の多結晶シリコンゲー
）Ｇ、、Ｇ、はメモリ部の素子の下層ポリシリコンゲー
トＧｐｖ形成するための第１層目ポリシリコン層すなわ
ち第１導体層をパターンニングすることによって形成さ
れたものである。

第３図は第２図のＥＰＲＯＭ装置の変形例で、第２図の
僕造と異なる点は周辺部のＭＯ８素子素子Ｃにお（・て
、第２多結晶シリコンゲートＧｌ及び第３多結晶シリコ
ンゲー）Ｇ、ｔ”メモリ部の素子の上ノー多結晶シリコ
ンゲートＧＣｖ形成するための第２層目ポリシリコン層
すなわち第２導体Ｎｉケパターンニング形成された点に
ある。

上記した半導体集積回路装置においては、読出し動作を
行なわせる低電圧系のＭＯ８索子素子薄いゲート酸化膜
を有し、同時にシツートチャネルの素子として形成でき
る。一方、書込み動作を行わせろ高電圧糸のＭＯ８素子
Ｃｔ２厚いゲート酸化膜を有し同時に比戟的長いチャネ
ル長の素子として形成でき、高集積度で高電圧回路！含
むＥＰＲＯＭ０）構成に適合できる。

又、上記した半導体集積回路装置にお（・では、周辺回
路部のＭ　ＯＳ素子Ｂ、Ｃの＃ｌ！、縁ゲートをメモリ
部の素子の上下２層の絶縁ゲートのいすｆかと同じ構成
材を使う得造とすることでその製造にあたりてプロセス
を簡易化するとともに、畳込み［！ｌ！ｌ路用ＭＯ８素
子及びＩｆ７ａ田し回路用のＭＯ８累子０しさい値（Ｖ
ｌｈ）を所要とする値に設定できるよう制御か可能とな
る。

本発明の耕規な半導体集積回路装置の表造法によｎば、
同−半導体基板上に異なる膜厚のゲート酸化膜を形成す
るたぬに最初のゲート酸化後、厚くしようとする部分以
外のゲート酸化膜をいったん除去し、再びゲート酸化を
行なうものである。

なお、厚（・酸化膜を有するゲートと薄い酸化ｍｙ有す
るゲートとのＶｔｈを調整するために最初のゲート酸化
俵厚（しようとする部分以外に不純物イオン打込みを行
な（・、次のゲートｍ化の後再びイオン打込みを行なっ
て厚いゲート酸化膜の下の不純物濃度ケ薄いゲート酸化
膜のそれより小さくする。

次に、本発明による半導体集積回路装置の大造法ｖＥＰ
ＲＯＭ装（ｔｉｃ適用した場合の実施例１を第４図乃至
第１８図に示された工８断面図にそって以下に説明する
。

実施例１ ｔａｔ　　ｐ型Ｓｉ（シリコンン単結晶基板１０表面上
にその表面を熱酸化することによって厚さ５００Ａの５
ｉｎ２　（二酸化シリコン）ＩＩＪＩＩＩＶ形成する。

さらにこのＳ　ｊａｙ　Ｍ　１１表面上に厚さ約１５０
ＯＡの５ｉ３Ｎ４（シリコンナイトライド）ｌｌＡ１２
ｖ形成する（第４図参照）。

＋ｂ＋　　絶ｕアイソレーション部となるべき基板１０
表圓内にｐ＋型チャネルストッパン形成するために上記
ｓｔ、Ｎ、膜１２！ホトレジスト膜１３Ｖマスクとして
選択的にエツチング除去し、そのｆｏｐ型決定不純物（
アクセプタ）例えはボロンをイオン打込み法によりＳ　
ＩＯｔ　ｐＡｌ　１を通して基板内に導入し、ｐ　型チ
ャネルストッパ１４　ａ　＊　１４　ｂ　＊１４ｃ、１
４ｄＶ形成する（第５図参照）６（ＣＩ　　ホトレジス
ｌ［１３ｖ除去した後、基板１０を酸化雰囲気中で加熱
する。これによってＳｉ３Ｎ。

嗅］２が形成されていない基板１０（ｐ＋型チャネルス
トッパ１４　ａ　、１４　ｂ　−１４ｃ　ｅ　１４　ｄ
　）表面が酸化され、厚さ１ｏｏｏｏＸの絶縁アイソレ
ーシヲン用のＳｉＯ！膜（以下フィールド５ｉＯｚｋと
称す）１５ａ、１５ｂ、１５Ｃ。

１５ｄが形成さｒ′Ｌる。こｎらフィールドＳｉＯ。

膜１５ａ、１５ｂ、１５ｃ、１５ｄによって基板１０表
面はい（つかの領域（Ａ、Ｂ、Ｃ，Ｄ）に区切らｎる。

このうち領域Ａはメモリトランジスタ部、領域Ｂは絖出
し回路となる低電圧（５■）部、領域Ｃは書込み回路と
する關寛圧（２５Ｖ）部、領域Ｄ＋１２層ゲートを何丁
石高耐圧部となる（第６図砂層）。

＋ｄｌ　　Ｓ　ｉ３　Ｎ４　膜１２及びその下の５ｉ０
２膜１１を完全に除去して基板１０表表面層出させた後
、露出する基板１０表面？熱酸化（１０００ｔ：’ドラ
４０．１１０分）することによって厚さ約８０ＯＡのゲ
ートＳ　ｉＯＨ＃　１６　ａ　＊　１６　ｂ　？　１６
　ｃ　＊１６ｄ？形成する（第７図ｉ照）。

１”　　？ａ１ｔＥＥｆｆｆｌＣ高耐圧部りの表面にホ
トレジスト膜１７’？パターニングし、メモリトランジ
スタ（領域Ａ）及び周辺トランジスタのうち特に低電圧
部のエンハンスメント型トランジスタ（領域Ｂ）のしき
い値ｖｔｈを所望の値に制＃する目的でイオン打込み法
によりホトレジス）ｌｉＫｌ　７ＶかけないゲートＳ　
ｉｏｎ　Ｍｌ　６　ａ　、　１６ｂ及び高耐圧部（領域
Ｄ）の５ｉＯｚ膜１６ｄの一部？通してボロンＶｉＩｉ
板ｆｃ面に導入する。この時、打込みエネルギーは７０
ＫｅＶ程度であり、ボロンの導入さハた基板（領域人、
Ｂ）表面不純物濃度はおよそ２　Ｘ　Ｉ　Ｏ”　ａｔｏ
ｍｓ／　ｃｄである。フィｐｖ　ト酸化１１１１５ａ、
１５ｂ、１５ｃ、１５ｄ及びホトレジスト膜１７形成部
（領域Ｃ，Ｄ）の直下の基板表面内にはボロンは導入さ
れない（第８図参照）６なお、高重圧部のトランジスタ
のしきい恒の制御か不要である場合はホトレジスト映形
成後のイオン打込みによる不純物導入は行わない。

山　ホトレジスト膜１７で梼われないＳｉｎ、膜１６ａ
ｅ１６ｂヶエッチ除去する（糖９図参照）。

この後ホトレジスト膜１７１に除去し、フィルド５ｉＯ
１膜が形成さｒｔ　ｙｚい部分の基板表面及び領ｊ２＄
ｔ　Ｃ、Ｄ（’）　Ｓ　ｉ　Ｏｔ　Ｍ’ｔｉｌｌｆｉｊ
ル。

ｇｌ　　再びゲート酸化（１００ＯＣ，ドライ０！６０
分）を行ない、Ｓｉ基板の露出する領域Ａ。

８表面には膜厚か約５０ＯＡのＳｉＯ，ｇｉ１６ａ’。

１６ｂが形成され、領域Ｃ，Ｄでさらに成長した度Ｉ／
ｃｒｘる。これらＳｉｎｇ膜１６ａ、１６ｂ。

１６　ＣＩ　１６　ａ’を通してボロンゲイオン打込み
（７０ＫｅＶ）する。このとき、ボロンの導入された基
板表口不純物濃度は領域Ａ、Ｂで４ＸＩＯ”ａｔｏｍｓ
／ｍ’、領域ｅ、Ｄで２８１０　”　ａｔｏｍｓ／　ａ
ｄである（第１０図参照）。

なお、工＠ｌｅｌでホトレジスト８４１７形成後イオン
打込み７行なわない場合には、基板表面の不純物濃度は
、領域Ａ〜Ｄで４　Ｘ　１０　”　ａ　ｔ　ｏｍｓ／ａ
ｌ’である。

１１ｍ＋　　メモリ部のトランジスタのフローティング
ゲート電極１周辺回路部のトランジスタのゲート電極及
び必要な配線層を形成するために基板１０上に厚さ３５
００Ａの多結晶Ｓｉ（シリコン）層２１ｖＣＶＤ　（Ｃ
ｈｅｍｊｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔ　ｉｏ
ｎ　）法により形成する。この多結晶Ｓｉ層をホトレジ
ストＲＱ２２ｖマスクとして選択的にエツチング（バタ
ーニング）シ、一方周辺トランジスタのゲート電極Ｇ、
、Ｇ、、Ｇ、および配線層Ｌ１を形成する（第１１図参
照）。この多結晶Ｓｉ層２１．ゲート電極ａ、、ａ、、
ａ、　および配蝉１１１ＬＩ　４Ｃ！！あらかじめリン
を導入（ドープ）しておきそｆらの１−および電極の低
抵抗化を計る。しかし、ホトレジスト良２２除去後にリ
ン導入を行なってもよいＯ Ｈホトレジス）膜２２’！ｒ除去し、又は多結晶Ｓｉ層
２１へのリン尋人後、基板１（ｌドライＯ！雰１気中で
加熱処理（１０００Ｃ，１１０分）ｊる。

この結果、多結晶Ｓｔ　Ｊｍ　２１　ｅゲート電極Ｇ。

Ｇ！　Ｉ　ＧＢ及び配線層Ｌ１のそｎぞ；ｎ表面は酸化
さｎてそｎらの層及びｔＶｉＬ上に厚さ約１２０ＯＡの
５ｉＯｚ膜２３ｄｍ　２３ｂ＋２３ｃ、２３ｄ。

２３ｅが形成される。これらＳｉｎ、膜は層間絶縁膜と
しての役目を果たすものである（第１２図参照）。

ｕｌ　　第１２図に示さｎた状態の基板１０上に第２廣
目の多結晶Ｓｉ層２１’ＣＶＤ法により形成する。この
多結晶Ｓｉ層２４の厚さは約３５０ＯＡである。この後
、多結晶Ｓｉ層２４内にりンケドーブして低抵抗化した
後ホトレジス）［１４２５’？マスクとして多結晶Ｓｉ
層２４　＊　Ｓ　ｔ　Ｏ２ＢＱ２３　ａ　＋多結晶Ｓｉ
層２１及びゲート５ｉＯｔ膜１６ａＶ順次選択的にエツ
チング（バターニング）し、メモリトランジスタのコン
トロールゲート′ｖＬ他ＣＧ、。

ＣＧ、及びフローティングゲートＦＧ、、ＦＧ。

Ｖ形成する。なお周辺部はそのまま残しておく（第１０
図参照）。

＋ｋｌ　　ホトレジスト膜２５を除去し、さらに倉たに
形成したホトレジスト膜２６をマスクとして多結晶Ｓｉ
層２４′ｌｋ−選択的にバターニングし、周辺部のトラ
ンジスタ間の相互接続を行うための配廁層り、、Ｌ、及
び高耐圧ＭＩＳＪトランジスタのオフセットゲート電極
Ｇ、を形成する。そしてさらに露出するＳｉＯ，膜２３
　ｂ、　２３　ｃ、　　２３　ｅ及びグー）ＳｉＯｌ［
１６ｂ、１６ｃ、１６ｄｖ完全にエツチング除去してし
まう（第１４図参照）。

（１）ホトレジスト［Ｌ２６を除去した後、露出する基
板１０ケトライ０．中で１０００Ｃ，２０分加熱するこ
とにより表面に約３０ＯＡのＳ　ｉ　Ｏｔ　１１ｋを形
成した彼上記Ｓｉｎ、膜Ｖ通してｎ型決定不純物（ドナ
ー）例えばリンある（・はヒ１ｇケイオン打込みにより
基板表面に導入し、その後拡ａｍ熱ケ行１１　つ”Ｃｎ
＋型ソース領域ｓ、　ｔ　ｓｔ　ｙ　　ｓ、　ＩＳ４及
びｎ＋型ドレイン領域り、、Ｄ、、Ｄｓ。

Ｄ４を自己繁合的忙形成する（ｔＩＡ１５図Ｃ照）。

なお、引伸し拡散は、工程（ｎｌのＰ　Ｓ　ＧＭデボ俊
の熱処理により行なってもよ〜・。また、上記イオン打
込み忙よる不純物の導入の代りに、ホトレジスト膜２６
を除去した後、露出する基取１０表面内にリンあるいは
ヒ素ケデポジットしさらに引押し拡散７行ないソース領
域Ｓ、、Ｓ、・・・及びドレイン領域り、、Ｄ、・・・
を形成するようにしてもよ（・。

こｎら領域の深さは０．３〜０５μｍであり、表面不純
物濃度は１０４〜１０　　ａｔｏｍｓ／−である。

さらに酸化を行ない露出するゲート電極（ＣＧ、。

ＣＧｔ、Ｃ，、Ｇ、・・・）、配奪層（Ｌ、、Ｌ、）。

ソース領域（Ｓ、、Ｓ、・・・）、ドレイン領Ｍ（Ｄ！
。

Ｄ、　・　）の表面にＳｉＯ＊膜２７ａ−２７ｂ？厚さ
約１０００ＡＫなるように形成する（第１５図１１照）
。

−　ホトレジスト膜２８ｖマスクとしてソース領域及び
ドレイン領域上のＳｉＯ，膜２７ｂを選択的にエツチン
グ除去する（第１６図参照）。

ｌｎｌ　　ホトレジスト１ｉ１２８Ｖ除去した後、基板
１０上ＫＩＪｙ−シ１ｌｒ−１＃うｘ（ＰＳＧ）Ｉｉｋ
２９ｖ形成する。このＰＳＧ換２９の厚さは６０００Ａ
権度である。そしてホトレジス）９３０Ｖマスクとして
このＰＳＧ膜２９ケ選択的にエツチング除去し、コンタ
クトホールＨＩＩ　Ｊ　Ｉ　ＨＨ１・・・を形成する（
第１７図参照）。

（ｏｌ　　ホトレジスト［３０Ｖ除去した後、ＡＪ？（
アルミニワム）？基板１０Ｊ：ＫＭ層し、そしてこのＡ
ｐケバターニングすることにより配線層３１を形成する
（第１８図参照）。なお、図示さｎていないか高耐圧エ
ンハンスメント型ＭＩＳ）ランジスタのゲート′を極Ｇ
ｓ、Ｇ、は上記Ａ２配締膚によって接続さｎる。

以上の方法により第１８図に示すごとくメモリ部トラン
ジスタ（Ｊ＋　、Ｑｔおよび周辺部トランジスタである
読出し用エンハンスメントＷＭＩＳ）ランジスタＱＥ、
４Ｆ込み用ディプリッシッン型ＭＩＳトランジスタＱＤ
Ｊ６１を圧エンハンスメントｆｌＩｓトランジスタＱＥ
ａが形成さｎる。

上記実施例で述べた本発明の作用効果は以下のように説
明される。

■　厚さの異なるグー）Ｓｉｎ、膜を同一基板（チップ
）に形成することができ、又、メモリ部トランジスタの
１層目の多結晶Ｓｉ層を周辺回路のトランジスタのゲー
ト電極とすることで、メモリ部トランジスタの層間Ｓｉ
０ｇ膜を形成する際（工４１（ｉ）リンドープした多結
晶Ｓｉ＃からのリンのアワトディフユージ冒ンがありて
もゲート電極下の基板に不純物がドープされることなく
しきい値ｖｔｈが安定である。

（２１薄いゲート５ｉ０１膜下の基板（領域Ａ、Ｂ）Ｋ
はポロンの２度のイオン打込みが行なわれ、−方、厚い
グー）Ｓｉ０ｇ膜下の基板（領域Ｃｒ　Ｄ　）Ｋはボロ
ンは１度イオン打込みされるだけであるため、薄いゲー
トＳｉＯ，腺のＭＯＳトランジスタは短いチャネル化が
可能であり、又、厚いグー）ＳｉＯｔ＃のＭＯＳトラン
ジスタはしきい値Ｖｔｈを任意に設定できる。工程１ｅ
ｌのホトレジストをイオン打込み及びＳｉＯ，％ｌエッ
チの両方に共用し、工程数？低減できろ。

（３）　　メモリ部トランジスタのｌ−間Ｓ＃０．膜の
厚さを他のグー）ＳｉＯｘ膜とは別に形成できるため、
任意の厚に設定でき、メモリ部トランジスタの物性を周
辺部のそれから独立して決定できる。

（４１高耐圧ＭＯＳトランジスタの２層のゲート電極を
メモリ部のゲート電極形成と並行して形成することがで
きる。周辺５ＮｉＯＳトランジスタのゲート電極ヲメモ
リ部ＭＯＳトランジスタの多結晶Ｓｉ２層ゲート１１ｔ
！！ｌＬの５ち１層目のゲート電極もしくは２Ｊｆｋ目
のゲート電極形成時の多結晶Ｓｉのみを利用して形成し
ようとする場合第１８図で示すような第１層ゲート１Ｍ
、極の上に第２層ゲート電極が牛は重なって形成される
２層グート電極Ｖ［する乗積回路装置の製造ができなく
なる。

本発明の他の新規な午尋体集積回路装置の製造法によれ
は、同−牛導体基板上に１４ｒする膜厚のゲート酸化膜
！形成するためｆグー）！極として同時に並行して形成
するメモリ部２ノー多結晶Ｓｉゲートトランジスタの２
層目の多結晶Ｓｉ層を用いるものである。

次に不発＃３をＥＦＲＯＭ装置に通用した他の例（実施
例２）を第１９図乃至第２６図に示さｎた工程曲面図に
そって以下に説明する。

実施例２ １ａｌ　　実施例１の工程１ｄｌ〜ｌｄｌと同赤に行な
いｆ５１９図に下すようＫｐ型Ｓｉ基板４０表口にフィ
ルド８１０　ｔ　膜４１　ａ　＊　４　ｌ　ｂ　、４１
　Ｃ’ｌ形成しゲート酸化によりゲート５ｉＯ１暎４２
ａ、４２ｂ。

４２ｃを５００Ａ以下の厚さに形成する。なお同図にお
いて領域Ａをメモリトランジスタ部、領域Ｂ？続出し回
路となる低電圧（５■）部、領域Ｃは書込み回路となる
高電圧（２５Ｖ）部である。

ここで必要に応じてメモリトランジスタ部（領域人）の
みにボロンイオン打込みケグートＳｉｎ。

腺４２ａを遇して行なう。

（ム１　メモリ部のフローティングゲート（ＦＧ）を影
夙てるために基板４０上に庫さ３５００Ａのリンドープ
多結晶Ｓｉ層４ＢＶＣＶＤ法により形成し、図不さＴ′
Ｌないホトレジスト膜マスクによりバターニングしてメ
モリ部のフローティングゲートなる多結晶Ｓｉ層４３の
−ｓＧ　Ｆ　ｖ残して他の部分、他の領域（Ｂ、Ｃ）の
多結晶Ｓｉ＃Ｙ除去し、さらにその下のグー）Ｓｉｎ、
膜をエッチ除去してＳｉ基基板４我 ＩｃＩ　　第２回のゲート酸化を行なう，、この工程で
シエドープ不純物（リン）のアクトティフュージョンを
考慮し、まず低温（８００Ｃ）でスチーム酸化ｖｌＯ分
行なってメモリ部（領域Ａ）の多結晶５ｉＦｔＩ４３上
に５００Ａ．Ｓｉ基板（領域Ａ，Ｂ，Ｃ）表面に１００
Ａの５ｉ０２？形成した後、Ｓｉｎ。

のライトエッチを行なって、多結晶Ｓｉ層表面の５ｉｎ
１膜厚を３０ＯＡ．Ｓｉ基板表面ＶＯとする。次いでグ
ー）［化ｙｘｏｏｏＣドライＯ２雰囲気で１１０分行な
うことにより多結ＪｉＩ８　１　１４　表面に膜厚１３
００ＡのＳｉｎ，膜（７ｍ間Ｓｉｎ。

膜）４４．基板上に８０ＯＡのＳ　ｉ　Ｏｔ　Ｐａ　（
ゲート５ｉｘｔｈ）４５ａ，４５ｂ−４５ｃ％ｊ形敗す
る。このあと領域Ａ，領ｍ　Ｃ　Ｃｌ）狭面のみケ俊う
よ５にホトレジストＭ４６ａ．４６ｂのバターニングを
行ない、ボロンイオン打込みをグー１−８ｉＯ。

映４５ｂケ通して領域Ｂの基板表面に対して行なう（第
２１図参照） ＋ｄｌ　　領域Ｂのゲート５ｉＯ１暎４５ｂをエッチ除
去してボロン打込みさｎた基板表Ｉｆｉ４０ｖ１！出て
る。なお、この５ｉ０１膜工ツチ時に領域Ａ上のホトレ
ジスト膜４６ａはメモリＭＯＳトランジスタの特性に応
じてかけるかかけないかを任意に逼ぷことになる（ｍ２
２図参照） ｉ６＋　　ホトレジス）族ｖ取り去り再びゲート酸化を
１０００Ｃ．ドライ０，雰囲気で６０分行なうことによ
り、領域Ａの多結晶Ｓｉ層４３表面には膜厚１６００Ａ
の層間５ｉｆｔ膜４７ａＹ、領域Ｂ表面には膜厚５００
Ａのゲート５ｉＯ１暎４７ｂ！、領域Ｃ表面には膜厚１
０００Ａのゲート５ｉＯ１暎４７ｃＦｒ−それそｎ形成
する。この後、ボロンイオン打込みを行なうことにより
、領域８表面の不純物濃度４　Ｘ　１　０　”　ａ　ｔ
　ＯｍＳ　／　”’　＋領域Ｃ表面の不純物議［　２　
Ｘ　１　０　”　ａｔｏｍｓ／　ｄ　７５を得る（第２
０図参照）、。

山　第２３図に示された状紗の基板４０止に２．　２ノ
ー目の多結晶Ｓｉ層４　８”？ＣＶＤ法により約３５０
０人の厚さに形成した後、リンンドーブして多結晶Ｓｉ
層４８ケ低抵払化する。次いでホトレジスト膜４９を形
成しそのバターニングによって第２層の多結晶Ｓｉ層を
選択的Ｖこエッチし、領域Ａでメモリ部のコントロール
ゲートとなる多結晶Ｓｉゲ−）Ｇ。、領域Ｂで絖出し部
となる多結晶Ｓｉゲ−）Ｇ，、領域Ｃで書込み部となる
多結晶ＳｉゲートＧ，’？のこして他を除去する（第２
４図参照）。

ｇ）　メモリ部のコントロールゲートＧｃ？マスクとし
て露出するＳ　ｉ　０Ｊ１４　７　ａとその下の多結晶
Ｓｉ層４３（ＧＦ）％’選択的にエッチしてゲートの「
重ね切り」を行なう。このエツチングで領域Ａ、１３．
Ｃの基板ｇｃ而にｔＨｔｌするゲートＳｉｎ。

膜４７ｂ、４７ｃがエッチさｎるとともに基板表面が若
干エッチさｆる（第２５図参照）Ａ＋ｈｌ　　全面にリ
ンまたはヒ素ケデポジットしさらに引伸し拡Ｗ！ｌを行
なうことによりｎ＋型ソース領域Ｓ、、Ｓ、及びｎ”１
Ｍドレイン領域り、、Ｄ、？形成すると同時に各多結晶
Ｓｉゲートにリンをドープし、かつ、その表面にＳｉｎ
、膜５０ｖ形成する（第２６図参照）ａ なお、リンまたはヒ素のデポジションの代りに基板を熱
酸化して５ｉｎｓ膜を形成し次（・でリンまたはヒ素の
イオン打込みを行ない、その後拡散を行なってもよい。

この後は５ｉｌ施例１の工程（ｒｒｔｌ（第１６図〜第
１８図）と同様に行なう。

上記プロセスによって同−Ｓｉチップ上の周辺回路部に
厚さの異なるゲートＳｉＯ！膜を有し、ゲートを極とし
てメモリ部トランジスタの２層目（上層）の多結晶Ｓｉ
層を用いたＭｏ８）ランジスタが祷られる。

上配夾施例で述べた本発明の作用効果は以下のように説
明さｎる。

ｉｌ＋　　メモリ部の２層ゲートの第２層多結晶Ｓｉ層
のみ７周辺部のゲートとして利用するためプロセスｗＷ
？易化できる。

（２１メモリ部の第１ゲートＳｉＯ！膜は周辺部と関り
ないのでその膜厚を任意に選ぶことができる。

１３＋　　ゲートＳｉｎ、膜下のＶｔｈのｙＡ整につい
ては実施例１の場合と同様の効果が得られる。

本発明は前記実施例以外に種々の変形例ケもち得るもの
である。１例えは第２）−目の多結晶５ｉｌｄはＭｏ　
（モリブデン等の金属材料からｔろ導体層を用いること
も可能である。Ｎ１゜は高融点金属であるため、ソース
、ドレイン領域形成の不純物マスクとしての役目Ｖ（ニ
ーｒＳ″′ｆことかできる。筐たこのような金属材料に
よって形成された配線層は多結晶Ｓｉよりなる配線層に
比して低いシート抵抗値をもって８つ、ＥＰＲＯＭ装置
のスイッチングスピードケ向上させることができる。

ところで、本発明に係るメモリアレイ部２（第１図参照
）は第２７図に示す平面図の如く構成さｎている。この
第２７図において、１５はフィルド５ｉＯｙ腓である。

ＣＧは多結晶Ｓｉより成るコントロールゲートでワード
１ｆＭ′？構成する。ＦＧはフローティングゲートを極
である。

Ｂ、、Ｂ、ε工人ｅより成るビット殊である。第２７図
におけるＡ−Ａ　　切断断面ケみると第１８図の領域へ
の如き！ＩＩＩ造となっている。そして、第２７図に８
けるＢ−Ｂ　　切断断面図ケ入ると詰２８図の如き構造
となっている。

【図面の簡単な説明】

ＷＪ１図は本発明に係るＥＰＲＯＭ装置の概略平面図、
ｗ、２図及び第３図は本発明の原理的構造を示す断面図
、第４図乃至第１８図は本発明に係るＥＰＲＯＭ装置の
製造法の一つの実施例の工程断面図、第１９図乃至第２
６図は本発明に係るＥＰＲＯＭ装置の製造法の他の実施
例の工程断面図、第２７図は本発明に係るメモリアレイ
部の平面図、第２８図は第２７因に示すメモリアレイ部
のＢ−Ｂ切断面図である。 １・・・Ｓｉ半導体基板、２・・・メモリアレイ部、３
・・・入力回路部、４・・・出力回路部、５・・・デコ
ーダ回路部、６・・・ロジック回路部、７・・・ポンデ
ィングパッド、１０・・・ｐ拶Ｓｉ基板、１１・・・Ｓ
ｉｎ、膜、１２・・・Ｓｉ、Ｎ４Ｎ、１３・・・ホトレ
ジスト膜、１４ａ、１４ｂｌｐ型テヤネｙストツパ、１
５ａ。 １５　ｂ　・−・フィルドＳ　ｔ　Ｏｘ　’ｆＡ、１６
ａ、１６ｂ・・・ゲートＳｉＯ，腓、１７・・・ホトレ
ジスト膜、２１・・・多結晶Ｓｉ層、２２・・・ホトレ
ジスト膜、２３ａ。 ２３ｂ・・・ＳｉＯ，＠、２４・・・多結晶Ｓｉ層、２
５・・・ホトレジスト膜、２６・・・ホトレジストＢ、
２７ａ。 ２７ｂ・・・ＳｉＯ＊ｌ１ｇ、２８・・・ホトレジスト
膜、２９・・・ＰＳＧ膜、３０・・・ホトレジス１−ｇ
１．３１・・・Ａ２配線層、４０　・Ｄ型Ｓｉ基板、４
１　ａ、４　ｌｂ・・・フィルドＳｉｎ、膜、４２ａ、
４２ｂ・・・ゲートＳｉＯ＊膜、４３・・・多結晶Ｓｉ
層、４４・・・Ｓｉｎ。 膜、４５ａ＋４５ｂ、４５ｃｍ＝ＳｉＯｔｌｌｌ！、４
６ａ＊４６　ｂ　・・・ホトレジスト膜、４７　ａ　＋
　４７ｂ　１４７ｃ・・・Ｓｉｎ、膜、４８・・・多結
晶Ｓｉ層、４９・・・ホトレジスト膜、ＳＯ・・・Ｓｉ
０ｇ膜。 Ａ・・・メモリ部、Ｂ・・・周辺回路読出し部、Ｃ・・
・周辺回路畳込み部、ＧＦ・・・浮遊ゲート電体、ＧＣ
・・・制御ゲート′ｗｉ極、Ｇ＋　　−Ｇｚ−ゲート絶
縁膜、Ｇ３゜Ｇ、・・・高耐圧部ゲート電極、Ｉｔｌ　
　・・・薄いゲート絶縁膜、■ｔ□・・・厚いゲート絶
縁膜、ＬＩ　＋　Ｌ、　ｔＬ、・・・多結晶Ｓｉ配組、
ｕ＋　、Ｑｔ・・・メモリ用トランジスタ、ＱＥ、、Ｑ
Ｅ、・・・エンハンスメントトランジスタ、（Ｊｌ）・
・・ブイプリーシラントランジスタ、Ｓ、、Ｓ、・・・
ソース領域、Ｄ、　、　Ｄ、・・・ドレイン領域。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型領域を有する半導体基板を用意する工程
   、上記第１導電型領域の一主面にこの一主面を第１の領
   域と第２の領域に分離する絶縁領域を形成する工程、第
   １導電型の不純物を上記第２の領域に形成されるＭＩＳ
   型トランジスタのチャネル領域となる箇所に導入する工
   程、第１導電型の不純物を上記第１の領域及び第２の領
   域それぞれに形成されるＭＩＳ型トランジスタのチャネ
   ル領域となる箇所に導入する工程、上記第１の領域表面
   及び第２の領域表面にゲート絶縁膜となる絶縁膜を上記
   第２の領域表面に形成される絶縁膜の膜厚が上記第１の
   領域表面に形成される絶縁膜の膜厚よりも大きくなるよ
   うに形成する工程、上記第１の領域表面及び第２の領域
   表面に形成された絶縁膜上に複数のゲート電極を形成す
   る工程、上記第１の領域及び第２の領域に上記複数のゲ
   ート電極のそれぞれに関連したソース及びドレイン領域
   を形成する工程を有することを特徴とする半導体集積回
   路装置の製造法。 ２、上記絶縁領域は上記第１導電型領域を酸化すること
   によって形成されることを特徴とする特許請求の範囲第
   １項記載の半導体集積回路装置の製造法。 ３、上記第１導電型の不純物はイオン打込みによって行
   われることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置の製造法。