JPH0770627B2

JPH0770627B2 - 不揮発性半導体メモリ

Info

Publication number: JPH0770627B2
Application number: JP1224006A
Authority: JP
Inventors: 正通浅野; 弘岩橋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-08-30
Filing date: 1989-08-30
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPH0385770A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、データの消去並びに書き込みが電気的に行な
える不揮発性メモリセルを有する不揮発性半導体メモリ
に関する。

（従来の技術）メモリセルの記憶内容を電気的に消去し、かつ書き換え
ることができるROMはEEPROM（エレクトリカリー・イレ
ーサブル・プログマブル ROM）として知られている。
このEEPROMは紫外線消去型のEPROMと比べ、ボード上に
実装した状態で電気信号によりデータの消去を行うこと
ができるという使い易さから、各種制御用やメモリカー
ド用等に需要が急増している。そして特に、最近では、
フロッピーディスク中のデータの置き換え等に用いるEE
PROMの大容量化が望まれている。

第５図（ａ）〜（ｃ）は大容量化に適した従来のNAND型
EEPROMのメモリセルアレイの構成を示すものであり、第
５図（ａ）はそのパターン平面図、第５図（ｂ）は同図
（ａ）のＡ−Ａ′線断面図、第５図（ｃ）は同図（ａ）
のＢ−Ｂ′線断面図である。第５図（ａ）において、破
線で囲まれた10は一つのNAND基本ブロックを示すもので
ある。このNAND基本ブロック10は、第５図（ｂ）からわ
かるように、同図（ｂ）の左右方向に並ぶ他のNAND基本
ブロックとはフィールド酸化膜12,12,…によって区画さ
れている。NAND基本ブロック10の縦断面は第５図（ｃ）
から明らかである。即ち、特に第５図（ｃ）において、
11はｐ型のシリコン半導体基板、13はn⁺拡散層からなる
各基本ブロック10に共通の共通ソース領域、14は同じく
n⁺拡散層からなるNAND基本ブロック10のドレイン領域、
15,15,…はそれぞれn⁺拡散層からなりNAND基本ブロック
10内に設けられた各メモリセルのソース・ドレイン領
域、16,16,…はそれぞれ第１層目のポリシリコン層から
なるフローティング・ゲート、17,17,…はそれぞれ第２
層目のポリシリコン層からなるコントロール・ゲート、
18は第１層目のポリシリコン層と第２層目のポリシリコ
ン層とを電気的に接続して構成された第１のセレクト・
ゲート、19は同じく第１層目のポリシリコン層と第２層
目のポリシリコン層とを電気的に接続して構成された第
２のセレクト・ゲート、20はデータ線、21はドレイン領
域14とデータ線20とを接続するコンタクト部、22はフロ
ーティング・ゲート16と基板11との間に設けられた厚さ
が例えば100Å程度のゲート酸化膜、23はフローティン
グ・ゲート16とコントロール・ゲート17との間に設けら
れた例えばONO（オキサイド・ナイトライド・オキサイ
ド）の３層構造からなる厚さが約300Åのゲート絶縁
膜、24は絶縁酸化膜25および26はそれぞれ、第１及び第
２のセレクゲート18,19と基板11との間に設けられた、
厚さが例えば400Å程度のゲート酸化膜である。そし
て、特に第５図（ｃ）からわかるように、各NAND基本ブ
ロック10においては後に詳述する10個のトランジスタ
（メモリセルおよびセレクト・ゲートトランジスタ）31
〜40が形成されている。それらのトランジスタ31〜40の
オン、オフは、各チャネル上のゲート17〜19によってな
される。ただし、トランジスタ32〜39は、フローティン
グ・ゲート16が電子又は正孔のいずれを保持しているか
によって、オン、オフが規制される。

上記各フローティング・ゲート16は電子又は正孔を保持
することによってデータの“1"又は“0"を記憶する。

また、上記コントロール・ゲート17,17,…は各NAND基本
ブロック10に対して例えば８本設けられており、それぞ
れはその下方に位置する複数のフローティング・ゲート
16,16,…を覆うように連続的に設けられている。即ち、
特に第５図（ａ），（ｂ）からわかるように、フローテ
ィング・ゲート16,16,…の幅（第５図（ａ）の上下方向
幅）はコントロール・ゲート17,17,…の幅とほぼ同じで
あり、フローティング・ゲート16,16,…の長さ（第５図
（ａ）の左右方向長さ）は各NAND基本ブロックの幅より
も短いものになっている。そして、メモリセルアレイは
上記のようなNAND基本ブロック10を第５図（ａ）におい
て上下、左右方向にマトリクス状に配置することによっ
て構成されている。

上記各NAND基本ブロック10の等価回路は第６図に示され
る。第６図においては、左右に２つのNAND基本ブロック
10,10を示している。同図からわかるように、各基本ブ
ロック10の等価回路は、ソース13とデータ線20（DL1,DL
2）との間に、セレクト・ゲートトランジスタ31と、８
個のメモリセル32〜39と、セレクト・ゲートトランジス
タ40とを直列接続したものとして構成される。トランジ
スタ31,40にはセレクト・ゲート信号SG1,SG2が入力さ
れ、メモリセル32〜39のコントロール・ゲート17にはワ
ード線WL1〜WL8が接続されている。

フローティング・ゲートトランジスタからなる８個のメ
モリセル32〜39のそれぞれにおけるデータの消去、書き
込み動作について以下に説明する。

データの消去は、第８図（ａ）からわかるように、コン
トロール・ゲート17に高電圧、例えば15Vを印加し、ソ
ース15、ドレイン15を共に0Vの接地電位にすることによ
り行なわれる。コントロール・ゲート17に高電圧を印加
することにより、コントロール・ゲート17とフローティ
ング・ゲート16とが静電結合し、これによりフローティ
ング・ゲート16の電位が上昇し、ゲート酸化膜22を通し
てソース15あるいはドレイン15から電子がフローティン
グ・ゲート16に注入される。これを消去状態といい、こ
のときの記憶データを“1"レベルと定義する。このと
き、メモリセルの閾値電圧は第７図の特性図に示すよう
に約２〜3Vとなる。

データの書き込みは、第８図（ｂ）からわかるように、
コントロール・ゲート17を0Vにし、ソース15をオープン
状態にし、ドレイン15に高電圧を印加することにより行
なわれる。このとき、フローティング・ゲート16からド
レイン15に電子が放出され、メモリセルの閾値電圧は第
７図の特性図に示すように約−5Vとなる。そして、この
ときの記憶データを“0"レベルと定義する。

次に、上記第６図及び第５図のNAND基本ブロック10の動
作を第１表に基いて説明する。

データの消去は、データ線DL1,DL2を0V、SG1を5V、SG2
を15V、ワード線WL1〜WL8を全て15Vにそれぞれ設定する
ことにより行なわれる。この状態では、メモリセル32〜
39の全てのドレイン、ソースが0Vになり、全てのメモリ
セル32〜39のデータが一括して消去される。

データの書き込みはセレクト・ゲートトランジスタ31に
近い側のメモリセル32（セル１）から順次選択的に行な
われる。まず、セル32に書き込むには、SG1を0V、デー
タ線DL1を20V、DL2を10V、SG2を20Vにする。次にワード
線WL1を0Vとし、他のワード線WL2〜WL8を全て20Vに設定
することにより、メモリセル32が選択され、書き込みが
行なわれる。予め消去されたメモリセルの閾値電圧は約
3Vであるが、書き込み状態において高電圧が印加されて
いるメモリセル33〜39（セル２〜セル８）の閾値電圧
は、基板効果を考慮すると約5Vとなる。このため、メモ
リセル32のドレインには、（メモリセル33のゲート電
圧）−（消去されたメモリセルの閾値電圧）＝（20V−5
V）である15Vが印加され、100Åの厚さのゲート酸化膜
（第５図中の符号22）を通してフローティング・ゲート
からドレインへ電子が放出される。つまり、メモリセル
32にはデータが書き込まれる。

次のメモリセル33への書き込みは、ワード線WL1とWL2を
0Vとし、残りのワード線WL3〜WL8を全て20Vに設定する
ことにより行なわれる。同様にしてメモリセル39までの
書き込みが、第１表に示すように電圧が決められて、順
次行なわれる。

もし、選択されたメモリセルに対し書き込みを行わない
場合、つまり、“1"レベルデータのままにする場合に
は、データ線DL1に20Vの代りに0Vを印加すればよい。こ
の場合、フローティング・ゲートとドレインとの間には
電圧が印加されず、書き込みは行なわれない。

このように８個のメモリセルに対するデータ書き込みは
ソース側のメモリセル32から順番に行われる。この理由
は、もし、この順番で書き込みを行わないと、あるセル
について書き込みを行おうとするとき、既に書き込み済
の他のセルにおいてはワード線に高電圧（20V）が印加
されると共にドレインに0Vの電圧が印加された消去状態
となり、上記他のセルにおいて、消去が行われてしまう
からである。上記の順番で行うことにより、このような
状態を避け、消去されないようにすることができる。

また、データ線DL1側のブロック10への書き込み、消去
時には、他のデータ線DL2には書き込み時と消去時の中
間の電圧である約10Vを印加している。これは、このデ
ータ線DL2に接続されたメモリセルに対する誤書き込
み、誤消去を防止するためである。

また、一つのNAND基本ブロックが選択され、書き込みが
行われているとき、そのブロックと縦（第５図（ａ）上
下方向）につながった他のNAND基本ブロックでは、SG2
を0V、ワード線WL1〜WL8を0Vとして、誤書き込み、誤消
去が起きないようにしている。

NAND基本ブロックからのデータ読出し動作は次のように
行なわれる。例えば、第６図において、データ線DL1に
接続されたNAND基本ブロック内の１個のメモリセル32を
選択してデータを読み出す場合には、第１表に示すよう
に、DL1に1V、SG1及びSG2に5V、選択されたワード線WL1
に0V、他のワード線WL2〜WL8にそれぞれ5Vを印加する。
また、非選択のデータ線DL2はフローティング状態とな
り、略0Vになる。上記選択されたメモリセル32の記憶デ
ータが“1"レベル（閾値電圧が＋3V）のときは、コント
ロール・ゲート電圧が0Vなのでオフ状態となる。このた
め、選択されたNAND基本ブロック10ではデータ線DL1と
接地電位との間に電流は流れない。従って、このデータ
線DL1に接続された図示しないセンスアンプによってこ
の“1"レベルのデータがセンスされる。他方、選択され
たメモリセル32の記憶データが“0"レベル（閾値電圧が
−5V）のときは、コントロール・ゲート電圧が0Vでもオ
ン状態となる。このとき、他のメモリセル33〜39のコン
トロール・ゲート電圧は5Vであり、これらメモリセル33
〜39は記憶データにかかわらずオン状態となっているた
め、この基本ブロック10ではデータ線DL1と接地電位と
の間に電流が流れる。従って、このときはセンスアンプ
で“0"レベルのデータがセンスされる。

（発明が解決しようとする課題）上記のようなNAND基本ブロックを有する従来のメモリで
は、ワード線（コントロール・ゲート17）のピッチでメ
モリセルを配置することができ、かつデータ線とのコン
タクト部21をメモリセルの複数（例えば８個）について
１個設ければよいので、単位面積当りのメモリセルアレ
イの数を多くすることができ、大容量メモリの微細化に
適した構造となっている。しかしながら、従来のメモリ
では次のような問題がある。

その一つは以下の通りである。即ち、NAND基本ブロック
は複数のメモリセルを直列に接続したNAND型のセル構成
となっている。このため、ある選択したメモリセルから
データの読み出しを行う場合、消去された他の非選択メ
モリセルをオンさせる必要があるが、そのオンは5Vのゲ
ート電圧で行わせる必要があり、その閾値電圧は約3V以
下になっている必要がある。また同様に、消去された選
択メモリセルの閾値電圧は約1V以上（少なくとも0V以
上）になっていることも必要である。しかしながら、1M
ビットあるいは4Mビットのように大規模化した大容量メ
モリでは全メモリセルを均一に消去することは困難であ
り、必ずばらつきが生じる。このばらつきの発生によ
り、消去したメモリセルのうちのもし１つでも、閾値電
圧が0Vと3Vの範囲の外に外れれば、そのメモリは不良と
なってしまう。しかしながら、全メモリセルを確実に均
一に消去することができるメモリを設計、製造すること
は非常に困難である。

また、読み出し速度の高速化を図るためには、“0"レベ
ルのデータを記憶しているメモリセルを含むNAND基本ブ
ロックに流れる電流を多くする必要がある。しかし、こ
の場合にも非選択状態でゲートに5Vが印加されているメ
モリセルの閾値電圧が3Vの場合には、オン電流を十分に
大きくすることはできない。例えば、１μｍルールで設
計されたNAND基本ブロックでは、データの読み出し時に
数μＡ程度のセル電流しか取れず、高速化に適していな
い。

従来メモリの問題点の二つ目として、高耐圧化が必要な
点が挙げられる。データの書き込み時、例えばメモリセ
ル32にデータを書き込む場合、メモリセル33〜39の閾値
電圧は約5Vとなっており、メモリセル32に対して効率良
く書き込みを行うためには20Vという高電圧が必要とな
る。このため、周辺回路で十分な高耐圧対策が必要とな
り、またメモリセルに加わる電圧ストレスのために信頼
性上でも問題がある。

本発明は、上記に鑑みてなされたもので、その目的は、
動作速度が速く、全メモリセルの一括均一消去が確実に
行え、且つ書き込み時の使用電圧が低くても済む不揮発
性半導体メモリを提供することにある。

〔発明の構成〕

（課題を解決するための手段）本発明の不揮発性半導体メモリは、複数の不揮発性メモ
リセルを直列に接続した基本ブロックの複数を有し、前
記基本ブロックにおいてそのブロック中の前記複数のメ
モリセルのうちの１つを選択してデータの書き込み、読
み出しを行う不揮発性半導体メモリにおいて、前記メモ
リセルは、半導体基板の表面部分にチャネル領域を挾ん
で形成された一対のソース・ドレイン領域と、そのチャ
ネル領域の上方に形成された電荷捕獲可能なフローティ
ング・ゲートと、そのフローティング・ゲートの上方に
形成されたコントロール・ゲートとを有し、前記メモリ
セルは、前記フローティング・ゲートが前記チャネル領
域のチャネル方向に沿った第１方向とほぼ垂直な第２方
向に沿ってずらした位置に設けられることにより形成さ
れた、前記チャネル領域の上方に前記フローティング・
ゲートと前記コントロール・ゲートとが位置したフロー
ティング・ゲートトランジスタと、前記チャネル領域の
上方に前記コントロール・ゲートのみが位置したエンハ
ンスメント形トランジスタであって前記フローティング
・ゲートトランジスタと並列に接続されたエンハンスメ
ント形トランジスタと、を有し、前記フローティング・
ゲートのあるものは前記第２方向の一端方向にずれてお
り、他のものは前記第２方向の他端方向にずれているも
のとして構成される。

（作用）各メモリセルは、フローティング・ゲートトランジスタ
とエンハンスメント形トランジスタとが並列に接続され
たものとなっている。フローティング・ゲートトランジ
スタの消去状態時、即ちフローティング・ゲートが負電
荷を捕捉した状態時のそのトランジスタのしきい値電圧
よりも、エンハンスメント形トランジスタのしきい値電
圧の方が低い。このため、各メモリセルのしきい値電圧
は、消去状態時にはエンハンスメント形トランジスタに
よって決められる。また、書き込み状態時にはフローテ
ィング・ゲートトランジスタによって決められる。

よって、消去状態時にあっても、メモリセルのセル電流
は、エンハンスメント形トランジスタのしきい値を低く
したことから大きな値とできる。これにより、基本ブロ
ック中の非選択のメモリセルが消去状態にあったとして
も、そのメモリセルを流れる電流の大きさを大きくし
て、動作速度の高速化が達成できる。

また、消去状態時のしきい値電圧は、エンハンスメント
形トランジスタのしきい値電圧、つまり予め決められた
一定のしきい値電圧となるため、全メモリセルの均一消
去が達成される。

さらに、消去状態時のメモリセルのしきい値電圧は低い
ことから、低い電圧でそのメモリセルをオンすることが
できる。よって、選択メモリセルにデータを書き込むに
当って、非選択のメモリセルが消去状態にあっても低い
電圧でオンして、選択メモリセルへの書き込みが実施で
きる。

また、本発明においては、各基本ブロック中の各メモリ
セルのフローティング・ゲートが、チャネル方向（第１
方向）とほぼ垂直な第２方向に沿ってずれている。しか
も、メモリセルのあるものにおけるフローティング・ゲ
ートは第２方向に沿った一端方向にずれており、他のも
のにおけるフローティング・ゲートは第２方向に沿った
他端方向にずれている。このため、マスクずれによって
フローティング・ゲートが第２方向に沿っていずれかの
方向にずれても、ある基本ブロックを流れる電流が特に
減少することはない。即ち、マスクずれによってフロー
ティング・ゲートがある方向にずれても、あるメモリセ
ル（エンハンスメント形トランジスタ）においてはセル
電流が減少しても、他のメモリセル（エンハンスメント
形トランジスタ）においてはセル電流が増大し、全体と
してのセル電流が著しく減少することはないからであ
る。よって、マスクずれがあってもセル電流の減少を防
いで、動作スピードの低下が阻止される。

（実施例）第１図（ａ），（ｂ）は、本発明をNAND型EEPROMに適用
した場合のメモリセルアレイを示すものであり、同図
（ａ）はそのパターン平面図、（ｂ）は同図（ａ）のＡ
−Ａ′線断面図である。第１図（ａ），（ｂ）におい
て、第５図（ａ）〜（ｃ）と同等の構成要素には、第５
図（ａ）〜（ｃ）と同一の符号を付している。第１図
（ａ），（ｂ）の装置は、第１表と同じように電圧を印
加することによって（ただし、書き込み時の電圧値は低
く、消去時の電圧値は高い）、消去、書き込み、読み出
しの各動作が行われる。

第１図（ａ），（ｂ）の実施例が、第５図（ａ）〜
（ｃ）のメモリセルアレイと異なる点は、各フローティ
ング・ゲート16が、特に第１図（ａ）からわかるよう
に、左右（コントロール・ゲート17の延長方向）にずれ
て、いわゆる千鳥足状に配設されている点にある。即
ち、フローティング・ゲート16の位置をワード線毎及び
データ線毎に互い違いにずらしている。そして、各フロ
ーティング・ゲート16のこのようなずらした配置によ
り、各フローティング・ゲート16は各メモリセル（32〜
39）の全面ではなく、一部のみを被うこととなる。これ
により、あるメモリセル（39）のチャネル領域について
みれば、その一部においては上方にフローティング・ゲ
ート16とコントロール・ゲート17とが重なり合ってフロ
ーティング・ゲートトランジスタ（39a）を構成してお
り、チャネル領域の他の部分においては上方にコントロ
ール・ゲート17のみが存在してエンハンスメント形トラ
ンジスタ（39b）が構成されている。即ち、あるメモリ
セルについてみれば、上記２種類のトランジスタが並列
接続された形になっている。従って、第１図（ａ），
（ｂ）の各NAND基本ブロック10の等価回路は、第３図の
ように表わされる。

次に上記第３図のようにフローティング・ゲートトラン
ジスタとエンハンスメント形トランジスタとを並列接続
して構成された８個の各メモリセル32〜39における動作
を、第４図の特性図を用いて説明する。第４図中の特性
（ｂ）は消去状態のメモリセルの特性である。消去状態
のときにはフローティング・ゲートトランジスタ、例え
ば第３図中のトランジスタ32aの閾値電圧は第４図中の
特性（ａ）に示すように約5Vと高くなっている。しか
し、トランジスタ32aと並列に接続されているエンハン
スメント形トランジスタ32bの閾値電圧は、特性（ｂ）
からわかるように、1Vになっている。このため、メモリ
セル52としての特性はエンハンスメント形トランジスタ
32bの特性が支配的になり、閾値は1Vとなる。同様に他
のメモリセル33〜39でも、その特性はエンハンスメント
形トランジスタ33b〜39bの特性が支配的になる。

第４図中の特性（ｃ）は書き込み状態のときのメモリセ
ルの特性である。このときの閾値電圧は約−5Vになって
いる。即ち、この書き込み状態においては、エンハンス
メント形トランジスタ（例えば、32b）の閾値電圧は1V
で消去状態のときと変わらないが、フローティング・ゲ
ートトランジスタ（例えば、32a）の閾値電圧が約−5V
になる。このため、メモリセルとしての特性はフローテ
ィング・ゲートトランジスタの特性が支配的になり、約
−5Vとなる。

このような２つのトランジスタが並列接続されたメモリ
セルを使用すると、消去時の閾値電圧はエンハンスメン
ト形トランジスタで決まる。エンハンスメント形トラン
ジスタをその閾値電圧が1Vになるように設計し、かつ製
造することは容易である。また、フローティング・ゲー
トトランジスタの閾値電圧は1V以上（少なくとも0V以
上）ならばいくらでもよいため、閾値電圧のばらつきを
考慮して十分な消去を行なえば、セル電流も多く取れ、
安定した特性が得られる。

また、NAND基本ブロックとしての消去、書き込み及び読
み出し動作は前記第１表の場合と同様である。ところ
が、従来のメモリでは消去時に閾値電圧は1Vから3Vの範
囲にする必要があるので、あまり高電圧を印加すること
ができず、ワード線に15Vと比較的低い電圧を印加して
ゆっくりと消去し、所望する閾値電圧に注意深く移行さ
せる必要がある。これに対し、上記実施例のメモリの場
合には、消去時の閾値電圧はエンハンスメント形トラン
ジスタによって決定されるので、消去時にフローティン
グ・ゲートトランジスタの閾値電圧がどの程度になるか
を考慮する必要はない。従って、ワード線に従来よりも
高い電圧例えば17V程度の電圧を印加して十分に消去を
行うことができる。

また、データの書き込みについては、従来のメモリの場
合、消去されたメモリセルの閾値電圧が5V程度まで上昇
するため、選択されたメモリセルのドレインに15Vの電
圧を印加するためには、非選択のメモリセルのコントロ
ール・ゲートに20Vの高電圧を印加する必要があった。
ところが、上記実施例の場合には消去時の閾値電圧が1V
と低く、基板効果を考慮しても高々2V程度なので、選択
されたメモリセルのドレインに従来と同様に15Vの電圧
を得るためには非選択のメモリセルのコントロール・ゲ
ートに17V程度という従来よりも低い電圧を印加すれば
よい。

さらに、上記本発明の実施例によれば、フローティング
・ゲート16の位置をワード線毎及びデータ線毎に第１図
（ａ）において左右に互い違いとなるようにずらしてい
ることから、製造工程でのマスクの合わせずれに対して
大きなマージンが得られる。これを、フローティング・
ゲート16の位置を、第９図のように、左右に互い違いに
ずらさなかった場合と比較して説明する。第９図はフロ
ーティング・ゲート16の全てを、第５図（ａ）の場合に
比して図中左方向に一律にずらしたものである。ところ
が、この第９図のようなセルでは、製造工程での、マス
クの合わせずれに対してマージンが少ない。例えば第９
図において、製造工程途中の、フローティング・ゲート
16形成時に、マスクずれが生じ、フローティング・ゲー
ト16が、右にずれたとする。NAND構造のセルの読み出し
時には、第１表からわかるように、選択されたワード線
が0V、その他のワード線が例えば5Vとされる。このと
き、選択されたワード線のメモリセルに、“0"が書かれ
ていれば、しきい値が−5Vであることから、オン状態と
なり、NAND構成のセル群を通して電流が流れる。また、
“1"が書かれていれば、しきい値が＋3Vであることか
ら、オフ状態となり、電流は流れない。このオン電流が
最小となる、すなわちスピードが最悪となるのは、選択
されたセルのみがデータ“0"であり、他の７つのセルは
データ“1"のときである。すなわち、第３図の等価回路
において、WL1が選択されているとすれば、エンハンス
メント形トランジスタ33b〜39bの特性で決まってしま
う。これは、オン状態のトランジスタ32aは、しきい値
が充分負側になっており、トランジスタ33b〜39bに比較
して、十分電流が流れるからである。したがって、前記
マスクずれが起きて、フローティング・ゲート16が右側
にずれたとすれば、このエンハンスメント形トランジス
タ32b〜39bは、第２図（ａ）に示すごとく、すべて電流
値が小さくなる。このような製造状態では、このメモリ
はスピードが遅いものとなってしまい、場合によっては
不良品となってしまう。

これに対し、本発明の実施例によれば、上記のようなマ
スクずれに対するマージンが大きい。すなわち第１図に
示すセルのフローティング・ゲートが、前述のごとく、
右側にずれた場合を考えると、その等価回路は第２図
（ｂ）に示される。１つのデータ線についてみれば、エ
ンハンスメント形トランジスタの電流値は、ワード線毎
に小、大と交互になり、結局、8NANDのセルのうち、４
つが電流大、４つが電流小となる。このため、トータル
電流としては、平均的な電流値となる。つまり、マスク
がずれても、電流値が著しく、小さくなることはない。

なお、上記実施例では、ワード線１本毎に、フローティ
ング・ゲートをずらす向きを交互に変えているが、必ず
しもこのようにする必要はない。例えば、第1A図からわ
かるように、フローティング・ゲートをずらす方向を、
ワード線WL1〜WL4までと、WL5〜WL8までとをまとめて、
向きを変えても良い。このように、まとめてずらすこと
により、製造技術の容易化が期待できる。また、必ずし
もずらすフローティング・ゲートの個数を方向毎に同じ
にする必要はない。

〔発明の効果〕

本発明によれば、動作速度が早く、全メモリセルの一括
均一消去が確実に行え、且つ書き込み時の使用電圧を低
いものとでき、しかも動作速度の高速維持はフローティ
ング・ゲートのマスクずれがあった場合にも可能であ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の平面図及びＡ−Ａ′線断面
図、第1A図は本発明の異なる実施例の平面図、第２図は
マスクずれ時のセル電流の増減を示す等価回路説明図、
第３図は第１図の装置の等価回路図、第４図はその動作
特性図、第５図は従来例の平面図、Ａ−Ａ′線断面図、
Ｂ−Ｂ′線断面図、第６図は第５図の等価回路図、第７
図はその動作特性図、第８図はメモリセルへの消去・書
き込みを示す説明図、第９図は本発明のマスクずれの説
明に用いるフローティング・ゲート配置例を示すメモリ
の平面図である。 11……半導体基板、15……ソース・ドレイン領域、16…
…フローティング・ゲート、17……コントロール・ゲー
ト、32〜39……メモリセル、32a〜39a……フローティン
グ・ゲートトランジスタ、32b〜39b……エンハンスメン
ト形トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】複数の不揮発性メモリセルを直列に接続し
た基本ブロックの複数を有し、前記基本ブロックにおい
てそのブロック中の前記複数のメモリセルのうちの１つ
を選択してデータの書き込み、読み出しを行う不揮発性
半導体メモリにおいて、前記メモリセルは、半導体基板の表面部分にチャネル領
域を挾んで形成された一対のソース・ドレイン領域と、
そのチャネル領域の上方に形成された電荷捕獲可能なフ
ローティング・ゲートと、そのフローティング・ゲート
の上方に形成されたコントロール・ゲートとを有し、前記メモリセルは、前記フローティング・ゲートが前記
チャネル領域のチャネル方向に沿った第１方向とほぼ垂
直な第２方向に沿ってずらした位置に設けられることに
より形成された、前記チャネル領域の上方に前記フロー
ティング・ゲートと前記コントロール・ゲートとが位置
したフローティング・ゲートトランジスタと、前記チャ
ネル領域の上方に前記コントロール・ゲートのみが位置
したエンハンスメント形トランジスタであって前記フロ
ーティング・ゲートトランジスタと並列に接続されたエ
ンハンスメント形トランジスタと、を有し、前記フローティング・ゲートのあるものは前記第２方向
の一端方向にずれており、他のものは前記第２方向の他
端方向にずれていることを特徴とする不揮発性半導体メモリ。