WO1990004855A1 - Memoire a semi-conducteurs remanente et procede de production - Google Patents

Memoire a semi-conducteurs remanente et procede de production Download PDF

Info

Publication number
WO1990004855A1
WO1990004855A1 PCT/JP1989/000942 JP8900942W WO9004855A1 WO 1990004855 A1 WO1990004855 A1 WO 1990004855A1 JP 8900942 W JP8900942 W JP 8900942W WO 9004855 A1 WO9004855 A1 WO 9004855A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate
transistor
memory
floating gate
polysilicon
Prior art date
Application number
PCT/JP1989/000942
Other languages
English (en)
French (fr)
Inventor
Masamichi Asano
Hiroshi Iwahashi
Ryohei Kirisawa
Ryozo Nakayama
Satoshi Inoue
Riichiro Shirota
Tetsuro Endo
Fujio Masuoka
Original Assignee
Kabushiki Kaisha Toshiba
Toshiba Micro-Electronics Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP63265370A external-priority patent/JPH07105451B2/ja
Priority claimed from JP1224006A external-priority patent/JPH0770627B2/ja
Application filed by Kabushiki Kaisha Toshiba, Toshiba Micro-Electronics Corporation filed Critical Kabushiki Kaisha Toshiba
Priority to US07/499,342 priority Critical patent/US5323039A/en
Priority to DE68924849T priority patent/DE68924849T2/de
Priority to KR1019900701347A priority patent/KR940008228B1/ko
Priority to EP89910179A priority patent/EP0419663B1/en
Publication of WO1990004855A1 publication Critical patent/WO1990004855A1/ja
Priority to US08/247,589 priority patent/US5597748A/en
Priority to US08/949,819 priority patent/US5824583A/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to a non-volatile semiconductor memory having a non-volatile memory cell that can electrically erase and write data.
  • EEPROM Electrically erasable ⁇ Programmable ROM
  • Figures 1A to 1C show the structure of a conventional NAND type EEPROM ROM memory cell array suitable for large capacity.
  • Figure 1A shows the pattern plan view and Figure IB shows Figure 1A.
  • Fig. 1C is a sectional view taken along the line A-A 'of Fig. 1C and
  • Fig. 1C is a sectional view taken along the line BB' of Fig. LA.
  • a NAND basic block shows the c
  • the cross section of NAND basic block 10 is clear from Figure 1C.
  • 11 is a p-type silicon semiconductor substrate
  • 13 is a common source region common to each basic block 10 consisting of ⁇ + diffusion layers
  • 14 is also ⁇ + diffusion layers.
  • the drain area of the basic block 1 0, 1 5, 1 5, ... consists of n + diffusion layers
  • the source / drain area of each memory cell in the NA ND basic block 1 0, 1 6, 1 6, ... are floating gates that consist of the first layer of polysilicon layers
  • 1 7, 1 7, 7, ... are control gates that consist of the second layer of polysilicon layers, respectively.
  • 18 is the first select gate constituted by electrically connecting the first-layer polysilicon layer and the second-layer polysilicon layer
  • 19 is also the first select gate.
  • a gate insulating film with a thickness of about 300 A consisting of a three-layer structure of 0 N 0 (oxide • nightride * oxide) provided between the gate and the gate 17, and an insulating oxide film 24, 25 and 26 are gate oxide films having a thickness of, for example, about 400 A provided between the first and second select gates 18, 19 and the substrate 11 respectively.
  • the gate oxide film 25 may be an ONO triple structure formed simultaneously with the gate oxide film 23.
  • the selective gate transistors 18 and 19 do not use the first layer of polysilicon, but are formed of only the second layer of polysilicon. And, as can be seen from FIG. 1C in particular, each NAND basic block 10 will be described in detail later.
  • transistors 31 to 4 ° are formed.
  • the transistors 31-40 are turned on and off by the gates 17-19 on each channel.
  • Transistors 32 to 39 turning on and off is restricted depending on whether the floating gate 16 holds electrons or holes.
  • Each of the floating gates 16 stores "1" or "0" of data by retaining an electron or a hole.
  • control gates 17, 17, 7, ... are provided for each NAND basic block 10. Each of them is continuously installed so as to cover a plurality of floating gates 16, 16, 16, ... located below it. That is, as can be seen especially from Figs. 1A and 1B, the width of the floating gates 16, 16, ... (the vertical width of Fig. 1A) is the control gate. It is almost the same as the width of 1 7, 1 7, ..., and the length of the floating gates 16, 16, 16, ... (left-right length in Fig. 1A) is larger than the width of each NA ND basic block. Is becoming shorter.
  • the memory cell array is constructed by arranging the above NAND basic blocks 10 in a matrix shape in the vertical and left-right directions in FIG. 1A.
  • FIG. 2 An equivalent circuit of each of the above NAND basic blocks 10 is shown in Fig. 2.
  • Fig. 2 two N A N D basic blocks 1 0, 1 0 are shown on the left and right.
  • the equivalent circuit of each basic block 10 has a select gate transistor 3 1 between source 13 and data line 20 (DL 1, DL 2) and 8 gates.
  • Memory cells 32 to 39 and select gate transistor 40 are connected in series.
  • Select gate signals SG 1 and SG 2 are input to the transistors 3 1 and 40, and word lines WL 1 to WL 8 are connected to the control gates and gates 17 of the memory cells 3 2 to 3 9. ing.
  • a high voltage for example, 15 V to the control gate 17 and set both source 15 and drain 15 to the ground potential of 0 V. It is done by doing.
  • a high voltage for example, 15 V to the control gate 17
  • the control gate 17 and the floating ⁇ gate 16 are electrostatically coupled to each other, which allows the floating gate 16 to operate.
  • the potential rises and electrons are injected from the source 15 or drain 15 into the floating gate 16 through the gate oxide film 22. This is called the erased state, and the stored data at this time is defined as the "1" level.
  • the threshold voltage of the memory cell becomes about 2 to 3 V as shown in the characteristic diagram of Fig. 4.
  • writing data is done by setting the control gate 17 to 0 V, the source 15 to the open state, and applying a high voltage to the drain 15. Done. At this time, electrons are emitted from the floating gate 16 to the drain 15 and the threshold voltage of the memory cell becomes about 15 V as shown in the characteristic diagram of FIG. Then, the stored data at this time is defined as "0" level.
  • the operation of the NAND basic block 10 shown in FIGS. 2 and 1A will be described based on Table 1.
  • Data erase is performed by setting data lines DL 1 and DL 2 to 0 V, SG 1 to 5 V, SG 2 to 15 V, and word lines WL 1 to WL 8 to 15 V, respectively. Be done. In this state, all drains and sources of memory cells 32 to 39 become 0 V, and the data of all memory cells 32 to 39 are erased at once.
  • Data is written sequentially and selectively from the memory cell 3 2 (cell 1) on the side closer to the select * gate transistor 3 1.
  • First, to write data in cell 32 set S G 1 to 0 V, data line D L 1 to 20 V, D L 2 to 10 V, and S G 2 to 20 V.
  • the memory cell 32 is selected and writing is performed.
  • Writing to the next memory cell 3 3 is performed with the word line WL 1 And WL 2 are set to 0 V, and the remaining ground lines WL 3 to WL 8 are all set to 20 V.
  • writing to the memory cell 39 is sequentially performed with the voltage determined as shown in Table 1.
  • the data read operation from the NAND basic block is performed as follows. For example, in Fig. 2, when one memory cell 32 in the NA ND basic block connected to the data line DL 1 is selected and the data is read out, as shown in Table 1, DL Apply IV to 1, 5 V to SG1 and SG2, 0 V to the selected ground line WL1, and 5 V to the other word lines WL2 to WL8. In addition, the non-selected data line DL 2 is in a floating state and becomes approximately QV. When the memory data of the selected memory cell 32 is at "1" level (threshold voltage is +3 V), the control gate voltage is 0 V, so it is turned off.
  • the memory cell can be arranged by the pitch of the word line (control gate 17) and the contact part with the data line can be arranged. Since it is only necessary to provide one 21 for a plurality of memory cells (for example, eight), the number of memory cell arrays per unit area can be increased, and the structure is suitable for miniaturization of large-capacity memory. .
  • the conventional memory has the following problems.
  • the NAND basic block has a NAND type cell configuration in which a plurality of memory cells are connected in series. Therefore, when reading data from a selected memory cell, it is necessary to turn on other erased non-selected memory cells, which must be done at a gate voltage of 5 V.
  • the threshold voltage should be about 3 V or less (at least 5 V or less).
  • the threshold voltage of the erased selected memory cell must be about 1 V or higher (at least 0 V or higher).
  • a memory cell that stores "0" level data is included.
  • N A D It is necessary to increase the current flowing through the basic block. However, even in this case, when the threshold voltage of the memory cell in which 5 V is applied to the gate in the non-selected state is 3 V, the ON current cannot be increased sufficiently.
  • the N A N D basic block designed by the 1 m rule can obtain only a few ⁇ A of cell current when reading data, and is not suitable for high speed operation.
  • the second problem with conventional memories is the need for higher breakdown voltage.
  • the threshold voltage of 39 is about 5 V, and a high voltage of 20 V is required to efficiently write to the memory cell 32. For this reason, it is necessary to take sufficient high voltage resistance measures in the peripheral circuit, and the voltage applied to the memory cell There is also a problem in reliability due to the reply.
  • the present invention has been made in view of the above, and an object thereof is to provide a nonvolatile semiconductor memory that has a high operation speed, can surely perform uniform erase of all memory cells at a time, and requires a low voltage for writing. To provide.
  • Each memory cell consists of a floating gate transistor and an enhanced transistor connected in parallel.
  • the threshold voltage of the transistor is higher than the threshold voltage of the transistor.
  • the threshold voltage of is lower. Therefore, the threshold voltage of each memory cell is determined by the enhancement transistor type transistor in the erased state. In the write state, it is determined by the floating gate transistor.
  • the cell current of the memory cell can be a large value because the threshold value of the enhancement-type transistor is lowered.
  • the magnitude of the current flowing through the memory cell can be increased and the operating speed can be increased.
  • the threshold voltage in the erased state is the threshold voltage of the enhancement transistor, that is, it is determined in advance. Since it has a constant threshold voltage, uniform erasing of all memory cells is achieved.
  • the memory cell can be turned on with a low voltage. Therefore, when writing data to the selected memory cell, even if the non-selected memory cell is in the erased state, it is turned on at a low voltage and writing to the selected memory cell can be performed.
  • Fig. 1A is a plan view of the back ground art
  • Fig. 1B is a sectional view taken along the line A-A 'of Fig. 1A,
  • Fig. 1C is a sectional view taken along the line BB 'of Fig. 1A,
  • Figure 2 is the equivalent circuit diagram of Figure 1A
  • FIGS. 3A and 3B are explanatory views for explaining the erase operation and the write operation in the floating gate transistor.
  • Fig. 4 is a threshold voltage characteristic diagram of the floating gate transistor in the erased state and the written state
  • Fig. 5A is a plan pattern diagram of the first embodiment of the present invention
  • Fig. 5B is Fig. 5A's line A-A 'sectional view
  • Figure 6 is the equivalent circuit diagram of Figure 5A
  • Fig. 7 shows the threshold voltage characteristics of Fig. 5A
  • FIG. 8 is a plan view of the second embodiment of the present invention.
  • FIG. 10A is a plan view of the third embodiment of the present invention
  • FIG. 10B is a sectional view taken along the line AA 'of FIG. 10A
  • FIG. 11 is an equivalent of FIG. circuit diagram
  • FIG. 12 is a plane pattern diagram of the fourth embodiment of the present invention
  • FIG. 13A is a cell current explanatory diagram of FIG. 5A
  • Fig. 13B is an illustration of cell current in Fig. 12
  • FIG. 14 shows a modification of the fifth embodiment
  • FIG. 15A is a plane pattern diagram of the sixth embodiment
  • FIG. 15B is a sectional view taken along the line A—A ′ of FIG. 15A
  • FIG. 16A is a plan view of the seventh embodiment of the present invention
  • FIG. 17A is the eighth embodiment of the present invention.
  • the example plan patterns, Figures 16B and 17B, are shown in Figures 16A and 17B, respectively.
  • FIGS. 18 and 19 are sectional views of the ninth embodiment
  • FIGS. 20A to 20D and 21A to 21D are manufacturing process sectional views of the ninth embodiment.
  • FIG. 22 is a plane pattern view of the 10th embodiment
  • Figure 23 is a sectional view taken along the line a — a 'of Figure 22.
  • Fig. 24 is a sectional view taken along the line b-b 'of Fig. 22.
  • Figures 25A to 25G are process sectional views of the first manufacturing method of the first embodiment.
  • 26A to 31C are process sectional views of the second manufacturing method of the 10th embodiment. (Description of the preferred embodiment)
  • FIGS. 5A and 5B show the present invention as N A N D type.
  • Fig. 5A shows a memory cell array when applied to E E PR O M.
  • Fig. 5A is a plan view of the pattern
  • Fig. 5B is a sectional view taken along the line AA 'of Fig. 5A. 5A and 5B, the same components as those in FIGS. 1A to 5B are designated by the same reference numerals as in FIGS. 1A to 1C.
  • the devices shown in Figures 5A and 5B can be erased and programmed by applying voltage in the same manner as in Table 1 (however, the voltage value during programming is low and the voltage value during erasing is high). , And each read operation is performed.
  • each floating gate 16 is as shown in particular in FIG. 5A.
  • Control, and gate 17 are offset to the left along the extension direction.
  • each floating gate 16 does not cover the entire surface of each memory cell (32-39) but only a part of it. It will be.
  • the floating gate ⁇ gate 16 is overlapped with the floating gate ⁇ 16 and the floating gate ⁇ gate trace is partially overlapped with the upper part. It forms a transistor (39 a).
  • Only the gates 17 are present to form an enhanced transistor type transistor (39 b). In other words, for a memory cell, the above two types of transistors are connected in parallel. Therefore, each of Figure 5A
  • the equivalent circuit of the NAND basic block 10 is shown in Fig. 6.
  • the characteristic (b) in Fig. 7 is the characteristic of the memory cell in the erased state.
  • the threshold voltage of the floating gate transistor for example, the transistor 32a in Fig. 6 is as high as about 5 V as shown by the characteristic (a) in Fig. 7.
  • the threshold voltage of the enhancement transistor transistor 32b connected in parallel with the transistor 32a is IV, as can be seen from the characteristic (b). Therefore, the characteristics of the memory cell 32 are dominated by the characteristics of the energy-saving transistor 32b, and the threshold value is 1V.
  • the characteristics of the enhancement type transistors 33b to: 9b are dominant. .
  • the characteristic (c) in Fig. 7 is the characteristic of the memory cell in the write state.
  • the threshold voltage at this time is approximately ⁇ 5 V. It is connected. That is, in this write state, the threshold voltage of the enhancement-type transistor (for example, 3 2 b) is 1 V, which is the same as that in the erased state, but the floating ⁇ gate transistor ( For example, the threshold voltage of 3 2 a) is about 15 V. Therefore, the characteristics of a memory cell are dominated by the characteristics of the floating gate transistor, which is about 15 V.
  • the threshold voltage at erase is determined by the enhancement transistor type transistor. It is easy to design and manufacture an enhanced transistor with a threshold voltage of 1V.
  • the threshold voltage of the floating gate gate transistor can be any value as long as it is 1 V or higher (at least 0 V or higher). Can be obtained, and stable characteristics can be obtained.
  • the threshold voltage must be in the range of 1 V to 3 V when erasing, so a very high voltage cannot be applied, and the voltage on the ground line is relatively low at 15 V. It is necessary to apply a voltage to erase it slowly and carefully shift it to the desired threshold voltage.
  • the threshold voltage at the time of erasing is enhanced. Since it is determined by the U-shaped transistor, it is not necessary to consider how much the threshold voltage of the floating-gate transistor becomes at the time of erasing. Therefore, a higher voltage than the conventional one, for example, a voltage of about 17 V can be applied to the word line to perform sufficient erasing.
  • the threshold voltage of the erased memory cell rises to about 5 V. Therefore, the voltage of 15 V is applied to the drain of the selected memory cell. It was necessary to apply a high voltage of 20 V to the control gate of unselected memory cells.
  • the ⁇ threshold voltage during erasing is as low as IV, which is about 2 V at most even considering the substrate effect, so that the drain voltage of the selected memory cell is 15 V as in the conventional case.
  • a voltage of about 17 V which is lower than before, can be applied to the control gate of the unselected memory cell.
  • FIG. 8 is a pattern plan view of the memory cell array according to the second embodiment of the present invention.
  • the lateral size of each memory cell in the related art memory shown in FIG. 1C is determined by the floating gate pitch. In the case of the memory of the embodiment shown in FIG. 5A, it is determined by the distance between the drain regions 14 in which the contact portions 21 are provided.
  • the memory of the embodiment of FIG. 5A has a smaller lateral size than the memory of the related art of FIG. 1C. But, The size of the memory in Fig. 5A is determined by the contact part 21. Therefore, it cannot be made small enough 0
  • the size in the horizontal direction in the drawing is made smaller. That is, in FIG. 8, two select gates 26 and 27 are provided in place of the select gate 19 shown in FIG. 5A. Then, the two left and right N A N D basic blocks are commonly connected to a single data line (not shown) via a single contact part 21.
  • the region 28a of the select gate 26 and the region 28b of the select gate 27 are, for example, depletion type transistors or n + type embedded regions. Therefore, the regions 28a and 28b are always turned on. Areas 29a and 29b are transformed into a transistor type transistor.
  • FIG. 9 is an equivalent circuit diagram of two NAND basic blocks in the memory cell array of FIG. Fig. 9
  • 61 and 62 are enhancement-type transistors constituted by the regions 29a and 29b of the selective gates 27 and 26. Both transistors 6 1, 6 2 are controlled by a select gate signal SG 4 or SG 3, respectively.
  • 52 to 59 are memory cells, 52 F to
  • 5 9 F is a floating gate transistor, and 5 2 E to 5 9 E are energy-transistors.
  • FIGS. 10A and 10B show the structure of a memory cell array according to the third embodiment of the present invention.
  • FIG. 10A is a plan view of the pattern
  • FIG. 10B is a sectional view taken along the line AA ′ of FIG. 10A.
  • the embodiment of FIG. 1 O A differs from the embodiment of FIG. 8 in that an erase gate 72 is provided, as can be seen especially from FIG. That is, as can be seen from FIGS. 10A and 10B, the erase gate oxide film 71 is provided on the floating gate 166 made of the first polysilicon layer of the brush. As a result, an erasing gate 72 consisting of a second layer of polysilicon layer is provided. Further, on the gate 72, a control gate 17 made of a third polysilicon layer is provided via a gate insulating film 73.
  • Figure 11 shows an equivalent circuit diagram of two NAND basic blocks in a memory cell array having such a configuration.
  • the difference between FIG. 11 and FIG. 9 is that the erasing gate 7 2 is located between the floating gate 16 and the control gate 17. There is a point.
  • the erase gates 7 2 are connected to the erase gate lines EGL 1 and EGL 2, and the erase gate line signals EG 1 and EG 2 are added.
  • data is erased by setting WL 1 to WL 8 to 0 V and E G 1 (or E G 2) to 20 V. This causes the floating of each memory cell 52 to 59 connected to the gate line EGL 1 (or EGL 2). Electrons are emitted and erased.
  • Data writing is performed as follows. That is, for example, assume that the selected wire is WL 1. This word line WL 1 is set to 12 V, data line DL is set to 10 V, select signals SGI, SG 3 and SG 4 are set to 20 V respectively, and unselected word lines WL 2 to WL 8 are set. Set to 20 V. As a result, electrons are injected into the memory cell 52 due to the photoelectron effect. By this, writing is performed. When writing data to the memory cell 53, the word line WL 2 should be set to 12 V and the other word lines WL 1 and WL 3 to WL 8 should be set to 20 V. Thereafter, in the same manner, data can be sequentially written up to the memory cell 59.
  • the reason for increasing the voltage of the non-selected word line to 20 V is to operate each memory cell with a triode to suppress the occurrence of hot electrons and prevent accidental writing. This is because
  • the thickness of the gate oxide film 22 provided between the floating gate 16 and the substrate 11 can be increased to about 300 A, for example. Therefore, the reliability of the gate oxide film 22 is improved, and the high reliability similar to that of the ultraviolet erasable type EPROM can be obtained.
  • FIG. 12 is a plan pattern view of the fourth embodiment of the present invention.
  • the same components as in FIG. 5A are designated by the same reference numerals as in FIG. 5A.
  • the difference between the embodiment shown in Fig. 12A and Fig. 5A is that each floating ⁇ gate 16 shifts to the left and right (in the extension direction of the control gate 17) to form a so-called staggered pattern. It is located at. In other words, the position of the floating gate 16 is staggered for each ground line and each data line. For this reason, a large margin can be obtained against misalignment of the mask in the manufacturing process. This will be explained in comparison with the case where the position of the floating gate 16 is staggered to the left and right like the fifth A ⁇ . Fig.
  • FIG. 5A shows all of the boothing gates 16 uniformly displaced to the left in the figure compared to the case of Fig. 1A.
  • the manufacturing process There is little margin for disc misalignment.
  • Fig. 5A it is assumed that a mask shift occurs during formation of the floating gate 16 during the manufacturing process, and the floating gate 16 shifts to the right.
  • the selected ground line is set to 0 V and the other ground lines are set to 5 V, for example.
  • the threshold value is 15 V, so it is turned on and current flows through the cell group of NAND configuration.
  • the threshold value is +5 V, so it is in the OFF state and no current flows.
  • This ON current becomes the minimum, that is, the worst speed occurs when only the selected cell has the data "0" and the other seven cells have the data "1". That is, if WL 1 is selected in the equivalent circuit of Fig. 6, it will be determined by the characteristics of the enhanced-transistor transistors 33b to 39b. This is because the on-state transistor 32a has a sufficiently negative threshold value, and a sufficient current flows as compared with the transistors 33b to 39b. Therefore, if the floating gate 16 shifts to the right due to the mask shift, this enhancement transistor type transistor
  • the margin for the above mask displacement is large.
  • the current value of the enhancement transistor type transistor alternates between small and large for each word line, and as a result, among the 8 NAND cells, 4 are large current and 4 are large current. It will be small. Therefore, the total current becomes an average current value. In other words, even if the mask is shifted, the current value is remarkably small and does not decrease.
  • the direction in which the floating gate is shifted is alternately changed for each word line, but this need not always be the case.
  • the directions of shifting the floating gate are grouped from word lines WL 1 to WL 4 and WL 5 to WL 8 and the direction is changed. You can change it. In this way, simplification of manufacturing technology can be expected by shifting them collectively. Also, the number of floating gates to be shifted need not be the same for each direction.
  • the 1 5 A diagram and a 1 5 B Figure Chapter 6 3 ⁇ 4 second 1 5 A diagram n indicating the ⁇ its pattern plan view of the invention, the 1 5 B diagram FIG. 15 is a sectional view taken along line AA ′ of FIG. 15A.
  • the memory of this embodiment is different from that of FIGS. 5A and 5B in that each floating gate 16 exists in the central portion in the width direction of the channel area of each memory cell. There is a point.
  • the floating channel of each memory cell ⁇
  • the channel width of the gate transistor is determined by the dimension F in Fig. 15B
  • the channel width of the enhanced transistor is the dimension. It is determined by (E 1 + E 2). That is, when the floating gate 16 is formed, a mask shift occurs in the horizontal direction in the figure, and even if the floating gate 16 is laterally displaced, the dimension F and the dimension (E 1 + E 2) is constant.
  • Fig. 16B is a sectional view taken along the line A-A 'of Fig. 16A.
  • Figure 178 is a cross-sectional view of the line in Figure 17 '.
  • the tunnel parts 42 and 43 are formed in the upper left corner of the floating gate 16 which is shifted to the right in the figures.
  • Part 42 is made as follows. That is, first, the oxide film 22 on the substrate 11 is removed using the opening 44 as a mask. Next, ions such as N + are implanted using the opening 44 as a mask. As a result, the diffusion region 15a is formed in the substrate 11 below the opening 44. This region 15a is connected to the source drain region 15 that will be formed later. After that, a thin (ti) oxide film 2 2 a is formed on the substrate 11. This oxide film 22 a is integrally connected to the oxide film 22 2 which originally exists. After that, the floating gate 16, the oxide film 23, and the control gate 17 are formed on the oxide films 22 and 22a.
  • the tunnel portion 43 of FIGS. 17A and 17B is made in substantially the same manner as the case of FIGS. 16A and 16B described above. However, in forming the tunnel portion 43, the ion implantation is performed through the opening 45, and the oxide film 22a is formed through the opening 46.
  • Figure 18 and 19 show sectional views of the ninth embodiment.
  • Figure 18 corresponds to Figure 5B.
  • Figure 19 corresponds to the BB 'line section of Figure 5A.
  • a silicon nitride film 47 is provided between the floating gate 16 and the control gate 17 in the first embodiment shown in FIGS. 5A and 5B. Specific examples are shown below.
  • FIGS. 21A to 21D Figures 20A to 20D correspond to Figure 18, and Figures 21A to 21D correspond to Figure 19 respectively.
  • the first gate insulating film 3 J consisting of a 300-400 A thermal oxide film (Fig. 21A).
  • 50 C to form a floating gate on the entire surface! Deposit ⁇ 400 OA oak single-layer polycrystalline silicon film 4.
  • the third gate insulating film 3 S of the first-layer polycrystalline Shi Li Gong film becomes 4 on the thermal oxide film 80 ⁇ 200 ⁇ , 80 ⁇ 200 A deposited silicon nitride film 5 by C VD To do.
  • thermal oxidation causes 300 to be formed on the channel region.
  • a fourth gate insulating film 3 4 (Part 2 0 C diagram, the 2 1 C Figure).
  • the surface of the nitride film 5 on the first-layer polycrystalline silicon film 4 is also oxidized, and a three-layered interlayer dielectric film of S-oxide, silicon dioxide, nitride film, and oxide film is formed. Since the oxidation speed on the porcelain oxide film 5 is slow, the insulating film thickness on the 1-layer polycrystalline silicon film 4 on the bristles does not become thicker than necessary. This is meaningful because it sets the capacitance ratio between gates to the optimum value and does not deteriorate the writing characteristics.
  • a second eutectic crystal silicon film 6 for forming a control gate is deposited on 100 to 400 A (100 C to 400 C).
  • reactive ion etching patterning
  • the floating gates 4 i to 4 4 are separately formed by patterning the lower first-layer polycrystalline silicon film 4 with the same mask.
  • n-type layer 7 that is a source drain diffusion layer (Fig. 21C2).
  • n + type layer 9 Fig. 20D, (Fig. 21D).
  • wiring such as bit lines is formed by vapor deposition of Aj? And patterning to complete the process.
  • FIG. 22 shows a 10th embodiment of the present invention.
  • This Figure 22 shows, in relation to Figure 15A, only the cell portion of the NAND basic block 10 in the left and right two columns.
  • the cross-section of line a — a 'in Figure 22 is shown in Figure 23, and the section of line b-b'is shown in Figure 24.
  • the structure of the b-b 'line section is the same as that of Fig. 15A.
  • the structure of the a-a 'line cross section is different from that of Fig. 15A.
  • the NAND basic blocks 10 and 10 are not separated by the field oxide film, but are separated by the enhancement type MO S transistor (separation transistor) 64 which is long in the upward and downward directions in FIG. That is, no field oxide film is required.
  • This isolation transistor 64 is configured by providing a gate electrode 6 6 on a semiconductor substrate (P type) 11 with a gate oxide film 65 interposed therebetween. During normal use, the gate electrode 66 is set to the same potential as the substrate 11 to separate the blocks 1 ° and 10.
  • the floating gate 16 has a thin gate oxide film 6 Is formed through. That is, the floating gate is the width F 3 of the total channel width (E 3 + F 3 + E 3).
  • the floating gate 16 and the gate electrode 66 are formed at the same time with the same mask. Therefore, the relative distance between the floating gate 16 and the gate electrode 6 6 is constant. That is, no mask shift occurs between the gates 16 and 66. Therefore, it is not necessary to allow a margin in the left-right direction in Figs. 22 and 23 in anticipation of mask misalignment. Therefore, combined with the fact that there is no need to provide a field oxide film as described above, the overall size of the memory can be reduced.
  • the gate insulating film 82 of the isolation transistor is grown on the semiconductor substrate 81 by thermal oxidation.
  • a resist 8 3 is placed on this thin film 8 2 to form a thin oxide film 67 under the floating gate.
  • the insulating film 82 a above the region where the floating gate transistor is to be formed is removed. This condition is shown in Figure 25B.
  • an oxide film 83 with a thickness of about 100 A is formed as a floating gate oxide film (Fig. 25C).
  • the resist 85 is used as a mask to etch the polysilicon 84 and the insulating film 82. After etching, remove the resist (Fig. 25E).
  • a polysilicon gate 87 serving as a control gate on the membrane 86 (Fig. 25G).
  • the polysilicon 87 is patterned into a predetermined pattern by a resist (Fig. 25G).
  • the control gate and the isolation transistor are used as a mask to form the N + region to be the source and drain of the memory cell by using an implanter (ion implantation) or the like.
  • the gap between the floating gate 16 and the separation transistor gate electrode 66 in FIG. 22 does not change. In other words, it is self-aligned in the left-right direction in Fig. 22.
  • Figures 26A and 26B in this method are It corresponds to Figure 25 in the method described above.
  • the cross-sectional view taken along the line aa 'in FIG. 26A is FIG. 26B.
  • This method is similar to the method described above up to Figs. 26A and 26B.
  • FIG. 27A and FIG. 27B which is a sectional view taken along the line a—a ′, a polysilicon 84 is formed on the membranes 82 and 83 of FIGS. 26A and 26B.
  • a resist 85 is placed on this polysilicon 84.
  • the resist 85 is patterned into stripes to form resists 85a and 85b.
  • the resist 85a is the width F 3 of the floating gate 16 and the resist 85b is the width I 1 of the separated transistor gate electrode 66.
  • FIG. 28A and FIG. 28B which is a sectional view taken along the line a—a ′
  • the polysilicon 85 and the films 82 and 83 are etched using the resists 85a and 85b as masks.
  • the polysilicon 84 and the substrate 11 are oxidized to form an oxide film 86.
  • a polysilicon 87 for making a control gate is attached.
  • the polysilicon 87 is Oxidation forms oxide film 91.
  • a resist 92 is placed on this film 91, and in particular, as shown in FIG. 29A, the resist 92 is formed in the area where the control gate 16 (see FIG. 22) is to be formed. Width W Leave on.
  • the oxide film 91, the polysilicon 87, and the oxide film 86 are etched.
  • FIG. 30B The state after this etching is shown in the a-a 'line sectional view (Fig. 30B) and the b_b' line sectional view (Fig. 30C) in Fig. 3A.
  • Figure 30B corresponds to Figure 29B
  • Figure 30C corresponds to Figure 29C.
  • the area under the resist 92 is not etched.
  • the portion not covered by the resist 92 is etched, exposing the substrate 8 1 and the polysilicon 84.
  • the resist 92 is removed. To do.
  • another resist 93 is applied to the surface and patterned, and the resist 93 is left only above the region where the isolation transistor is to be formed.
  • the resist 93 and the oxide film 91 are used as a mask for etching.
  • the polysilicon 84 in the center of Fig. 30A the part protruding from the oxide film 91 is removed, and the part below the oxide film 91 remains as floating gate 16. ..
  • the floating gate 16 of the memory cell and the enhancement type transistor can be self-aligned. Therefore, it is possible to prevent variation in characteristics due to mask misalignment. Further, since the isolation transistor 64 is used, the field oxide film is not necessary. As a result, the memory cells can be formed with a polysilicon pitch, and the cell size can be made smaller than that of the conventional method of separating the field regions.
  • the operation is described by defining the case of injecting electrons into the floating gate as erase and the case of emitting electrons as write, but conversely, the case of erasing electrons and injecting electrons is injected.
  • the operation may be organized by writing.
  • the case where all the memory cells are erased at once has been described, but it is also possible to erase every word line by selectively applying a voltage to the word line at the time of erasing.
  • the memory cell size is slightly increased, but an independent E-type transistor is provided in parallel with the conventional floating gate transistor. That is, even if the structure is such that the control gate is common and the channel portion is separated, it does not violate the spirit of the present invention.
  • the floating gate type nonvolatile memory was explained, the purpose of the present invention is not limited to this, and is the so-called MN 0 S (Metal-Nitride-type) method of trapping charges in the trap level. Oxide-Semion ductor) type memory cells are also included.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

明 細 書 不揮発性半導体メモリ及びその製造方法
(発明の技術分野）
本発明は、 データの消去並びに書き込みが電気的に行 なえる不揮発性メモリセルを有する不揮発性半導体メモ リに関する。
(発明の背景）
メモリセルの記憶内容を電気的に消去し、 かつ書き換 えることができる R OMは E E P R O M (エレク ト リ カ リー · ィ レーサブル♦ プログマブル R OM) として知 られている。 この E E P R 0 Mは紫外線消去型の
E P R O Mと比べ、 ボー ド上に実装した状態で電気信号 によりデータの消去を行う ことができるという使い易さ から、 各種制御用ゃメモリ力一 ド用等に需要が急増して いる。 そして特に、 最近では、 フロッ ピ一ディ スク中の データの置き換え等に用いる E E P R OMの大容量化が 望まれている。
第 1 A〜第 1 C図は大容量化に適した従来の N A N D 型 E E P R OMのメモリセルアレイの構成を示すもので あり、 第 1 A図はそのパターン平面図、 第 I B図は第 1 A図の A— A' 線断面図、 第 1 C図は第： L A図の B— B ' 線断面図である。 第 1 A図において、 破線で囲まれ た 1 0は一つの N A N D基本ブロックを示すものである c この NA N D基本ブロック 1 0は、 第 1 B図からわかる ように、 同図の左右方向に並ぶ他の NA N D基本ブロッ クとはフィ ール ド酸化膜 1 2 , 1 2, …によって区画さ れている。 N A N D基本ブロック 1 0の縱断面は第 1 C 図から明らかである。 即ち、 特に第 1 C図において、 1 1は p型のシリ コ ン半導体基板、 1 3は η+ 拡散層か らなる各基本プロック 1 0に共通の共通ソース領域、 14は同じく η + 拡散層からなる NAN D基本ブロック 1 0の ドレイ ン領域、 1 5, 1 5, …はそれぞれ n+ 拡 散層からなり NA ND基本ブロック 1 0内に設けられた 各メモリセルのソース · ドレイ ン領域、 1 6, 1 6 , … はそれぞれ第 1層目のポリ シリ コン層からなるフローテ イ ング · ゲー ト、 1 7, 1 7, …はそれぞれ第 2層目の ポリ シリ コン層からなるコン トロール · ゲー ト、 1 8は 第 1層目のポリ シリ コン層と第 2層目のポリ シリ コン層 とを電気的に接続して構成された第 1のセレク ト · ゲ一 ト、 1 9は同じく第 1層目のポリ シリ コン層と第 2層目 のポリ シリ コ ン層とを電気的に接続して構成された第 2 のセレク ト ♦ ゲー ト、 2 0はデータ線、 2 1は ドレイ ン 領域 14とデータ線 2 0とを接続するコンタク ト部、 22はフローティ ング， ゲー ト 1 6と基板 1 1 との間に 設けられた厚さが例えば 1 0 O A程度のゲー ト酸化膜、 2 3はフローティ ング · ゲー ト 1 6とコ ン トロール · ゲ — ト 1 7との間に設けられた例えば 0 N 0 (オキサイ ド • ナイ トライ ド * ォキサイ ド） の 3層構造からなる厚さ が約 300 Aのゲー ト絶縁膜、 24は絶縁酸化膜、 25 および 26はそれぞれ第 1及び第 2のセレク トゲー ト 18, 1 9と基板 1 1との間に設けられた、 厚さが例え ば 400 A程度のゲー ト酸化膜である。 このゲー ト酸化 膜 25は、 ゲ一 ト酸化膜 23と同時につく る O N Oの 3 奏構造としてもよい。 このときには、 セレク トゲー ト ト ラ ンジス夕 18， 1 9は第 1層目のポリ シリ コン層は用 いず、 第 2層のポリ シリ コンのみで形成される。 そして、 特に第 1 C図からわかるように、 各 NAND基本プロッ ク 1 0においては後に詳述する
1 0個の トランジスタ （メモリセルおよびセレク ト * ゲ ー ト トラ ンジスタ） 31〜 4◦が形成されている。 それ らの トランジスタ 31〜 40のオン、 オフは、 各チヤネ ル上のゲー ト 1 7〜 1 9によってなされる。 ただし、 ト ランジス夕 32〜 39は、 フローティ ング · ゲー ト 1 6 が電子又は正孔のいずれを保持しているかによつて、 ォ ン、 オフが規制される。
上記各フローティ ング · ゲー ト 1 6は電子又は正孔を 保持することによってデータの "1 " 又は "0" を記億 する。
また、 上記コン トロール · ゲー ト 1 7 , 1 7, …は各 N A N D基本ブロック 1 0に対して例えば 8本設けられ ており、 それぞれはその下方に位置する複数のフローテ イ ング · ゲー ト 1 6, 1 6, …を覆うように連続的に設 けられている。 即ち、 特に第 1 A図及び第 1 B図からわ かるように、 フローティ ング♦ ゲー ト 1 6 , 1 6， …の 幅 （第 1 A図の上下方向幅） はコ ン ト ロール · ゲー ト 1 7， 1 7 , …の幅とほぼ同じであり、 フローティ ング • ゲー ト 1 6， 1 6, …の長さ （第 1 A図の左右方向長 さ） は各 NA ND基本ブロックの幅より も短いものにな つている。 そして、 メモリセルアレイは上記のような N A N D基本プロック 1 0を第 1 A図において上下、 左 右方向にマ ト リ クス状に配置することによつて構成され ている。
上記各 NAN D基本プロック 1 0の等価回路は第 2図 に示される。 第 2図においては、 左右に 2つの N A N D 基本プロック 1 0, 1 0を示している。 同図からわかる ように、 各基本プロック 1 0の等価回路は、 ソース 1 3 とデータ線 2 0 (D L 1 , D L 2 ) との間に、 セレク ト • ゲー ト トランジスタ 3 1 と、 8個のメモリセル 3 2〜 3 9と、 セレク ト ♦ ゲー ト トランジスタ 4 0とを直列接 続したものとして構成される。 トランジスタ 3 1 , 40 にはセレク ト · ゲー ト信号 S G 1 , S G 2が入力され、 メモリセル 3 2〜3 9のコン トローノレ， ゲー ト 1 7には ワー ド線 WL 1〜WL 8が接続されている。
フローティ ング♦ ゲー ト トランジスタからなる 8個の メモリセル 3 2〜 3 9のそれぞれにおけるデータの消去、 書き込み動作について以下に説明する。
データの消去は、 第 3 A図からわかるように、 コン ト ロール · ゲー ト 1 7に高電圧、 例えば 1 5 Vを印加し、 ソース 1 5、 ドレイ ン 1 5を共に 0 Vの接地電位にする ことにより行なわれる。 コン トロール · ゲー ト 1 7に高 電圧を印加することにより、 コン ト ロール · ゲー ト 1 7 とフローティ ング ♦ ゲー ト 1 6とが静電結合し、 これに よりフローティ ング · ゲー ト 1 6の電位が上昇し、 ゲー ト酸化膜 2 2を通してソース 1 5あるいは ドレイ ン 1 5 から電子がフローティ ング · ゲ一 ト 1 6に注入される。 これを消去状態といい、 このときの記憶データを " 1 " レベルと定義する。 このとき、 メモ リセルの閾値電圧は 第 4図の特性図に示すように約 2〜 3 Vとなる。
データの書き込みは、 第 3 B図からわかるように、 コ ン トロール ♦ ゲー ト 1 7を 0 Vにし、 ソース 1 5をォー プン状態にし、 ドレイ ン 1 5に高電圧を印加することに より行なわれる。 このとき、 フローティ ング ' ゲー ト 1 6から ドレイ ン 1 5に電子が放出され、 メモ リセルの 閾値電圧は第 4図の特性図に示すように約一 5 Vとなる。 そして、 このときの記憶データを " 0 " レベルと定義す 次に、 上記第 2図及び第 1 A図の N A N D基本ブロッ ク 1 0の動作を第 1表に基いて説明する。
Figure imgf000008_0001
デ一夕消去は、 データ線 D L 1 , D L 2を 0 V、 S G 1を 5 V、 S G 2を 1 5 V、 ワー ド線 WL 1〜WL 8を 全て 1 5 Vにそれぞれ設定することにより行なわれる。 この状態では、 メモリセル 3 2〜3 9の全ての ドレイ ン、 ソースが 0 Vになり、 全てのメモリセル 3 2〜 3 9のデ 一夕が一括して消去される。
データの書き込みはセレク ト * ゲ一ト トラ ンジスタ 3 1に近い側のメモリセル 3 2 (セル 1 ) から順次選択 的に行なわれる。 まず、 セル 3 2に書き込むには、 S G 1を 0 V、 データ線 D L 1を 2 0 V、 D L 2を 1 0 V、 S G 2を 2 0 Vにする。 次にヮ一 ド線 WL 1を 0 Vと し、 他のヮー ド線 WL 2〜WL 8を全て 2 0 Vに設定するこ とにより、 メモリセル 3 2が選択され、 書き込みが行な われる。 予め消去されたメモリセルの閾値電圧は約 3 V -であるが、 書き込み状態において高電圧が印加されてい るメモリセル 3 3〜 3 9 (セル 2〜セル 8) の閾値電圧 は、 基板効果を考慮すると約 5 Vとなる。 このため、 メ モリセル 3 2の ドレイ ンには、 （メモリセル 3 3のゲー ト電圧） 一 （消去されたメモリセルの閾値電圧） =
( 2 0 V— 5 V) である 1 5 Vが印加され、 1 0 0 Aの 厚さのゲー ト酸化膜 （第 5図中の符号 2 2 ) を通してフ ローティ ング， ゲー トから ドレイ ンへ電子が放出される。 つまり、 メモリセル 3 2にはデータが書き込まれる。
次のメモリセル 3 3への書き込みは、 ヮ一 ド線 WL 1 と W L 2を 0 Vとし、 残りのヮー ド線 W L 3〜W L 8を 全て 2 0 Vに設定することにより行なわれる。 同様にし てメモリセル 3 9までの書き込みが、 第 1表に示すよう に電圧が決められて、 順次行なわれる。
もし、 選択されたメモリセルに対し書き込みを行わな い場合、 つまり、 " 1 " レベルデータのままにする場合 には、 データ線 D L 1に 2 0 Vの代りに 0 Vあるいは 1 0 Vを印加すればよい。 この場合、 フローティ ング * ゲ ー トと ドレイ ンとの間には電圧が印加されず、 あるいは 印加電圧が小さく書き込みは行なわれない。
このように 8個のメモリセルに対するデータ書き込み はソ一ス側のメモリセル 3 2から順番に行われる。 この 理由は、 もし、 この順番で書き込みを行わないと、 ある セルについて書き込みを行おうとするとき、 既に書き込 み済の他のセルにおいてはワー ド線に高電圧 （ 2 0 V ) が印加されると共に ドレイ ンに 0 Vの電圧が印加された 消去状態となり、 上記他のセルにおいて、 消去が行われ てしまうからである。 上記の順番で行う ことにより、 こ のような状態を避け、 消去されないようにすることがで さる。
また、 データ線 D L 1側のプロック 1 0への書き込み、 消去時には、 他のデータ線 D L 2には書き込み時と消去 時の中間の電圧である約 1 0 Vを印加している。 これは、 このデータ線 D L 2に接続されたメモリセルに対する誤 書き込み、 誤消去を防止するためである。
また、 一つの N A N D基本ブロックが選択され、 書き 込みが行われているとき、 そのブロックと縦 （第 1 A図 上下方向） につながった他の N A N D基本ブロッ クでは、 5 02を 0 、 ワー ド線 W L 1〜W L 8を 0 Vと して、 誤書き込み、 誤消去が起きないようにしている。
N A N D基本ブロックからのデータ読出し動作は次の ように行なわれる。 例えば、 第 2図において、 データ線 D L 1に接続された NA N D基本ブロ ック内の 1個のメ モリセル 3 2を選択してデータを読み出す場合には、 第 1表に示すように、 D L 1に I V、 S G 1及び S G 2に 5 V、 選択されたヮー ド線 WL 1 に 0 V、 他のワー ド線 WL 2〜WL 8にそれぞれ 5 Vを印加する。 また、 非選 択のデータ線 D L 2はフローティ ング状態となり、 略 Q Vになる。 上記選択されたメモリ セル 3 2の記憶データ が " 1 " レベル （閾値電圧が + 3 V) のときは、 コン ト ロール♦ ゲー ト電圧が 0 Vなのでオフ状態となる。 この ため、 選択された N A N D基本ブロック 1 ◦ではデータ 線 D L 1 と接地電位との間に電流は流れない。 従って、 このデータ線 D L 1 に接続された図示しないセンスアン プによってこの " 1 " レベルのデータがセンスされる。 他方、 選択されたメモリセル 3 2の記憶データカ《 " 0 " レベル （閾値電圧が一 5 V) のときは、 コン ト ロール ' ゲー ト電圧が◦ Vでもオン状態となる。 このとき、 他の メモリセル 3 3〜 3 9のコン トロ一ノレ♦ ゲ一 ト電圧は 5 Vであり、 これらメモリセル 3 3〜 3 9は記憶データに かかわらずオン状態となっているため、 この基本ブ口ッ ク 1 0ではデータ線 D L 1 と接地電位との間に電流が流 れる。 従って、 このときはセンスアンプで " 0 " レベル のデータがセンスされる。
上記のような N A N D基本ブロックを有する従来のメ モリでは、 ワー ド線 （コン トロール ♦ ゲー ト 1 7 ) のピ ツチでメモリセルを配置することができ、 かつデ一タ線 とのコンタク ト部 2 1をメモリセルの複数 （例えば 8個） について 1個設ければよいので、 単位面積当りのメモリ セルアレイの数を多くすることができ、 大容量メモリの 微細化に適した構造となっている。 しかしながら、 従来 のメモリでは次のような問題がある。
その一つは以下の通りである。 即ち、 N A N D基本ブ ロックは複数のメモリセルを直列に接続した N A N D型 のセル構成となっている。 このため、 ある選択したメモ リセルからデータの読み出しを行う場合、 消去された他 の非選択メモリセルをオンさせる必要がある力《、 そのォ ンは 5 Vのゲー ト電圧で行わせる必要があり、 その闞値 電圧は約 3 V以下 （少なく とも 5 V以下） になっている 必要がある。 また同様に、 消去された選択メモリ セルの 閾値電圧は約 1 V以上 （少なく とも 0 V以上） になって いることも必要である。 しかしながら、 1 Mビッ トある いは 4 Mビッ トのように大規模化した大容量メモリでは 全メモリセルを均一に消去することは困難であり、 必ず ばらつきが生じる。 このばらつきの発生により、 消去し たメモリセルのうちのもし 1つでも、 閾値電圧が 0 Vと 3 Vの範囲の外に外れれば、 そのメモリは不良となって しまう。 しかしながら、 全メモリセルを確実に均一に消 去することができるメモリを設計、 製造することは非常 に困難である。
また、 読み出し速度の高速化を図るためには、 " 0 " レベルのデータを記憶しているメモリセルを含む
N A D基本プロッ クに流れる電流を多くする必要があ る。 しかし、 この場合にも非選択状態でゲー トに 5 Vが 印加されているメモリセルの閾値電圧が 3 Vの場合には、 ォン電流を十分に大きくすることはできない。 例えば、 1 mルールで設計された N A N D基本ブロ ッ クでは、 データの読み出し時に数^ A程度のセル電流しか取れず、 高速化に適していない。
従来メモリの問題点の二つ目と して、 高耐圧化が必要 な点が挙げられる。 データの書き込み時、 例えばメモリ セル 3 2にデータを書き込む場合、 メ モリ セル 3 3〜
3 9の閾値電圧は約 5 Vとなっており、 メモリセル 3 2 に対して効率良く書き込みを行うためには 2 0 Vという 高電圧が必要となる。 このため、 周辺回路で十分な高耐 圧対策が必要となり、 またメモリセルに加わる電圧ス ト レスのために信頼性上でも問題がある。
(発明の要約）
本発明は、 上記に鑑みてなされたもので、 その目的は、 動作速度が速く、 全メモリセルの一括均一消去が確実に 行え、 且つ書き込み時の使用電圧が低く ても済む不揮発 性半導体メモリを提供することにある。
各メモリセルは、 フローティ ング · ゲー ト トラ ンジス タとェンハンスメ ン ト形トランジスタとが並列に接続さ れたものとなっている。 フローティ ング · ゲー ト トラン ジス夕の消去状態時、 即ちフローティ ング · ゲ一 卜が負 電荷を捕捉した状態時のその トラ ンジスタのしきぃ値電 圧より も、 ェ ン ノヽンスメ ン ト形トラ ンジスタのしきい値 電圧の方が低い。 このため、 各メモリセルのしきい値電 圧は、 消去状態時にはェンハンスメ ン ト形トラ ンジスタ によって決められる。 また、 書き込み状態時にはフロ一 ティ ング♦ ゲー ト トランジスタによって決められる。
よって、 消去状態時にあっても、 メモリセルのセル電 流は、 ェンハンスメ ント形トランジスタのしきい値を低 く したことから大きな値とできる。 これにより、 基本ブ ロック中の非選択のメモリセルが消去状態にあったとし ても、 そのメモリセルを流れる電流の大きさを大きく し て、 動作速度の高速化が達成できる。
また、 消去状態時のしきい値電圧は、 ェンハンスメ ン ト形トラ ンジスタのしきい値電圧、 つまり予め決められ た一定のしきい値電圧となるため、 全メ モリセルの均一 消去が達成される。
さらに、 消去状態時のメモリセルのしきい値電圧は低 いことから、 低い電圧でそのメモリセルをオンすること ができる。 よって、 選択メ モリセルにデータを書き込む に当って、 非選択のメモリセルが消去状態にあっても低 い電圧でオン して、 選択メモリセルへの書き込みが卖施 できる。
(図面の簡単な説明）
第 1 A図はバッ クグラウ ン ドアー トの平面パターン図、 第 1 B図は第 1 A図の A— A ' 線断面図、
第 1 C図は第 1 A図の B— B ' 線断面図、
第 2図は第 1 A図の等価回路図、
第 3 A図及び第 3 B図はフローティ ングゲ一 ト 卜ラ ン ジスタにおける消去動作及び書き込み動作を説明する説 明図、
第 4図は消去状態時及び書き込み状態時におけるフロ 一ティ ングゲ一 ト トラ ンジスタのしきい値電圧特性図、 第 5 A図は本発明の第 1実施例の平面パターン図、 第 5 B図は第 5 A図の A— A ' 線断面図、
第 6図は第 5 A図の等価回路図、
第 7図は第 5 A図のしきい値電圧特性図、
第 8図は本発明の第 2実施例の平面図、
第 9図は第 8図の等価回路図、 第 1 0 A図は本発明の第 3実施例の平面パターン図、 第 1 0 B図は第 1 0 A図の A— A' 線断面図、 第 1 1図は第 1 0 A図の等価回路図、
第 1 2図は本発明の第 4実施例の平面パターン図、 第 1 3 A図は第 5 A図のセル電流説明図、
第 1 3 B図は第 1 2図のセル電流説明図、
第 14図は第 5実施例の変形例、
第 1 5 A図は第 6実施例の平面パターン図、
第 1 5 B図は第 1 5 A図の A— A' 線断面図、 第 1 6 A図は本発明の第 7実施例の平面パターン図、 第 1 7 A図は本発明の第 8実施例の平面パターン図、 第 1 6 B図及び第 1 7 B図は、 第 1 6 A図及び第 1 7
B図の A— A' 線断面図、
第 18図及び第 1 9図は第 9実施例の断面図、 第 2 0 A図〜第 2 0 D図及び第 2 1 A図〜第 2 1 D図 は第 9実施例の製造工程断面図、
第 2 2図は第 1 0実施例の平面パターン図、
第 23図は第 2 2図の a — a ' 線断面図、
第 24図は第 2 2図の b— b ' 線断面図、
第 2 5 A図〜第 2 5 G図は第 1 ◦実施例の第 1製造方 法の工程断面図、
第 26 A図〜第 3 1 C図は第 1 0実施例の第 2製造方 法の工程断面図である。 (好適な実施例の記述）
第 5 A図及び第 5 B図は、 本発明を N A N D型
E E P R O Mに適用した場合のメモ リセルア レイを示す ものであり、 第 5 A図はそのパターン平面図、 第 5 B図 は第 5 A図の A— A ' 線断面図である。 第 5 A図及び第 5 B図において、 第 1 A図〜第 5 B図と同等の構成要素 には、 第 1 A図〜第 1 C図と同一の符号を付している。 第 5 A図及び第 5 B図の装置は、 第 1表と同じように電 圧を印加することによって （ただし、 書き込み時の電圧 値は低く、 消去時の電圧値は高い） 、 消去、 書き込み、 読み出しの各動作が行われる。
第 5 A図及び第 5 B図の実施例が、 第 1 A図〜第 1 C 図のメモリセルアレイと異なる点は、 各フローティ ング ♦ ゲー ト 1 6が、 特に第 5 A図からわかるように、 コン トロール， ゲー ト 1 7の延長方向に沿って左にずれて配 設されている点にある。 そして、 各フローティ ング * ゲ ー ト 1 6のこのようなずらした配置により、 各フローテ イ ング♦ ゲー ト 1 6は各メモリセル （ 32〜 3 9 ) の全 面ではなく、 一部のみを被う こととなる。 これにより、 あるメモリセル （ 3 9 ) のチャネル領域についてみれば、 その一部においては上方にフローティ ング♦ ゲー ト 1 6 とコン トロール · ゲー ト 1 7とが重なり合ってフローテ イ ング♦ ゲー ト トラ ンジスタ （ 3 9 a ) を構成しており、 チャネル領域の他の部分においては上方にコン 卜ロール ♦ ゲー ト 1 7のみが存在してェンハンスメ ン ト形トラ ン ジスタ （3 9 b ) が構成されている。 即ち、 あるメモリ セルについてみれば、 上記 2種類の トラ ンジスタが並列 接続された形になっている。 従って、 第 5 A図の各
N A N D基本ブロ ッ ク 1 0の等価回路は、 第 6図のよう に表わされる。
次に上記第 6図のようにフローティ ング ♦ ゲ一 ト トラ ンジス夕とェンハンスメ ン ト形トラ ンジスタとを並列接 続して構成された 8個の各メモリセル 32〜 3 9におけ る動作を、 第 7図の特性図を用いて説明する。 第 7図中 の特性 （b ) は消去状態のメモリセルの特性である。 消 去状態のときにはフローティ ング · ゲー ト トラ ンジスタ、 例えば第 6図中の トラ ンジスタ 32 aの閾値電圧は第 7 図中の特性 （ a) に示すように約 5 Vと高く なつている。 しかし、 トランジスタ 32 aと並列に接続されているェ ンハンスメ ン ト形トラ ンジスタ 3 2 bの閾値電圧は、 特 性 （b ) 力、らわかるように、 I Vになっている。 このた め、 メモリセル 32と しての特性はェ ンノヽンスメ ン ト形 ドラ ンジスタ 3 2 bの特性が支配的になり、 閾値は 1 V となる。 同様に他のメモリセル 3 3〜 3 9でも、 その特 性はェンハンスメ ン ト形 トラ ンジスタ 33 b〜： 9 bの 特性が支配的になる。 .
第 7図中の特性 （ c ) は書き込み状態のときのメ モリ セルの特性である。 このときの闞値電圧は約— 5 Vにな つている。 即ち、 この書き込み状態においては、 ェンハ ンスメ ン ト形 トラ ンジスタ （例えば、 3 2 b ) の閾値電 圧は 1 Vで消去状態のときと変わらないが、 フロ一ティ ング ♦ ゲー ト トラ ンジス夕 （例えば、 3 2 a ) の閾値電 圧が約一 5 Vになる。 このため、 メモリセルと しての特 性はフローティ ング · ゲー ト トラ ンジスタの特性が支配 的になり、 約一 5 Vとなる。
このような 2つの トラ ンジスタが並列接続されたメモ リセルを使用すると、 消去時の閾値電圧はェンハンスメ ン ト形 トラ ンジスタで決まる。 エンハンスメ ン ト形 トラ ンジスタをその閾値電圧が 1 Vになるように設計し、 か つ製造することは容易である。 また、 フローティ ング♦ ゲー ト トランジス夕の閾値電圧は 1 V以上 （少なく と も 0 V以上） ならばいく らでもよいため、 閾値電圧のばら つきを考慮して十分な消去を行なえば、 セル電流も多く 取れ、 安定した特性が得られる。
また、 N A N D基本ブロックと しての消去、 書き込み 及び読み出し動作は前記第 1表の場合と同様である。 と ころが、 従来のメモリでは消去時に閾値電圧は 1 Vから 3 Vの範囲にする必要があるので、 あま り高電圧を印加 することができず、 ヮー ド線に 1 5 Vと比較的低い電圧 を印加してゆっ く り と消去し、 所望する閾値電圧に注意 深く移行させる必要がある。 これに対し、 上記実施例の メモリ の場合には、 消去時の閾値電圧はェンハンスメ ン 卜形トランジスタによって決定されるので、 消去時にフ ローティ ング · ゲー ト トランジスタの閾値電圧がどの程 度になるかを考慮する必要はない。 従って、 ワー ド線に 従来より も高い電圧例えば 1 7 V程度の電圧を印加して 十分に消去を行う ことができる。
また、 データの書き込みについては、 従来のメモリの 場合、 消去されたメモリセルの闞値電圧が 5 V程度まで 上昇するため、 選択されたメモリセルの ドレイ ンに 1 5 Vの電圧を印加するためには、 非選択のメモリセルのコ ン トロール · ゲー トに 2 0 Vの高電圧を印加する必要が あった。 ところが、 上記実施例の場合には消去時 φ閾値 電圧が I Vと低く、 基板効果を考慮しても高々 2 V程度 なので、 選択されたメモリセルの ドレイ ンに従来と同様 に 1 5 Vの電圧を得るためには非選択のメモリセルのコ ン トロール · ゲー トに 1 7 V程度という従来より も低い 電圧を印加すればよい。
第 8図はこの発明の第 2実施例によるメモリセルァレ ィのパターン平面図である。 第 1 C図に示す関連技術の メモリにおける各メモリセルの図中の横方向の大きさは、 フローティ ング · ゲー トのピッチで決定される。 笫 5 A 図の実施例のメモリの場合には、 コ ンタク ト部 2 1が設 けられた ドレイ ン領域 1 4相互の間隔で決定される。 第 5 A図の実施例のメモリは、 第 1 C図の関連技術のメモ リに比べれば、 横方向の大きさは小さく なる。 しかし、 第 5 A図のメ モリの大きさは、 コンタク ト部 2 1で決ま つてしま う。 そのため、 十分に小さ くすることはできな い 0
そこで、 この第 8図の実施例では、 図中の横方向の大 きさをより小さくするようにしたものである。 即ち、 第 8図では、 前記第 5 A図のセレク 卜 · ゲー 卜 1 9の代り に、 2本のセレク ト ♦ ゲー ト 2 6 , 2 7を設けている。 そして、 左右 2つの N A N D基本ブロ ッ クを、 1個のコ ン夕ク ト部 2 1を介して、 1本の図示しないデータ線に 共通に接続するようにしている。 そして、 上記 2つの N A N D基本ブロックでは、 上記セレク ト · ゲー ト 26 の領域 28 a及びセレク ト ♦ ゲー ト 2 7の領域 28 bが、 例えば、 デプレッ ショ ン型トランジスタあるいは n + 型 の埋め込み領域とされ、 この領域 28 a , 28 bが常に オン状態とされている。 領域 2 9 a , 2 9 bは、 ェンハ ンスメ ン ト型 トラ ンジスタにされている。
このような構成によれば、 左右 2つの N A N D基本ブ ロ ックで 1個のコンタク ト部 2 1を共有することができ る。 このため、 第 8図中の横方向における基本ブロッ ク 間の間隔は、 メモリセルの n + 拡散層 （ソースも しく は ドレイ ン領域 1 5) の間隔で決定される。 その間隔は第 5 A図のメモリの場合より も小さ くすることができる。 第 9図は、 上記第 8図のメモリセルアレイにおける 2 個の N A N D基本ブロッ クの等価回路図である。 第 9図 において、 6 1 , 62は前記セレク ト · ゲー ト 27 , 2 6の領域 2 9 a、 2 9 bで構成されたェンハンスメ ン ト型トラ ンジスタである。 両トランジスタ 6 1 , 6 2は、 セレク トゲー ト信号 S G 4 もしく は S G 3でそれぞれ制 御される。 図中、 5 2〜 5 9はメモリセル、 5 2 F〜
5 9 Fはフローティ ングゲー ト トランジスタ、 5 2 E〜 5 9 Eはェ ンノヽンスメ ン ト トラ ンジスタである。
第 1 0 A図及び第 1 0 B図は、 この発明の第 3実施例 によるメモリセルアレイの構成を示すものである。 第 1 0 A図はそのパターン平面図、 第 1 0 B図は第 1 0 A 図の A— A' 線断面図である。 この第 1 O A図の実施例 が、 第 8図の実施例と異なる点は、 特に第 1 ◦ B図から わかるように、 消去ゲー ト 7 2を設けた点にある。 即ち、 第 1 0 A図、 第 1 0 B図からわかるように、 笫 1層目の ポリ シリ コ ン層からなるフローティ ング♦ ゲー ト 1 6上 に、 消去ゲ一 ト酸化膜 7 1を介して、 第 2層目のポリ シ リ コン層からなる消去ゲ一 ト 7 2を設けている。 さらに そのゲー ト 7 2上にゲー ト絶縁膜 73を介して、 第 3層 目のポリ シリ コン層からなるコン トロール♦ ゲー ト 1 7 を設けている。
このような構成のメモリセルアレイの 2個の N A N D 基本プロックの等価回路図を第 1 1図に示す。 第 1 1図 が第 9図と異なる点は、 フローティ ングゲ一ト 1 6とコ ン トロールゲー ト 1 7との間に消去ゲー ト 7 2が位置し ている点にある。 それらの消去ゲー ト 7 2は、 消去ゲー ト線 E G L 1 , E G L 2に接続され、 消去ゲー ト線信号 E G 1 , E G 2が加えられる。
このような構成のメモリにおいて、 データの消去は、 WL 1〜WL 8を全て 0 Vにし、 E G 1 (も しく は E G 2) を 20 Vにする。 これにより、 ゲー ト線 E G L 1 (もしく は E G L 2 ) につながる各メモリセル 5 2〜 5 9のフローティ ング ♦ ゲー ト 1 6から消去ゲー ト 7 2 にフアウラ一 · ノノレ トハイムの ト ンネル電流により電子 が放出され、 消去が行なわれる。
データの書き込みは、 次のようにして行われる。 即ち、 例えば、 選択されたヮ一ド線が WL 1であるとする。 こ のワー ド線 WL 1を 1 2 V、 データ線 D Lを 1 0 V、 セ レク トゲー ト信号 S G I , S G 3 , S G 4をそれぞれ 2 0 V、 非選択のワー ド線 W L 2 ~W L 8を 2 0 Vにす る。 これにより、 メモリセル 5 2にホッ トエレク トロン 効果により電子が注入される。 これにより、 書き込みが 行なわれる。 メモリセル 5 3にデータを書き込む場合に は、 ヮ一ド線 WL 2を 1 2 Vと し、 他のヮー ド線 WL 1 , W L 3〜W L 8を 2 0 Vに設定すればよい。 以下、 同様 にしてメ モリセル 5 9まで順次デ一夕の書き込みを行う ことができる。 こ こで、 非選択のワー ド線の電圧を 2 0 Vと高くする理由は、 各メ モリセルを 3極管動作させて ホッ 卜エレク ト ロ ンの発生を押さえ、 誤書き込みを防止 するためである。
この第 1 O A図の実施例では、 フローティ ング * ゲ一 ト 1 6からの電子の放出は、 基板に対してではなく、 消 去ゲ一 ト 7 2に対して行なう。 そのため、 フローテイ ン グ · ゲー ト 1 6と基板 1 1 との間に設けられたゲー ト酸 化膜 2 2の厚さを例えば 3 0 0 A程度に厚くすることが できる。 このため、 ゲー ト酸化膜 2 2の信頼性が向上し、 紫外線消去型の E P R O Mと同様な高信頼性を得ること ができる。
第 1 2図は、 本発明の第 4実施例の平面パターン図で ある。 第 1 2図において、 第 5 A図と同等の構成要素に は、 第 5 A図と同一の符号を付している。 第 1 2 A図の 実施例が、 第 5 A図と異なる点は、 各フローティ ング♦ ゲー ト 1 6が、 左右 （コ ン トロール · ゲー ト 1 7の延長 方向） にずれて、 いわゆる千鳥足状に配設されている点 にある。 即ち、 フローティ ング · ゲー ト 1 6の位置をヮ — ド線毎及びデータ線毎に互い違いにずらしている。 こ のため、 製造工程でのマスクの合わせずれに対して大き なマージンが得られる。 これを、 フローティ ング♦ ゲ一 卜 1 6の位置を、 第 5 Α ϋのように、 左右に互い違いに ずらさなかつた場合と比較して説明する。 第 5 Α図はフ 口ーティ ング · ゲー ト 1 6の全てを、 第 1 A図の場合に 比して図中左方向に一律にずらしたものである。 ところ が、 この第 5 A図のようなセルでは、 製造工程での、 マ スクの合わせずれに対してマ一ジンが少ない。 例えば第 5 A図において、 製造工程途中の、 フローティ ング · ゲ ー ト 1 6形成時に、 マスクずれが生じ、 フローティ ング • ゲー ト 1 6が、 右にずれたとする。 N A N D構造のセ ルの読み出し時には、 第 1表からわかるように、 選択さ れたヮ一 ド線が 0 V、 その他のヮ一 ド線が例えば 5 Vと される。 このとき、 選択されたワー ド線のメモリセルに、 " 0 " が書かれていれば、 しきい値が一 5 Vであること から、 オン状態となり、 N A N D構成のセル群を通して 電流が流れる。 また、 " 1 " が書かれていれば、 しきい 値が + 5 Vであることから、 オフ状態となり、 電流は流 れない。 このォン電流が最小となる、 すなわちスピー ド が最悪となるのは、 選択されたセルのみがデータ " 0 " であり、 他の 7つのセルはデータ " 1 " のときである。 すなわち、 第 6図の等価回路において、 WL 1が選択さ れているとすれば、 ェンハンスメ ン ト形ト ラ ン ジスタ 3 3 b〜 3 9 bの特性で決まってしま う。 これは、 オン状 態の ドラ ンジス夕 3 2 aは、 しきい値が充分負側になつ ており、 トラ ンジスタ 3 3 b〜 3 9 bに比較して、 十分 電流が流れるからである。 したがって、 前記マス クずれ が起きて、 フローティ ング · ゲー ト 1 6が右側にずれた とすれば、 このェンハンスメ ン ト形ト ラ ン ジスタ
3 2 b〜 3 9 bは、 第 1 3 A図に示すごとく 、 すべて電 流値が小さ く なる。 このよ う な製造状態では、 このメ モ リはスピー ドが遅いものとなってしまい、 場合によって は不良品となってしまう。
これに対し、 第 1 2図の実施例によれば、 上記のよう なマスクずれに対するマージンが大きい。 すなわち第 1 2図に示すセルのフローティ ング · ゲー ト力;'、 前述の ごとく、 右側にずれた場合を考えると、 その等価回路は 第 1 3 B図に示される。 1つのデータ線についてみれば、 ェンハンスメ ン ト形トラ ンジスタの電流値は、 ワー ド線 毎に小、 大と交互になり、 結局、 8 N A N Dのセルのう ち、 4つが電流大、 4つが電流小となる。 このため、 ト 一タル電流としては、 平均的な電流値となる。 つまり、 マスクがずれても、 電流値が著しく、 小さく なることは ない。
なお、 上記第 4実施例では、 ワー ド線 1本毎に、 フロ 一ティ ング · ゲー トをずらす向きを交互に変えているが、 必ずしもこのようにする必要はない。 例えば、 第 1 4図 の第 5実施例からわかるように、 フローティ ング ' ゲー トをずらす方向を、 ワー ド線 W L 1〜W L 4までと、 W L 5〜W L 8までとをまとめて、 向きを変えても良い。 このように、 まとめてずらすことにより、 製造技術の容 易化が期待できる。 また、 必ずしもずらすフローティ ン グ · ゲー トの個数を方向毎に同じにする必要はない。 第 1 5 A図及び第 1 5 B図はこの発明の第 6 ¾施例を 示す n 第 1 5 A図はそのパターン平面図、 第 1 5 B図は 第 1 5 A図の A— A' 線断面図である。 この実施例のメ モリが第 5 A図及び第 5 B図のものと異なっている点は、 各フローティ ング · ゲー ト 1 6が各メモリ セルのチヤネ ル領域の幅方向のほぼ中央部に存在している点にある。 この実施例のメモリでは、 各メモリセルのフロ一ティ ン グ♦ ゲー ト トラ ンジスタのチャネル幅は、 第 1 5 B図中 の寸法 Fで決まり、 エンハンスメ ン ト型 トラ ンジスタの チヤネル幅は寸法 （ E 1 + E 2) で決まる。 すなわち、 フローティ ング， ゲー ト 1 6を形成する際に、 図中左右 方向にマスクずれが発生して、 フローティ ング♦ ゲー ト 1 6が左右にずれたと しても、 寸法 F及び寸法 （ E 1 + E 2 ) はそれぞれ一定となる。
半導体基板 1 1 とフローティ ングゲー ト 1 6との間の ゲー ト酸化膜 2 2の厚さを均一にする必要はない。 即ち、 第 1 6 B図 （第 7実施例） 及び第 1 7 B図 （第 8実施例） に示すように、 チャネルの上方においては厚く し （ t 2 ) ト ンネル電流を流すト ンネル部 4 2， 4 3のみを部分的 に薄く （ t 丄 、 ただし、 t i < t 2 ) すればよい。
より詳しく は、 第 1 6 B図は第 1 6 A図の A— A' 線 断面図でぁる。 第 1 7 8図は第 1 7 図の ー ' 線断 面図である。 これらの図からわかるように、 ト ンネル部 4 2， 4 3は、 図中右側にずらしたフローティ ングゲ一 ' ト 1 6の図中左上隅部に形成される。
より詳しく は、 第 1 6 A図及び第 1 6 B図の ト ンネル 部 4 2は、 次のようにして作られる。 即ち、 先ず開口 4 4をマスクとして基板 1 1上の酸化膜 2 2を取り除く。 次に、 例えば N + 等のイオンを、 開口 4 4をマスクとし て注入する。 これにより、 開口 4 4の下方の基板 1 1 に 拡散領域 1 5 aが形成される。 この領域 1 5 aは、 その 後に形成されるソース ♦ ドレイ ン領域 1 5と一体につな がる。 この後、 基板 1 1上に薄く （ t i ) 酸化膜 2 2 a をつける。 この酸化膜 2 2 aは、 もともと有する酸化膜 2 2と一体につながる。 この後、 酸化膜 2 2， 2 2 a上 にフローテイ ングゲー ト 1 6 , 酸化膜 2 3およびコン ト ロールゲ一 ト 1 7を形成する。
第 1 7 A図及び第 1 7 B図の ト ンネル部 4 3は、 前述 の第 1 6 A図及び第 1 6 B図の場合とほぼ同様にして作 られる。 ただし、 この ト ンネル部 4 3の形成に当っては、 前記ィォン注入は開口 4 5により行われ、 酸化膜 2 2 a の形成は開口 4 6によつて行われる。
第 1 8図及び第 1 9図は、 第 9実施例の断面図を示す。 第 1 8図は第 5 B図に対応する。 第 1 9図は第 5 A図の B— B ' 線断面に相当する。 この第 8実施例は第 5 A図 及び第 5 B図の第 1実施例において、 フローティ ングゲ — ト 1 6 とコ ン トロールゲー ト 1 7 との間に、 シリ コ ン 窒化膜 4 7を設けた具体例を示す。
次に、 断面が第 1 8図及び第 1 9図に示されるメモリ の製造方法について、 第 2 0 A図〜第 2 0 D図及び笫 21 A図〜第 2 1 D図を参照して説明する。 第 20 A図 〜第 20 D図は第 18図に対応し、 第 2 1 A図〜筇 21 D図は第 1 9図に対応する。
まず、 第 20 A図及び第 21 A図からわかるように、 p型 S i基板 1に素子分離絶縁膜 2を形成した後、
300〜400 Aの熱酸化膜からなる第 1ゲー ト絶縁膜 3 J を形成する （第 21 A図） 。 この第 1ゲー ト絶縁膜 32 のうちメモリセルのチャネル領域となる部分をフッ 酸溶液または反応性イオンエッチングにより選択的に除 去し、 その部分に熱酸化膜からなる 50〜 20 OAの第 2ゲー ト絶緣膜 32 を形成する。 次いで、 全面に浮遊ゲ - トを形成するための 50 C！〜 400 O Aの笫 1層多結 晶シリ コ ン膜 4を堆積する。 この第 1層多結晶シ リ コン 膜 4上に熱酸化膜からなる 80〜200 Αの第 3ゲー ト 絶縁膜 3S を形成した後、 C VDにより シリ コン窒化膜 5を 80〜 200 A堆積する。
次に、 第 20 B図及び第 21 B図からわかるように、 反応性ィォンエッチングにより窒化膜 5、 第 3ゲー ト絶 緣膜 33 、 第 1層多結晶シリ コ ン膜 4を選択ェッチング し、 隣接する N A N Dセル間の浮遊ゲー トを分離するス リ ッ トを形成する。 このス リ ッ トは、 一部素子領域にか かるようにパターン形成し、 チヤネル領域上の一部が露 出されるようにする。 この段階では未だ第 1 多結 シ リ コ ン膜 4は、 メモリセル Mi 〜M4 間では分離されて いない o
この後、 熱酸化によりチヤネル領域上に 3 0 0〜
4 0 0 Aの第 4ゲー ト絶縁膜 3 4 を形成する （第 2 0 C 図、 第 2 1 C図） 。 このとき同時に第 1層多結晶シリ コ ン膜 4上の窒化膜 5の表面も酸化され、 耐圧の Sい酸化 腠 -窒化膜 -酸化膜の 3層構造の層間铯緣膜が形成され る。 窆化膜 5上での酸化速度は遅いため、 笫 1層多結晶 シリ コン膜 4上の絶縁膜厚が必要以上に厚く なることは ない。 これは各ゲー ト間の容量比を最適値に設定し、 書 込み特性を劣化させないために意味がある。
次に、 制御ゲー トを形成するための第 2嬉多結.晶シリ コン膜 6を 1 0 0 0〜4 0 0 0 A堆積する （第 2 0 C図、 第 2 1 C 1図） 。 次に、 レジス ト Rのパターンを用いて 反応性ィオンエッチング （パターニング） してセルの制 御ゲー ト 6ェ 〜 6 4 及び選択ゲー ト 6 5 ， 6。 を形成す る。 このとき同時に下の第 1層多結晶シリ コ ン膜 4まで 同じマスクでパターニングして浮遊ゲー ト 4 i 〜 4 4 を 分離形成する。
その後これらのゲ一 ト電極をマスクとしてイオン注入 してソース · ドレイ ン拡散層である n型層 7を形成する (第 2 1 C 2図） 。
次に、 全面を C V D絶緣膜 8で覆って、 ドレイ ン領域 にコンタク ト孔を開ける。 このコンタク ト孔を介して再 度イオン注入して n + 型層 9を形成する （第 2 0 D図、 第 2 1 D図） 。 最後に、 Aj? の蒸着、 パターニングによ り ビッ ト線等の配線を形成して完成する。
第 2 2図は、 本発明の第 1 0実施例を示すものである。 この第 2 2図は、 第 1 5 A図との関係でいえば、 左右 2 列の N A N D基本ブロッ ク 1 0中のセル部分のみを示し ている。 第 2 2図の a — a ' 線断面は第 2 3図に示され、 b - b ' 線断面は第 24図に示される。 第 24図からわ かるように、 b— b ' 線断面部分の構造は、 第 1 5 A図 のものと同一である。 ただし、 第 2 3図からわかるよう に、 a - a ' 線断面部分の構造は、 第 1 5 A図のものと 異なっている。 即ち、 N A N D基本ブロック 1 0 , 1 0 間は、 フィ ールド酸化膜ではなく、 第 2 2図において上 下方向に長いエンハンスメ ン ト型 MO S トラ ンジスタ (分離トランジスタ） 64によって分離されている。 つ まり、 フィ ール ド酸化膜は必要ない。 この分離卜ラ ンジ スタ 64は、 半導体基板 （ P型） 1 1上にゲー ト酸化膜 6 5を介してゲー 卜電極 6 6を設けることにより構成さ れる。 このゲー ト電極 66は、 通常の使用時に、 基板 1 1 と同電位にされて、 プロッ ク 1 ◦ , 1 0間が分離さ れる。 フローティ ングゲ一 ト 1 6は、 第 1 5 A図の場合 と同様に、 チャネル （ E 3 + F 3 + E 3 ) の中央部分 (F 3 ) のみを被う位置に薄いゲー ト酸化膜 6 7を介し て形成されている。 つま り、 全チヤネル幅 ( E 3 + F 3 + E 3 ) のう ちの幅 F 3の部分がフローティ ングゲー ト 1 6で被われて、 チャネル幅 F 3のフローティ ングゲ一 ト トラ ンジス夕が形成される。 而して、 上記フローティ ングゲ一ト 1 6とゲー ト電極 6 6とを同一のマスクで同 時に形成するようにしている。 そのため、 フローテイ ン グゲー ト 1 6とゲー ト電極 6 6間の相対的距離は一定で ある。 つまり、 ゲー ト 1 6 , 6 6との間にマスクずれは 生じない。 よって、 マスクずれを見込んで、 第 2 2図及 び第 2 3図において左右方向に余裕をもたせる必要がな い。 このため、 前述のようにフィールド酸化膜を設ける 必要がないことと相俟って、 メモリ全体としての小形化 が図られる。
次に、 第 2 2図〜第 2 4図のメモリの製造方法につい て、 第 2 5 A図〜第 2 5 G図を参照して説明する。
第 2 5 A図において半導体基板 8 1上に、 分離トラン ジスタのゲ一 ト絶縁膜 8 2を熱酸化により成長させる。 次に、 フローティ ングゲ一 ト下の薄い酸化膜 6 7を作る ために、 この膜 8 2上にレジス ト 8 3を乗せる。
次に、 そのレジス 卜 8 3をマスクとして、 フローティ ングゲ一 ト トランジス夕形成予定領域上の、 上記絶縁膜 8 2 aを取り除く。 この状態が第 2 5 B図に示される。 次に、 フローティ ングゲー ト酸化膜としての約 1 0 0 Aほどの酸化膜 8 3を作る （第 2 5 C図） 。
次に、 分離トランジスタのゲー ト及びフローティ ング ゲー トを作るために、 ポリ シリ コン 8 4を付ける。 この ポリ シリ コ ン 8 4上に、 分離トラ ンジスタのゲー ト及び フローティ ングゲ一トの形状にレジス ト 8 5をパター二 ングする。
このレジス ト 8 5をマスクとしてポリ シリ コン 8 4、 絶縁膜 8 2をエッチングする。 エツチング後レジス 卜を 除去する （第 2 5 E図） 。
この後、 酸化を行なって酸化膜 8 6を形成する （第 2 5 F図） 。
次に.、 その膜 8 6上にコン トロールゲー トとなるポリ シリ コン 8 7をのせる （第 2 5 G図） 。 そのポリ シリ コ ン 8 7をレジス トにより所定のパターンに P E Pする (第 2 5 G図） 。 この後、 このコ ン ト ロールゲー ト及び 分離トラ ンジスタをマスクと して、 メモリセルのソース、 ドレイ ンとなる N + 領域をイ ンブラ （イオンの打ち込み） 等で作る。
上述の製造方法によれば、 第 2 2図において、 フロー ティ ングゲ一 ト 1 6と分離トランジスタゲー ト電極 6 6 との間の間隔が狂う ことはない。 つま り、 第 2 2図にお いて左右方向には自己整合的である。
以下に、 第 2 2図において左右方向だけでなく 、 上下 方向にもずれの生じることのない、 第 2 2図〜第 2 4図 のメモリの製造方法について、 第 2 6 A図〜第 3 1 C図 を参照して説明する。
この方法における、 第 2 6 A図及び第 2 6 B図は、 先 述の方法の第 2 5図に相当する。 この第 2 6 A図の a— a ' 線断面図が第 26 B図である。 この方法は第 26 A 図及び第 2 6 B図までは、 先述の方法と同様である。 次に、 第 27 A図及びその a— a ' 線断面図である第 2 7 B図からわかるように、 第 26 A図、 第 26 B図の 膜 82， 83上にポリ シリ コン 84をのせる。 このポリ シリコン 84上にレジス ト 85をのせる。 そのレジス ト 85をス トライプ状にパターニングして、 レジス ト 85 a , 85 bとする。 第 2 7 A図と第 2 3図とからわかる ように、 レジス ト 85 aはフローテイ ングゲー ト 1 6の 幅 F 3とし、 レジス ト 85 bは分離トラ ンジスタゲー ト 電極 66の幅 I 1としている。
次に、 第 28 A図及びその a— a ' 線断面図である第 28 B図からわかるように、 レジス ト 85 a , 8 5 bを マスクとしてポリ シリ コン 84及び膜 82， 83をエツ チングする。 この後、 ポリ シリ コン 84及び基板 1 1を 酸化して酸化膜 86をつける。 この膜 86上に、 コ ン ト ロールゲー トを作るためのポリ シリ コン 87をつける。 次に、 第 2 9 A図、 その a— a ' 線断面図 （第 2 9 B 図） 及び b— b ' 線断面図 （第 2 9 C図） からわかるよ うに、 ポリ シリ コ ン 87を酸化して酸化膜 9 1を形成す る。 この膜 9 1上にレジス ト 9 2をのせ、 特に、 第 2 9 A図からわかるように、 レジス ト 9 2を、 コン トロール ゲー ト 1 6 (第 2 2図参照） の形成予定領域にその幅 W に残す。
次に、 このレジス ト 9 2をマスクと して、 酸化膜 9 1、 ポリ シリ コン 87、 酸化膜 86をエッチングする。
このエッチング後の状態は、 第 3 ◦ A図の a — a ' 線 断面図 （第 3 0 B図） 及び b _ b ' 線断面図 （第 3 0 C 図） に表わされる。 第 3 0 B図は第 2 9 B図に対応し、 第 3 0 C図は第 2 9 C図に対応している。 第 3 0 B図及 び第 2 9 B図からわかるように、 レジス ト 9 2に被われ た部分の下方はエッチングされない。 しかしながら、 第 3 0 C図及び第 2 9 C図からわかるように、 レジス ト 9 2に被われていない部分はエッチングされ、 基板 8 1 とポリ シリ コン 84が露呈する。
次に、 第 3 1 A図、 その a — a ' 線断面図 （第 3 1 B 図） 及び b— b ' 線断面図 （第 3 1 C図） からわかるよ うに、 レジス ト 9 2を除去する。 次に、 表面に別のレジ ス ト 9 3をつけてパターニングし、 レジス ト 9 3を分離 トラ ンジスタ形成予定領域の上方にのみ残す。 次に、 こ のレジス ト 9 3と、 酸化膜 9 1 とをマスクと してエッチ ングする。 これにより、 第 3 0 A図の中央のポリ シリ コ ン 84のうち、 酸化膜 9 1からはみ出た部分は除去され、 酸化膜 9 1の下方の部分がフローテイ ングゲー ト 1 6と して残存する。
次に、 レジス ト 9 3を取り除き、 コ ン ト ロールゲー ト 87 ( 1 7 ) 、 分離トラ ンジスタのゲ一 ト 84 ( 6 6 ) をマスクと して、 メモリセルのソース · ドレイ ン領域 1 5となる N + 領域 （第 2 4図参照） をィ ンプラ等で形 成する。 この後の工程は従来のものと同様である。
以上説明したように第 2 6 A図〜第 3 1 C図に示した 製造方法によれば、 メ モリ セルのフローティ ングゲー ト 1 6及びェンハンスメ ン 卜型トラ ンジスタを自己整合的 につくれる。 このため、 マスク合わせずれによる特性の バラツキを防止できる。 また、 分離トランジスタ 6 4を 用いるようにしたので、 フィ ールド酸化膜が必要ない。 そのため、 メモリセルをポリ シリコンのピッチで形成で きるため、 従来のフィ ールド領域で分離する方法に比べ、 セルサイ ズも小さくでき る。
なお、 本実施例ではフローティ ングゲー ト内に電子を 注入する場合を消去、 電子を放出する場合を書き込みと 定義して動作を説明したが、 逆に、 電子を放出する場合 を消去、 電子を注入する場合を書き込みとして動作を組 み立てても良い。 又、 実施例では、 全メ モ リ セルを一括 消去する場合について説明したが、 消去時にヮ一 ド線に 選択的に電圧を印加するこ とで、 ワー ド線毎に消去して も良い。 本実施例にかぎらず、 多少メ モ リセルサイズは 大きく なるが、 従来型の浮遊ゲー ト トランジス夕に並列 させて、 独立した Eタイプトランジスタを設ける。 すな わち、 コン トロールゲー トは共通にしてチヤネル部は分 離させる構造としても、 本発明の趣旨には反しない。 又、 浮遊ゲー ト型不揮撥性メ乇リについて説明したが、 本発 明の趣旨は、 これにかぎらず、 トラ ップ準位に電荷を捕 獲する方式のいわゆる M N 0 S (Metal-Nitride-Oxide- Semieonductor)タイプのメモリセルも含まれる。

Claims

請 求 の 範 囲 1 . 複数の不揮発性メモリセルを直列に接続した基 本プロックの複数を有し、
前記メモリセルは、 半導体基板の表面部分にチヤネル 領域を挟んで形成された一対のソース · ドレイ ン領域と、 そのチヤネル領域の上方に形成された電荷捕獲可能なフ 口一ティ ング ' ゲー トと、 そのフローティ ング♦ ゲー ト の上方に形成されたコン トロール， ゲー トとを有し、 前記フローティ ング · ゲー トは前記チヤネル領域の一 部を被って、 前記チャネル領域の上方に前記フローティ ング · ゲー トと前記コン トロール♦ ゲー トとが位置した フローティ ング · ゲー ト トランジスタと、 前記チャネル 領域の上方に前記コントロ一ル · ゲー トのみが位置した エンハンスメ ン ト形トラ ンジスタとを形成し、 前記フロ —ティ ング * ゲ一ト トランジスタと前記ェンハンスメ ン ト形トランジスタとは互いに電気的に並列に接続されて おり、
前記基本ブロックにおいてそのブロック中の前記複数 のメモリセルのうちの 1つを選択してデータの書き込み- 読み出しを行い、 基本ブロック中の全メモリセルについ て同時に消去を行う、 不揮発性半導体メモリ。
2 . 前記フ口一ティ ング · ゲー 卜の幅は、 前記チヤ ネル領域の幅より も小さく、 前記チヤネル領域の両側線 より も内側を部分的に被っている、 請求の範囲第 1項記 載のメモリ。
3 . 前記フローティ ング · ゲー トは、 前記チャネル 領域の幅方向の一方にずれて、 前記チヤネル領域のほぽ 幅方向中央から一方の側線にかけて、 部分的に被ってい る、 請求の範囲第 1項記載のメ モリ。
4 . 前記メモリセルのうちのあるものにおいては、 前記フローティ ング♦ ゲー トは、 前記チャネル領域の幅 方向の一方にずれて、 チャネル領域のほぼ幅方向中央か ら一方の側線にかけて、 部分的に被っており、
前記メモルセルのうちの他のものにおいては、 前記フ ローティ ングゲー トは、 前記チャネル領域の幅方向の他 方にずれて、 前記チヤネル領域のほぼ幅方向中央から他 方の側線にかけて被っている、 請求の範囲第 3項記載の メモリ。
5 . 前記基本プロック中の前記複数のメモリセルは、 任意数の前記メモリセルから成る複数のセル群に分けら れており、 同一のセル群中におけるメモリセルのフロー ティ ングゲ一 トは同一の方向にずれており、 前記複数の セル群中のあるセル群と他のセル群におけるずれの方向 は逆である、 請求の範囲第 4項記載のメ モリ。
6 . 前記書き込み及び前記消去は、 前記フローティ ング · ゲー トと前記基板との間に電流を流すこ とにより 行われる、 請求の範囲第 1項記載のメ モリ。
7 . 前記フ口一ティ ング · ゲ一卜の下面と前記ソ一 ス · ドレイ ン領域上面との間の隙間が、 前記フ ローティ ング♦ ゲー トの下面と前記チヤネル領域の上面との間の 隙間より も小さい、 請求の範囲第 6項記載のメ モ リ。
8 . 前記消去は、 前記フローティ ング · ゲー トと、 前記フローティ ング · ゲー トと前記コ ン ト ロール · ゲ一 トとの間に設けた消去ゲー トと、 の間に電流を流すこと により行われる、 請求の範囲第 1項記載のメ モ リ。
9 . 前記基本ブロ ッ クの複数は、 その任意数同士が 並列に接続されている、 請求の範囲第 1項記載のメ モ リ。
1 0 . 前記フ口一ティ ングゲー トと前記コン トロ一 ルゲー トとの間に、 シリ コン窒化膜を設けた、 請求の範 囲第 1項記載のメ モ リ。
1 1 . 前記基本プロックのうち、 横に並ぶもの同士 は、 フ ィ ール ド酸化膜で分離されている、 請求の範囲第
1項記載のメ モリ。
1 2 . 前記基本ブロックのうち、 横に並ぶもの同士 は、 ェ ン ノヽンスメ ン ト型 M O S トラ ンジスタによ って分 離されている、 請求の範囲第 1項記載のメ モ リ。
1 3 . 前記基本ブロックは、 N A N D基本ブロック である請求の範囲第 1項記載のメモリ。
1 4 . 前記基本ブロックのうち、 横に並ぶもの同士 は、 エンハンスメ ン ト型 M O S ト ラ ンジスタによって分 離されている、 請求の範囲第 2項記載のメ モ リ。
1 5 . 前記 トランジスタは、 横に並ぶ前記 2つの基 本プロック間にその基本プロック の長さ方向に沿って形 成されたゲー トを有し、 そのゲー トは、 前記基板とゲー ト酸化膜を介して対向している、 請求の範囲第 1 3項記 載のメモリ。
1 6 . 半導体基板上に帯状の薄い絶縁膜と帯状の厚 い絶縁膜とを交互にス トライプ状に形成し、 それらの絶 縁膜上に第 1ポリ シリ コンを堆積する第 1工程と、
その第 1 ポリ シリ コンをパターニングして、 フローテ ィ ングゲ一 トが所定間隔で並ぶフローティ ングゲ一 ト列 の複数を形成すると共に、 前記各列を区画する帯状の分 離ト ラ ンジスタゲー トをス トライプ状に形成する第 2ェ 程と、
前記フ ローテイ ングゲー ト刃が前記分離ト ラ ンジスタ ゲー ト上に絶縁膜を介して第 2ポリ シリ コ ンを堆積する 第 3工程と、
その第 2ポリ シ リ コ ンをパターニングして、 前記分離 トランジスタゲー トとほぽ直交し、 前記フローティ ング ゲー トを被う帯状のフローティ ングゲ一 トをス トライプ 状に形成する第 1工程と、
前記分離トラ ンジスタゲー ト及び前記コ ン ト ロールゲ — トをマスクとしてフローティ ングゲー ト ト ラ ン ジスタ のソース · ドレイ ン領域を形成する第 5工程と、
前記分離ト ラ ン ジスタゲー ト及び前記コ ン ト ロールゲ ー トをマスクとしてフローティ ングゲー ト トランジスタ のソース · ドレイ ン領域を形成する第 5工程と、
を備える不揮撥性半導体メモリの製造方法。
1 7 . 半導体基板上に帯状の薄い絶緣膜と帯状の厚 い絶縁膜とを交互にス トライプ状に形成し、 それらの絶 緣膜上に第 1ポリ シリコンを堆積する第 1工程と、
その第 1ポリ シリ コンをバター二ングして、 前記薄い 絶緣膜上の帯状の第 1ポリ シリ コンと、 前記厚い絶縁膜 上の帯状の分離トランジスタゲー トとを交互にス トライ プ状に形成する第 2工程と、
前記蒂状の第 1ポリ シリ コンと前記帯状の分離トラン ジスタゲー トとの上方に絶縁膜を介して第 2ポリ シリ コ ンを堆積する第 3工程と、
この第 2ポリ シリコンを前記分離トラ ンジスタゲー ト とほぼ直交し、 所定間隔で並ぶス トライプ状の第 1 マス クを用いてエッチングして、 コン トロールゲー トをス ト ラィプ状に形成する第 4工程と、
前記蒂状の第 1ポリ シリ コンを、 前記コン トロ一ルゲ — トに沿ったス トライプ状の第 2マスクと、 前記分離ト ランジスタゲー トに沿ったストライプ状の第 3マスクと を用いてエツチングして、 前記分離トラジスタゲー トに 挾まれた位置においてその分離トラ ンジスタゲ一 卜の長 ' さ方向に所定間隔で並ぶ複数のフ口一ティ ングゲ一 卜を 形成する第 5工程と、 前記分離トランジスタゲー ト及び前記コン トロールゲ ー トをマスク と してフローティ ングゲー ト トラ ンジスタ のソース ♦ ドレイ ン領域を形成する第 6工程と、 を備え る不揮撥性半導体メモリの製造方法。
1 8 . 前記第 4工程においては、 前記第 2ポリ シリ コ ン上に酸化膜を形成し、 この後に前記第 1マスクを用 いて、 前記酸化膜、 前記第 2ポリ シリ コン及び前記第 1 ポリ シリ コン上の絶縁膜をエッチングし、
前記第 5工程においては、 前記第 2マスクは前記第 4 工程で前記コン トロールゲー ト上に残存する前記酸化膜 である、 請求項 4記載の方法。
1 9 . 前記第 5工程は、 不純物ィォンの注入及び熱 処理である、 請求の範囲第 1 6項記載の方法。
2 0 . 前記第 6工程は、 不純物イオンの注入及び熱 処理である、 請求の範囲第 1 8項記載の方法。
PCT/JP1989/000942 1988-10-21 1989-09-14 Memoire a semi-conducteurs remanente et procede de production WO1990004855A1 (fr)

Priority Applications (6)

Application Number Priority Date Filing Date Title
US07/499,342 US5323039A (en) 1988-10-21 1989-09-14 Non-volatile semiconductor memory and method of manufacturing the same
DE68924849T DE68924849T2 (de) 1988-10-21 1989-09-14 Nichtflüchtiger halbleiterspeicher und verfahren zur herstellung.
KR1019900701347A KR940008228B1 (ko) 1988-10-21 1989-09-14 불휘발성 반도체 메모리 및 그 제조방법
EP89910179A EP0419663B1 (en) 1988-10-21 1989-09-14 Nonvolatile semiconductor memory and method of producing the same
US08/247,589 US5597748A (en) 1988-10-21 1994-05-23 Method of manufacturing NAND type EEPROM
US08/949,819 US5824583A (en) 1988-10-21 1997-10-14 Non-volatile semiconductor memory and method of manufacturing the same

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP63265370A JPH07105451B2 (ja) 1988-10-21 1988-10-21 不揮発性半導体メモリ
JP63/265370 1988-10-21
JP1224006A JPH0770627B2 (ja) 1989-08-30 1989-08-30 不揮発性半導体メモリ
JP1/224006 1989-08-30

Publications (1)

Publication Number Publication Date
WO1990004855A1 true WO1990004855A1 (fr) 1990-05-03

Family

ID=26525796

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1989/000942 WO1990004855A1 (fr) 1988-10-21 1989-09-14 Memoire a semi-conducteurs remanente et procede de production

Country Status (5)

Country Link
US (3) US5323039A (ja)
EP (2) EP0419663B1 (ja)
KR (1) KR940008228B1 (ja)
DE (2) DE68924849T2 (ja)
WO (1) WO1990004855A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274587A (en) * 1990-07-11 1993-12-28 Nec Corporation Non-volatile programmable read only memory device having memory cells each implemented by a memory transistor and a switching transistor coupled in parallel and method of memorizing a data bit
US5291440A (en) * 1990-07-30 1994-03-01 Nec Corporation Non-volatile programmable read only memory device having a plurality of memory cells each implemented by a memory transistor and a switching transistor stacked thereon

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4026409A1 (de) * 1990-08-21 1992-02-27 Philips Patentverwaltung Elektrisch programmier- und loeschbarer halbleiterspeicher und verfahren zu seinem betrieb
DE4026408A1 (de) * 1990-08-21 1992-02-27 Philips Patentverwaltung Elektrisch programmier- und loeschbarer halbleiterspeicher und verfahren zu seinem betrieb
US5321286A (en) * 1991-11-26 1994-06-14 Nec Corporation Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors
DE69228473T3 (de) * 1991-12-04 2002-07-11 Citizen Watch Co Ltd Datenträger
FR2693308B1 (fr) * 1992-07-03 1994-08-05 Commissariat Energie Atomique Memoire eeprom a triples grilles et son procede de fabrication.
US5350706A (en) * 1992-09-30 1994-09-27 Texas Instruments Incorporated CMOS memory cell array
KR950013342B1 (ko) * 1992-10-06 1995-11-02 삼성전자주식회사 반도체 메모리장치의 결함구제회로
KR960006748B1 (ko) * 1993-03-31 1996-05-23 삼성전자주식회사 고속동작 및 저전원공급전압에 적합한 쎌구조를 가지는 불휘발성 반도체 집적회로
JP2825407B2 (ja) * 1993-04-01 1998-11-18 株式会社東芝 不揮発性半導体記憶装置
JP3450467B2 (ja) * 1993-12-27 2003-09-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
EP0673071B1 (en) * 1994-03-11 2002-08-14 STMicroelectronics, Inc. Flash EEPROM and EPROM arrays
JP3469362B2 (ja) * 1994-08-31 2003-11-25 株式会社東芝 半導体記憶装置
US5877054A (en) * 1995-06-29 1999-03-02 Sharp Kabushiki Kaisha Method of making nonvolatile semiconductor memory
EP0752721B1 (en) * 1995-06-29 2009-04-29 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory and driving method and fabrication method of the same
JP3366173B2 (ja) * 1995-07-31 2003-01-14 シャープ株式会社 不揮発性半導体メモリの製造方法
US5844271A (en) * 1995-08-21 1998-12-01 Cypress Semiconductor Corp. Single layer polycrystalline silicon split-gate EEPROM cell having a buried control gate
KR0179791B1 (ko) * 1995-12-27 1999-03-20 문정환 플래쉬 메모리 소자 및 그 제조방법
EP0802569B1 (en) * 1996-04-15 2003-09-24 STMicroelectronics S.r.l. FLASH-EPROM integrated with EEPROM
US5741737A (en) * 1996-06-27 1998-04-21 Cypress Semiconductor Corporation MOS transistor with ramped gate oxide thickness and method for making same
US5897354A (en) * 1996-12-17 1999-04-27 Cypress Semiconductor Corporation Method of forming a non-volatile memory device with ramped tunnel dielectric layer
US6781883B1 (en) * 1997-03-20 2004-08-24 Altera Corporation Apparatus and method for margin testing single polysilicon EEPROM cells
JP3586072B2 (ja) * 1997-07-10 2004-11-10 株式会社東芝 不揮発性半導体記憶装置
US6023085A (en) * 1997-12-18 2000-02-08 Advanced Micro Devices, Inc. Core cell structure and corresponding process for NAND-type high performance flash memory device
FR2783972B1 (fr) * 1998-09-29 2003-05-30 Commissariat Energie Atomique Cellule memoire non volatile, auto-alignee, sans contact et a surface reduite
EP0993036A1 (en) * 1998-10-09 2000-04-12 STMicroelectronics S.r.l. Method of manufacturing an integrated semiconductor device comprising a floating gate field-effect transistor and a logic-field effect transistor, and corresponding device
US6235586B1 (en) * 1999-07-13 2001-05-22 Advanced Micro Devices, Inc. Thin floating gate and conductive select gate in situ doped amorphous silicon material for NAND type flash memory device applications
KR100346598B1 (ko) 1999-10-07 2002-07-26 동부전자 주식회사 반도체 디바이스의 메모리 셀 제조 방법
JP2002289705A (ja) * 2001-03-23 2002-10-04 Fujitsu Ltd 半導体メモリ
KR100395755B1 (ko) * 2001-06-28 2003-08-21 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
JP2003163292A (ja) * 2001-08-13 2003-06-06 Halo Lsi Inc ツインｎａｎｄ素子構造、そのアレイ動作およびその製造方法
US6989551B2 (en) * 2001-11-02 2006-01-24 Lattice Semiconductor Corporation Test structure for determining a minimum tunnel opening size in a non-volatile memory
US7326994B2 (en) * 2005-10-12 2008-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible non-volatile memory cell
KR100829604B1 (ko) * 2006-09-26 2008-05-14 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법
US7663916B2 (en) 2007-04-16 2010-02-16 Taiwan Semicondcutor Manufacturing Company, Ltd. Logic compatible arrays and operations
DE102007028179A1 (de) 2007-06-20 2008-12-24 Christian Großekathöfer Frei gestaltbarer Datenträger (für Film, Musik & Multimediadaten)
US7968926B2 (en) 2007-12-19 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Logic non-volatile memory cell with improved data retention ability
US8174071B2 (en) * 2008-05-02 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage LDMOS transistor
KR102002942B1 (ko) * 2013-04-18 2019-07-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
TWI555213B (zh) * 2014-09-04 2016-10-21 力晶科技股份有限公司 快閃記憶體閘極結構及其製作方法
US11322516B2 (en) 2020-08-31 2022-05-03 Micron Technology, Inc. Microelectronic devices including isolation structures protruding into upper pillar portions, and related methods and systems

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57162370A (en) * 1981-03-30 1982-10-06 Seiko Epson Corp Mos semiconductor memory device
JPS58190069A (ja) * 1982-04-29 1983-11-05 Mitsubishi Electric Corp 半導体不揮発性メモリ装置
JPH06254962A (ja) * 1993-03-05 1994-09-13 Canon Aptecs Kk ラミネート装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5955071A (ja) * 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置
US4635347A (en) * 1985-03-29 1987-01-13 Advanced Micro Devices, Inc. Method of fabricating titanium silicide gate electrodes and interconnections
JPS6254962A (ja) * 1985-09-04 1987-03-10 Nec Corp トランジスタ
US5050125A (en) * 1987-11-18 1991-09-17 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND cellstructure
US5017980A (en) * 1988-07-15 1991-05-21 Texas Instruments Incorporated Electrically-erasable, electrically-programmable read-only memory cell
KR910004166B1 (ko) * 1988-12-27 1991-06-22 삼성전자주식회사 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치
KR940006094B1 (ko) * 1989-08-17 1994-07-06 삼성전자 주식회사 불휘발성 반도체 기억장치 및 그 제조방법
JPH04212472A (ja) * 1990-07-13 1992-08-04 Toshiba Corp 不揮発性半導体記憶装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57162370A (en) * 1981-03-30 1982-10-06 Seiko Epson Corp Mos semiconductor memory device
JPS58190069A (ja) * 1982-04-29 1983-11-05 Mitsubishi Electric Corp 半導体不揮発性メモリ装置
JPH06254962A (ja) * 1993-03-05 1994-09-13 Canon Aptecs Kk ラミネート装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274587A (en) * 1990-07-11 1993-12-28 Nec Corporation Non-volatile programmable read only memory device having memory cells each implemented by a memory transistor and a switching transistor coupled in parallel and method of memorizing a data bit
US5291440A (en) * 1990-07-30 1994-03-01 Nec Corporation Non-volatile programmable read only memory device having a plurality of memory cells each implemented by a memory transistor and a switching transistor stacked thereon

Also Published As

Publication number Publication date
KR940008228B1 (ko) 1994-09-08
EP0419663A4 (en) 1991-06-12
EP0419663A1 (en) 1991-04-03
US5323039A (en) 1994-06-21
EP0639860A1 (en) 1995-02-22
KR900702578A (ko) 1990-12-07
US5597748A (en) 1997-01-28
EP0639860B1 (en) 2000-06-28
DE68929225T2 (de) 2000-11-30
DE68929225D1 (de) 2000-08-03
DE68924849D1 (de) 1995-12-21
EP0419663B1 (en) 1995-11-15
US5824583A (en) 1998-10-20
DE68924849T2 (de) 1996-06-13

Similar Documents

Publication Publication Date Title
WO1990004855A1 (fr) Memoire a semi-conducteurs remanente et procede de production
KR100468745B1 (ko) 실리콘-옥사이드-나이트라이드-옥사이드-실리콘 게이트구조를 갖는 불휘발성 메모리 셀 및 그 제조 방법
US8194470B2 (en) Methods of forming flash device with shared word lines
KR100744586B1 (ko) 비휘발성 반도체 메모리 장치 및 그 제조 방법
US5494838A (en) Process of making EEPROM memory device having a sidewall spacer floating gate electrode
JP4282248B2 (ja) 半導体記憶装置
JP5072357B2 (ja) 不揮発性メモリセルアレイを作る方法
US6151249A (en) NAND-type EEPROM having bit lines and source lines commonly coupled through enhancement and depletion transistors
TWI220560B (en) NAND flash memory cell architecture, NAND flash memory cell array, manufacturing method and operating method of the same
US20060063331A1 (en) Nonvolatile memory devices with trenched side-wall transistors and method of fabricating the same
KR20060120494A (ko) 양방향 분할 게이트 ｎａｎｄ 플래시 메모리 구조 및어레이와, 그의 프로그래밍, 삭제 및 판독 방법과, 제조방법
JP3838692B2 (ja) 不揮発性記憶装置の製造方法
US7851306B2 (en) Method for forming a flash memory device with straight word lines
US7485529B2 (en) Method of fabricating non-volatile memory
JP2006504261A (ja) フラッシュｅｅｐｒｏｍ単位セル及びこれを含むメモリーアレイ構造体
JPH0745797A (ja) 半導体記憶装置
KR100799721B1 (ko) 비휘발성 메모리 장치, 그 제조 방법 및 동작 방법.
JP2724150B2 (ja) 不揮発性半導体メモリ装置
JP2960082B2 (ja) 不揮発性半導体メモリ
JPH10125812A (ja) 半導体装置およびその製造方法
JPH07161845A (ja) 半導体不揮発性記憶装置
JP2004158614A (ja) 不揮発性半導体メモリ装置およびそのデータ書き込み方法
US20070048881A1 (en) Memory device transistors
JPH06302830A (ja) 不揮発性記憶装置
KR20020041775A (ko) 메모리 셀의 문턱 전압 편차가 작은 비휘발성 반도체메모리의 제조 방법

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE FR GB IT LU NL SE

WWE Wipo information: entry into national phase

Ref document number: 1989910179

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1989910179

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1989910179

Country of ref document: EP