KR19980028193A

KR19980028193A - 노아형 마스크 롬

Info

Publication number: KR19980028193A
Application number: KR1019960047191A
Authority: KR
Inventors: 이운경; 김의도
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-10-21
Filing date: 1996-10-21
Publication date: 1998-07-15
Also published as: JPH10125806A; TW356604B; KR100206716B1; JP3507673B2; US5923606A

Abstract

본 발명은 노아형 마스크 롬(NOR-type Mask ROM)에 관한 것으로, 본 발명의 목적은 메모리 셀 어레이의 셀 전류 증가 및 산포를 향상시켜 고속화 및 저전압화하기 위한 노아형 마스크 롬에 관한 것이다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 노아형 마스크 롬은 열방향으로 각기 평행하게 신장되는 다수개의 메인 비트라인들과, 상기 메인 비트라인들과 각기 평행하게 신장되며, 각기 비트라인 콘택을 통하여 연결되는 다수개의 제1매몰 확산층들과, 서브 비트라인으로 사용하기 위하여, 상기 제1매몰 확산층들과 전기적으로 분리되며, 각기 그의 연장선에 신장되는 다수개의 제2매몰 확산층과; 또 다른 서브 비트라인으로서 사용하기 위하여, 상기 제1 및 제2매몰 확산층들이 형성된 상기 메인 비트라인들사이에 각기 평행하게 신장되어 형성되는 다수개의 제3매몰 확산층들과, 상기 제2 및 제3매몰형 확산층들과는 수직방향으로 신장하며, 이 제2 및 제3매몰형 확산층들과는 게이트 유전막을 사이에 두고 형성되는 복수개의 워드라인들과, 상기 제1매몰 확산층들과 상기 제2매몰 확산층들을 각기 드레인과 소오스로 하여 상기 메인 비트라인들과 상기 서브 비트라인들을 연결하는 뱅크선택트랜지스터를 형성하기 위해, 행방향으로 신장되는 뱅크선택라인들과, 상기 제2매몰 확산층들과 상기 제3매몰 확산층들을 각기 소오스와 드레인으로 하며, 상기 워드라인들을 각기 게이트로 하는 다수개의 메모리 셀들을 구비하는 메모리 셀 어레이와 상기 메모리 셀 어레이의 중앙에 배치되고, 상기 열방향의 홀수번째 메모리 셀들과 짝수번째 메모리 셀들을 선택적으로 연결하는 서브뱅크선택트랜지스터들을 형성하기 위해, 행방향으로 신장되는 서브뱅크선택라인쌍들을 구비함을 특징으로 한다.

Description

노아형 마스크 롬

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 셀 전류 증가 및 산포를 줄여 고속화 및 저전압화를 구현하기 위한 노아형 마스크 롬(NOR-type Mask ROM)에 관한 것이다.

최근, 고집적, 저가격, 고속화에 대응하기 위하여 마스크 롬의 셀 구조는 기존의 낸드형 셀(NAND-TYPE CELL)에서 노아형 셀(NOR-TYPE CELL)로 전환되는 시점에 있다. 기존의 노아형 셀의 장점은 높은 셀 전류에 따른 고속화가 용이하나 셀면적이 커지는 단점이 있고, 낸드형 셀은 비록 셀 전류는 작지만 셀의 면적이 작아 높은 집적도를 구현하는데 커다란 장점이 있었다. 그러나 최근에는 상기 노아형 셀의 장점을 유지하면서 낸드형 셀처럼 작게 만들수 있는 노아형 플랫(Flat) 셀(셀 어레이내에 소자분리를 위한 필드산화막이 없음)이 개발되었으며, 이러한 노아형 셀은 비록 셀 전류가 크지만, 셀 단일성(Uniformity)이 우수함에 따라 하나의 셀에 여러개의 정보를 저장하는 멀티 비트 또는 다수상태 개념의 적용이 가능하며, 이는 낸드형 셀에서 노아형 셀로 전환되는 가장 큰 원인을 제공하고 있다.

도 1은 종래기술의 제1실시예에 따라 구현된 불휘발성 반도체 메모리 예컨데 노아형 마스크 롬의 레이아웃을 보여주는 도면이고, 나머지 도 2 내지 도4는 종래기술의 다른 실시예에 따라 구현된 노아형 마스크 롬의 레이아웃을 보여주는 도면이다.

도 1 내지 도 4는 종래 기술의 실시예를 보인것으로 크게보아 WL1WLn으로 구성되는 메모리 셀 어레이의 구조는 동일하며 차이는 비트라인에서 그라운드 라인으로의 방전경로에 있어 공통적으로 사용되는 선택 트랜지스터의 전류 구동능력을 얼마나 키울수 있느냐, 즉 정해진 디자인 루울에서 메모리 셀 어레이의 구성은 비슷할 수 밖에 없으며, 공통적으로, 사용하는 선택트랜지스터의 셀 전류를 결정하는 만큼 비트라인에서 그라운드 라인 경로에 있어 직렬로 연결되는 상기 선택트랜지스터의 수를 감소시키고, 채널 폭을 증가시키며 매몰(Buried) 고농도 엔형불순물 저항을 감소시키는 셀 레이아웃에 대해 관심이 고조되어 왔다.

도면중 참조부호 S는 선택 트랜지스터 또는 선택라인들이 선택되어 전원전압 VCC가 인가될때 턴온상태를 유지한다. 도면중 참조부호 S가 없는 선택 트랜지스터들은 상기 전원전압 VCC가 인가되더라도 턴오프 상태를 유지한다. 또한 참조부호 FOXi는 두 비트라인간의 소자분리를 위한 필드 옥사이드이다. 도 1 내지 도 4에서 빗금친영역은 매몰형 확산층을 나타낸다.

상기 도면들을 보다 구체적으로 살펴보면, 도 1에서는 메탈로 구성되어진 메인 비트라인 ML2(ML4)과 그라운드 라인 ML1(ML3, ML5)이 교대로 배치되고, 상기 구조물에 평행하게 서브 비트라인들 SBL1SBL9의 매몰 고농도 엔형불순물 확산층이 기판상에 형성되고, 이 서브 비트라인들 SBL1SBL9중 홀수번째 서브비트라인들 SBL1, SBL3, SBL5, SBL7, SBL9에 대해 상기 메인 비트라인 ML2(ML4)과 그라운드 라인 ML1(ML3, ML5)이 각각 비트라인 콘택과 메인 뱅크선택 트랜지스터(뱅크선택라인 BS1, BS4과 각 라인들 ML1ML5이 교차하는 곳에 뱅크선택 트랜지스터 S가 형성된다)을 거쳐 전기적으로 연결되며, 이때 홀수번째 서브 비트라인들 SBLi(i=1,3,5, ...)은 짝수번째 서브 비트라인들 SBLk(k=2,4,6, ...)에 대해 서브 뱅크 선택 트랜지스터(서브뱅크선택라인 BS2, BS3과 각 라인들 ML1ML5이 교차하는 곳에 서브뱅크선택 트랜지스터들 S이 형성되며, 이 서브뱅크선택트랜지스터들 S은 상기 매몰 고농도 엔형불순물 확산층으로 이루어진 서브비트라인들 SBLi(i=1,2, ...)을 드레인/소오스로 하여 형성되는 트랜지스터이다)를 거쳐 각각 선택적으로 연결된다. 따라서, 만약 메모리 셀들중 한 메모리 셀를 선택할 때 상하의 메인 뱅크 선택 트랜지스터 S는 모두 하이레벨로서 메인 비트라인 BS1, BS4과 서브 비트라인 BS2, BS3, 그라운드 라인 ML1, ML3, ML5과 서브 비트라인 BS2, BS3은 각각 전기적으로 연결되고, 홀수번째 뱅크 선택 트랜지스터 SBLi가 하이레벨, 짝수번째 뱅크 선택 트랜지스터 SBLk가 로우레벨임에 따라 서브 비트라인과 서브 비트라인은 전기적으로 연결되어 상기 인접한 서브 비트라인과 서브 비트라인을 소오스/드레인으로 하고 서브 비트라인들사이에 메모리 셀 트랜지스터의 채널을 구비하는 메모리 셀 어레이의 열을 선택하게 된다.

이후 선택된 워드라인 WLi이 하이레벨일때 선택된 메모리 셀의 문턱전압(Threshold) Vth에 따라 메인 비트라인에서 그라운드라인으로 전류가 흐르게 된다. 따라서, 선택된 워드라인 WLi에 인가되는 전압이 3V라면 온 셀의 Vth는 0.5V1.5V가 되며, 오프 셀의 Vth는 3V이상 이어야 한다. 또 다른 경우에 있어 인접한 컬럼을 선택할 시 상기에서 설명한 서브 뱅크 선택 트랜지스터에 인가되는 바이어스 조건은 반대이다.

도 2에서 보인 종래기술은 도 1에서 설명한 셀 동작과 큰 차이가 없으며, 다만 메인 뱅크 선택 트랜지스터 구성시 차이를 보이는데, 먼저 도 1을 통해 상기 메인 뱅크 선택 트랜지스터의 구조를 보면, 매몰형 트랜지스터가 아닌 기존의 트랜지스터(게이트 형성후 고농도의 소오스/드레인 셀프 얼라인(Self-Align) 이온주입에 의해 형성되는 트랜지스터)이며, 인접한 비트라인 BL1과 비트라인 BL2은 필드 옥사이드에 의해 소자분리 되어 있다. 드레인은 콘택을 통하여 메인 비트라인 BLi과 연결되며, 소오스는 메모리 셀의 매몰형 확산층 SB1SB4과 전기적으로 연결된 기존의 고농도 확산층으로 구성되어 있다.

일반적으로 셀의 매몰형 확산층은 저항이 낮을 수록 좋으나 후속 히트 버드젯(Heat Budget)에 따른 채널 길이의 감소, 펀치 쓰루 마진(Punch through Margin) 감소등으로 인해 도우즈(Dose)를 적정 농도 이상으로 높이기 어렵다. 따라서, 뱅크 선택 트랜지스터로써 매몰형 트랜지스터는 기존 트랜지스터 대비 전류특성이 떨어지며, 또한 소오스/드레인의 저농도 도핑에 따른 얕은 졍션(Shallow Juncion)은 메인 비트라인과 전기적 연결을 위한 콘택 호울형성시 오버 에칭(Over Etching)으로 인하여 졍션 브레이크 다운 전압(Breakdown Voltage)의 열화를 가져온다. 따라서, 도 1의 종래기술의 트랜지스터의 메인 뱅크 선택 구조는 도 2의 뱅크 선택 구조보다 양호하며, 디자인 루울의 감소에 따른 매몰형 확산층의 도핑감소시 더욱 유리한 위치를 점한다.

도 3은 종래기술은 상하의 뱅크 선택 트랜지스터가 교대로 로우레벨과 하이레벨 또는 하이레벨과 로우레벨에 따라 유 U자 혹은 이와 반대되는 형태의 비트라인에서 그라운드라인의 전류경로를 형성하며, 상기 두가지의 종래기술에 비해 전류경로상에 트랜지스터의 수가 감소하여 셀 전류면에서 우수한 점이 있으나 상기에서 언급했던 매몰형 확산층에 형성되는 소오스/드레인에 의한 문제점과 뱅크 선택 트랜지스터의 제한된 채널 폭, 비획일화(Non uniform)된 채널길이의 정의(Define)로 특성이 제한되며, 메인 비트라인과 서브 비트라인의 하나와 연결되어 있음으로써 하이 졍션 캐패시턴스(High junction capacitance)에 인한 비트라인 차아징(Charging), 스피드 지연등이 예상된다.

도 4는 하나의 메인 비트라인 MB1에 선택되어지는 4개의 서브 비트라인들 SB1SB4들사이에 교대로 배치되는 그라운드라인 MG1MG5으로 연결되는 매몰형 확산층(도면상 빗금친 영역)으로 구성되는 소오스 라인 센싱구조이다.

따라서, 본 발명의 목적은 뱅크선택 트랜지스터의 셀 전류 구동능력 및 셀 전류산포를 향상시키기 위한 노아형 마스크 롬에 관한 것이다.

도 1 내지 도 4는 종래기술의 실시예에 따라 구성된 노아형 마스크 롬의 레이아웃을 보여주는 도면.

도 5는 본 발명의 일실시예에 따라 구성된 노아형 마스크 롬의 레이아웃을 보여주는 도면.

도 6는 본 발명의 다른 실시예에 따라 구성된 노아형 마스크 롬의 레이아웃을 보여주는 도면.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

도 5는 본 발명의 실시예에 따라 구현된 마스크 롬의 레이아웃을 보여주는 도면이다.

도 5를 참조하면, 메탈로 구성되는 메인 비트라인들 MBi(i=16)과, 그라운드 라인이 교대로 번갈아 가면서 배치되고, 상기 메인 비트라인 MBi과 그라운드 라인은 비트라인 콘택을 통해 각각 제1매몰 확산층 DB1들과 전기적으로 연결되며, 상기 제1매몰 확산층들 DB1과 각기 평행하고 연장선상에 형성되며 전기적으로 분리되는 서브 비트라인 SBi로서 제2매몰 확산층들 DB2을 구비하고, 상기 제1매몰 확산층들 DB1과 상기 제2매몰 확산층들 DB2에 평행하며, 상기 메인 비트라인들 MBi사이에 또 다른 서브 비트라인 SBi+1으로서 제3매몰 확산층 DB3을 구비하고, 상기 제3매몰 확산층 DB3 양단에 상기 제1매몰 확산층 DB1과 제3매몰 확산층 DB3을 소오스/드레인으로 하는 메인 뱅크 선택 트랜지스터를 가지는 메인뱅크선택라인 MBSi을 대칭적으로 구비한다. 또한, 상기 제1매몰 확산층 DB1과 평행하고 연장선상에 전기적으로 분리되는 제2매몰 확산층 DB2이 상기 제3매몰 확산층 DB3사이에 구비된다. 상기 제3매몰 확산층 DB3과 제2매몰 확산층 DB2은 서로 평행하게 신장되며, 상기 제3매몰 확산층 DB3과 제2매몰 확산층 DB2을 소오스/드레인으로 하는 메모리 셀로서 매몰형 트랜지스터와 제3매몰 확산층 DB3을 중심으로 인접한 제2매몰 확산층 DB2에 선택적으로 연결하기 위한 서브 뱅크 선택 트랜지스터가 형성되는 서브뱅크선택라인쌍 OBS, EBS이 메모리 셀 어레이의 중앙에 형성된다. 또한, 상기 매몰 확산층들 DBi과는 수직한 방향 즉 행방향으로 신장하는 워드라인들 WL1WLn은 메모리 셀의 게이트들이다.

전술한 구조에 있어서, 모든 배치는 상기 메모리 셀 어레이를 행방항으로 2등분한 구조를 중심으로 상하 좌우 대칭적인 구조를 가지며, 이후 셀 프로그래밍을 위한 이온주입에 의해 선택 트랜지스터들을 나타내는 참조부호 S는 메모리 셀의 온 셀을 나타내는 문턱전압 (Threshold Voltage) Vth와 유사하게 설계되고, 상기 참조부호가 없는 선택트랜지스터들은 오프 셀을 나타내는 문턱전압 Vth와 유사한 레벨의 Vth를 갖게 된다.

도 6은 도 5의 다른 실시예로서 전술한 바와 같이, 매몰형 고농도 얕은(Shallow) 졍션(Junction)에 의한 콘택의 브레이크 다운 전압의 열화, 고농도 엔형 불순물의 확산층의 소자분리 문제들을 개선한 것으로 셀 동작은 도 5와 동일하다. 셀 동작은 먼저 선택된 뱅크의 메인 뱅크 선택라인 MBS1과 메인 뱅크 선택라인 MBS2에 하이레벨의 전압이 인가되고, 상하의 메인 뱅크 선택을 통하여 선택된 메인 비트라인 MB2과 선택된 그라운드 라인의 전압이 제3매몰 확산층 DB3으로 구성된 서브 비트라인 SB2에 각각 인가되며, 2개로 구성된 서브 뱅크 선택 라인 OBS,EBS의 전압 인가에 따라 인접한 두개의 컬럼중에 하나의 컬럼이 선택되며, 이후 선택된 워드라인 WLi에는 하이레벨의 전압을 인가하고, 비선택된 워드라인 WLi에는 로우레벨의 전압을 인가함에 따라 메인 비트라인 MB2에서 그라운드 라인으로 전류 흐름 여부를 판별함으로써 데이타의 온,오프를 판별하게 된다. 일반적으로 VCC = 33.5V일때 온 셀의 문턱전압 Vth은 0.6V1.0V가 되고, 오프 셀의 Vth는 4.0V정도가 적절하다.

이러한 본 발명의 메모리 셀과 도 1에 도시된 종래기술의 메모리 셀을 비교하여 보면, 몇가지 점에서 차이를 보이며, 도 6에 실선으로 표시한 전류경로에서 보듯이 각 메인 비트라인 MB2과 그라운드 라인에서 서브 비트라인 SB2의 양단으로 연결되는 2중 경로를 형성함으로써 종래기술의 매몰형 고농도 엔형불순물 확산층의 저항 대비 1/2로 낮아지는 효과를 볼 수 있으며, 이는 고집적시 디자인 루울이 작아짐으로써 셀 트랜지스터의 길이(Length)를 확보하기 위하여 매몰형 고농도 엔형불순물 확산층의 도우즈(Dose)를 낮출 수 밖에 없음에 비춰볼때 중요한 점이다.

또한, 2중 경로를 형성함으로써 어떠한 위치의 메모리 셀을 읽더라도 일정한 소오스/드레인 저항을 유지시킴으로써 메모리 셀 특성의 단일화(Uniformity)을 개선할 수 있으며, 앞서 언급했듯이 공통적으로 사용되는 뱅크 선택 트랜지스터의 전류 구동능력을 향상시키기 위해 종래기술의 뱅크 선택 트랜지스터의 채널 폭(Width)이 제한 받는데 비해 본 발명은 상기 채널 폭을 원하는 만큼 크게해 줄 수 있으며, 크게 해주더라도 다른 종래기술들보다 메모리 셀 어레이내에서 상기 뱅크 선택 트랜지스터가 차지하는 비율이 작으므로 효과적인 셀 구조를 구현할 수 있다.

전술한 바와 같이, 본 발명은 메모리 셀 어레이내의 뱅크선택 트랜지스터의 전류 구동능력 및 전류산포를 향상시킬 수 있는 이점을 가진다.

Claims

노아형 마스크 롬에 있어서 열방향으로 각기 평행하게 신장되는 다수개의 메인 비트라인들과 상기 메인 비트라인들과 각기 평행하게 신장되며, 각기 비트라인 콘택을 통하여 연결되는 다수개의 제1매몰 확산층들과 서브 비트라인으로 사용하기 위하여, 상기 제1매몰 확산층들과 전기적으로 분리되며, 각기 그의 연장선에 신장되는 다수개의 제2매몰 확산층과 또 다른 서브 비트라인으로서 사용하기 위하여, 상기 제1 및 제2매몰 확산층들이 형성된 상기 메인 비트라인들사이에 각기 평행하게 신장되어 형성되는 다수개의 제3매몰 확산층들과 상기 제2 및 제3매몰형 확산층들과는 수직방향으로 신장하며, 이 제2 및 제3매몰형 확산층들과는 게이트 유전막을 사이에 두고 형성되는 복수개의 워드라인들과 상기 제1매몰 확산층들과 상기 제2매몰 확산층들을 각기 드레인과 소오스로 하여 상기 메인 비트라인들과 상기 서브 비트라인들을 연결하는 뱅크선택트랜지스터를 형성하기 위해, 행방향으로 신장되는 뱅크선택라인들과 상기 제2매몰 확산층들과 상기 제3매몰 확산층들을 각기 소오스와 드레인으로 하며, 상기 워드라인들을 각기 게이트로 하는 다수개의 메모리 셀들을 구비하는 메모리 셀 어레이와 상기 메모리 셀 어레이의 중앙에 배치되고, 상기 열방향의 홀수번째 메모리 셀들과 짝수번째 메모리 셀들을 선택적으로 연결하는 서브뱅크선택트랜지스터들을 형성하기 위해, 행방향으로 신장되는 서브뱅크선택라인쌍들을 구비함을 특징으로 하는 노아형 마스크 롬.
제1항에 있어서, 상기 비트라인 콘택들사이에 소자분리를 위해 형성되는 필드옥사이드를 더 구비함을 특징으로 하는 노아형 마스크 롬.
제2항에 있어서, 상기 필드옥사이드로 인해 상기 비트라인 콘택의 일부 부위에만 형성되는 고농도 엔형 불순물영역을 더 구비함을 특징으로 하는 노아형 마스크 롬.
제1항에 있어서, 상기 메인 비트라인들은 메탈로 이루어짐을 특징으로 하는 노아형 마스크 롬.
제1항에 있어서, 상기 서브뱅크선택라인쌍들을 중심으로 상기 메모리 셀 어레이가 상하 대칭적으로 배치되는 것을 특징으로 하는 노아형 마스크 롬.