DE4018977A1 - Nichtfluechtige halbleiter-speichervorrichtung mit spannungsstabilisierelektrode - Google Patents

Description

Die Erfindung betrifft Halbleiterspeicher, insbesondere nichtflüchtige Halbleiterspeicher mit Speicherzellen­ einheiten des NAND-Typs, welche programmierbar und elek­ trisch löschbar sind.

Mit der zunehmenden Notwendigkeit für hohe Leistung und hohe Zuverlässigkeit bei digitalen Rechnersystemen wird die Technik für hochintegrierte Speicherzellen unent­ behrlich. Es besteht ein großer Bedarf nach einem Fest­ körperspeicher mit verbesserter Datenspeicherfähigkeit, der bestehende externe Datenspeichergeräte für digitale Rechnersysteme, wie Floppyplatten-Diskettenlaufwerke, Festplattenlaufwerke oder ähnliches ersetzen kann.

Ein derzeit verfügbarer elektrisch löschbarer progra­ mierbarer Festwertspeicher (im folgenden als "EEPROM" bezeichnet) hat technische Vorteile wie etwa überlegene Zuverlässigkeit und höhere Datenprogrammierrate, gegen­ über magnetischen Datenspeichergeräten; die Gesamtspei­ chergröße des EEPROM ist aber immer noch nicht groß ge­ nug, um magnetische Datenspeichergeräte ersetzen zu können. Da in dem EEPROM jede der Speicherzellen grund­ sätzlich durch zwei Transistoren gebildet ist, kann nicht erwartet werden, daß die Integrationsdichte so anwächst, daß sie ausreichend wäre, dem EEPROM eine be­ nötigte Speichergröße zu verleihen, welche es dem EEPROM erlaubte, übliche magnetische Datenspeichergerä­ te zu ersetzen.

Kürzlich ist ein EEPROM des NAND-Typs als nichtflüchti­ ger Halbleiterspeicher mit verbesserter Speicherfähig­ keit entwickelt worden. Bei diesem Speicher sind Spei­ cherzellen in eine vorgewählte Anzahl von Speicherzel­ len-Blockabschnitten (memory cell block sections) grup­ piert, von denen jede eine Mehrzahl von Anreihungen bzw. Arrays von Speicherzellen enthält, die NAND-Zel­ lenarrays oder NAND-Zelleneinheiten genannt werden. Jede einzelne der Speicherzellen, die die NAND-Zellen­ einheit bilden, besteht typischerweise aus nur einem Transistor des floating-Gate-Typs, so daß nur ein Kon­ taktteil zwischen jedem Array von Speicherzellen und der entsprechenden, zugeordneten Bit-Leitung, benötigt wird. Die Belegungsfläche des geamten Speicherzellen­ abschnittes auf dem Substrat kann daher reduziert wer­ den, so daß sie viel kleiner als diejenige eines her­ kömmlichen EEPROMs ist, wodurch die Integrationsdichte des EEPROMs verbessert werden kann, mit dem Resultat, daß die Gesamtspeichergröße erhöht wird.

Beim NAND-Typ-EEPROM können Daten mittels Durchtunne­ lung zwischen dem floating Gate (freischwebenden Gate) des Transistors und dem Substrat durch einen zwischen beiden gebildeten isolierten Dünnfilm hindurch in eine gewünschte Speicherzelle eingeschrieben, aus ihr ausge­ lesen oder gelöscht werden. In diesem Sinne ist diese Art von Speicherzelle auch als Speicherzelle des FETMOS-Types bekannt.

Wenn die Speicherzelle insbesondere ein Transistor des N-Kanal-Typs ist, können Elektronen durch Durchtunne­ lung aus der Drainzone in das floating Gate bei Anlegen einer hochpegeligen Spannung von etwa 20 V an das Steuer-Gate des Zellentransistors injiziert werden, während seine Drain-Schicht auf 0 V gelegt wird. Die Folge ist, daß der Schwellenwert des Zellentransistors in positiver Polaritätsrichtung im Pegel verschoben wird.

Um die Elektronen, die im floating Gate gespeichert sind, in das Substrat zu "entlassen" (release), wird eine hochpegelige Spannung von beispielsweise 20 V an die Drainzone des Zellentransistors angelegt, dessen Steuer-Gate auf 0 V gelegt ist. In diesem Fall wird der Schwellenwert des Transistors in negativer Polaritäts­ richtung im Pegel verschoben. Die Dateneinschreib- und Löschoperationen im Zellentransistor können unter Ver­ wendung dieser beiden unterschiedlichen Spannungsanle­ gungen ausgeführt werden.

Um im Zellentransistor gespeicherte Daten auszulesen, wird eine Lesespannung eines vorgewählten Potential­ oder Spannungspegels an das Steuer-Gate des Transistors angelegt. Der logische "Typ" der gespeicherten Daten, d.h. logische "0" oder "1", kann durch Detektieren oder Feststellen, ob bei einer solchen Spannungsanlegung ein Kanalstrom im Transistor fließt oder nicht, bestimmt werden.

Der hochintegrierte NAND-Typ-EEPROM leidet jedoch am unerwünschten Auftreten der Durchbruch-Erscheinung (breakdown phenomenon), wie sie weiter unten erläutert werden wird. Wenn während der Daten-Einschreibe- und Löschmoden eine hochpegelige Spannung an die Drainzone eines Speicherzellen-Transistors angelegt wird, wird ein Durchbruch im PN-Übergang auftreten, beispielsweise zwischen der Drainzone und einer daran angrenzend im Substrat gebildeten Kanalstopper-Schicht oder Kanal­ sperrschicht (channel-stopper layer). Ein derartiger Durchbruch wird auch im Oberflächenteil der Drainzone auftreten; er wird allgemein als "Oberflächen-Durch­ bruch" (surface breakdown) bezeichnet.

Der Durchbruch ist sehr gefährlich für den EEPROM, weil er in großem Maße die Ausführung der Daten-Ein­ schreib-/Lösch-Operationen beeinträchtigt. Sogar dann, wenn es sich nicht um einen "kompletten" Durchbruch handelt, d. h. falls ein teilweiser Durchbruch auftritt, steigt der Stromfluß im Substrat abnormal an, wodurch es schwierig oder unmöglich wird, von dem floating Gate die darin gespeicherten oder gesammelten Elektronen sukzessive zu entfernen. Schwierigkeiten beim Entfernen oder Beseitigen von gespeicherten Elektronen führen zu einer Verminderung der Betriebszuverlässigkeit des EEPROMs oder - im schlimmsten Fall - zur Fehlfunktion desselben. Dasselbe gilt für den Fall eines EEPROMs mit dem, was Speicherzellen vom "FLOTOX"-Typ genant wird, oder für einen durch Ultraviolettstrahlung löschbaren EEPROM ("ultraviolet ray-erase" typ EEPROM).

Aufgabe der Erfindung ist somit, eine verbesserte nicht­ flüchtige Halbleiter-Speichervorrichtung zu schaffen, die hochintegriert ist und eine verbesserte Betriebs­ zuverlässigkeit aufweist.

Gegenstand der Erfindung ist eine spezifische nicht­ flüchtige Halbleiter-Speichervorrichtung mit einem halbleitenden Substrat, mit parallelen Datenübertra­ gungsleitungen, die über dem Substrat gebildet sind, und mit einem Speicherzellenabschnitt, der Speicher­ zellen entwhält, die einer bestimmten Bit-Leitung die­ ser Datenübertragungsleitungen zugeordnet sind. Die Speicherzellen können eine NAND-Typ-Zelleneinheit be­ inhalten, welche eine Reihenschaltung aus einer vorge­ wählten Anzahl von Datenspeicher-Transistoren mit Steuergate-Schichten und einem Schalttransistor auf­ weist. Vorgesehen ist ein Potentialstabilisator (potential stabilizer) mit einer leitfähigen Schicht, welche isoliert über dem Substrat vorgesehen ist und welche an die bestimmte Datenübertragungsleitung an­ grenzt, um eine vorgewählte konstante Spannung zu abzu­ nehnen, welche mindestens eine ausgewählte Zeitspanne lang, während der die NAND-Typ-Zelleneinheit einer Da­ ten-Einschreibe- oder -Löschoperation unterworfen ist, an das Substrat angelegt wird. Die vorgewählte Span­ nung kann eine Substrat-Spannung sein oder eine Wan­ nenpotential-Spannung (well-potential voltage) sein, falls die NAND-Zelleneinheit in einer im Substrat ge­ legenen halbleitenden Wannezone gebildet ist.

Im folgenden sind bevorzugte Ausführungsformen der Er­ findung anhand der Zeichnung näher erläutert. Es zei­ gen:

Fig. 1 eine schematische Draufsicht auf einen Haupt­ teil eines elektrisch löschbaren program­ mierbaren Festwertspeichers (EEPROM) des NAND-Typs gemäß einer bevorzugten Ausfüh­ rungsform der vorliegenden Erfindung,

Fig. 2 einen Schnitt längs der Linie II-II in Fig. 1,

Fig. 3 einen Schnitt längs der Linie III-III in Fig. 1,

Fig. 4 einen Schnitt längs der Linie IV-IV in Fig. 1,

Fig. 5 einen Schnitt längs der Linie V-V in Fig. 1,

Fig. 6 einen Schnitt längs der Linie VI-VI in Fig. 1,

Fig. 7 eine Schnittdarstellung eines EEPROMs gemäß einer anderen Ausführungsform der Erfindung,

Fig. 8 eine Schnittansicht des EEPROMs nach Fig. 7, längs einer anderen Schnittebene und

Fig. 9 eine Schnittansicht eines EEPROMs gemäß einer weiteren Ausführungsform der Erfin­ dung.

Gemäß Fig. 1 ist ein elektrisch löschbarer program­ mierbarer Festwertspeicher (EEPROM) entsprechend einer bevorzugten Ausführungsform der Erfindung allgemein mit 10 bezeichnet. Der EEPROM 10 hat ein halbleitendes Sub­ strat 12 eines bestimmten Leitfähigkeitstyps. Das Sub­ strat 12 kann ein schwach dotiertes P-Typ (P⁻-Typ) Sili­ zium-Substrat sein. Es ist zu beachten, daß in Fig. 1 zur besseren Verdeutlichung alle isolierenden Schichten fortgelassen sind; diese Schichten sind in den Schnit­ ten nach Fig. 2, 3, 4, 5 und 6 gezeigt.

Aus dem Substrat 12 ist eine Mehrzahl von NAND-Zellen­ einheiten 14 gebildet, obgleich in Fig. 1 zum Zweck der Vereinfachung der Darstellung nur eine NAND-Zellenein­ heit, mit "14i" bezeichnet, gezeigt ist (der Zusatz "i< kann eine ausgewählte ganze Zahl sein und darf fortge­ lassen werden). Jede dieser NAND-Zelleneinheiten hat wesentlich die gleiche Struktur; die folgende Erläute­ rung bezüglich der NAND-Zelle 14i ist ebenso auf die übrigen NAND-Zellen im EEPROM 10 anzuwenden.

Gemäß Fig. 1 besitzt die NAND-Zelleneinheit 14i ein Array aus einer vorgewählten Anzahl von Datenspeicher-Transistoren M, die miteinander in Reihe geschaltet sind. Jede NAND-Zelleneinheit besitzt ihrerseits zwei Wähltransistoren Qs1 und Qs2, die an beiden Enden des Arrays von Datenspeicher-Transistoren M vorgesehen sind, welche als "Speicherzellen-Transistor" oder "Zel­ len-Transistor" bezeichnet werden. Bei dieser Ausfüh­ rungsform sind acht Zellentransistoren M1, M2, . . ., M8 in der NAND-Zelleneinheit 14i vorgesehen, wenngleich eine derartige Anzahl nach Bedarf geändert werden kann, etwa auf 16, 32 o. dgl.

Die NAND-Zelleneinheit 14i ist einer entsprechenden Bit-Leitung BLi zugeordnet, die eine beispielsweise aus Aluminium hergestellte leitfähige Schicht 16 darstellt. Der erste Wähltransistor Qs1 ist an einem Ende des Ar­ rays (oder der Reihenschaltung) von Zellentransistoren M der NAND-Zelleneinheit 14i vorgesehen. Der Wähltran­ sistor Qs1 wird selektiv leitend gemacht, d. h. durchge­ schaltet. Wenn der Wähltransistor Qs1 durchgeschaltet ist, ist die NAND-Zelleneinheit 14i am Drain des Zel­ lentransistors M1 mit der entsprechenden Bit-Leitung BLi über den leitenden Wähltransistor Qs1 verbunden. Der zweite Wähltransistor Qs2 ist am entgegengesetzten Ende des Arrays (Reihenschaltung) von Zellen-Transisto­ ren M der NAND-Zelleneinheit 14i vorgesehen. Der Wähl­ transistor Qs2 wird ebenfalls wahlweise leitend ge­ macht. Wenn der Wähltransistor Qs2 durchgeschaltet ist, ist die NAND-Zelleneinheit 14i an der Sourceelektrode des Zellentransistors M8 mit einer gemeinsamen Source­ zone des EEPROMs 10 verbunden.

Die Speicherzellen-Transistoren M1 bis M8 in der NAND-Zelleneinheit 14i sind Metalloxidhalbleiter-Feldef­ fekttransistoren (MOSFETs), von denen jeder eine frei­ schwebende bzw. floating Gate-Schicht (floating gate layer) 18-i (i = 1, 2, . . ., 8) und ein Steuer-Gate 20-i (i = 1, 2, . . ., 8) aufweist; die Wähltransistoren Qs1 und Qs2 sind Schalt-MOSFETs, von denen jeder nur eine Steuergateschicht (control gate layer) aufweist, die später noch näher erläutert werden wird. Die Steuer­ gateschichten 20 der Zellentransistoren M dienen als "Wortleitungen" im EEPROM 10.

Der Aufbau der NAND-Zelleneinheit 14i ist nachstehend anhand der Fig. 2 bis 6 näher erläutert. In der Feld­ region (field region) des P⁻-Typ-Silzium-Substrats 12 ist eine isolierende Schicht 30 zur Elementtrennung ausgebildet, welche 800 nm dick ist. Die Elementtrenn­ schicht (element isolation layer) 30 bestimmt auf dem Substrat 12 die Oberflächenbereiche für den Element-Auf­ bau (Elementbildungsbereiche), wobei in jedem die­ ser Bereiche Speicherzellen ausgebildet sind. Eine P-Typ-Schicht 32 ist unterhalb der Elementtrennschicht 30 als eine Kanalstopper- oder -sperrschicht ausgebildet.

Wie in den Fig. 2 oder 3 dargestellt, ist eine erste Gateisolier-Dünnfilmschicht (gate insulation thin-film layer) 34 im Elementbildungsbereich auf dem Substrat 12 gebildet. Die erste Gateisolier-Dünnfilmschicht 34 be­ sitzt eine spezifisch ausgewählte Dicke, um zu ermög­ lichen, daß ein Tunnelstrom hindurchfließt. Eine erste polykristalline Siliziumschicht, die als die floating Gate-Schicht 18-i (i = 1, 2, . . ., 8 bei dieser Ausfüh­ rungsform) zum Speichern von(Ladungs-)Trägern von jedem NAND-Zellentransistor Mi dient, ist isoliert über der Gateisolier-Filmschicht 34 in jedem der NAND-Zellen­ transistorbereiche ausgebildet. Wie in Fig. 2 darge­ stellt, ist die floating Gate-Schicht 18 durch Muster­ bildung hergestellt, so daß sich ihre beiden Enden so weit erstrecken, daß sie in den an den entgegengesetz­ ten Seiten des NAND-Zelleneinheitbereichs gelegenen entsprechenden Elementtrennschichten 30 begrenzt wer­ den bzw. enden.

Eine zweite polykristalline Siliziumschicht, die als Steuergateschicht 20 dient, ist oberhalb der ersten polykristallinen Siliziumschicht, beispielsweise der floating Gate-Schicht 18, in jedem NAND-Zellentransi­ storbereich ausgebildet. Die Steuergateschicht 20-i ist durch eine zweite Gate-Isolierschicht 39, die zwischen die Schichten 18 und 20 eingefügt ist, isoliert. Die Steuergates 20-1, 20-2, . . ., 20-8 können als "Wortlei­ tungen" für die Speicherzellen-Transistoren M1, M2, . . ., M8 in der NAND-Zelleneinheit 14 genutzt werden.

Jede Steuergateschicht 20-i ist mit einer isolierenden Schicht 36 bedeckt, wie klar aus Fig. 2, 3 oder 4 er­ kennbar ist. Diese Schicht 36 kann durch einen CVD-Prozeß hergestellt werden und wird daher "CVD-Isolier­ schicht" genannt. Eine leitfähige Schicht 16, die als Bit-Leitung BLi dient, ist auf der CVD-Isolierschicht 36 ausgebildet, so daß sie die in Fig. 1 dargestellte lineare Grundrißgestalt aufweist. Die Bit-Leitungs­ schicht 16 kann aus Aluminium hergestellt sein. Die Bit-Leitungen BL sind mit einem vorherbestimmten Ab­ stand entlang der Richtung, in der sich die Wortleitun­ gen erstrecken, beispielsweise die Steuergateschichten 20 der Zellen-Transistoren M in den NAND-Zelleneinhei­ ten 14 zueinander parallel.

Zwei Wähltransistoren Qs1 und Qs2 sind an den beiden Enden der Reihenschaltung der NAND-Zellentransistoren M1 bis M8 vorgesehen. Der erste Wähltransistor Qs1 ist zwischen dem ersten Zellentransistor M1 der NAND-Zel­ leneinheit 14i und der dieser zugeordneten Bit-Leitung BLi angeschlossen, wie in Fig. 1 dargestellt ist. Der zweite Wähltransistor Qs2 ist zwischen den achten Zel­ lentransistor M8 der NAND-Zelleneinheit 14i und das Substrat 12 geschaltet, welches eine Substrat-Spannung Vss aufweist, die als die "Quellenspannung" ("source voltage") oder "gemeinsame bzw. Sammel-Quellenspannung" ("common source voltage") bezeichnet werden kann; in einigen Fällen kann es auf Masse-Spannungspotential ge­ legt werden.

Wie aus Fig. 5 hervorgeht, hat jeder der ersten und zweiten Wähltransistoren Qs1 und Qs2 eine Gate-Elektro­ de, die aus einer doppelschichtigen polykristallinen Siliziumschicht gebildet ist. Die doppelschichtige Gate-Elektrode des Wähltransistors Qs1 ist mit einer Wählgatesteuerleitung SG1 verbunden, während diejenige des zweiten Wähltransistors Qs2 mit einer Wählgate­ steuerleitung SG2 verbunden ist (vgl. Fig. 1).

Insbesondere weist der Wähltransistor Qs1 eine erste polykristalline Siliziumschicht 40 und eine zweite polykristalline Siliziumschicht 42 auf, welche isoliert über der Schicht 40 angeordnet ist. Die erste poly­ kristalline Siliziumschicht 40 ist durch Musterbildung aus derselben Schicht hergestellt, die zur Bildung der floating Gate-Schichten 18 der NAND-Zellentransistoren M geformt ist; die zweite polykristalline Silizium­ schicht 42 ist durch Musterbildung aus derselben Schicht hergestellt, die für die Bildung der Steuer­ gateschichten 20 der NAND-Zellentransistoren M vor­ gesehen ist. Das gleiche gilt für den anderen Wähl­ transistor Qs2; dieser besitzt eine erste polykristal­ line Siliziumschicht 44 und eine zweite polykristalli­ ne Siliziumschicht 46, welche unter Isolierung auf der Schicht 44 angeordnet ist. Die darunterliegende poly­ kristalline Schicht 44 ist durch Musterbildung aus der­ selben Schicht hergestellt, die zur Bildung der floating Gate-Schichten 18 geformt ist, während die zweite polykristalline Schicht 46 durch Musterbildung aus derselben Schicht hergestellt ist, die für die Bildung der Steuergateschichten 20 der NAND-Zellen­ transistoren M vorgesehen ist.

Das Substrat 12 weist stark dotierte N-Typ(N⁺-Typ)-Halb­ leiterschichten 48, 50, 52, 54, 56, 58, 60, 62 auf. Jede der N⁺-Schichten 48, 50, 52, 54, 56, 58 ist in einem spezifischen Teil der Substrat-Oberfläche posi­ tioniert, der zwischen jeweils zwei angrenzenden bzw. benachbarten Gate-Schichten 40 und 18-1, Gate-Schich­ ten 18-i und 18-(i+1) oder Gate-Schichten 18-8 und 44 festgelegt ist. Diese N⁺-Schichten sind durch Fremd­ atomdotieren gebildet, nachdem die Gateschichten 18, 20, 40, 42, 44 und 46 hergestellt worden sind und bevor die Bitleitungsschichten 16 im Herstellungsprozeß des EEPROMs 10 gebildet werden. Die N⁺-Schichten 48 können als Source- und Drainzone eines entsprechenden NAND-Zellentransistors Mi dienen. Da die Zellentransistoren M in Reihe geschaltet sind, wird eine der N⁺-Schichten 48, 50, 52, 54, 56, 58, 60 als Sourcezone eines be­ stimmten Zellentransistors Mi benutzt, während diese gleichzeitig als Drainzone eines benachbarten Zellen­ transistors M(i+1) benutzt werden kann. Beispielsweise wird die N⁺-Schicht 50 als Source des NAND-Zellentran­ sistors benutzt; gleichzeitig kann sie als Drain des NAND-Zellen­ transistors M2 wirken, welcher an den Zellen-Transistor M1 an­ grenzt (vgl. Fig. 5). Es ist zu beachten, daß die N⁺-Schicht 62 größer ist als die restlichen Schichten, da sie auch als Kontakt­ teil mit der Bit-Leitung 16 benutzt wird, in welcher in der CVD-Isolierschicht 36 ein Kontaktloch 64 ausgebildet ist, so daß die Bit-Leitung 16 mit der N⁺-Schicht 62 in Kontakt bringbar ist, die als Drain des ersten Wähltransistors Qs1 wirkt.

Der erste Wähltransistor Qs1 wird leitend gemacht (durchgeschaltet), um dadurch die NAND-Zelleneinheit 14i mit der entsprechenden, zugeordneten Bit-Leitung BL1 zu verbinden. Genauer gesagt: Wenn der Wähltran­ sistor Qs1 durchgeschaltet ist, ist die Drainelektrode des NAND-Zellentransistors M1 elektrisch mit der ent­ sprechenden Bit-Leitung BLi verbunden. Wenn anderer­ seits der zweite Wähltransistors Qs2 leitend gemacht ist, ist die NAND-Zelleneinheit 14i mit der gemeinsamen Quellenspannung an der Sourceelektrode des achten Zel­ lentransistors M8 in der NAND-Zelleneinheit 14i verbun­ den.

Sehr wichtig ist, daß die doppelschichtigen Gate-Struk­ turen des ersten Wähltransistors Qs1, beispielsweise die Schichten 40 und 42, sich an einer Mehrzahl von Kontaktstellen miteinander in direktem Kontakt befin­ den (in den Fig. 1 oder 6 nur eine mit 70 bezeichnete sichtbar). Leitfähige Schichten, etwa die dritte poly­ kristalline Siliziumschicht, die jeweils durch einen Musterbildungsprozeß hergestellt sind und eine Grund­ rißgestalt nach Fig. 1 aufweisen, können als Kontakt­ schichten zum Verbinden der Gate-Schichten 40 und 42 benutzt werden. Diese Schichten 70 können in einem vor­ bestimmten (gegenseitigen) Abstand entlang der Richtung parallel zu den Wortleitungen WL vorgesehen sein. Der Zwischenraum (Abstand) zwischen den Kontaktschichten 70 kann auf den Abstand zwischen einem Paar ausgewählter NAND-Zelleneinheiten festgesetzt werden, beispielsweise der NAND-Zelleneinheiten 14i und 14(i+8) oder 14(i+16) , obwohl er nicht notwendig ein fester Abstandswert zu sein braucht. In diesem Fall wird die untere Gate­ schicht 40 kontinuierlich gebildet, während die obere Gateschicht 42 in eine Mehrzahl von Schichtteilen auf­ geteilt ist, von denen je zwei angrenzende durch die Kontaktschicht 70 leitend verbunden bzw. zusammenge­ führt und gleichzeitig an die untere Gate-Schicht 40 angeschlossen sind. Eine ähnliche Kontaktstruktur kann ebenso für die doppelschichtige Gate-Elektrode des an­ deren Wähltransistors Qs2 benutzt werden, welche aus den Gateschichten 44 und 46 besteht.

Zusätzlich zu der vorgenannten NAND-Zellenstruktur ist eine andere leitende Schicht 72 von linearer Gestalt eigens in einem zwischen je zwei benachbarten Bit-Lei­ tungen BLi und BL(i+1) begrenzten Elementtrennbereich vorgesehen, der in Fig. 1 nicht sichtbar ist. Die zu­ sätzliche Schicht 72 ist auf der CVD-Isolierschicht 36 so gebildet, daß sie parallel zu den Bit-Leitungen BL verläuft. Die Schicht 72 kann eine Aluminium-Schicht sein, und sie kann zwischen je zwei benachbarten Bit-Leitungen BLi und BL(i+1) geformt sein.

Gemäß Fig. 6 ist die Schicht 72 mit dem P⁻Substrat 12 in der Weise verbunden, daß sie über das in der CVD-Isolierschicht 36 gebildete Kontaktloch 74 mit der Diffusionsschicht 76 vom P⁺-Typ verbunden ist, welche in der P-Typ-Schicht 78 gebildet ist, die im Substrat 12 als sog. "Kanalstopperschicht" (channel stopper) gebildet ist. Die Kanalstopperschicht 78 ist unterhalb der Elementtrennschicht 30 im Substrat 12 gebildet, so daß sie sich parallel zu den Bit-Leitungen BL er­ streckt. Die Schicht 72 ist durch die P⁺-Schicht 76 mit dem Substrat 12 des P⁻-Typs verbunden, so daß der Kon­ taktwiderstand zwischen der Schicht 72 und dem Substrat 12 minimiert werden kann. Durch eine derartige Anord­ nung ist die leitfähige Schicht 72 stabil auf die Sub­ strat-Spannung Vss gelegt; in diesem Sinne wird diese Schicht auch als "Substratspannungs-Stabilisierelek­ trode" bezeichnet.

Daten werden in die Speicherzellentransistoren M1 bis M8 in einer ausgewählten NAND-Zelleneinheit 14i sequen­ tiell eingeschrieben, wie dies im folgenden beschrie­ ben ist. Wenn der EEPROM 10 in den Dateneinschreibmodus gesetzt ist, wird zuerst der achte Zellentransistor M8 in der gewählten NAND-Zelleneinheit 14i dem Einschrei­ ben der Daten unterworfen; als nächster wird der sieben­ te Zellen-Transistor M7 dem Einschreiben der Daten un­ terworfen; die restlichen Zellentransistoren M6, . . ., M3, M2 und M1 werden dann nacheinander in dieser Rei­ henfolge dem Einschreiben der Daten unterworfen. Zu­ sammenfassend gilt für ein derartiges "sequentielles Dateneinschreiben"-Merkmal: Wenn eine NAND-Zellenein­ heit 14i als die gewählte NAND-Zelleneinheit bezeich­ net bzw. angesteuert ist, werden die darin enthaltenen Speicherzellentransistoren M nacheinander in einer spe­ zifischen Reihenfolge Dateneinschreiboperationen un­ terworfen, so daß der letzte Zellentransistor M8, der am weitesten von dem ersten Wähltransistor Qs1 zum Ver­ binden dieser NAND-Zelleneinheit 14i mit der entspre­ chenden Bit-Leitung BLi entfernt ist, zuerst gewählt wird; die benachbarten Zellentransistoren M7, . . ., M3, M2 werden nacheinander angewählt und der ersten Zel­ lentransistor M1, der an den ersten Wähltransistor Qs1 angrenzt, wird zuletzt gewählt.

Nach dem obigen "sequentiellen Dateneinschreibmodus" wird eine hochpegelige Spannung von beispielsweise 20 V an die an das Steuer-Gate des gewählten NAND-Zellen­ transistors M8 angeschlossene Wortleitung WL8 ange­ legt, um zuerst Daten in den Speicherzellen-Transistor M8 (M1) einzuschreiben, während eine niedrigpegelige Spannung von etwa 0 V an die Bit-Leitung BLi angelegt wird, die der ausgewählten NAND-Zelleneinheit 14i zu­ geordnet ist. Zu dieser Zeit ist oder wird an die an die Steuer-Gates der restlichen NAND-Zellentransisto­ ren M1 bis M7 angeschlossene Wortleitungen WL1 bis WL7 eine mittlere positive Spannung, die geringer als die hochpegelige Spannung und doch hoch genug ist, um diese Transistoren M1 bis M7 leitend zu machen, angelegt. Die mittlere Spannung kann 10 V betragen. (Die mittlere Spannung wird an die Bit-Leitung BLi angelegt, falls der Speicherzellen-Transistor M8 nicht einer Datenein­ schreib-Operation unterworfen ist.) Unter einer der­ artigen Bedingung kann eine Daten-Spannung, die auf der der ausgewählten NAND-Zelleneinheit 14i zugeordneten Bit-Leitung BLi auftritt, durch die restlichen Tran­ sistoren M1 bis M7 zum gewählten Transistor M8 über­ tragen werden, wenn der erste Wähltransistor Qs1 auf ein durch die Leitung SG1 übertragenes Wählgatesteuer­ signal (selection gate control signal) hin leitend ge­ macht ist. Daraufhin wird die Wortleitung WL8 auf die Substratspannung Vss gesetzt, beispielsweise 0 V. Im Ergebnis wird es (Ladungs-)Trägern, in diesem Fall Elektronen, ermöglicht, durch Tunneln bzw. Durchtun­ nelung aus dem Drain 58 heraus in sein floating Gate 18-8 injiziert zu werden. Das Speichern von Elektronen im floating Gate 18-8 bedeutet, daß Daten in den Zel­ lentransistor M8 eingeschrieben werden. Die restlichen Zellentransistoren M7, . . ., M2, M1 können in ähnlicher Weise, wie oben beschrieben, Dateneinschreib-Opera­ tionen unterworfen werden.

Das Löschen von Daten wird durch Freigeben von in floating Gates von NAND-Zellentransistoren M gesam­ melten bzw. aufgespeicherten Elektronen in einer "um­ gekehrtsequentiellen" Weise durchgeführt: Die NAND-Zellentransistoren M1 bis M8 werden nacheinander der Datenlösch-Operation in umgekehrter Reihenfolge des Dateneinschreibens unterworfen. Im Datenlösch-Modus wird eine hochpegelige Spannung von beispielsweise 20 V an eine einer gewählten NAND-Zelleneinheit 14i, die beispielsweise einen angewählten Zellen-Transistor M1 enthält, zugeordnete Bit-Leitung BLi angelegt; eine niedrigpegelige Spannung wird an eine Wortleitung WL1 angelegt, die an das Steuergate 18-1 des gewählten Zel­ lentransistors M1 angeschlossen ist. Mit dieser Span­ nungsanlegung werden die in dem floating Gate 18-1 ge­ speicherten Elektronen zum Substrat freigegeben. Dann wird der zweite Zellen-Transistor M2 dem Datenlöschen unterworfen. In diesem Fall wird die hochpegelige Span­ nung von z.B. 20 V an die Wortleitung WL1 angelegt, so daß der erste Zellentransistor M1 leitend gemacht wird, um als "Übertragungs-Gate" oder "Gatter" (transmission gate) zu wirken, welches es erlaubt, die angelegte hoch­ pegelige Spannung zum Drain des ausgewählten Zellen-Transistors M2 zu übertragen. Daher werden die Zellen-Transistoren M2, M3, . . ., M8 dem sequetiellen Daten­ löschen in dieser Reihenfolge unterworfen.

Während der obengenannten Einschreib-/Löschmoden ist die Substratspannungs-Stabilisierelektrode 72 konstant auf eine spezifische Spannung mit einem vorgewählten Potential fixiert, das gleich dem Massepotential (0 V) oder ein niedrigeres Potential negativer Polarität sein kann. Bei einer derartigen Spannungseinstellung kann die Schicht 72 zwangsweise stabil auf die vorgewählte konstante Spannung gelegt werden, auch wenn die Sub­ stratspannung Vss variiert infolge des Fließens von Tunnelstrom, beispielsweise durch den Transfer von Elektronen durch Durchtunnelung zwischen dem floating Gate 18 eines gewählten NAND-Zellentransistors 14 und dem Substrat 12, da etwaige Schwankungen in der Sub­ stratspannung Vss prinzipiell erfolgreich durch die Schicht 72 "absorbiert" werden können, und hilfsweise auch durch die Kanalstopperschicht 78, die mit der Sub­ stratspannungs-Stabilisierelektrode 72 verbunden ist. Das Ergebnis ist, daß unerwünschter Anstieg der Sub­ stratspannung Vss unterdrückt oder ausgeschlossen wer­ den kann, wodurch der Betriebsbereich des EEPROMs 10 erweitert und damit maximiert werden kann.

Es sollte beachtet werden, daß für die obige Anlegung konstanter Spannung an die Schicht 72 einige Methoden möglich sein können: Einerseits kann die Schicht 72 wäh­ rend der gesamten Datenzugriffsmoden des EEPROMs 10 auf eine konstante spezifische Spannung, beispielsweise die Substratspannung Vss, gelegt werden: andererseits kann die spezifische Spannung Vss selektiv in gleichbleiben­ den oder veränderlichen Intervallen, die während der Schreib-/Lösch-Moden spezifiziert werden, an die Schicht 72 angelegt werden.

Entsprechend der Ausführungsform mit dem "Substratspan­ nungsstabilisier"-Merkmal kann eine Potentialvariation im Substrat 12, die in hochintegrierten EEPROMs größer wird, während der Daten- Schreib- und Löschmoden wirk­ sam ausgeschaltet werden, mit dem Resultat, daß die Substratspannung Vss auf einen konstanten Spannungswert stabilisiert wird; die Spannungsdurchbrucherscheinung einschließlich des "Oberflächen-Durchbruches" kann aus­ geschaltet werden. Der Betriebsbereich von EEPROMs kann daher maximiert werden, dadurch exzellente Daten- Schreib-/Lösch-Operationen mit hoher Zuverlässigkeit anbietend.

Bei der obigen Ausführungsform ist es ebenfalls wich­ tig, daß die zusätzliche Schicht 72 zur Stabilisierung der Substratspannung Vss im Feldbereich positioniert ist, der zwischen zwei benachbarten NAND-Zelleneinheiten 14i und 14(i+1) auf dem Substrat 12 festgelegt ist, und daß der Kontaktbereich 74 angrenzend an die Kon­ taktschicht 70 spezifisch ausgebildet ist, um die obere Gate-Schicht 42 und die untere Gate-Schicht 40 der dop­ pelschichtigen Wählgatelektrode, die als Wählgate­ steuerleitung SG1 dient, miteinander zu verbinden. Mit anderen Worten: in einem "toten Raum", der eigentlich ohne Nutzen für irgendwelche Schichtenbildung ist, wird eine besondere Anordnung von Schichten zur Stabilisa­ tion der Substratspannung gebildet. Das bedeutet, daß das Hinzufügen der "Substratspannungs-Stabilisier"-Elektrode 72 prinzipiell keinen zusätzlichen Oberflä­ chenplatz des Substrates 12 von begrenzter Größe benö­ tigt. Daher kann die Integrationsdichte des EEPROMs 10 davor bewahrt werden, durch das Hinzufügen der Sub­ stratspannung-Stabilisierschicht 72 herabgesetzt zu werden.

Die obige Ausführungsform kann wie in den Fig. 7 und 8 dargestellt modifiziert werden; darin wird ein Sili­ zium-Substrat 90 vom N⁺-Typ verwendet, in welchem eine halbleitende Schicht 92 des P-Typs als sog. "Wannen-Zone" gebildet ist. Wie in Fig. 7 gezeigt ist, wird die NAND-Zelleneinheit 14 in im wesentlichen gleicher An­ ordnung wie bei der vorhergehenden Ausführungsform ge­ bildet, so daß sie eine Reihenschaltung von Speicher­ zellentransistoren M1 bis M8, einen ersten Wähltran­ sistor Qs1 und einen zweiten Wähltransistor Qs2 auf­ weist, welche in der Wannen-Zone 92 gebildet sind.

Gemäß Fig. 8 ist die Substratspannungs-Stabilisierein­ heit 72 über eine P⁺-Schicht 76 und eine Kanalstopper­ schicht 78 mit der Wannen-Zone 92 verbunden, in der ein Tunnelstrom infolge Daten-Einschreib- oder Löschope­ rationen in der NAND-Zelleneinheit 14 fließt und in der das Wannen-Potential Vw, wobei der Zusatz "w" für "Wanne" steht, variieren kann. Solche Wannenpotential­ schwankungen oder Instabilitäten können durch Nutzung der Schicht 72 vollständig kompensiert werden, da in diesem Fall die Schicht 72 das Potential Vw der Wannen- Zone dadurch stabilisierend wirkt, indem sie die Wan­ nen-Zone auf einen vorbestimmten Spannungswert legt, der gleich dem Wannen-Potential Vw oder einer geringe­ ren Spannung negativer Polarität sein kann. In dieser Ausführungsform kann die Schicht 72 als "Wannenpoten­ tial-Stabilisierelektrode" ("well-potential stabilizing electrode") bezeichnet werden.

Die vorgenannte doppelschichtige Wählgate-Schichtstruk­ tur des Wähltransistors Qs1 oder Qs2, oder beider, kann wie in Fig. 9 gezeigt modifiziert werden, worin die oberen und die unteren polykristallinen Silizium-Gate­ schichten 42 und 40 in direktem Kontakt miteinander sind ohne Anwendung irgendeiner Kontaktschicht, wie etwa der Kontaktschicht 70, wie sie in Fig. 3 gezeigt ist. Bei einer derartigen Anordnung kann die Konfigu­ ration der oberen Oberfläche (Oberseite) des EEPROMs flach gestaltet werden, so daß die Bit-Leitungsschicht 16 und die Substratspannungs-Stabilisierschicht 72 praktisch auf der gleichen Höhe positioniert werden können (vgl. Fig. 9).

Weiterhin kann beispielsweise der Kontaktbereich 64 für jede Bit-Leitung in seiner Position leicht in Richtung des Verlaufes der Wortleitungen verschoben werden, um einen vergrößerten Raum für die Substratspannungs­ stabilisierende Schicht 72 zu reservieren. Offensicht­ lich kann die vorliegende Erfindung nicht nur auf die oben vorgestellten EEPROMs des NAND-Zellen-Typs, son­ dern auch auf verschiedene andere Typen nichtflüchtiger Halbleiterspeicher angewandt werden, wie etwa EEPROMs des NOR-Typs, EEPROMs mit Speicherzellenstrukturen des FLOTOX-Typs, Ultraviolett-löschbare PROMs und dgl.

Claims (19)

1. Nichtflüchtige Halbleiter-Speichervorrichtung, um­ fassend
eine halbleitende Trägerschicht (12, 92), parallele Datenübertragungsleitungen (BL), die oberhalb der Trägerschicht (12, 92) gebildet sind, und
einen Speicherzellen-Abschnitt, der ein Array programmierbarer Speicherzellen (M1, M2, . . ., M8) enthält, die einer bestimmten Bit-Leitung (16, BLi) der Daten-Übertragungsleitungen (BL) zugeordnet sind, dadurch gekennzeichnet, daß
eine Potential-Stabilisiereinrichtung (72) iso­ liert oberhalb der Trägerschicht (12, 92) vorgese­ hen und an die bestimmte Datenübertragungsleitung (16, BLi) angrenzend angeordnet ist, um eine vorge­ wählte konstante Spannung zu empfangen, welche min­ destens in einer ausgewählten Zeitspanne, während der die Zelleneinheit vom NAND-Typ einer Datenzu­ griffsoperation unterworfen ist, an die Träger­ schicht (12, 92) angelegt ist.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeich­ net, daß die Speicherzellen eine Zelleneinheit (14i) des NAND-Typs mit einer Reihenschaltung einer vorgewählten Anzahl von Datenspeicher-Transistoren (M1 bis M8), die Steuergateschichten aufweisen, und einen Schalttransistor (Qs1) einschließen.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeich­ net, daß die Potential-Stabilisiereinrichtung (72) umfaßt:
eine isoliert über dem Substrat (der Träger­ schicht) (12) vorgesehene und angrenzend an die be­ stimmte Datenübertragungsleitung (16, BLi) angeord­ nete leitfähige Schicht (72), wobei die leitfähige Schicht (72) mit der Trägerschicht (12, 92) verbun­ den ist.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeich­ net, daß die leitfähige Schicht konstant mit der Trägerschicht (12, 92) verbunden ist, welche wäh­ rend der gesamten Dauer des Daten-Einschreibmodus oder -Löschmodus der Vorrichtung auf die vorgewähl­ te Spannung gelegt ist.

5. Vorrichtung nach Anspruch 3, dadurch gekennzeich­ net, daß die Trägerschicht umfaßt:
ein Halbleiter-Substrat (12) mit einem Oberflä­ chenabschnitt, in dem die Zelleneinheit des NAND-Typs gebildet ist.

6. Vorrichtung nach Anspruch 3, dadurch gekennzeich­ net, daß die Trägerschicht umfaßt:
ein Halbleiter-Substrat (12) eines ersten Leit­ fähigkeitstyps und
eine halbleitende Wannenzone (well-region)(92) eines zweiten Leitfähigkeitstyps, die in dem Sub­ strat mit einem Oberflächenbereich, auf dem (in dem) die Zelleneinheit des NAND-Typs geformt ist, gebildet ist.

7. Vorrichtung nach Anspruch 5 oder 6, dadurch gekenn­ zeichnet, daß die Trägerschicht (12, 92) einen Feldbereich (field area) aufweist, auf dem (in dem) die leitfähige Schicht (72) gebildet ist.

8. Vorrichtung nach Anspruch 7, gekennzeichnet durch eine im Substrat (12) im Feldbereich gebildete halbleitende Schicht (78) eines Leitfähigkeitstyps, der gleich dem des Substrates (12) ist, um als Ka­ nalstopperschicht (channel stopper layer) für die Zelleneinheit (14) des NAND-Typs zu dienen, wobei die leitfähige Schicht (70) mit der Halb­ leiter-Schicht (78) verbunden ist.

9. Vorrichtung nach Anspruch 8, gekennzeichnet durch eine in der halbleitenden Schicht (78) gebildete stark dotierte Halbleiter-Schicht (76), die deren Leitfähigkeitstyp demjenigen des Substrates (12) gleich ist, wobei die leitfähige Schicht (70) mit der stark dotierten Halbleiterschicht (76) in Kon­ takt steht.

10. Vorrichtung nach Anspruch 5, 6 oder 8, dadurch ge­ kennzeichnet, daß die leitfähige Schicht (72) zwi­ schen zwei benachbarten Datenübertragungsleitungen (BL) gebildet ist.

11. Vorrichtung nach Anspruch 5, 6 oder 8, dadurch ge­ kennzeichnet, daß die leitfähige Schicht (72) zwi­ schen jeweils zwei benachbarten Datenübertragungs­ leitungen (BL) gebildet ist.

12. Vorrichtung nach Anspruch 10 oder 11, dadurch ge­ kennzeichnet,
daß jeder Datenspeicher-Transistor (M) eine iso­ lierend oberhalb des Substrates (20) vorgesehene (Ladungs-)Trägerspeicherschicht (41) aufweist und
daß der Schalttransistor (SD) ein Wähl-Gate (selection gate) aufweist und zwischen der Reihen­ schaltung von Datenspeicher-Transistoren und einer entsprechenden Datenübertragungsleitung vorgesehen ist.

13. Vorrichtung nach Anspruch 12, dadurch gekennzeich­ net, daß der Schalttransistor (Qs1) eine doppel­ schichtige Gate-Elektrode aufweist, die eine erste isoliert über dem Substrat (12) aufgebrachte leit­ fähige Schicht (40) sowie eine zweite, oberhalb der ersten Schicht (40) vorgesehene und mindestens teil­ weise mit der ersten Schicht (40) verbundene leit­ fähige Schicht (42) aufweist.

14. Vorrichtung nach Anspruch 13, gekennzeichnet durch eine in einem vorbestimmten Abstand entlang der doppelschichtigen Gate-Elektrode vorgesehene Kon­ takt-Einrichtung (70), um die erste Schicht (40) mit der der zweiten Schicht (42) elektrisch zu ver­ binden.

15. Vorrichtung nach Anspruch 14, dadurch gekennzeich­ net, daß die erste Schicht (40) und die Träger-Spei­ cherschicht (18) in einer ersten polykristallinen Halbleiterschicht, die isoliert oberhalb des Sub­ strates (12) aufgebracht ist, gebildet sind.

16. Vorrichtung nach Anspruch 15, dadurch gekennzeich­ net, daß die zweite Schicht (42) und die Steuer- Gate-Schicht (20) in einer zweiten polykristallinen Schicht, die isoliert oberhalb der ersten polykri­ stallinen Halbleiter-Schicht aufgebracht ist, ge­ bildet sind.

17. Vorrichtung nach Anspruch 16, dadurch gekennzeich­ net, daß die Kontakt-Einrichtung eine Kontakt­ schicht (70) umfaßt, die in einer oberhalb der zweiten polykristallinen Halbleiterschicht gele­ genen dritten polykristallinen Halbleiterschicht gebildet ist.

18. Vorrichtung nach Anspruch 17, dadurch gekennzeich­ net, daß die leitfähige Schicht (72) sich minde­ stens teilweise mit der Kontaktschicht (70) über­ lappt.

19. Vorrichtung nach Anspruch 18, dadurch gekennzeich­ net, daß die leitfähige Schicht (72) eine Metall­ schicht umfaßt, die einen Schichtteil aufweist, der isoliert oberhalb der Kontaktschicht (70) aufge­ bracht ist.