KR940005899B1 - 불휘발성 반도체기억장치 - Google Patents

불휘발성 반도체기억장치 Download PDF

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마사시 와다
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

불휘발성 반도체기억장치
제1도는 본 발명의 1실시예에 따른 불휘발성 반도체기억장치의 구성을 나타낸 단면도.
제2도는 본 발명에 따른 16M 비트의 기억용량을 갖춘 불휘발성 메모리장치를 나타낸 평면도.
제3도는 제1도의 I-I'선을 따르는 단면도.
제4도는 제3도에 도시된 불휘발성 메모리장치의 제조방법을 나타낸 단면도.
제5도 내지 제17도는 각각 본 발명의 다른 실시예에 따른 불휘발성 반도체기억장치를 설명하기 위한 도면.
제18도와 제19도는 각각 종래의 불휘발성 반도체기억장치를 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
301 : n형 실리콘기판 302 : p형 웰
303 : 제어게이트 304 : 공통소오스
305 : 드레인 306 : 부유게이트
307 : 메모리셀어레이
[산업상의 이용분야]
본 발명은 불휘발성 반도체기억장치에 관한 것으로, 특히 5V의 단일전원화를 가능하게 한 플래시(flash)형 불휘발성 반도체기억장치에 관한 것이다.
[종래의 기술과 그 문제점]
근년의 반도체기술의 발전은 종래 고려되지 않았던 새로운 분야의 제품을 생산해 냄과 더불어 종래 제품의 대폭적인 경량화와 소형화를 가능하게 하는 등 혁신적인 변화를 세상에 제공하고 있고, 특히 반도체메모리기술은 눈부신 발전을 이루고 있으면서, 현대사회에 깊게 관계되는 기술로 되어 있다.
이러한 메모리는 크게 DRAM으로 대표되는 전원차단시에 기억이 소실되는 휘발성 메모리와 기억이 소실되지 않는 불휘발성 메모리로 분류할 수 있는데, 상기 불휘발성 메모리는 전원이 차단되어도 기억이 소실되지 않는 점이 최대의 특징으로, 독출전용의 메모리로서 널리 사용되고 있다. 또, 이 불휘발성 메모리는 소자의 제조단계에서 정보를 기입해 넣는 마스크 ROM, 사용자가 스스로 기입할 수 있는 PROM, 자외선을 조사함에 의해 소거가능하면서 재차 기록이 가능한 UV-EPROM, 전기적으로 소거가능한 EEPROM으로 분류할 수 있고, 그중 EERROM은 전기적으로 기록교체할 수 있기 때문에 사용자에 따라서는 가장 사용하기 편한 메모리이지만 기술적으로 극복해야 하는 문제점이 상당히 많다든지 고집적화가 어렵기 때문에 다른 메모리에 비해 사용하는 범위가 한정되고 있는 것이 현재 상황이다. 근년, 고집적화를 지향하는 플래시(flash)형 메모리가 주목을 받기 시작하고 있어 국내외에서 개발이 한창 진행되고 있는 바, 예컨대 1989년의 ISSCC(International Sloid State Circuit Conference)에서 미합중국의 인텔사(Intel社)와 시크사(Seeq社)에 의해 1M 비트의 플래시 메모리가 발표되어 이미 시판되고 있다.
그런데, 종래 플래시형 메모리의 기본적인 소자구조는 제18도에 도시된 바와 같이 실리콘기판(101)상에 형성된 부유게이트(102)와 제어게이트(103)의 2층게이트로 이루어진 MOS형 전계효과트랜지스터이고, 그 기록은 드레인(104)의 근방에서 발생된 핫캐리어(hot carrier)를 부유게이트(102)에 주입함에 따라 전기적으로 수행할 수 있다. 이 핫캐리어의 생성은 드레인(104)과 제어게이트(103)에 고전압을 인가하는 한편 소오스(105)를 접지시킴에 따라 챈널을 흐르는 전자가 드레인(104)근방의 고전계에 의해 가속됨으로써 발생된다. 한편, 소거는 소오스(105)에 고전압을 인가하는 한편 제어게이트(103)를 접지시킴에 따라 소오스(105)와 부유게이트(102)사이의 얇은 실리콘산화막(106)에 고전압을 인가하여 터널전류를 흐르게 함으로써 수행할 수 있다. 이러한 메모리셀의 특징은 상기 제18도로부터 알 수 있는 바와 같이 상당히 간단한 구조이면서도 부유게이트(102)와 제어게이트(103), 드레인(104) 및 소오스(105)가 모두 상호 자기정합되어 형성되어 있으므로 미세화 적합하게 된다.
그러나, 상기 제18도에 도시된 구조의 셀에서는 소거동작을 수행하는 경우 소오스(105)에 고전압을 인가할 때 부유게이트(102)와 중복되는 부분의 소오스(105) 영역의 표면에서 상당히 큰 밴드의 휨이 생기게 되어 컨덕션밴드(conduction band)와 밸런스밴드(balance band)사이에서 터널이 발생되는 상태로 된다. 이 때문에 공핍층중에서 캐리어가 발생되고, 이 캐리어가 다시 강한 전계로 가속되어 전리충돌(電離衝突)에 의해 다량의 캐리어가 소오스(105)와 실리콘기판(101)사이에서 흐르게 되어 큰 기판전류를 형성하게 된다는 문제가 있다. 그 결과 소거에 필요한 터널전류에 비해 상당히 큰 기판전류가 흐르기 때문에 소거에 필요한 고전압(Vpp ; 예컨대 12.5V)을 온칩(onk-chip)의 승압회로에 의해 공급하려는 경우에 상당히 공급능력이 큰 승압회로를 설치할 필요가 있어, 현실적인 칩사이즈의 메모리를 실현하는 것은 불가능하게 된다. 따라서, 외부로부터 상기 소거에 필요한 고전압(Vpp)을 공급하게 되어 소위 5V 단일전원화는 실현할 수 없게 된다.
한편, 상기한 결점을 방지하는 수단으로서 제19도에 도시된 바와같이 n형 실리콘기판(201)중에 형성된 p웰(202)내에 셀영역을 형성하는 방법이 제안되어 있는 바, 즉 소거를 수행하는 경우에는 n형 실리콘기판(201)과 p웰(202)과 더불어 메모리셀의 소오스(203) 및 드레인(204)에 고전압(Vpp)을 인가하는 한편 제어게이트(205)를 접지시킴으로써 얇은 게이트산화막(206)에 의해 터널을 발생시켜 부유게이트(207)로부터 전자를 발출하게 된다. 이 경우, 소오스(203)와 p웰(202)사이에는 고전압 인가되지 않기 때문에 앞서 설명한 밴드간 터널에 의한 기판전류의 문제가 없어 5V 단일전원화가 실현가능하게 된다.
그러나, 상기 제19도에 도시된 구조의 셀에서는 메모리셀을 블럭으로 분할하여 일관소거가 아니라 블럭마다의 기록교체를 수행하려고 하는 용도에 대해 블럭마다 웰을 설치할 필요가 있다. 이 때문에 웰사이의 분리영역의 필요하게 되어, 블럭분할수가 상당히 많은 경우에는 칩면적의 증대가 현저해지게 되어 현실적으로 되지 않는 다는 결점이 있다.
이와 같이 종래의 불휘발성 반도체기억소자는 소오스로부터의 터널에 의한 소거시에는 밴드간 터널에 의한 과대한 기판전류가 흐르기 때문에 소위 5V 단일전원화가 어렵게 된다. 또, 반도체기판에 형성된 웰중에 웰영역을 형성하는 것이 고려되지만, 이 경우 블럭마다의 소거를 수행하기 위해서는 웰을 분할할 필요가 있기 때문에 칩면적이 증대된다는 결점이 있다.
[발명의 목적]
본 발명은 상기한 결점을 감안하여 이루어진 것으로, 플래시형 불휘발성 메모리에 있어서 밴드간 터널에 의한 기판전류의 발생을 억제하여 5V 단일전원화를 가능하면서, 블럭분할수가 많아도 칩면적의 증대를 초래하지 않는 불휘발성 반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명의 불휘발성 반도체기억장치는 제1도 전형의 반도체기판과, 이 반도체기판의 표면영역에 형성되는 제2도전형 불순물영역, 이 불순물영역의 표면영역에 매트릭스형상으로 배치됨과 더불어 기능적으로 블럭을 구성하는 복수개의 불휘발성 기억소자 및, 상기 반도체기판의 표면영역에 형성됨과 더불어 상기 불휘발성 기억소자의 내용의 기록교체동작을 수행하는 경우에 상기 불순물영역에 인가되는 전압과 상기 블럭을 구성하는 복수개의 불휘발성 기억소자의 공통소오스 또는 드레인에 인가되는 전압을 각각 제어하는 주변회로를 갖추고 있다.
또, 제1도전형의 반도체기판과, 이 반도체기판의 표면영역에 형성되는 제2도전형 불순물영역, 이 불순물영역의 표면영역에 매트릭스형상으로 배치됨가 더불어 기능적으로 복수의 블럭으로 분할되는 복수개의 불휘발성 기억소자 및, 상기 반도체기판의 표면영역에 형성됨과 더불어 상기 불휘발성 기억소자의 내용의 기록교체동작을 수행하는 경우에 상기 불순물영역에 인가하는 전압과 선택되지 않은 블럭의 불휘발성 기억소자의 공통소오스 또는 드레인에 인가되는 전압이 선택된 블럭의 불휘발성 기억소자의 공통소오스 또는 드레인에 인가되는 전압보다도 낮게 되도록 제어하는 주변회로를 갖추고 있다.
그리고, 제1도전형의 반도체기판과, 이 반도체기판의 표면영역에 형성되는 복수의 제2도전형 불순물영역, 이 복수의 불순물영역을 상호 분리하는 소자분리용 도랑, 각 불순물영역의 표면영역에 매트릭스형상으로 배치됨과 더불어 기능적으로 블럭을 구성하는 복수개의 불휘발성 기억소자 및, 상기 반도체기판의 표면영역에 형성됨과 더불어 상기 불휘발성 기억소자의 내용의 기록교환을 수행하는 경우 선택된 블럭을 포함하는 불순물영역에 인가되는 전압과 선택된 블럭을 모두 전혀 포함하지 않은 불순물영역에 인가되는 전압 및 각 블럭의 불휘발성 기억소자의 공통소오스 또는 드레인에 인가되는 전압을 각각 제어하는 주변회로를 갖추고 있다.
또, 제1도전형의 반도체기판과, 이 반도체기판의 표면영역에 형성되는 복수의 제2도전형 불순물영역, 이 복수의 불순물영역을 상호 분리하는 소자분리용 도랑, 각 불순물영역의 표면영역에 매트릭스형상으로 배치됨과 더불어 기능적으로 복수의 블럭으로 분할하는 복수개의 불휘발성 기억소자 및, 상기 반도체기판의 표면영역에 형성됨과 더블어 상기 불휘발성 기억소자의 내용이 소거동작을 수행하는 경우 선택된 블럭을 포함하는 불순물영역에 인가되는 전압 및 선택되지 않은 블럭의 불휘발성 기억소자의 공통소오스 또는 드레인에 인가되는 전압이 선택된 블럭의 불휘발성 기억소자의 공통소오스 또는 드레인에 인가되는 전압보다도 낮게 되도록 제어하는 주변회로를 갖추고 있다.
[작용]
이러한 구성에 따르면, 불순물영역에 인가되는 전압과 선택된 블럭의 불휘발성 기억소자의 공통소오스 또는 드레인에 인가되는 주변회로에 의해 제어함에 따라 밴드간 터널에 의한 기판전류의 발생을 억제시킨 채 불휘발성 기억소자의 내용의 소거동작을 수행하는 것이 가능하게 된다.
또, 불순물영역에는 기능적으로 복수의 블럭으로 분할되는 복수개의 불휘발성 기억소자가 형성되어 있기 때문에 소거동작이 일괄적으로가 아니고 블럭마다의 소거가 가능하게 되고, 블럭분할수가 많아도 칩면적의 증대를 초래하는 일도 없다.
더욱이, 복수의 불순물영역은 상호 소자분리용 도랑에 의해 분리되어 있는 바, 즉 선택된 블럭을 포함하는 불순물영역에 인가되는 전압과 선택된 블럭의 불휘발성 기억소자의 공통소오스 또는 드레인에 인가되는 전압을 주변회로에 의해 제어함으로써 밴드간 터널에 의한 기판전류의 발생을 억제할 수 있음과 더불어 블럭소거가 가능하게 되고, 또 블럭분할수가 많아도 칩면적의 증대를 초래하는 일도 없다.
[실시예]
이하, 도면의 참조해서 본 발명의 1실시예에 대해 상세하게 설명한다.
제1도는 본 발명의 1실시예에 관한 불휘발성 반도체기억장치의 구성을 나타낸 도면으로, n형 실리콘기판(301)중에는 p형 웰(302)이 형성되어 있고, 이 p형 웰(302)중에는 제어게이트(303)와 공통소오스(304), 드레인(305) 및 부유게이트(306)로 이루어진 메모리셀이 복수개 매트릭스형상으로 배치되어 있으며, 이 복수개의 메모리셀로 이루어진 메모리셀어레이(307)는 필요에 따라 기능적으로 1개 이상의 블럭으로 분할되어 있다.
또, 메모리셀어레이(307)의 주변에는 주변회로(도시되지 않음)가 형성되어 있는데, 이 주변회로는 메모리셀의 내용의 소거를 수행하는 경우 p형 웰(302)에 인가되는 전압과, 선택된 블럭의 메모리셀의 공통소오스(304) 또는 드레인(305)에 인가되는 전압 및 선택되지 않은 블럭의 메모리셀의 공통소오스 또는 드레인(305)에 인가되는 전압을 제어하게 된다. 즉, 메모리셀의 공통소오스(304) 또는 드레인(305)과 p형 웰(302)의 사이에는 밴드간 터널에 의한 기판전류의 발생이 실질적으로 문제로 되지 않는 정도의 전압이 인가된다. 이에 따라 칩면적을 증가시키지 않고서 밴드간 터널에 의한 기판전류의 발생을 억제하여 블럭마다의 기록교체를 수행하게 된다.
제2도와 제3도는 본 발명의 1실시예에 관한 불휘발성 반도체기억장치를 예컨대 16M 비트의 기억용량을 갖춘 불휘발성 메모리장치에 작용한 것으로, 여기서 제2도는 상기 불휘발성 메모리장치의 칩전체의 평면개략도, 제3도는 상기 제2도의 I-I'선에 따르는 단면도의 일례로서, p형 웰(401)이 메모리셀의 복수의 블럭 또는 모든 메모리셀의 블럭을 포함하여 형성된 것이다. 또 311은 메모리셀매트릭스, 312는 주변회로, 313-1∼313-n은 블럭, 314는 승압회로를 각각 나타내고 있다.
p형 실리콘기판(400)의 표면영역에는 부유게이트(406)와 공통소오스(412), 드레인(413) 및 제어게이트(409)로 이루어진 메모리셀이 복수개 형성되어 메모리셀매트릭스(311)를 구성하고 있다. 이들 복수개의 메모리셀로 이루어진 메모리셀매트릭스(311)는 필요에 따라 기능적으로 블럭(313-1∼313-n)으로 분할되어 있고, p형 실리콘기판(400)중에는 복수의 블럭 또는 모든 메모리셀의 블럭(313-1∼313-n)을 포함하여 p형 웰(401)이 형성되어 있는데, 이 p형 웰(401)은 블럭(313-1∼313-n)마다 각각 형성되어 있어도 좋다. 또 n형 실리콘기판(400)의 주변에는 주변회로(312)와 승압회로(314)가 형성되어 있는데, 이 주변회로(312)와 승압회로(314)는 주로 게이트(411)와 소오스(414,416) 및 드레인(415,417)으로 이루어진 트랜지스터에 의해 구성되어 있다.
그런데, 이 불휘발성 메모리장치는 메모리셀매트릭스(311)가 4096×4096개의 어레이구성으로 되어 있는바, 예컨대 소오스를 공유하는 2열(2列 ; 8192바이트)을 1개의 블럭으로 하면 2048개의 블럭(313-1∼313-2048)으로 분할 할 수 있다. 이러한 반도체기억장치의 블럭소거를 수행하기 위해서는 실리콘기판(400)과 p형 웰(401)에 외부전원전압(Vcc ; 예컨대 5V)을 인가하는 한편 모든 메모리셀의 제어게이트(409)에 접지전위(Vss)를 인가하고, 또 선택된 블럭의 공통소오스(412)에 고전압(Vpp)을 인가하게 되는데, 이 고전압(Vpp)은 동일한 칩상에 형성된 승압회로(314)에 의해 외부전원전압(Vcc)을 승압시킨 전위를 이용함에 의해 외부로부터는 5V 단일전원동작을 하는 것처럼 보이게 된다. 기록모드에서는 실리콘기판(400)과 p형 웰(401)에 접지전위(Vss)를 인가하는 한편, 선택된 메모리셀의 드레인(413)과 제어게이트(409)에 고전압(Vpp)을 인가하고, 드레인(413)근방에서 발생되는 핫캐리에를 부유게이트(406)에 주입함에 따라 수행된다. 이때 주변회로(312)의 p형 웰(402)의 전위는 접지전위(Vss)로 설정해 놓음에 따라 기록·소거·독출중 어느 모드에서도 기판상의 p형 웰(402)을 동일한 전위로 동작시킬 수 있게 된다.
이러한 구성에 의하면, 메모리셀의 소거동작을 수행하는 경우 p형 웰(401)이 선택된 블럭의 메모리셀의 공통소오스(412) 또는 드레인(413)사이에 큰 전압이 인가되지 않도록 주변회로(312)에 의해 제어할 수 있다. 이 때문에 밴드간 터널에 의한 기판전류의 발생이 실질적으로 문제로 되지 않는 정도로 저감하는 것이 가능하게 되어 5V의 단일전원화를 달성할 수 있다. 또, p형 웰(401)에는 복수의 블럭 또는 모든 메모리셀의 블럭(313-1∼313-n)이 형성되어 있기 때문에 칩면적을 증대시키는 일도 없게 된다.
제4(a)도 내지 제4(c)도는 상기 제3도의 불휘발성 메모리장치의 제조방법에 대해 상세히 나타낸 도면으로, 먼저 제4(a)도에 도시된 바와같이 p형 실리콘기판(400)에 메모리셀영역의 p형 웰(401)과 주변회로 영역의 p형 웰(402)을 각각 형성하고, 주변회로영역의 p형 웰(402)에는 n형 웰(403)을 더 형성하게 된다. 또 그 전체면에 100Å정도의 제1실리콘산화막(404)을 성장시킨 다음, 계속해서 제1다결정실리콘층(405)을 퇴적형성하고, 이어 제4(b)도에 도시된 바와 같이 공지의 포토리소그라피기술을 이용하여 제1다결정실리콘층(405)의 패터닝을 수행해서 부유게이트(400)로 되는 영역에 제1실리콘산화막(404)과 제1다결정실리콘층(405)을 잔존시키며, 또 이 제1다결정실리콘층(405)상에는 층간절연막으로서 실리콘산화막과 실리콘질화막의 복합막(407)을 형성하게 된다. 또 주변회로영역에 형성된 복합막(407)을 제거한 다음 주변회로에서의 트랜지스터의 게이트절연막으로 되는 제2실리콘산화막(408)을 성장시키고, 그 전체면에 제2다결정실리콘층(409)을 퇴적형성하게 된다. 이후 공지의 포토리소그라피기술을 이용해서 메모리셀부의 패터닝을 수행하여 2층의 다결정실리콘을 순차 에칭함으로써 자기정합된 2층 게이트구조(410)를 형성하고, 또 주변회로영역에서는 제2다결정실리콘(409)을 패터닝하여 트랜지스터의 게이트(411)를 형성하게 된다. 이어, 동 도면(c)에 도시된 바와 같이 메모리셀의 소오스(412)와 드레인(413)으로 되는 n
Figure kpo00001
형 영역을 예컨대 비소(As)를 이온주입함으로써 형성하고, 또 소오스(412)의 접합의 내압향상을 위해 인(P)을 소오스(412)에만 이온주입하며, 주변회로영역에서는 비소의 이온주입에 의해 n챈널 트랜지스터의 소오스(41)와 드레인(415)을 형성하게 된다. 그리고, 보론(B)의 이온주입에 의해 p챈널 트랜지스터의 소오스(416)와 드레인(417)을 형성하게 된다. 이후, 산화처리, 패시베이션막(passivation膜 ; 418)의 퇴적, 접촉구멍(419)의 개구, Al배선(420)의 형성, 보호막(421)의 퇴적을 각각 수행하여 반도체메모리장치를 완성하게 된다.
제5(a)도와 제5(b)도는 상기 제3도에 도시된 반도체메모리장치의 변형예이다. 즉, 제5도(a)에 도시된 반도체메모리장치는 n형 실리콘기판(501)상에 메모리셀영역(507)의 p형 웰(502)과, 주변회로영역(503)의 n챈널 트랜지스터(504)측에만 형성된 p형 웰(505)이 형성되어 있고, p챈널 트랜지스터(506)는 n형 실리콘기판(501)상에 어떠한 웰영역도 매개하지 않고서 형성되어 있다. 본 변형예의 경우에는 실리콘기판(501)에 형성되는 웰이 1종류어어서 좋고, 공정이 간단하게 된다는 이점이 있다. 또, 제5(b)도에 도시된 반도체메모리장치는 p형 실리콘기판(601)상에 p형 에픽텍셜층(602)이 형성되어 있고, 이 p형 에피텍셜층(602)에는 그 표면영역으로부터 실리콘기판(601)에 도달하는 n형 불순물층(603)이 형성되어 있으며, 이 n형 불순물층(603)은 그 층에 의해 분리된 p형 웰(604)이 1개 이상의 메모리셀블럭(제5(b)도에서는 1개의 블럭-; …605-K, 605-(K-1), …)을 포함하도록 형성되어 있는데, 이 p형 웰(604)은 전체의 메모리셀의 블럭(…6050K, 605-(K+1), …)을 포함하여 형성되도록 해도 좋다.
제6도 내지 제9도는 본 발명의 다른 실시예에 따른 불휘발성 반도체기억장치를 나타낸 도면으로, 제6도에 도시된 실시예에서는 n형의 실리콘기판(701)내에 메모리셀영역의 p형 웰(702)과 주변회로영역의 p형 웰(703)이 형성되어 있다. 상기 p형 웰(702)에 형성된 메모리셀의 셀구조는 얇은 산화막(704)을 매개하여 설치된 부유게이트(705)와 그 상부에 실리콘산화막 및 실리콘질화막의 복합막(706)을 매개해서 설치된 제어게이트(707)와, 부유게이트(705) 및 제어게이트(707)의 측벽부에 실리콘질화막(708)을 매개하는 한편 실리콘기판(701)상의 실리콘산화막(709)을 매개해서 설치된 선택게이트(701)로 이루어진 것을 특징으로 하고 있다.
이러한 반도체메모리장치에서는 블럭소거를 수행하는 경우 실리콘기판(701)과 p형 웰(702)에 외부전원전압(Vcc ; 예컨대 5V)를 인가하는 한편 모든 메모리셀의 제어게이트(707)와 선택게이트(710)에 접지전위(Vss)를 인가하고, 선택된 블럭의 드레인(711)에 고전압(Vpp)을 인가하게 되는데, 이 고전압(Vpp)은 동일 칩상에 형성된 승압회로에 의해 외부전원전압(Vcc)을 승압시킨 전위를 이용함에 따라 외부로부터는 5V단일전원동작을 하는 것처럼 보이게 된다. 또 기록을 수행하는 경우에는 실리콘기판(701)과 p형 웰(702)에 접지전위(Vss)를 인가하는 한편 선택된 메모리셀의 드레인(711)에 외부전원전압(Vcc)을 인가하고, 선택게이트(710)에 임계치정도의 전압(∼2V)을 인가하는 한편 제어게이트(707)에 고전압(Vpp)을 인가하며, 선택게이트(710)와 부유게이트(705) 사이의 기판표면부근에서 발생되는 핫캐리어를 부유게이트(705)에 주입함으로써 수행하게 된다. 그런데, 어느 경우에도 주변회로영역에서 p형 웰(703)의 전위는 접지전위(Vss)로 설정해 놓음으로써 기록·소거·독출중 어느 모드에서도 기판인 p형 웰(703)을 동일한 전위로 동작시키는 것이 가능하게 된다.
또, 동 도면에 있어서, 참조부호 712는 주변회로영역의 게이트, 713은 주변회로영역의 p형 웰(703)에 형성된 n형 웰, 714는 메모리셀의 소오스, 715와 716은 주변회로에서의 트랜지스터의 드레인과 소오스이다.
제7도에 도시된 실시예에서는 n형의 실리콘기판(801)내에 메모리셀영역의 p형 웰(802)과 주변회로영역의 p형 웰(809)이 형성되어 있는데, 상기 p형 웰(802)에 형성된 메모리셀의 셀구조는 얇은 산화막(803)을 매개해서 설치된 부유게이트(804)와 그 상부에 실리콘산화막 및 실리콘질화막의 복합막(805)을 매개해서 설치된 제어게이트(806)를 갖추고 있고, 이 제어게이트(806)의 일부는 부유게이트(804)에 의해 덮여지지 않은 챈널영역(807)의 상부까지 연장되어 있는 것을 특징으로 하고 있다.
이러한 반도체메모리장치에서는 블럭소거를 수행하는 경우 실리콘기판(801)과 p형 웰(802)에 외부전원전압(Vcc ; 예컨대 5V)을 인가하는 한편, 모든 메모리셀의 제어게이트(806)에 접지전위(Vss)를 인가하고, 또 선택된 블럭의 드레인(808)에 내부승압회로에서 발생된 고전압(Vpp)을 인가함에 의해 5V 단일전원으로써 소거동작이 가능하게 된다. 그리고, 기록을 수행하는 경우에는 실리콘기판(801)과 p형 웰(802)에 접지전위(Vss)를 인가하는 한편 선택된 메모리셀의 드레인(808)과 제어게이트(806)에 고전압(Vpp)을 인가하게 되고, 드레인(808)근방에 발생되는 핫캐리어를 부유게이트(804)에 주입함으로서 수행할 수 있다.
그리고, 동 도면에서 참조부호 810은 주변회로영역의 게이트, 811은 주변회로영역의 p형 웰(809)에 형성된 n형 웰, 812는 메모리셀의 공통소오스, 813과 814는 주변회로에서의 트랜지스터의 소오스와 드레인이다.
제8도에 도시된 실시예에서는 n형 실리콘기판(901)내의 메모리셀영역의 p형 웰(902)과 주변회로영역의 p형 웰(908)이 형성되어 있는데, 상기 p형 웰(902)에 형성된 메모리셀의 셀구조는 얇은 산화막(903)을 매개하여 설치된 부유게이트(904)와 그 상부에 실리콘산화막 및 실리콘질화막의 복합막(905)을 매개하여 설치된 제어게이트(906)로 이루어져 동일한 셀이 복수개 직렬접속되어 기본단위를 구성하는 소위 NAND 구성의 셀배치로 되어 있는 것이 특징이다.
이러한 반도체메모리장치에서는 블럭소거를 수행하는 경위 실리콘기판(901)과 p형 웰(902)에 외부전원전압(Vcc; 예컨대 5V)를 인가하는 한편 선택된 메모리셀의 제어게이트(906)에 접지전위(Vss)를 인가하고, 또 선택된 블럭의 드레인(911)에 내부승압회로에 의해 발생된 고전압(Vpp)를 인가함으로써 5V의 단일전원에 의한 소거동작이 가능하게 된다. 또, 기록을 수행하는 경우에는 실리콘기판(901)과 p형 웰(902)에 접지전위(Vss)를 인가하는 한편 선택된 메모리셀의 제어게이트(906)에 고전압(Vpp)를 인가하고, 터널전류에 의해 전자를 부유게이트(904)에 주입함으로써 수행할 수 있다.
그리고, 동 도면에 있어서, 참조부호 909는 주변회로영역의 게이트, 910은 주변회로영역의 p형 웰(908)에 형성된 n형 웰, 907은 메모리셀의 소오스, 912와 913은 주변회로에서의 트랜지스터의 소오스와 드레인이다.
제9도에 도시된 실시예에서는 n형 실리콘기판(1001)내에 메모리셀영역의 p형 웰(1002a, 1002b,…)이 복수개 형성되어 있고, 그중 1개의 p형 웰(1002a)에는 메모리셀의 복수의 블럭(1003-1,1003-2)이 형성되어 있다.
이러한 반도체메모리장치에서는 블럭소거를 수행하는 경우 시릴콘기판(1001)에 외부전원전압(Vcc; 예컨대 5V)을 인가하는 한편, 선택된 블럭을 포함하는 p형 웰(1002a)에는 외부전원전압(Vcc)을 인가하고, 그 p형 웰(1002a)에 형성되는 모든 메모리셀의 제어게이트(1006)에 접지전위(Vss)를 인가하게 된다. 또 p형 웰(1002a)의 선택된 블럭(1003-1)의 공통소오스(1004a)에는 내부승압회로에서 발생된 고전압(Vpp)을 인가함으로써 5V 단일전원에 의한 소거동작이 가능하게 된다. 그리고, p형 웰(1002a)의 선택되지 않은 블럭(1003-2)의 공통소오스(1004b)에는 외부전원전압(Vcc)을 인가하고, 선택된 블럭을 전혀 포함하지 않은 p형 웰(1002b)에는 전지전압(Vss)을 인가하기 때문에 어떠한 변화도 일어나지 않게 된다. 기록을 수행하는 경우에는 실리콘기판(1001)과 p형 웰(1002a, 1002b,…)에 접지전위(Vss)를 인가하는 판편 선택된 메모리셀의 드레인(1005)과 제어게이트(1006)에 고전압을 인가하고, 드레인(1005)근방에서 발생되는 핫캐리어를 부유게이트(1007)에 주입함에 따라 수행된다.
상기한 실시예들에 따르면 주변회로에 의해 각각의 영역에 인가되는 전압을 제어함에 따라 밴드간 터널에의한 기판전류의 발생을 억제할 수 있고, 이에 따라 5V 단일전원화가 가능하게 되어, 사용자에 따라서는 상당히 사용하기 쉬운 불휘발성 메모리장치를 제공할 수 있다. 또 웰에는 복수의 블럭 또는 전체의 메모리셀의 블럭이 형성되기 때문에 칩면적을 증대시키는 일도 없다.
제10도와 제11도는 본 발명의 다른 실시예에 따른 불휘발성 반도체기억장치를 나타낸 도면으로, 예컨대 16M비트의 기억용량을 갖춘 불휘발성 메모리장치에 적용한 것이다. 여기서, 제10도는 상기 불휘발성 메모리장치의 칩전체의 평면개략도, 제11도는 제10도의 Ⅱ-Ⅱ'선을 따르는 단면도로서, 참조부호 1124는 메모리셀매트릭스, 1125는 주변회로, 1126-1∼1126-n은 블럭, 1127은 승압회로를 각각 나타낸다.
이 제10도와 제11도에서는 n형 시릴콘기판(1100)내에는 메모리셀영역의 p형 웰(1103)과 주변회로영역의 p형 웰(1104)이 각각 형성되어 있으면서, 이들 p형 웰(1103, 1104)은 소자분리용 도랑(1101)에 의해 각각 분리되어 있다. 상기 메모리셀영역의 p형 웰(1103)내에는 메모리셀의 블럭(1126-1∼1126-n)이 1개씩 배치되어 있는데, 이 메모리셀영역의 p형 웰(1003)내에는 메모리셀의 복수개의 블럭 또는 모든 블럭(1126-1∼1126-n)이 형성되어도 좋다. 또주변회로영역의 p형 웰(1104)내에는 주변회로(1125)와 승압회로(1127)가 각각 형성되어 있는데, 이 주변회로(1125)와 승압회로(1127)는 주로 게이트(1113)와 소오스(1116,1118) 및 드레인(1117, 1119)으로 이루어진 트랜지스터에 의해 구성되어 있다.
그런데, 이러한 불휘발성 메모리장치는 메모리셀매트릭스(1124)가 4096×4096개의 어레이구성으로 되어있어, 예컨대 소오스를 공유하는 2열(8192비트)을 1개의 블럭으로 하면 2048개의 브럭(1126-1∼1126-2048)으로 분할할 수 있다. 이러한 메모리장치의 블럭소거를 수행하는 경우에는 실리콘기판(1100)에 외부전원전압(Vcc; 예컨대 5V)을 인가하는 한편, 선택된 블럭을 포함하는 p형 웰(1103)에 외부전원전압(Vcc)을 인가하고, 선택된 블럭을 포함하지 않는 p형 웰(1103)에는 접지전위(Vss)를 인가하면서 모든 메모리셀의 제어게이트(1128)에는 접지전위(Vss)를 인가하며, 외부전원전압(Vcc)이 인가된 p형 웰(1103)내의 선택된 블럭［1개의 p형 웰(1103)내에 복수의 블럭이 있는 경우］의 공통소오스(1114)의 고전압(Vpp)을 인가하게 되는데, 이 고전압(Vpp)은 동일 찹상에 형성된 승압회로(1127)에 의해 외부전원전압(Vcc)을 승압시킨 전위를 이용함에 따라 외부로부터는 5V 단일전원동작을 하는 것처럼 보이게 된다. 그리고, 기록을 수행하는 경우에는 실리콘기판(1100)과 p형 웰(1103)에 접지전위(Vss)를 인가하는 한편, 선택된 메모리셀의 드레인(1115)과 제어케이트(1128)에 고전압(Vpp)을 인가하게 되고, 드레인(1115)근방에서 발생되는 핫캐리어를 부유게이트(1108)에 주입함으로써 수행하게 된다. 그런데, 어느 경우에서도 주변회로(1125)의 p형 웰(1104)의 전위는 접지전위(Vss)로 설정해 높음에 따라 기록 · 소거·독출중 어느 모드에서도 기판인 p형 웰(1104)을 동일한 전위로 동작시킬 수 있다.
이러한 구성에 따르면, 메모리셀의 내용의 소거동작을 수행하는 경우 선택된 블럭을 포함하는 p형 웰(1003)과 선택된 블럭의 메모리셀의 공통소오스(1114) 또는 드레인(1115) 사이에 큰 전압이 인가되지 않도록 주변회로에 의해 제어할 수 있고, 이 때문에 밴드간 터널에 의한 기판전류의 발생이 실질적으로 문제로 되지 않는 정도로 저감하는 것이 가능하게 되어 5V전원의 단일화를 실현할 수 있다. 또 메모리부는 1개의 블럭이나 복수 또는 모든 메모리셀의 블럭을 포함하도록 하여 설치된 p형 웰(1103)이 소자분리용 도랑(1101)에 의해 전기적으로 분리되어 있기 때문에 블럭분할 수가 많아도 칩면적을 증대시키지 않고 대용량화를 달성할 수 있다.
제12(a)도 내지 제12(c)도는 상기 제11도에 도시된 불휘발성 메모리장치의 제조방법에 대해 상세하게 나타낸 도면으로, 먼저 동 도면 제12(a)도에 도시된 바와 같이 n형의 실리콘기판(1100)에 공지의 포토리소그라피기술을 이용하여 패터닝을 수행해서 소자분리용 도랑(1101)을 형성하는데, 이 도랑(1101)에는 화학기상성장법에 의해 퇴적된 실리콘산화막 또는 실리콘산화막을 매개로 다결정실리콘(1102)을 매립하여 표면을 평탄화하게 된다. 이후 메모리셀영역의 p형 웰(1103)과 주변회로영역의 p형 웰(1104)을 각각 형성하고, 상기 주변회로영역의 p형 웰(1104)에는 n형 웰(1105)을 더 형성하게 된다. 또 전체면에 100Å 정도의 제1실리콘산화막(1106)을 성장시킨 다음 계속해서 제1다결정실리콘층(1107)을 퇴적형성시키고, 이어 동 도면 제12(b)도에 도시된 바와 같이 공지의 포토리소그라피기술을 이용하여 제1다결정실리콘층(1107)의 패터닝을 수행하여 부유게이트로 되는 영역에 제1실리콘산화막(1106)과 제1다결정실리콘층(1107)을 잔존시키게 된다. 그리고, 이 제1다결정실리콘층(1107)상에는 층간절연막으로서 실리콘산화막과 실리콘질화막의 복합막(1109)을 형성함에 이어, 주변회로영역에 형성된 복합막(1109)을 제거한 다음 주변회로에서의 트랜지스터의 게이트절연막으로 되는 제2실리콘산화막(1110)을 성장시키고, 그 전체면의 제2다결정실리콘층(1111)을 퇴적형성하게 된다.
이후 공지의 포토리소그라피기술을 이용하여 메모리셀부의 패터닝을 수행하여 2층의 다결정실리콘을 순차 에칭해서 자기정합된 2층게이트구조(1112)를 형성하고, 주변회로영역에서는 제2다결정실리콘(1111)을 패터닝해서 트랜지스터의 게이트(1113)를 형성하게 된다. 이어, 동 도면 제12(c)도에 도시된 바와 같이 메모리셀의 소오스(1114)와 드레인(1115)으로 되는 n
Figure kpo00002
형 영역을 예컨대 비소(As)를 이온주입하여 형성하고, 또 소오스(1114)의 접합에 내압향상을 위해 인(P)을 소오스(1114)에만 이온주입하게 된다. 그리고, 주변회로영역에서는 비소의 이온주입에 의해 n챈널 트랜지스터의 소오스(1116)와 드레인(1117)을 형성하고, 보론(B)의 이온주입에 의해 p챈널 트랜지스터의 소오스(1118)와 드레인(1119)을 형성하게 된다. 이후 산화처리, 패시베이션막(1120)의 퇴적, 접촉구멍(1121)의 개구, Al배선(1122)의 형성, 보호막(1123)의 퇴적을 각각 수행하여 반도체메모리장치를 완성하게 된다.
또, 상기 제11도와 제12도에 도시된 실시예에서는 n형 실리콘기판(1100)내에 메모리셀의 p형 웰(1103)을 형성하였지만, 제13도에 도시된 바와 같이 n형의 실리콘기판(1300)상에 p형 에피텍셜층(1301)을 성장시키고, 도랑(1303)에 의해 p형 웰(1304)을 분리시켜도 동일한 효과를 얻을 수 있다. 여기서, 도면중 참조부호 1305는 공통소오스, 1306은 드레인, 1307은 부유게이트, 1308은 복합막, 1309은 제어게이트이다.
제14도 내지 제17도는 본 발명의 다른 실시예에 다른 불휘발성 반도체기억장치를 나타낸 도면으로, 제14도에 도시된 실시예에서는 n형 실리콘기판(1400)내에 소자분리용 도랑(1401)이 형성되어 있고, 이 도랑(1401)에는 화학기상성장법에 의해 퇴적된 실리콘산화막 또는 실리콘산화막을 매개해서 다결정실리콘(1402)이 매립되어 있다. 또 상기 도랑(1401) 사이에는 메모리셀영역의 p형 웰(1403)과 주변회로영역의 p형 웰(1404)이 각각 형성되어 있고, 상기 메모리셀영역의 p형 웰(1403)에는 1개이상의 메모리셀의 블럭이 형성되어 있으며, 예컨대 p형 웰(1403)에는 1개의 메모리셀의 블럭이 형성되어 있고, 또 주변회로영역의 p형 웰(1404)에는 n형 웰(1405)이 형성되어 있다. 메모리셀은 메모리셀영역의 p형 웰(1403)의 표면영역에 형성되어 있으면서, 얇은 산화막(1406)을 매개해서 설치된 부유게이트(1407)와, 그 상부에 실리콘산화막 및 실리콘질화막의 복합막(1408)을 매개하여 설치된 제어게이트(1409) 및, 부유게이트(1407)와 제어게이트(1409)의 측벽부에 실리콘질화막(1410)을 매개하는 한편 실리콘기판(1400)의 실리콘산화막(1411)을 매개해서 설치된 선택게이트(1412)로 이루어진 것을 특징으로 하고 있다.
이러한 불휘발성 메모리장치에서는 블럭소거를 수행하는 경우 실리콘기판(1400)과 선택된 블럭을 포함하는 p형 웰(1403) 및 선택된 블럭의 메모리셀의 공통드레인(1414)에 내부승압회로에 의해 발생된 고전압(Vpp)을 인가하는 한편, 모든 메모리셀의 제어게이트(1409)와 선택게이트(1412)에 접지전위(Vss)를 인가하여 수행하게 된다. 또 선택된 메모리셀의 블럭을 전혀 포함하지 않는 p형 웰(1403)에는 접지전위(Vss)를 인가함에 따라 어떠한 변화도 일어나지 않는다. 또, 동 도면에서 참조부호 1413은 주변회로영역의 게이트, 1415는 메모리셀의 소오스, 1416과, 1417은 주변회로에서의 트랜지스터의 소오스와 드레인이다.
제15도에 도시된 실시예에서는 n형 실리콘기판(1500)내에 소자분리용 도랑(1501)이 형성되어 있고, 이 도랑(1501)에는 화학기상성장법에 의해 퇴적된 실리콘산화막 또는 실리콘산화막을 매개해서 다결정실리콘(1502)이 매립되어 있으며, 그 도랑(1501) 사이에는 메모리셀영역의 p형 웰(1503)과 주변회로영역의 p형 웰(1504)이 각각 형성되어 있다. 상기 메모리셀영역의 p형 웰(1503)에는 1개이상의 메모리셀의 블럭이 형성되어지는데, 예컨대 그 p형 웰(1503)에는 메모리셀 블럭이 1개 형성되어 있고, 또 주변회로영역의 p형 웰(1504)에는 n형 웰(1505)이 형성되어 있다. 상기 메모리셀영역의 p형 웰(1503)에 형성된 메모리셀의 셀구조는 얇은 산화막(1506)을 매개해서 설치된 부유게이트(1507)와 그 상부에 실리콘산화막과 실리콘질화막의 복합막(1508)을 매개해서 설치된 제어게이트(1509)를 갖추고 있고, 이 제어게이트(1509)의 일부는 부유게이트(1507)에 의해 덮여지지 않는 챈널영역(1510)의 상부까지 연장되어 있는 것을 특징으로 하고 있다.
이러한 불휘발성 메모리장치에서는 불럭소거를 수행하는 경우 실리콘기판(1500)과, 선택된 블럭을 포함하는 p형 웰(1503) 및 선택된 블럭의 메모리셀의 드레인(1512)에 내부승압회로에 의해 발생된 고전압(1509)에 접지전위(Vss)를 인가하여 수행하게 된다. 이 경우 선택된 메모리셀의 블럭을 전혀 포함하지 않는 p형 웰(1503)에는 접지전위(Vss)를 인가함에 따라 소거동작이 일어나지 않는다. 그리고, 동 도면에서 참조부호 1511은 주변회로영역의 게이트, 1513과 1514는 주변회로에서의 트랜지스터의 소오스와 드레인, 1515는 메모리셀의 공통소오스이다.
제16도에 도시된 실시예에서는 n형 실리콘기판(1600)내에 소자분리용 도랑(1601)이 형성되어 있고, 이 도랑(1601)에는 화학기상성장법에 의해 퇴적된 실리콘산화막 또는 실리콘산화막을 매개해서 다결정실리콘(6502)이 매립되어 있으며, 그 도랑(1601) 사이에는 메모리셀영역의 p형 웰(1603)과 주변회로영역의 p형 웰(1604)이 각각 형성되어 있다. 상기 메모리셀영역의 p형 웰(1603)에는 1개이상의 메모리셀의 블럭이 형성되어 있고, 또 주변회로영역의 p형 웰(1604)에는 n형 웰(1605)이 형성되어 있다. 여기서, 메모리셀영역의 셀구조는 얇은 산화막(1606)을 매개해서 설치된 부유게이트(1607)와 그 상부에 실리콘산화막과 실리콘질화막의 복합막(1608)을 매개해서 설치된 제어게이트(1609)를 이루어져 있으면서, 동일한 셀이 복수개 직렬 접속되어 기본단위를 구성하는 소위 NAND 구성의 설배치로 되어 있는 것이 특징이다.
이러한 불휘발성 메모리장치에서는 실리콘기판(1600)과, 선택된 블럭을 포함하는 p형 웰(1603) 및, 선택된 블럭의 메모리셀의 공통소오스(1613)에 내부승압회로에 의해 발생된 고전압(Vpp)를 인가하는 한편, 선택된 메모리셀이 제어게이트(1609)에 접지전위(Vss)를 인가하여 수행하게 된다. 이 경우 선택된 메모리셀의 블럭을 포함하지 않는 p형 웰(1603)에서는 접지전위(Vss)를 인가함에 따라 소거동작이 일어나지 않는다. 그리고, 동 도면에서 1610은 주변회로영역의 게이트, 1611과 1612는 주변회로에서의 트랜지스터의 소오스와 드레인, 1614는 메모리셀의 드레인이다.
제17도에 도시된 실시예에서는 메모리셀이 n형 실리콘기판(1701)내에 형성된 p형 웰(1702)에 형성되어 있으면서 복수의 블럭(1705-1, 1705-2)이 1개의 p형 웰(1702)에 형성되어 있고, 이 p형 웰(1702)은 실리콘기판(1701)의 표면에 형성된 도랑(1704)에 의해 전기적으로 분리되어 있다. 이 도랑(1704)에는 화학적기상성장법에 의해 퇴적된 실리콘산화막 또는 실리콘질화막을 매개해서 형성된 다결정 실리콘(1703)에 의해 매립되어 있다.
이러한 불휘발성 메모리장치에서는 불럭소거를 수행하는 경우 실리콘기판(1701)과 p형 웰(1702)에 외부 전원전압(Vcc)을 인가하는 한편 모든 메모리셀의 제어게이트에 접지전위(Vss)를 인가하고, 또 선택된 블럭의 메모리셀의 공통소오스(1706)에 내부승압회로에 의해 발생된 고전압(Vpp)을 인가하는 한편 선택되지 않은 블럭의 메모리셀의 공통소오스(1707)에 외부전원전압(Vcc)을 인가함으로써 수행하게 된다. 여기서, 상기 고전압(Vpp)은 동일칩상에 형성된 승압회로에 의해 외부전원전압(Vcc)을 승압시킨 전위를 이용할 수 있기 때문에 5V 단일전원화를 실현할 수 있다. 또 선택된 블럭을 1개도 포함하지 않는 p형 웰(1702)에는 접지전위(Vss)를 인가함에 따라 그 메모리셀에서는 어떠한 변화도 일어나지 않는다. 그리고, 기록모드에서는 실리콘기판(1701)과 p형 웰(1702)을 접지전위(Vss)로 설정하는 한편 선택된 메모리셀의 드레인과 제어게이트 고전압(Vpp)을 인가함으로써 드레인 근방에서 발생된 핫캐리어를 부유게이트에 주입하여 수행하게 된다.
이러한 구성에 따르면, 밴드간 터널에 의한 기판전류의 발생을 억제할 수 있으므로 5V 단일전원에 의해 내부승압에 의한 소거가 가능하게 되어 사용자에 따라서는 상당히 사용하기 쉬운 불휘발성 메모리장치를 공급할 수 있게 된다. 또 메모리부는 1개 이상의 블럭을 포함하는 웰이 소자분리용 도랑에 의해 전기적으로 분리되어 있으므로 칩면적을 작게 할 수 있으면서 대용량의 메모리를 실현할 수 있다.
그리고, 상기한 실시예들에서는 n챈널형 메모리셀의 경우에 대해 설명하였지만, 도전형을 역으로 한 p챈널형 메모리셀의 대해서도 본 발명이 적용될 수 있음은 말할 필요도 없다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명의 불휘발성 메모리장치에 의하면 다음과 같은 효과를 달성할 수 있다.
실리콘기판내에서는 웰이 형성되어 있으면서 이 웰내에 메모리셀의 블럭이 형성되어 있고, 웰과 선택된 블럭의 메모리셀의 소오스 또는 드레인사이에는 큰 전압이 인가되지 않도록 주변회로에 의해 제어되고 있다. 이 때문에 밴드간 터널에 의한 기판전류의 발생이 억제될 수 있어 5V 단일전원화가 가능하게 됨과 더불어 소거동작이 일괄적이 아니라 블럭마다의 소거가 가능하게 되고, 웰의 분리에 도랑을 이용함으로써 칩면적의 증대가 초래되지 않게 된다.

Claims (9)

  1. 제1도전형 반도체기판과, 이 반도체기판의 표면영역에 형성된 제2도전형 불순물영역, 이 불순물영역의 표면영역에 매트릭스형상으로 배치됨과 더불어 기능적으로 블럭을 구성하는 복수개의 불휘발성 기억소자 및, 상기 반도체기판의 표면영역에 형성됨과 더불어 상기 불휘발성 기억소자의 내용의 기록교체동작을 수행하는 경우 상기 불순물영역에 인가되는 전압과 상기 블럭을 구성하는 복수개의 불휘발성 기억소자의 공통소오스 또는 드레인에 인가되는 전압을 각각 제어하는 주변회로(312,1125)를 구비한 것을 특징으로 하는 불휘발성 반도체기억장치.
  2. 제1항에 있어서, 상기 주변회로(312,1125)는 상기 불휘발성 기억소자의 내용의 소거동작을 수행하는 경우 상기 불순물영역에 인가되는 전압과, 선택되지 않은 블럭의 불휘발성 기억소자의 공통의 소오스 또는 드레인에 인가되는 전압이 선택된 블럭의 불휘발성 기억소자의 공통의 소오스 또는 드레인에 인가되는 전압보다도 낮게 되도록 제어하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  3. 제1항에 있어서, 상기 불순물영역은 소자분리용 도랑(1101,1303,1401,1501,1601,1704)에 의해 분리되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  4. 제1항에 있어서, 상기 불휘발성 기억소자의 내용의 소거동작을 수행하는 경우 상기 불순물영역에 인가되는 전압은 외부전원전압과 실질적으로 동등하고, 선택된 블럭의 불휘발성 기억소자의 공통소오스 또는 드레인에 인가되는 전압은 상기 외부전압을 내부승압회로(314,1127 ; 주변회로)에 의해 승압시킨 고전압인 것을 특징으로 하는 불휘발성 반도체기억장치.
  5. 제1항에 있어서, 상기 불휘발성 반도체소자는 반도체기판상에 터널 전류가 흐르는 제1절연막을 매개하여 배치되는 부유게이트와, 이 부유게이트상에 제2절연막을 매개해서 배치되는 제어게이트를 갖춘 것을 특징으로 하는 불휘발성 반도체기억장치.
  6. 제1항에 있어서, 상기 불휘발성 반도체소자는 반도체기판상에 제1절연막을 매개해서 배치되는 부유게이트와, 이 부유게이트상에 제2절연막을 매개해서 배치되는 제어게이트 및, 상기 부유게이트와 상기 제어게이트의 측벽에 제3절연막을 매개해서 배치되는 한편, 상기 반도체기판상에 제4절연막을 매개해서 배치되는 선택게이트를 갖춘 것을 특징으로 하는 불휘발성 반도체기억장치.
  7. 제1항에 있어서, 상기 불휘발성 기억소자는 반도체기판상에 제1절연막을 매개해서 배치되는 부유게이트와, 이 부유게이트상에 제2절연막을 매개해서 배치됨과 더불어 일부가 상기 부유게이트에 의해 덮여지지 않은 챈널영역상에 제3절연막을 매개해서 배치되는 제어게이트를 구비한 것을 특징으로 하는 불휘발성 반도체기억장치.
  8. 제1항에 있어서, 상기 불휘발성 기억소자는 반도체기판상에 제1절연막을 매개해서 배치되는 부유게이트와, 이 부유게이트상에 제2절연막을 매개해서 배치되는 제어게이트로 이루어진 기억소자가 복수개 직렬로 접속되어 기본단위를 구성하고 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  9. 제1항에 있어서, 상기 반도체기판은 n형 실리콘기판이고, 상기 불순물영역은 p형 웰인 것을 특징으로 하는 불휘발성 반도체기억장치.
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