JPH0750351A - 不揮発性半導体記憶装置並びにその製造方法及び使用方法 - Google Patents
不揮発性半導体記憶装置並びにその製造方法及び使用方法Info
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- JPH0750351A JPH0750351A JP5210909A JP21090993A JPH0750351A JP H0750351 A JPH0750351 A JP H0750351A JP 5210909 A JP5210909 A JP 5210909A JP 21090993 A JP21090993 A JP 21090993A JP H0750351 A JPH0750351 A JP H0750351A
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- semiconductor memory
- memory device
- transistor
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Abstract
(57)【要約】
【目的】 高集積化を可能にすると共に、製造工程を少
なくして製造コストを低減させる。 【構成】 ビット線３４に５Ｖを印加すると共に、制御
ゲート３１に−１０Ｖを印加し、これらによるファウラ
−ノルドハイムトンネリングによって、浮遊ゲート２５
から電子を引き抜く。このため、拡散層１６、１７に電
界緩和層を設ける必要がない。また、記憶トランジスタ
１３におけるゲート酸化膜２３の膜厚と選択トランジス
タ１４におけるゲート酸化膜２３の膜厚とを同じにする
ことができて、これらのゲート酸化膜２３を同時に形成
することができる。
なくして製造コストを低減させる。 【構成】 ビット線３４に５Ｖを印加すると共に、制御
ゲート３１に−１０Ｖを印加し、これらによるファウラ
−ノルドハイムトンネリングによって、浮遊ゲート２５
から電子を引き抜く。このため、拡散層１６、１７に電
界緩和層を設ける必要がない。また、記憶トランジスタ
１３におけるゲート酸化膜２３の膜厚と選択トランジス
タ１４におけるゲート酸化膜２３の膜厚とを同じにする
ことができて、これらのゲート酸化膜２３を同時に形成
することができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、記憶トランジスタ
と選択トランジスタとで記憶セルが構成されている不揮
発性半導体記憶装置並びにその製造方法及び使用方法に
関するものである。
と選択トランジスタとで記憶セルが構成されている不揮
発性半導体記憶装置並びにその製造方法及び使用方法に
関するものである。
【０００２】
【従来の技術】図１３は、不揮発性半導体記憶装置の一
従来例における記憶セルを示している。この一従来例で
は、Ｎ型の半導体基板１１中にＰ型のウェル１２が設け
られており、このウェル１２に設けられている記憶トラ
ンジスタ１３と選択トランジスタ１４とで記憶セルが構
成されている。そして、ウェル１２中には、Ｎ型の拡散
層１５〜１７とＮ- 型の拡散層２１、２２とが設けられ
ている。
従来例における記憶セルを示している。この一従来例で
は、Ｎ型の半導体基板１１中にＰ型のウェル１２が設け
られており、このウェル１２に設けられている記憶トラ
ンジスタ１３と選択トランジスタ１４とで記憶セルが構
成されている。そして、ウェル１２中には、Ｎ型の拡散
層１５〜１７とＮ- 型の拡散層２１、２２とが設けられ
ている。
【０００３】半導体基板１１上には、ゲート酸化膜２
３、２４を介して、記憶トランジスタ１３の浮遊ゲート
２５と選択トランジスタ１４のゲート電極つまり選択ゲ
ート２６とが設けられている。浮遊ゲート２５上には、
容量結合絶縁膜２７を介して、制御ゲート３１が設けら
れており、選択ゲート２６及び制御ゲート３１等は平坦
化絶縁膜３２に覆われている。平坦化絶縁膜３２には拡
散層１７に達するコンタクト孔３３が設けられており、
このコンタクト孔３３を介して、ビット線３４が拡散層
１７にコンタクトしている。なお、拡散層１５がソース
線になっている。
３、２４を介して、記憶トランジスタ１３の浮遊ゲート
２５と選択トランジスタ１４のゲート電極つまり選択ゲ
ート２６とが設けられている。浮遊ゲート２５上には、
容量結合絶縁膜２７を介して、制御ゲート３１が設けら
れており、選択ゲート２６及び制御ゲート３１等は平坦
化絶縁膜３２に覆われている。平坦化絶縁膜３２には拡
散層１７に達するコンタクト孔３３が設けられており、
このコンタクト孔３３を介して、ビット線３４が拡散層
１７にコンタクトしている。なお、拡散層１５がソース
線になっている。
【０００４】この様な不揮発性半導体記憶装置における
書込動作では、記憶トランジスタ１３の浮遊ゲート２５
からドレインである拡散層２１、１６へファウラ−ノル
ドハイムトンネリングで電子を引き抜くことによって、
記憶トランジスタ１３をデプレション化つまりオン状態
にする。また、消去動作では、拡散層２１、１６から浮
遊ゲート２５へファウラ−ノルドハイムトンネリングで
電子を注入することによって、記憶トランジスタ１３を
エンハンスメント化つまりオフ状態にする。
書込動作では、記憶トランジスタ１３の浮遊ゲート２５
からドレインである拡散層２１、１６へファウラ−ノル
ドハイムトンネリングで電子を引き抜くことによって、
記憶トランジスタ１３をデプレション化つまりオン状態
にする。また、消去動作では、拡散層２１、１６から浮
遊ゲート２５へファウラ−ノルドハイムトンネリングで
電子を注入することによって、記憶トランジスタ１３を
エンハンスメント化つまりオフ状態にする。
【０００５】選択トランジスタ１４をオン状態にするこ
とによって、記憶トランジスタ１３もオン状態であれば
ビット線３４からソース線である拡散層１５へ電流が流
れ、記憶トランジスタ１３がオフ状態であればこの電流
が流れないので、読出動作では、この電流によって記憶
情報を判定する。そして、図１３に示した不揮発性半導
体記憶装置では、これらの動作を行うために、次の表１
の様な電位を印加していた。
とによって、記憶トランジスタ１３もオン状態であれば
ビット線３４からソース線である拡散層１５へ電流が流
れ、記憶トランジスタ１３がオフ状態であればこの電流
が流れないので、読出動作では、この電流によって記憶
情報を判定する。そして、図１３に示した不揮発性半導
体記憶装置では、これらの動作を行うために、次の表１
の様な電位を印加していた。
【０００６】
【表１】
【０００７】ところで、上の表１に示した様に、書込時
にはビット線３４に１５Ｖの電位を印加するので、記憶
トランジスタ１３のドレインである拡散層１６の端部と
選択トランジスタ１４のドレインである拡散層１７の端
部とで接合降伏を生じない様に、これらの拡散層１６、
１７に電界緩和層としてのＮ- 型の拡散層２１、２２が
設けられている。
にはビット線３４に１５Ｖの電位を印加するので、記憶
トランジスタ１３のドレインである拡散層１６の端部と
選択トランジスタ１４のドレインである拡散層１７の端
部とで接合降伏を生じない様に、これらの拡散層１６、
１７に電界緩和層としてのＮ- 型の拡散層２１、２２が
設けられている。
【０００８】また、ゲート酸化膜の長期の信頼性を保証
するためには、ゲート酸化膜に印加される電界を一般的
には５ＭＶｃｍ-1以下にする必要がある。従って、１５
Ｖの電位をオン／オフする選択トランジスタ１４では、
３０ｎｍ以上の膜厚のゲート酸化膜２４が必要である。
するためには、ゲート酸化膜に印加される電界を一般的
には５ＭＶｃｍ-1以下にする必要がある。従って、１５
Ｖの電位をオン／オフする選択トランジスタ１４では、
３０ｎｍ以上の膜厚のゲート酸化膜２４が必要である。
【０００９】一方、記憶トランジスタ１３においてファ
ウラ−ノルドハイムトンネリングで電子の引き抜き及び
注入を行う部分には、９〜１０ＭＶｃｍ-1程度の電界を
印加する必要があり、ゲート酸化膜の膜厚をなるべく薄
くする必要がある。従って、ファウラ−ノルドハイムト
ンネリングを行う部分には、１０ｎｍ程度の膜厚のゲー
ト酸化膜２３が設けられている。
ウラ−ノルドハイムトンネリングで電子の引き抜き及び
注入を行う部分には、９〜１０ＭＶｃｍ-1程度の電界を
印加する必要があり、ゲート酸化膜の膜厚をなるべく薄
くする必要がある。従って、ファウラ−ノルドハイムト
ンネリングを行う部分には、１０ｎｍ程度の膜厚のゲー
ト酸化膜２３が設けられている。
【００１０】
【発明が解決しようとする課題】しかし、図１３及び表
１に示した一従来例では、電界緩和層としてのＮ- 型の
拡散層２１、２２を設ける必要があるので、高集積化が
難しかった。また、ゲート酸化膜２３とゲート酸化膜２
４とで膜厚が互いに異なっているので、これらのゲート
酸化膜２３、２４を同時には形成することができず、製
造工程が多くて、製造コストが高かった。
１に示した一従来例では、電界緩和層としてのＮ- 型の
拡散層２１、２２を設ける必要があるので、高集積化が
難しかった。また、ゲート酸化膜２３とゲート酸化膜２
４とで膜厚が互いに異なっているので、これらのゲート
酸化膜２３、２４を同時には形成することができず、製
造工程が多くて、製造コストが高かった。
【００１１】
【課題を解決するための手段】請求項１の不揮発性半導
体記憶装置は、浮遊ゲート２５及び制御ゲート３１を有
する記憶トランジスタ１３と選択トランジスタ１４とで
記憶セルが構成されている不揮発性半導体記憶装置にお
いて、前記浮遊ゲート２５に対してファウラ−ノルドハ
イムトンネリングを生じさせる第１のゲート誘電体膜２
３の膜厚と前記選択トランジスタ１４における第２のゲ
ート誘電体膜２３の膜厚とが互いに等しいことを特徴と
している。
体記憶装置は、浮遊ゲート２５及び制御ゲート３１を有
する記憶トランジスタ１３と選択トランジスタ１４とで
記憶セルが構成されている不揮発性半導体記憶装置にお
いて、前記浮遊ゲート２５に対してファウラ−ノルドハ
イムトンネリングを生じさせる第１のゲート誘電体膜２
３の膜厚と前記選択トランジスタ１４における第２のゲ
ート誘電体膜２３の膜厚とが互いに等しいことを特徴と
している。
【００１２】請求項２の不揮発性半導体記憶装置は、請
求項１の不揮発性半導体記憶装置において、前記選択ト
ランジスタ１４のゲート電極２６と前記浮遊ゲート２５
とが同一層の導電体層から成っていることを特徴として
いる。
求項１の不揮発性半導体記憶装置において、前記選択ト
ランジスタ１４のゲート電極２６と前記浮遊ゲート２５
とが同一層の導電体層から成っていることを特徴として
いる。
【００１３】請求項３の不揮発性半導体記憶装置は、請
求項２の不揮発性半導体記憶装置において、前記制御ゲ
ート３１と同一層の導電体層から成る配線４４が、前記
ゲート電極２６と同一の平面形状でこのゲート電極２６
の上層に配置されており且つこのゲート電極２６と電気
的に短絡されていることを特徴としている。
求項２の不揮発性半導体記憶装置において、前記制御ゲ
ート３１と同一層の導電体層から成る配線４４が、前記
ゲート電極２６と同一の平面形状でこのゲート電極２６
の上層に配置されており且つこのゲート電極２６と電気
的に短絡されていることを特徴としている。
【００１４】請求項４の不揮発性半導体記憶装置の製造
方法は、請求項１の不揮発性半導体記憶装置を製造する
に際して、前記第１及び第２のゲート誘電体膜２３を同
時に形成することを特徴としている。
方法は、請求項１の不揮発性半導体記憶装置を製造する
に際して、前記第１及び第２のゲート誘電体膜２３を同
時に形成することを特徴としている。
【００１５】請求項５の不揮発性半導体記憶装置の使用
方法は、請求項１の不揮発性半導体記憶装置を使用する
に際して、前記記憶トランジスタ１３のドレイン１６に
正電位を印加すると共に前記制御ゲート３１に負電位を
印加することによる前記ファウラ−ノルドハイムトンネ
リングによって、前記浮遊ゲート２５から電子を引き抜
くことを特徴としている。
方法は、請求項１の不揮発性半導体記憶装置を使用する
に際して、前記記憶トランジスタ１３のドレイン１６に
正電位を印加すると共に前記制御ゲート３１に負電位を
印加することによる前記ファウラ−ノルドハイムトンネ
リングによって、前記浮遊ゲート２５から電子を引き抜
くことを特徴としている。
【００１６】
【作用】請求項１の不揮発性半導体記憶装置では、記憶
トランジスタ１３の浮遊ゲート２５に対してファウラ−
ノルドハイムトンネリングを生じさせるゲート誘電体膜
２３と、選択トランジスタ１４におけるゲート誘電体膜
２３とを、同時に形成することができる。
トランジスタ１３の浮遊ゲート２５に対してファウラ−
ノルドハイムトンネリングを生じさせるゲート誘電体膜
２３と、選択トランジスタ１４におけるゲート誘電体膜
２３とを、同時に形成することができる。
【００１７】請求項２の不揮発性半導体記憶装置では、
選択トランジスタ１４のゲート電極２６と記憶トランジ
スタ１３の浮遊ゲート２５とを同時に形成することがで
きる。
選択トランジスタ１４のゲート電極２６と記憶トランジ
スタ１３の浮遊ゲート２５とを同時に形成することがで
きる。
【００１８】請求項３の不揮発性半導体記憶装置では、
選択トランジスタ１４のゲート電極２６に電気的に短絡
されている配線４４が、このゲート電極２６の分路にな
っている。しかも、この配線４４が、記憶トランジスタ
１３の制御ゲート３１と同一層の導電体層から成ってお
り、且つ選択トランジスタ１４のゲート電極２６と同一
の平面形状であるので、この配線４４を記憶トランジス
タ１３の制御ゲート３１及び選択トランジスタ１４のゲ
ート電極２６と同時に形成することができる。
選択トランジスタ１４のゲート電極２６に電気的に短絡
されている配線４４が、このゲート電極２６の分路にな
っている。しかも、この配線４４が、記憶トランジスタ
１３の制御ゲート３１と同一層の導電体層から成ってお
り、且つ選択トランジスタ１４のゲート電極２６と同一
の平面形状であるので、この配線４４を記憶トランジス
タ１３の制御ゲート３１及び選択トランジスタ１４のゲ
ート電極２６と同時に形成することができる。
【００１９】請求項４の不揮発性半導体記憶装置の製造
方法では、記憶トランジスタ１３の浮遊ゲート２５に対
してファウラ−ノルドハイムトンネリングを生じさせる
ゲート誘電体膜２３と、選択トランジスタ１４における
ゲート誘電体膜２３とを、同時に形成しているので、製
造工程が少ない。
方法では、記憶トランジスタ１３の浮遊ゲート２５に対
してファウラ−ノルドハイムトンネリングを生じさせる
ゲート誘電体膜２３と、選択トランジスタ１４における
ゲート誘電体膜２３とを、同時に形成しているので、製
造工程が少ない。
【００２０】請求項５の不揮発性半導体記憶装置の使用
方法では、記憶トランジスタ１３における浮遊ゲート２
５からの電子の引き抜きに際して、制御ゲート３１を接
地する方法等に比べて、ビット線３４に印加する電位が
低くてよい。このため、記憶トランジスタ１３のドレイ
ン１６等に電界緩和層を設ける必要がなく、また、選択
トランジスタ１４におけるゲート誘電体膜２３の膜厚
を、記憶トランジスタ１３における浮遊ゲート２５に対
してファウラ−ノルドハイムトンネリングを生じさせる
ゲート誘電体膜２３の膜厚と同じにすることができる。
方法では、記憶トランジスタ１３における浮遊ゲート２
５からの電子の引き抜きに際して、制御ゲート３１を接
地する方法等に比べて、ビット線３４に印加する電位が
低くてよい。このため、記憶トランジスタ１３のドレイ
ン１６等に電界緩和層を設ける必要がなく、また、選択
トランジスタ１４におけるゲート誘電体膜２３の膜厚
を、記憶トランジスタ１３における浮遊ゲート２５に対
してファウラ−ノルドハイムトンネリングを生じさせる
ゲート誘電体膜２３の膜厚と同じにすることができる。
【００２１】
【実施例】以下、本願の発明の一実施例を、図１〜１２
を参照しながら説明する。なお、図１３に示した一従来
例と対応する構成部分には、同一の符号を付してある。
図１が本実施例における記憶セルを示しており、図２が
複数の記憶セルを行列状に配置した記憶セルアレイを示
している。
を参照しながら説明する。なお、図１３に示した一従来
例と対応する構成部分には、同一の符号を付してある。
図１が本実施例における記憶セルを示しており、図２が
複数の記憶セルを行列状に配置した記憶セルアレイを示
している。
【００２２】この様な本実施例を製造するためには、図
３に示す様に、Ｎ型の半導体基板１１中にＰ型のウェル
１２を形成した後、行列状に孤立している素子分離領域
にＰ+ 型のチャネルストッパ３５を形成する。そして、
チャネルストッパ３５上にフィールド絶縁膜３６を形成
し、このフィールド絶縁膜３６に囲まれている素子活性
領域の表面に膜厚が１０ｎｍのゲート酸化膜２３を形成
する。
３に示す様に、Ｎ型の半導体基板１１中にＰ型のウェル
１２を形成した後、行列状に孤立している素子分離領域
にＰ+ 型のチャネルストッパ３５を形成する。そして、
チャネルストッパ３５上にフィールド絶縁膜３６を形成
し、このフィールド絶縁膜３６に囲まれている素子活性
領域の表面に膜厚が１０ｎｍのゲート酸化膜２３を形成
する。
【００２３】次に、図４に示す様に、リンをドープした
多結晶Ｓｉ膜３７を全面に堆積させた後、図４及び図２
（ｂ）に示す様に、記憶トランジスタ１３の制御ゲート
３１の延在方向で浮遊ゲート２５を各記憶セル毎に分断
するパターンに、多結晶Ｓｉ膜３７上でフォトレジスト
４１を加工する。
多結晶Ｓｉ膜３７を全面に堆積させた後、図４及び図２
（ｂ）に示す様に、記憶トランジスタ１３の制御ゲート
３１の延在方向で浮遊ゲート２５を各記憶セル毎に分断
するパターンに、多結晶Ｓｉ膜３７上でフォトレジスト
４１を加工する。
【００２４】次に、図５に示す様に、フォトレジスト４
１をマスクにして多結晶Ｓｉ膜３７をパターニングした
後、フォトレジスト４１を除去する。そして、浮遊ゲー
ト２５と制御ゲート３１との容量結合絶縁膜２７である
ＯＮＯ膜及びタングステンポリサイド膜４２を、順次に
全面に堆積させる。
１をマスクにして多結晶Ｓｉ膜３７をパターニングした
後、フォトレジスト４１を除去する。そして、浮遊ゲー
ト２５と制御ゲート３１との容量結合絶縁膜２７である
ＯＮＯ膜及びタングステンポリサイド膜４２を、順次に
全面に堆積させる。
【００２５】次に、図６に示す様に、制御ゲート３１及
び選択ゲート２６のパターンに、タングステンポリサイ
ド膜４２上でフォトレジスト４３を加工する。そして、
このフォトレジスト４３をマスクにして、タングステン
ポリサイド膜４２と容量結合絶縁膜２７と多結晶Ｓｉ膜
３７とを順次に選択的に除去して、多結晶Ｓｉ膜３７か
ら浮遊ゲート２５及び選択ゲート２６を形成し、タング
ステンポリサイド膜４２から制御ゲート３１及び選択ゲ
ート２６の分路４４を形成する。
び選択ゲート２６のパターンに、タングステンポリサイ
ド膜４２上でフォトレジスト４３を加工する。そして、
このフォトレジスト４３をマスクにして、タングステン
ポリサイド膜４２と容量結合絶縁膜２７と多結晶Ｓｉ膜
３７とを順次に選択的に除去して、多結晶Ｓｉ膜３７か
ら浮遊ゲート２５及び選択ゲート２６を形成し、タング
ステンポリサイド膜４２から制御ゲート３１及び選択ゲ
ート２６の分路４４を形成する。
【００２６】次に、図７に示す様に、制御ゲート３１及
び浮遊ゲート２５、分路４４及び選択ゲート２６、並び
にフィールド絶縁膜３６をマスクにして、Ｎ型の拡散層
１５〜１７をウェル１２中に形成する。このうちの拡散
層１５は、共通ソース線になっている。そして、ＰＳＧ
から成る層間絶縁膜４５とＢＰＳＧから成る平坦化絶縁
膜３２とを順次に全面に堆積させた後、熱処理を加えて
平坦化絶縁膜３２の表面を平滑化させる。
び浮遊ゲート２５、分路４４及び選択ゲート２６、並び
にフィールド絶縁膜３６をマスクにして、Ｎ型の拡散層
１５〜１７をウェル１２中に形成する。このうちの拡散
層１５は、共通ソース線になっている。そして、ＰＳＧ
から成る層間絶縁膜４５とＢＰＳＧから成る平坦化絶縁
膜３２とを順次に全面に堆積させた後、熱処理を加えて
平坦化絶縁膜３２の表面を平滑化させる。
【００２７】次に、図８に示す様に、ビット線３４用の
コンタクト孔３３のパターンに、平坦化絶縁膜３２上で
フォトレジスト４６を加工する。そして、このフォトレ
ジスト４６をマスクにして、平坦化絶縁膜３２、層間絶
縁膜４５及びゲート酸化膜２３を順次に選択的に除去し
て、拡散層１７に達するコンタクト孔３３を開孔する。
その後、フォトレジスト４６を除去する。
コンタクト孔３３のパターンに、平坦化絶縁膜３２上で
フォトレジスト４６を加工する。そして、このフォトレ
ジスト４６をマスクにして、平坦化絶縁膜３２、層間絶
縁膜４５及びゲート酸化膜２３を順次に選択的に除去し
て、拡散層１７に達するコンタクト孔３３を開孔する。
その後、フォトレジスト４６を除去する。
【００２８】次に、図９に示す様に、選択ゲート２６と
分路４４とを接続するためのコンタクト孔のパターン
に、平坦化絶縁膜３２上でフォトレジスト４７を加工す
る。そして、このフォトレジスト４７をマスクにして、
平坦化絶縁膜３２、層間絶縁膜４５、分路４４及び容量
結合絶縁膜２７を順次に選択的に除去して、選択ゲート
２６に達するコンタクト孔５１を開孔する。
分路４４とを接続するためのコンタクト孔のパターン
に、平坦化絶縁膜３２上でフォトレジスト４７を加工す
る。そして、このフォトレジスト４７をマスクにして、
平坦化絶縁膜３２、層間絶縁膜４５、分路４４及び容量
結合絶縁膜２７を順次に選択的に除去して、選択ゲート
２６に達するコンタクト孔５１を開孔する。
【００２９】次に、フォトレジスト４７を除去してか
ら、タングステン膜をＣＶＤ法で全面に堆積させる。そ
して、このタングステン膜の全面を異方性エッチングし
て、図１０に示す様に、コンタクト孔３３、５１をタン
グステンプラグ５２で埋め込む。
ら、タングステン膜をＣＶＤ法で全面に堆積させる。そ
して、このタングステン膜の全面を異方性エッチングし
て、図１０に示す様に、コンタクト孔３３、５１をタン
グステンプラグ５２で埋め込む。
【００３０】次に、図１１に示す様に、層間絶縁膜５３
を全面に堆積させ、コンタクト孔３３に重なるコンタク
ト孔のパターンに、層間絶縁膜５３上でフォトレジスト
５４を加工する。そして、このフォトレジスト５４をマ
スクにして、層間絶縁膜５３を選択的に除去して、コン
タクト孔３３中のタングステンプラグ５２に達するコン
タクト孔５５を開孔する。
を全面に堆積させ、コンタクト孔３３に重なるコンタク
ト孔のパターンに、層間絶縁膜５３上でフォトレジスト
５４を加工する。そして、このフォトレジスト５４をマ
スクにして、層間絶縁膜５３を選択的に除去して、コン
タクト孔３３中のタングステンプラグ５２に達するコン
タクト孔５５を開孔する。
【００３１】次に、フォトレジスト５４を除去してか
ら、ＡｌＳｉＣｕ膜を全面に形成する。そして、図１２
に示す様に、パターニングしたフォトレジスト５６をマ
スクにして、ＡｌＳｉＣｕ膜を選択的に除去することに
よって、コンタクト孔５５を介してコンタクト孔３３中
のタングステンプラグ５２にコンタクトするビット線３
４を形成する。
ら、ＡｌＳｉＣｕ膜を全面に形成する。そして、図１２
に示す様に、パターニングしたフォトレジスト５６をマ
スクにして、ＡｌＳｉＣｕ膜を選択的に除去することに
よって、コンタクト孔５５を介してコンタクト孔３３中
のタングステンプラグ５２にコンタクトするビット線３
４を形成する。
【００３２】次に、図１に示した様に、フォトレジスト
５６を除去した後、プラズマＳｉＮから成るオーバパッ
シベーション膜５７を全面に形成して、記憶セル部を完
成させる。その後、オーバパッシベーション膜５７にパ
ッド用窓（図示せず）を開孔して、ウエハ工程を終了さ
せる。
５６を除去した後、プラズマＳｉＮから成るオーバパッ
シベーション膜５７を全面に形成して、記憶セル部を完
成させる。その後、オーバパッシベーション膜５７にパ
ッド用窓（図示せず）を開孔して、ウエハ工程を終了さ
せる。
【００３３】以上の様にして製造した本実施例の不揮発
性半導体記憶装置では、次の表２に示す様に、書込時に
は、制御ゲート３１に−１０Ｖの負電位を印加するの
で、この制御ゲート３１とビット線３４との電位差を既
述の一従来例と等しい１５Ｖに保つために、ビット線３
４に５Ｖの電位が印加するだけでよい。
性半導体記憶装置では、次の表２に示す様に、書込時に
は、制御ゲート３１に−１０Ｖの負電位を印加するの
で、この制御ゲート３１とビット線３４との電位差を既
述の一従来例と等しい１５Ｖに保つために、ビット線３
４に５Ｖの電位が印加するだけでよい。
【００３４】
【表２】
【００３５】このため、本実施例の不揮発性半導体記憶
装置では、図１に示した様に、拡散層１６、１７に電界
緩和層を設ける必要がなく、また、選択トランジスタ１
４のゲート酸化膜２３も記憶トランジスタ１３において
ファウラ−ノルドハイムトンネリングを行うためのゲー
ト酸化膜２３と同じ１０ｎｍの膜厚でよい。なお、本実
施例の不揮発性半導体記憶装置における消去動作では、
チャネル領域から浮遊ゲート２５へファウラ−ノルドハ
イムトンネリングで電子を注入することによって、記憶
トランジスタ１３をエンハンスメント化つまりオフ状態
にする。
装置では、図１に示した様に、拡散層１６、１７に電界
緩和層を設ける必要がなく、また、選択トランジスタ１
４のゲート酸化膜２３も記憶トランジスタ１３において
ファウラ−ノルドハイムトンネリングを行うためのゲー
ト酸化膜２３と同じ１０ｎｍの膜厚でよい。なお、本実
施例の不揮発性半導体記憶装置における消去動作では、
チャネル領域から浮遊ゲート２５へファウラ−ノルドハ
イムトンネリングで電子を注入することによって、記憶
トランジスタ１３をエンハンスメント化つまりオフ状態
にする。
【００３６】
【発明の効果】請求項１の不揮発性半導体記憶装置で
は、記憶トランジスタの浮遊ゲートに対してファウラ−
ノルドハイムトンネリングを生じさせるゲート誘電体膜
と、選択トランジスタにおけるゲート誘電体膜とを、同
時に形成することができるので、製造工程が少なくて、
製造コストが低い。
は、記憶トランジスタの浮遊ゲートに対してファウラ−
ノルドハイムトンネリングを生じさせるゲート誘電体膜
と、選択トランジスタにおけるゲート誘電体膜とを、同
時に形成することができるので、製造工程が少なくて、
製造コストが低い。
【００３７】請求項２の不揮発性半導体記憶装置では、
選択トランジスタのゲート電極と記憶トランジスタの浮
遊ゲートとを同時に形成することができるので、製造工
程が少なくて、製造コストが低い。
選択トランジスタのゲート電極と記憶トランジスタの浮
遊ゲートとを同時に形成することができるので、製造工
程が少なくて、製造コストが低い。
【００３８】請求項３の不揮発性半導体記憶装置では、
選択トランジスタのゲート電極に電気的に短絡されてい
る配線が、このゲート電極の分路になっているので、信
号遅延が少なくて、動作が高速である。しかも、この配
線を記憶トランジスタの制御ゲート及び選択トランジス
タのゲート電極と同時に形成することができるので、製
造工程が少なくて、製造コストが低い。
選択トランジスタのゲート電極に電気的に短絡されてい
る配線が、このゲート電極の分路になっているので、信
号遅延が少なくて、動作が高速である。しかも、この配
線を記憶トランジスタの制御ゲート及び選択トランジス
タのゲート電極と同時に形成することができるので、製
造工程が少なくて、製造コストが低い。
【００３９】請求項４の不揮発性半導体記憶装置の製造
方法では、記憶トランジスタの浮遊ゲートに対してファ
ウラ−ノルドハイムトンネリングを生じさせるゲート誘
電体膜と、選択トランジスタにおけるゲート誘電体膜と
を、同時に形成しているので、製造工程が少なくて、製
造コストが低い。
方法では、記憶トランジスタの浮遊ゲートに対してファ
ウラ−ノルドハイムトンネリングを生じさせるゲート誘
電体膜と、選択トランジスタにおけるゲート誘電体膜と
を、同時に形成しているので、製造工程が少なくて、製
造コストが低い。
【００４０】請求項５の不揮発性半導体記憶装置の使用
方法では、記憶トランジスタのドレイン等に電界緩和層
を設ける必要がないので、高集積化が可能である。ま
た、選択トランジスタにおけるゲート誘電体膜の膜厚
を、記憶トランジスタにおける浮遊ゲートに対してファ
ウラ−ノルドハイムトンネリングを生じさせるゲート誘
電体膜の膜厚と同じにすることができて、これらのゲー
ト誘電体膜を同時に形成することができるので、製造工
程を少なくして、製造コストを低減させることができ
る。
方法では、記憶トランジスタのドレイン等に電界緩和層
を設ける必要がないので、高集積化が可能である。ま
た、選択トランジスタにおけるゲート誘電体膜の膜厚
を、記憶トランジスタにおける浮遊ゲートに対してファ
ウラ−ノルドハイムトンネリングを生じさせるゲート誘
電体膜の膜厚と同じにすることができて、これらのゲー
ト誘電体膜を同時に形成することができるので、製造工
程を少なくして、製造コストを低減させることができ
る。
【図１】本願の発明の一実施例による不揮発性半導体記
憶装置の記憶セルを示しており、（ａ）（ｂ）及び
（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ線及びＣ−
Ｃ線に沿う位置における側断面図である。
憶装置の記憶セルを示しており、（ａ）（ｂ）及び
（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ線及びＣ−
Ｃ線に沿う位置における側断面図である。
【図２】一実施例による不揮発性半導体記憶装置の記憶
セルアレイを示しており、（ａ）及び（ｂ）は夫々等価
回路図及び平面図である。
セルアレイを示しており、（ａ）及び（ｂ）は夫々等価
回路図及び平面図である。
【図３】一実施例による不揮発性半導体記憶装置の記憶
セルを製造するための最初の工程を示しており、（ａ）
（ｂ）及び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ
線及びＣ−Ｃ線に沿う位置における側断面図である。
セルを製造するための最初の工程を示しており、（ａ）
（ｂ）及び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ
線及びＣ−Ｃ線に沿う位置における側断面図である。
【図４】図３に続く工程を示しており、（ａ）（ｂ）及
び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。
び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。
【図５】図４に続く工程を示しており、（ａ）（ｂ）及
び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。
び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。
【図６】図５に続く工程を示しており、（ａ）（ｂ）及
び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。
び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。
【図７】図６に続く工程を示しており、（ａ）（ｂ）及
び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。
び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。
【図８】図７に続く工程を示しており、（ａ）（ｂ）及
び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。
び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。
【図９】図８に続く工程を示しており、（ａ）（ｂ）及
び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。
び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ線及びＣ
−Ｃ線に沿う位置における側断面図である。
【図１０】図９に続く工程を示しており、（ａ）（ｂ）
及び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ線及び
Ｃ−Ｃ線に沿う位置における側断面図である。
及び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ線及び
Ｃ−Ｃ線に沿う位置における側断面図である。
【図１１】図１０に続く工程を示しており、（ａ）
（ｂ）及び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ
線及びＣ−Ｃ線に沿う位置における側断面図である。
（ｂ）及び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ
線及びＣ−Ｃ線に沿う位置における側断面図である。
【図１２】図１１に続く工程を示しており、（ａ）
（ｂ）及び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ
線及びＣ−Ｃ線に沿う位置における側断面図である。
（ｂ）及び（ｃ）は図２（ｂ）の夫々Ａ−Ａ線、Ｂ−Ｂ
線及びＣ−Ｃ線に沿う位置における側断面図である。
【図１３】本願の発明の一従来例による不揮発性半導体
記憶装置の記憶セルを示す側断面図である。
記憶装置の記憶セルを示す側断面図である。
１３ 記憶トランジスタ １４ 選択トランジスタ １６ 拡散層 ２３ ゲート酸化膜 ２５ 浮遊ゲート ２６ 選択ゲート ３１ 制御ゲート ４４ 分路
Claims (5)
- 【請求項１】 浮遊ゲート及び制御ゲートを有する記憶
トランジスタと選択トランジスタとで記憶セルが構成さ
れている不揮発性半導体記憶装置において、 前記浮遊ゲートに対してファウラ−ノルドハイムトンネ
リングを生じさせる第１のゲート誘電体膜の膜厚と前記
選択トランジスタにおける第２のゲート誘電体膜の膜厚
とが互いに等しいことを特徴とする不揮発性半導体記憶
装置。 - 【請求項２】 前記選択トランジスタのゲート電極と前
記浮遊ゲートとが同一層の導電体層から成っていること
を特徴とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記制御ゲートと同一層の導電体層から
成る配線が、前記ゲート電極と同一の平面形状でこのゲ
ート電極の上層に配置されており且つこのゲート電極と
電気的に短絡されていることを特徴とする請求項２記載
の不揮発性半導体記憶装置。 - 【請求項４】 前記第１及び第２のゲート誘電体膜を同
時に形成することを特徴とする請求項１記載の不揮発性
半導体記憶装置の製造方法。 - 【請求項５】 前記記憶トランジスタのドレインに正電
位を印加すると共に前記制御ゲートに負電位を印加する
ことによる前記ファウラ−ノルドハイムトンネリングに
よって、前記浮遊ゲートから電子を引き抜くことを特徴
とする請求項１記載の不揮発性半導体記憶装置の使用方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5210909A JPH0750351A (ja) | 1993-08-03 | 1993-08-03 | 不揮発性半導体記憶装置並びにその製造方法及び使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5210909A JPH0750351A (ja) | 1993-08-03 | 1993-08-03 | 不揮発性半導体記憶装置並びにその製造方法及び使用方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0750351A true JPH0750351A (ja) | 1995-02-21 |
Family
ID=16597079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5210909A Pending JPH0750351A (ja) | 1993-08-03 | 1993-08-03 | 不揮発性半導体記憶装置並びにその製造方法及び使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750351A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030056614A (ko) * | 2001-12-28 | 2003-07-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR100475092B1 (ko) * | 2002-09-10 | 2005-03-10 | 삼성전자주식회사 | 제조 공정이 간단한 이이피롬(ｅｅｐｒｏｍ) 소자 및 그제조 방법 |
| JP2007123526A (ja) * | 2005-10-27 | 2007-05-17 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1993
- 1993-08-03 JP JP5210909A patent/JPH0750351A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030056614A (ko) * | 2001-12-28 | 2003-07-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR100475092B1 (ko) * | 2002-09-10 | 2005-03-10 | 삼성전자주식회사 | 제조 공정이 간단한 이이피롬(ｅｅｐｒｏｍ) 소자 및 그제조 방법 |
| JP2007123526A (ja) * | 2005-10-27 | 2007-05-17 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100831502B1 (ko) * | 2005-10-27 | 2008-05-22 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
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