KR20070037677A - 불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억장치의 제조 방법 - Google Patents

불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억장치의 제조 방법 Download PDF

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KR20070037677A
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주리 가토
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명은 판독 시의 임계값의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능한 불휘발성 반도체 기억 장치를 제공하는 것을 과제로 한다.
반도체 기판(1) 위에 전자 주입층(2) 및 전자 가속층(3)을 차례로 형성하고, 전자 가속층(3) 위에 절연층(4)을 통하여 부유 게이트(5)를 형성하며, 부유 게이트(5) 위에 절연층(6)을 통하여 반도체층(7)을 형성하고, 반도체층(7)에는 SOI 트랜지스터를 형성한다.
반도체 기판, 전자 주입층, 전자 가속층, 절연층, 부유 게이트

Description

불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억 장치의 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제 1 실시예의 불휘발성 반도체 기억 장치의 개략 구성을 나타낸 도면.
도 2는 본 발명의 제 2 실시예의 불휘발성 반도체 기억 장치의 레이아웃 구성을 나타낸 평면도.
도 3은 도 2의 불휘발성 반도체 기억 장치의 회로 구성을 나타낸 도면.
도 4는 본 발명의 제 3 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 5는 본 발명의 제 3 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 6은 본 발명의 제 3 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 7은 본 발명의 제 3 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 8은 본 발명의 제 3 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 9는 본 발명의 제 3 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 10은 본 발명의 제 3 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 11은 본 발명의 제 3 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 12는 본 발명의 제 3 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 13은 본 발명의 제 3 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 14는 본 발명의 제 3 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 15는 본 발명의 제 4 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 16은 본 발명의 제 4 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 17은 본 발명의 제 4 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 18은 본 발명의 제 4 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 19는 본 발명의 제 4 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 20은 본 발명의 제 4 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 21은 본 발명의 제 4 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 22는 본 발명의 제 4 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 23은 본 발명의 제 4 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 24는 본 발명의 제 4 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 25는 본 발명의 제 4 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 26은 본 발명의 제 4 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 27은 본 발명의 제 4 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 28은 본 발명의 제 5 실시예의 불휘발성 반도체 기억 장치의 개략 구성을 나타낸 도면.
도 29는 본 발명의 제 6 실시예의 불휘발성 반도체 기억 장치의 레이아웃 구성을 나타낸 평면도.
도 30은 본 발명의 제 7 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 31은 본 발명의 제 7 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 32는 본 발명의 제 7 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 33은 본 발명의 제 7 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 34는 본 발명의 제 7 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 35는 본 발명의 제 7 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 36은 본 발명의 제 8 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 37은 본 발명의 제 8 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 38은 본 발명의 제 8 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 39는 본 발명의 제 8 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 40은 본 발명의 제 8 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 41은 본 발명의 제 8 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 42는 본 발명의 제 8 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 43은 본 발명의 제 8 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 44는 본 발명의 제 8 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 45는 본 발명의 제 8 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 46은 본 발명의 제 8 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도 47은 본 발명의 제 8 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
1, 31, 131: 반도체 기판
2, 51, P'11∼P'1n, …, P'm1∼P'mn: 전자 주입층
3, 33: 전자 가속층(加速層) 4, 6: 절연층
5, P11∼P1n, …, Pm1∼Pmn: 부유(floating) 게이트
7, 35, 52, 131, 132, 133, 135, 150, 151, 152, L11∼L1n, …, Lm1∼Lmn: 반도체층
8, 41, 141: 게이트 절연막 9, 42, 142: 게이트 전극
10: 측벽 10a, 10b: LDD층
11a, 43a, 143a: 소스층 11b, 43b, 143b: 드레인층
12a, 12b: 소자 분리 절연막
34a, 34c, 134a, 134c, 234a, 234c: 표면 절연막
34b, 158: 매립 도전층 36, 37, 38, 136, 137, 138: 홈
39, 139: 산화막 44, 144: 층간 절연층
45, 145: 매립 절연체 45a, 145a: 컨트롤 게이트 컨택트 전극
46a, 146a: 소스 컨택트 전극 46b, 146b: 드레인 컨택트 전극
53, 153: 하지 산화막 54, 154: 산화 방지막
56, 156: 지지체 57a, 57b, 157a, 157b, 157c: 공동부
132a: 매립 절연층 205, 234b, 258a, 258b: 트랩막
BL1∼BLn: 비트 라인 S11∼S1n, S21∼S2n: 선택용 트랜지스터
M11∼M1n, …, Mm1∼Mmn: 메모리 셀
SG1, SG2: 선택용 게이트 W1∼Wm: 워드 라인
CG1∼CGm: 컨트롤 게이트 H01∼H0n, …, Hm1∼Hmn: 배선층
D01∼D0n, …, Dm1∼Dmn: 필드 플레이트
본 발명은 불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억 장치의 제조 방법에 관한 것으로서, 특히 SOI(Silicon On Insulator) 트랜지스터의 이면(裏面) 측에 부유(floating) 게이트가 형성된 불휘발성 반도체 기억 장치에 적용하기 적합한 것이다.
종래의 불휘발성 반도체 기억 장치에서는, 전기적으로 기입/소거를 행할 수 있게 하기 위해, 채널 영역 위에 부유 게이트를 통하여 컨트롤 게이트가 형성된 것이 있다. 그리고, 이 불휘발성 반도체 기억 장치의 기입에서는, 컨트롤 게이트에 고전압을 인가하고 터널 효과를 이용하여 부유 게이트에 전자가 주입된다. 또한, 이 불휘발성 반도체 기억 장치의 소거에서는, 기판 측에 고전압을 인가하고 부유 게이트에 축적된 전하가 터널 효과를 이용하여 기판 측으로 추출된다.
또한, 비특허문헌 1에는, 벌크(bulk) 기판 위에 SOI층을 형성함으로써, SOI 트랜지스터를 저렴한 비용으로 형성할 수 있는 방법이 개시되어 있다. 이 비특허문헌 1에 개시된 방법에서는, Si 기판 위에 Si/SiGe층을 성막하고, Si과 SiGe의 선택비 차이를 이용하여 SiGe층만을 선택적으로 제거함으로써, Si 기판과 Si층 사이에 공동부(空洞部)를 형성한다. 그리고, 공동부 내에 노출된 Si의 열산화를 행함 으로써, Si 기판과 Si층 사이에 SiO2층을 매립하고, Si 기판과 Si층 사이에 BOX층을 형성한다.
[비특허문헌 1] T. Sakai et al. "Separation by Bonding Si Islands(SBSI) for LSI Application", Second International GiGe Technology and Device Meeting, Meeting Abstract, pp.230-231, May(2004)
그러나, 종래의 불휘발성 반도체 기억 장치에서는, 절연막으로 둘러싸인 부유 게이트가 채널 영역 위에 형성되기 때문에, 컨트롤 게이트 전극과 채널 영역 사이의 게이트 절연막을 박막화하는 것이 곤란하다. 따라서, 불휘발성 반도체 기억 장치의 판독 시의 임계값이 커져 구동 능력이 작아지기 때문에, 저(低)전압에서의 고속 판독에 대응할 수 없다는 문제가 있었다. 또한, 감지 증폭기(sense amplifier)의 구동 전압도 높아져, 불휘발성 반도체 기억 장치가 일체로 구성된 집적 회로의 구동 전압의 저전압화를 방해하게 된다는 문제가 있었다.
한편, 완전 공핍형(空乏型) SOI 트랜지스터를 사용한 논리 회로에서는 저전압화가 진행되어 0.5V 이하의 구동 전압에서 동작하는 회로도 제조되고, 낮은 파워의 LSI를 실현할 수 있었다.
그래서, 본 발명은 판독 시의 임계값 및 구동 전압의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능한 불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상술한 과제를 해결하기 위해, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치에 의하면, 반도체층의 채널 영역 위에 배치된 게이트 전극과, 상기 반도체층의 이면(裏面) 측에 제 1 절연층을 통하여 배치된 부유 게이트를 구비하는 것을 특징으로 한다.
이것에 의해, 부유 게이트에 축적된 전하에 의해 채널 영역의 이면 측으로부터 임계값을 변화시키는 것이 가능해지는 동시에, 채널 영역이 온(on)/오프(off)될 때의 게이트 전극의 전위 변화에 의거하여 정보를 판독할 수 있다. 따라서, 게이트 전극이 형성된 채널 영역 위에 부유 게이트를 배치할 필요가 없어져, 게이트 전극 아래에 형성되는 채널 영역 위의 게이트 절연막을 박막화하는 것이 가능해진다. 따라서, 불휘발성 반도체 기억 장치의 판독 시의 임계값을 작게 하는 것이 가능해지고, 불휘발성 반도체 기억 장치의 구동 능력을 향상시키는 것을 가능하게 하여, 저전압에서의 고속 판독에 대응시킬 수 있다. 또한, 감지 증폭기의 구동 전압도 낮게 하는 것이 가능해져, 불휘발성 반도체 기억 장치가 일체로 구성된 집적 회로의 구동 전압의 저전압화를 촉진할 수 있다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치에 의하면, 상기 반도체층은 단결정 반도체이고, 상기 부유 게이트는 단결정 반도체 또는 다결정 반도체인 것을 특징으로 한다.
이것에 의해, 반도체층을 적층시킴으로써, 채널 영역 아래에 부유 게이트를 배치할 수 있어, 부유 게이트를 안정적으로 형성할 수 있다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치에 의하면, 상기 부유 게이트 아래에 제 2 절연층을 통하여 배치된 컨트롤 게이트를 더 구비하는 것을 특징으로 한다.
이것에 의해, 컨트롤 게이트에 인가되는 전위를 제어함으로써, 터널 효과(tunnel effect) 또는 핫 캐리어(hot carrier)를 이용하여 부유 게이트에 전하를 주입하거나 부유 게이트로부터 전하를 추출하는 것이 가능해지는 동시에, 컨트롤 게이트를 채널 영역 위에 배치할 필요가 없어져, 기입 및 소거 시에 게이트 절연막에 고전압이 인가되는 것을 방지할 수 있다. 따라서, 게이트 절연막을 박막화하는 것이 가능해져, 판독 시의 임계값 및 구동 전압의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치에 의하면, 상기 컨트롤 게이트는 단결정 반도체인 것을 특징으로 한다.
이것에 의해, 반도체층을 적층시킴으로써, 채널 영역 아래에 부유 게이트를 통하여 컨트롤 게이트를 배치할 수 있어, 컨트롤 게이트를 안정적으로 형성할 수 있다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치에 의하면, 상기 컨트롤 게이트는 반도체 기판 위에 형성된 N형 불순물 확산층으로 이루어지는 전자 주입층을 구비하는 것을 특징으로 한다.
이것에 의해, 제조 공정의 번잡화를 억제하면서, 채널 영역 아래에 컨트롤 게이트를 배치하는 것이 가능해지는 동시에, 핫 캐리어를 이용하여 부유 게이트에 전하를 주입할 수 있고, 판독 시의 임계값과 구동 전압의 저전압화를 가능하게 하면서, 전기적으로 기입을 행하는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치에 의하면, 상기 게이트 전극이 접속된 워드 라인과 상기 컨트롤 게이트는 복수의 메모리 셀 위에 평행하게 배선되어 있는 것을 특징으로 한다.
이것에 의해, 메모리 셀이 매트릭스 어레이 형상으로 배치되어 있는 경우에도, 워드 라인 및 컨트롤 게이트의 선택을 행함으로써 동일한 라인 위의 메모리 셀 선택을 행하는 것이 가능해지고, 선택된 메모리 셀에 대하여 판독/기입/소거를 행하는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치에 의하면, 상기 채널을 끼워 넣도록 하여 상기 반도체층에 형성된 소스/드레인층과, 상기 게이트 전극이 접속된 워드 라인과 직교하도록 배선되고, 상기 소스/드레인층에 접속된 비트 라인을 더 구비하는 것을 특징으로 한다.
이것에 의해, 메모리 셀이 매트릭스 어레이 형상으로 배치되어 있는 경우에도, 워드 라인 및 컨트롤 게이트에 의해 행(行)방향의 선택을 행하는 동시에, 비트 라인에 의해 열(列)방향의 선택을 행함으로써, 특정 메모리 셀의 선택을 행하는 것이 가능해져, 특정의 선택된 메모리 셀에 대해서만 판독/기입/소거를 행하는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치에 의하면, 상기 부유 게이트에 기억된 정보의 판독 시의 구동 전압은 1.5V 이하인 것을 특징으로 한다.
여기서, 완전 공핍형 SOI 트랜지스터의 채널 영역 아래에 부유 게이트를 배치함으로써, 부유 게이트에 주입되는 전하량을 증대시킨 경우에도, 판독 시의 임계값을 0.5V 정도에서 포화시키는 것이 가능해진다. 따라서, 판독 시의 구동 전압이 1.5V 이하인 저전압에서 동작 가능한 불휘발성 반도체 기억 장치를 실현할 수 있다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법에 의하면, 반도체 기판 위에 N형 불순물 도입층을 형성하는 공정과, 상기 N형 불순물 도입층 위에 P형 불순물 도입층을 형성하는 공정과, 상기 P형 불순물 도입층 위에 제 1 반도체층을 형성하는 공정과, 상기 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 형성하는 공정과, 상기 제 1 반도체층, 제 2 반도체층, P형 불순물 도입층 및 N형 불순물 도입층을 관통하여 상기 반도체 기판을 노출시키는 제 1 노출부를 형성하는 공정과, 상기 제 1 노출부를 통하여 상기 제 2 반도체층을 상기 반도체 기판 위에서 지지하는 지지체를 형성하는 공정과, 상기 제 1 반도체층의 일부를 상기 제 2 반도체층으로부터 노출시키는 제 2 노출부를 형성하는 공정과, 상기 제 2 노출부를 통하여 상기 제 1 반도체층을 선택적으로 에칭함으로써, 상기 제 1 반도체층이 제거된 공동부를 상기 제 2 반도체층 아래에 형성하는 공정과, 상기 공동부 내의 상하면에 형성된 표면 절연막을 형성하는 공정과, 상기 표면 절연막에 의해 상하가 끼워 넣어지도록 하여 상기 공동부 내에 매립된 매립 도전층을 형성하는 공정과, 상기 제 2 반도체층 위에 배치된 게이트 전극 을 형성하는 공정과, 상기 게이트 전극의 측방(側方)에 각각 배치된 소스/드레인층을 상기 제 2 반도체층에 형성하는 공정을 구비하는 것을 특징으로 한다.
이것에 의해, 제 1 반도체층 위에 제 2 반도체층이 적층된 경우에도, 제 2 노출부를 통하여 에칭 가스 또는 에칭액을 제 1 반도체층에 접촉시키는 것이 가능해지고, 제 2 반도체층을 남긴 채, 제 1 및 제 2 반도체층 사이의 선택비 차이를 이용하여 제 1 반도체층을 제거하는 것이 가능해진다. 또한, 제 2 반도체층을 반도체 기판 위에서 지지하는 지지체를 설치함으로써, 제 2 반도체층 아래에 공동부가 형성된 경우에도, 제 2 반도체층이 반도체 기판 위에 탈락(脫落)되는 것을 방지할 수 있다. 따라서, 제 2 반도체층의 결함 발생을 저감시키면서, 제 2 반도체층을 매립 절연층 위에 배치하는 것이 가능해져, 제 2 반도체층의 품질을 손상시키지 않고 제 2 반도체층과 반도체 기판 사이의 절연을 도모하는 것이 가능해진다.
또한, 표면 절연막에 의해 상하가 끼워 넣어지도록 하여 매립된 매립 도전층을 제 2 반도체층 아래의 공동부 내에 형성함으로써, 제 2 반도체층에 형성되는 채널 영역 아래에 부유 게이트를 배치할 수 있다. 또한, 반도체 기판 위에 N형 불순물 도입층을 형성함으로써, 부유 게이트 아래에 컨트롤 게이트를 배치하는 것이 가능해진다.
그 결과, SOI 기판을 사용하지 않고 제 2 반도체층 위에 SOI 트랜지스터를 형성하는 것이 가능해지는 동시에, 게이트 전극이 형성된 채널 영역 위에 부유 게이트를 배치하지 않고 부유 게이트에 축적되는 전하량을 제어하는 것이 가능해지며, 채널 영역이 온/오프될 때의 게이트 전극의 전위를 변화시키는 것이 가능해지 기 때문에, 판독 시의 임계값의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능한 불휘발성 반도체 기억 장치를 실현할 수 있다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치에 의하면, 반도체 기판 위에 N형 불순물 도입층을 형성하는 공정과, 상기 N형 불순물 도입층 위에 P형 불순물 도입층을 형성하는 공정과, 상기 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층이 상기 제 1 반도체층 위에 적층된 적층 구조를 상기 P형 불순물 도입층 위에 복수층 형성하는 공정과, 상기 제 1 반도체층, 제 2 반도체층, P형 불순물 도입층 및 N형 불순물 도입층을 관통하여 상기 반도체 기판을 노출시키는 제 1 노출부를 형성하는 공정과, 상기 제 1 노출부에 매립되고, 상기 반도체 기판 위에서 상기 제 2 반도체층을 지지하는 지지체를 형성하는 공정과, 상기 제 1 반도체층 중 적어도 일부를 상기 제 2 반도체층으로부터 노출시키는 제 2 노출부를 형성하는 공정과, 상기 제 2 노출부를 통하여 제 1 반도체층을 선택적으로 에칭함으로써, 상기 제 1 반도체층이 제거된 공동부를 형성하는 공정과, 상기 공동부 내에 매립된 매립 절연층을 형성하는 공정과, 위로부터 2층째의 제 2 반도체층에 불순물의 이온 주입을 행함으로써, 위로부터 2층째의 제 2 반도체층에 불순물을 도입하는 공정과, 최상층의 제 2 반도체층 위에 배치된 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 측방에 배치된 소스/드레인층을 최상층의 제 2 반도체층에 형성하는 공정을 구비하는 것을 특징으로 한다.
이것에 의해, SOI 기판을 사용하지 않고 위로부터 2층째의 제 2 반도체층을 부유 게이트로서 기능시키는 것이 가능해지는 동시에, SOI 트랜지스터를 최상층의 제 2 반도체층에 형성할 수 있어, SOI 트랜지스터가 형성된 제 2 반도체층의 이면에 부유 게이트를 배치하는 것이 가능해진다. 또한, 반도체 기판 위에 N형 불순물 도입층을 형성함으로써, 부유 게이트 아래에 컨트롤 게이트를 배치하는 것이 가능해진다. 따라서, 게이트 전극이 형성된 채널 영역 위에 부유 게이트를 배치하지 않고 부유 게이트에 축적되는 전하량을 제어하는 것이 가능해지고, 채널 영역이 온/오프될 때의 게이트 전극의 전위를 변화시키는 것이 가능해지기 때문에, 판독 시의 임계값의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능한 불휘발성 반도체 기억 장치를 실현할 수 있다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법에 의하면, 반도체 기판 위에 제 1 반도체층을 성막(成膜)하는 공정과, 상기 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 성막하는 공정과, 상기 제 1 반도체층과 동일한 조성(組成)을 갖는 제 3 반도체층을 상기 제 2 반도체층 위에 성막하는 공정과, 상기 제 2 반도체층과 동일한 조성을 갖는 제 4 반도체층을 상기 제 3 반도체층 위에 성막하는 공정과, 상기 제 1 반도체층 및 제 3 반도체층과 동일한 조성을 갖는 제 5 반도체층을 상기 제 4 반도체층 위에 성막하는 공정과, 상기 제 2 반도체층 및 제 4 반도체층과 동일한 조성을 갖는 제 6 반도체층을 상기 제 5 반도체층 위에 성막하는 공정과, 상기 제 1 내지 제 6 반도체층을 관통하여 상기 반도체 기판을 노출시키는 제 1 노출부를 형성하는 공정과, 상기 반도체 기판 위에서 상기 제 2, 제 4 및 제 6 반도체층을 지지하는 지지체를 상기 제 1 노출부에 형성하는 공정과, 상기 지지체가 형성된 상기 제 1, 제 3 및 제 5 반도체층 중 적어도 일부를 상기 제 2, 제 4 및 제 6 반도체층으로부터 노출시키는 제 2 노출부를 형성하는 공정과, 상기 제 2 노출부를 통하여 제 1, 제 3 및 제 5 반도체층을 선택적으로 에칭함으로써, 상기 제 1, 제 3 및 제 5 반도체층이 각각 제거된 제 1, 제 2 및 제 3 공동부를 형성하는 공정과, 상기 제 1, 제 2 및 제 3 공동부에 각각 매립된 매립 절연층을 형성하는 공정과, 상기 제 6 반도체층 위에 배치된 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 측방에 각각 배치된 소스/드레인층을 상기 제 6 반도체층에 형성하는 공정을 구비하는 것을 특징으로 한다.
이것에 의해, SOI 기판을 사용하지 않고 컨트롤 게이트, 부유 게이트 및 SOI 트랜지스터를 제 2, 제 4 및 제 6 반도체층에 각각 형성하는 것이 가능해진다. 따라서, 게이트 전극이 형성된 채널 영역 위에 부유 게이트를 배치하지 않고 부유 게이트에 축적되는 전하량을 제어하는 것이 가능해지고, 채널 영역이 온/오프될 때의 게이트 전극의 전위를 변화시키는 것이 가능해지기 때문에, 판독 시의 임계값의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능한 불휘발성 반도체 기억 장치를 실현할 수 있다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치에 의하면, 반도체층의 채널 영역 위에 배치된 게이트 전극과, 상기 반도체층의 이면 측에 제 1 절연층을 통하여 배치된 트랩막을 구비하는 것을 특징으로 한다.
이것에 의해, 트랩막에 축적된 전하에 의해 채널 영역의 이면 측으로부터 임계값을 변화시키는 것이 가능해지는 동시에, 채널 영역이 온/오프될 때의 게이트 전극의 전위 변화에 의거하여 정보를 판독할 수 있다. 따라서, 게이트 전극이 형성된 채널 영역 위에 트랩막을 배치할 필요가 없어져, 게이트 전극 아래에 형성되는 채널 영역 위의 게이트 절연막을 박막화하는 것이 가능해진다. 따라서, 불휘발성 반도체 기억 장치의 판독 시의 임계값 및 구동 전압을 작게 하는 것이 가능해지고, 불휘발성 반도체 기억 장치의 구동 능력을 향상시키는 것을 가능하게 하여, 저전압에서의 고속 판독에 대응시킬 수 있다. 또한, 감지 증폭기의 구동 전압도 낮게 하는 것이 가능해져, 불휘발성 반도체 기억 장치가 일체로 구성된 집적 회로의 구동 전압의 저전압화를 촉진할 수 있다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치에 의하면, 상기 트랩막 아래에 제 2 절연층을 통하여 배치된 컨트롤 게이트를 더 구비하는 것을 특징으로 한다.
이것에 의해, 컨트롤 게이트에 인가되는 전위를 제어함으로써, 터널 효과 또는 핫 캐리어를 이용하여 트랩막에 전하를 주입하거나 트랩막으로부터 전하를 추출하는 것이 가능해지는 동시에, 컨트롤 게이트를 채널 영역 위에 배치할 필요가 없어져, 기입 및 소거 시에 게이트 절연막에 고전압이 인가되는 것을 방지할 수 있다. 따라서, 게이트 절연막을 박막화하는 것이 가능해지고, 판독 시의 임계값 및 구동 전압의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치에 의하면, 상기 컨트롤 게이트는 단결정 반도체인 것을 특징으로 한다.
이것에 의해, 반도체층을 적층시킴으로써, 채널 영역 아래에 트랩막을 통하여 컨트롤 게이트를 배치할 수 있어, 컨트롤 게이트를 안정적으로 형성할 수 있다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치에 의하면, 상기 컨트롤 게이트는 반도체 기판 위에 형성된 N형 불순물 확산층으로 이루어지는 전자 주입층을 구비하는 것을 특징으로 한다.
이것에 의해, 제조 공정의 번잡화를 억제하면서, 채널 영역 아래에 컨트롤 게이트를 배치하는 것이 가능해지는 동시에, 핫 캐리어를 이용하여 트랩막에 전하를 주입할 수 있고, 판독 시의 임계값의 저전압화를 가능하게 하면서, 전기적으로 기입을 행하는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치에 의하면, 상기 게이트 전극이 접속된 워드 라인과 상기 컨트롤 게이트는 복수의 메모리 셀 위에 평행하게 배선되어 있는 것을 특징으로 한다.
이것에 의해, 메모리 셀이 매트릭스 어레이 형상으로 배치되어 있는 경우에도, 워드 라인 및 컨트롤 게이트의 선택을 행함으로써 동일한 라인 위의 메모리 셀 선택을 행하는 것이 가능해지고, 선택된 메모리 셀에 대하여 판독/기입/소거를 행하는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치에 의하면, 상기 채널을 끼워 넣도록 하여 상기 반도체층에 형성된 소스/드레인층과, 상기 게이트 전극이 접속된 워드 라인과 직교하도록 배선되고, 상기 소스/드레인층에 접속된 비트 라인을 더 구비하는 것을 특징으로 한다.
이것에 의해, 메모리 셀이 매트릭스 어레이 형상으로 배치되어 있는 경우에도, 워드 라인 및 컨트롤 게이트에 의해 행방향의 선택을 행하는 동시에, 비트 라인에 의해 열방향의 선택을 행함으로써, 특정 메모리 셀의 선택을 행하는 것이 가능해져, 특정의 선택된 메모리 셀에 대해서만 판독/기입/소거를 행하는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치에 의하면, 상기 트랩막에 기억된 정보의 판독 시의 구동 전압은 1.5V 이하인 것을 특징으로 한다.
이것에 의해, 완전 공핍형 SOI 트랜지스터의 채널 영역 아래에 트랩막을 배치함으로써, 트랩막에 주입되는 전하량을 증대시킨 경우에도, 판독 시의 임계값을 0.5V 정도에서 포화시키는 것이 가능해진다. 따라서, 판독 시의 구동 전압이 1.5V 이하인 저전압에서 동작 가능한 불휘발성 반도체 기억 장치를 실현할 수 있다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법에 의하면, 반도체 기판 위에 N형 불순물 도입층을 형성하는 공정과, 상기 N형 불순물 도입층 위에 P형 불순물 도입층을 형성하는 공정과, 상기 P형 불순물 도입층 위에 제 1 반도체층을 형성하는 공정과, 상기 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 형성하는 공정과, 상기 제 1 반도체층, 제 2 반도체층, P형 불순물 도입층 및 N형 불순물 도입층을 관통하여 상기 반도체 기판을 노출시키는 제 1 노출부를 형성하는 공정과, 상기 제 1 노출부를 통하여 상기 제 2 반도체층을 상기 반도체 기판 위에서 지지하는 지지체를 형성하는 공정과, 상기 제 1 반도체층의 일부를 상기 제 2 반도체층으로부터 노출시키는 제 2 노출부 를 형성하는 공정과, 상기 제 2 노출부를 통하여 상기 제 1 반도체층을 선택적으로 에칭함으로써, 상기 제 1 반도체층이 제거된 공동부를 상기 제 2 반도체층 아래에 형성하는 공정과, 상기 공동부 내의 상하면에 형성된 표면 절연막을 형성하는 공정과, 상기 표면 절연막에 의해 상하가 끼워 넣어지도록 하여 상기 공동부 내에 매립된 트랩막을 형성하는 공정과, 상기 제 2 반도체층 위에 배치된 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 측방에 각각 배치된 소스/드레인층을 상기 제 2 반도체층에 형성하는 공정을 구비하는 것을 특징으로 한다.
이것에 의해, 제 1 반도체층 위에 제 2 반도체층이 적층된 경우에도, 제 2 노출부를 통하여 에칭 가스 또는 에칭액을 제 1 반도체층에 접촉시키는 것이 가능해지고, 제 2 반도체층을 남긴 채, 제 1 및 제 2 반도체층 사이의 선택비 차이를 이용하여 제 1 반도체층을 제거하는 것이 가능해진다. 또한, 제 2 반도체층을 반도체 기판 위에서 지지하는 지지체를 설치함으로써, 제 2 반도체층 아래에 공동부가 형성된 경우에도, 제 2 반도체층이 반도체 기판 위에 탈락되는 것을 방지할 수 있다. 따라서, 제 2 반도체층의 결함 발생을 회피하면서, 제 2 반도체층을 매립 절연층 위에 배치하는 것이 가능해져, 제 2 반도체층의 품질을 손상시키지 않고 제 2 반도체층과 반도체 기판 사이의 절연을 도모하는 것이 가능해진다.
또한, 표면 절연막에 의해 상하가 끼워 넣어지도록 하여 매립된 트랩막을 제 2 반도체층 아래의 공동부 내에 형성함으로써, 제 2 반도체층에 형성되는 채널 영역 아래에 트랩막을 배치할 수 있다. 또한, 반도체 기판 위에 N형 불순물 도입층을 형성함으로써, 트랩막 아래에 컨트롤 게이트를 배치하는 것이 가능해진다.
그 결과, SOI 기판을 사용하지 않고 제 2 반도체층 위에 SOI 트랜지스터를 형성하는 것이 가능해지는 동시에, 게이트 전극이 형성된 채널 영역 위에 트랩막을 배치하지 않고 트랩막에 축적되는 전하량을 제어하는 것이 가능해지고, 채널 영역이 온/오프될 때의 게이트 전극의 전위를 변화시키는 것이 가능해지기 때문에, 판독 시의 임계값과 구동 전압의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능한 불휘발성 반도체 기억 장치를 실현할 수 있다.
또한, 본 발명의 일 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법에 의하면, 반도체 기판 위에 제 1 반도체층을 성막하는 공정과, 상기 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 성막하는 공정과, 상기 제 1 반도체층과 동일한 조성을 갖는 제 3 반도체층을 상기 제 2 반도체층 위에 성막하는 공정과, 상기 제 2 반도체층과 동일한 조성을 갖는 제 4 반도체층을 상기 제 3 반도체층 위에 성막하는 공정과, 상기 제 1 내지 제 4 반도체층을 관통하여 상기 반도체 기판을 노출시키는 제 1 노출부를 형성하는 공정과, 상기 반도체 기판 위에서 상기 제 2 및 제 4 반도체층을 지지하는 지지체를 상기 제 1 노출부에 형성하는 공정과, 상기 지지체가 형성된 상기 제 1 및 제 3 반도체층 중 적어도 일부를 상기 제 2 및 제 4 반도체층으로부터 노출시키는 제 2 노출부를 형성하는 공정과, 상기 제 2 노출부를 통하여 제 1 및 제 3 반도체층을 선택적으로 에칭함으로써, 상기 제 1 및 제 3 반도체층이 각각 제거된 제 1 및 제 2 공동부를 형성하는 공정과, 상기 제 1 및 제 2 공동부 내의 상하면에 각각 형성된 표면 절연막을 형성하는 공정과, 상기 표면 절연막을 통하여 상기 제 1 및 제 2 공동부에 각 각 매립된 트랩막을 형성하는 공정과, 상기 제 4 반도체층 위에 배치된 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 측방에 각각 배치된 소스/드레인층을 상기 제 4 반도체층에 형성하는 공정을 구비하는 것을 특징으로 한다.
이것에 의해, SOI 기판을 사용하지 않고 컨트롤 게이트 및 SOI 트랜지스터를 제 2 및 제 4 반도체층에 각각 형성하는 것이 가능해진다. 따라서, 게이트 전극이 형성된 채널 영역 위에 트랩막을 배치하지 않고 트랩막에 축적되는 전하량을 제어하는 것이 가능해지고, 채널 영역이 온/오프될 때의 게이트 전극의 전위를 변화시키는 것이 가능해지기 때문에, 판독 시의 임계값의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능한 불휘발성 반도체 기억 장치를 실현할 수 있다.
이하, 본 발명의 실시형태에 따른 불휘발성 반도체 기억 장치 및 그 제조 방법에 대해서 도면을 참조하여 설명한다.
(1) 제 1 실시형태
도 1의 (a)는 본 발명의 제 1 실시예에 따른 불휘발성 반도체 기억 장치의 개략 구성을 나타낸 평면도, 도 1의 (b)는 도 1의 (a)의 A0-A0'선에 의해 절단한 단면도, 도 2의 (c)는 도 2의 (a)의 B0-B0'선에 의해 절단한 단면도이다.
도 1에 있어서, 반도체 기판(1) 위에는 전자 주입층(2) 및 전자 가속층(3)이 차례로 형성되어 있다. 그리고, 전자 가속층(3) 위에는 절연층(4)을 통하여 부유 게이트(5)가 형성되고, 부유 게이트(5) 위에는 절연층(6)을 통하여 반도체층(7)이 형성된다. 그리고, 반도체층(7) 위에는 게이트 절연막(8)을 통하여 게이트 전 극(9)이 형성되고, 게이트 전극(9)의 측벽에는 측벽(10)이 형성된다. 그리고, 반도체층(7)에는 게이트 전극(9)을 끼워 넣도록 배치된 소스층(11a) 및 드레인층(11b)이 LDD층(10a, 10b)을 각각 통하여 형성되어 있다.
그리고, 전자 주입층(2), 전자 가속층(3), 부유 게이트(5) 및 반도체층(7)은 게이트 전극(9)의 배선 방향을 따라 소자 분리 절연막(12a)에 의해 분리되고, 부유 게이트(5) 및 반도체층(7)은 게이트 전극(9)의 배선 방향과 직교하는 방향을 따라 소자 분리 절연막(12b)에 의해 분리된다. 여기서, 전자 주입층(2) 및 전자 가속층(3)과 게이트 전극은 복수의 메모리 셀에 걸쳐 평행하게 배치할 수 있다.
또한, 반도체 기판(1), 전자 주입층(2), 전자 가속층(3) 및 반도체층(7)으로서는 단결정 반도체를 사용할 수 있고, 부유 게이트(5)로서는 단결정 반도체 또는 다결정 반도체를 사용할 수 있다. 또한, 반도체 기판(1), 전자 주입층(2), 전자 가속층(3) 및 반도체층(7)의 재질(材質)로서는, 예를 들어 Si, Ge, SiGe, GaAs, InP, GaP, GaN, SiC 등을 사용할 수 있다. 또한, 부유 게이트(5)의 재질로서는, 예를 들어 Si, Ge, SiGe, GaAs, InP, GaP, GaN, SiC 등의 반도체 이외에, Al, Cu, W, Ti, TiN, Ta, TaN 등의 금속 또는 실리사이드 등의 합금을 사용하도록 할 수도 있다. 또한, 전자 주입층(2)은 고농도 N형 불순물 확산층에 의해 구성할 수 있고, 전자 가속층(3)은 저농도 P형 불순물 확산층에 의해 구성할 수 있다.
그리고, 기입을 행할 경우, 게이트 전극(9)에 인가되는 전압(VG), 소스층(11a)에 인가되는 전압(VS) 및 드레인층(11b)에 인가되는 전압(VD)을 모두 고전 압(VP)으로 설정하는 동시에, 전자 주입층(2)에 인가되는 전압(VC)을 0V로 설정한다. 또한, 기입 시의 고전압(VP)으로서는, 예를 들어 5∼20V 정도의 범위 내로 설정할 수 있다.
그리하면, 전자 주입층(2)과 부유 게이트(5) 사이에는 전자 주입층(2)으로부터 부유 게이트(5)의 방향으로 고전계(高電界)가 인가되고, 전자 주입층(2)으로부터 방출된 전자가 전자 가속층(3)에 의해 가속되어 절연층(4)을 통하여 부유 게이트(5)에 전자가 주입된다. 그리고, 부유 게이트(5)에 전자가 주입되면, 부유 게이트(5)는 주위가 절연층에 의해 덮여 있기 때문에, 부유 게이트(5)에 의해 전자가 유지되고, 게이트 전극(9) 아래의 반도체층(7)에 형성되는 채널 영역의 임계값이 플러스 방향으로 변화된다.
또한, 소거를 행할 경우, 게이트 전극(9)에 인가되는 전압(VG), 소스층(11a)에 인가되는 전압(VS) 및 드레인층(11b)에 인가되는 전압(VD)을 모두 0V로 설정하는 동시에, 전자 주입층(2)에 인가되는 전압(VC)을 고전압(VE)으로 설정한다. 또한, 소거 시의 고전압(VE)으로서는, 예를 들어 5∼20V 정도의 범위 내로 설정할 수 있다.
그리하면, 전자 주입층(2)과 부유 게이트(5) 사이에는 부유 게이트(5)로부터 전자 주입층(2)의 방향으로 고전계가 인가되고, 부유 게이트(5)에 축적되어 있는 전자가 전자 가속층(3)을 통하여 전자 주입층(2)에 추출된다. 그리고, 부유 게이 트(5)로부터 전자가 추출되면, 게이트 전극(9) 아래의 반도체층(7)에 형성되는 채널 영역의 임계값이 마이너스 방향으로 변화된다.
여기서, 도 1의 불휘발성 반도체 기억 장치에 정보를 기억시킬 경우, 예를 들어 판독 시의 임계값이 0.2V 이상에 있을 때에 논리값 "0"에 대응시키고, 판독 시의 임계값이 -1.2V 이하일 때에 논리값 "1"에 대응시킬 수 있다.
또한, 판독을 행할 경우, 게이트 전극(9)에 인가되는 전압(VG)을 0V, 소스층(11a)에 인가되는 전압(VS) 및 드레인층(11b)에 인가되는 전압(VD)을 모두 1V 이하로 설정하는 동시에, 전자 주입층(2)에 인가되는 전압(VC)을 0V로 설정한다.
그리하면, 불휘발성 반도체 기억 장치에 논리값 "0"이 기억되어 있을 경우에는, 판독 시의 임계값이 0.2V 이상에 있기 때문에, 게이트 전극(9) 아래의 채널 영역은 오프(off)로 되어 소스층(11a)과 드레인층(11b) 사이가 비(非)도통으로 된다. 한편, 불휘발성 반도체 기억 장치에 논리값 "1"이 기억되어 있을 경우에는, 판독 시의 임계값이 -1.2V 이하이기 때문에, 게이트 전극(9) 아래의 채널 영역은 온(on)으로 되어 소스층(11a)과 드레인층(11b) 사이가 도통으로 된다.
이것에 의해, 부유 게이트(5)에 축적된 전하에 의해 채널 영역의 이면 측으로부터 임계값을 변화시키는 것이 가능해지는 동시에, 채널 영역이 온/오프될 때의 게이트 전극(9)의 전위(임계값) 변화에 의거하여 정보를 판독할 수 있다. 따라서, 게이트 전극(9)이 형성된 채널 영역 위에 부유 게이트(5)를 배치할 필요가 없어져, 게이트 전극(9) 아래에 형성되는 채널 영역 위의 게이트 절연막(8)을 박막화하는 것이 가능해진다. 따라서, 불휘발성 반도체 기억 장치의 판독 시의 임계값을 작게 하는 것이 가능해지고, 불휘발성 반도체 기억 장치의 구동 능력을 향상시키는 것을 가능하게 하여, 저전압에서의 고속 판독에 대응시킬 수 있다. 또한, 감지 증폭기의 구동 전압도 낮게 하는 것이 가능해져, 불휘발성 반도체 기억 장치가 일체로 구성된 집적 회로의 구동 전압의 저전압화를 촉진할 수 있다.
또한, 전자 주입층(2)에 인가되는 전위를 제어함으로써, 터널 효과 또는 핫 캐리어를 이용하여 부유 게이트(5)에 전하를 주입하거나 부유 게이트(5)로부터 전하를 추출하는 것이 가능해지는 동시에, 전자 주입층(2)을 채널 영역 위에 배치할 필요가 없어져, 기입 및 소거 시에 게이트 절연막(8)에 고전압이 인가되는 것을 방지할 수 있다. 따라서, 게이트 절연막(8)을 박막화하는 것이 가능해지고, 판독 시의 임계값의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능해진다.
또한, 게이트 전극(9) 아래의 반도체층(7)에 형성되는 채널 영역 아래에 부유 게이트(5)를 배치함으로써, 부유 게이트(5)에 주입되는 전하량을 증대시킨 경우에도, 판독 시의 임계값이 포화되어 거의 변화되지 않게 할 수 있다. 예를 들어 게이트 전극(9)이 N형 다결정 실리콘에 의해 구성되고, 게이트 길이가 0.2㎛, 게이트 절연막(8)의 SiO2 환산(換算)의 막 두께가 6㎚, 반도체층(7)의 막 두께가 30㎚, 불순물 농도가 1×1017㎝-3, 절연층(6)의 SiO2 환산의 막 두께가 20㎚라고 하면, 부유 게이트(5)에 주입되는 전하량을 증대시킨 경우에도, 판독 시의 임계값을 0.5V 정도 이하에서 포화시키는 것이 가능해진다. 따라서, 판독 시의 구동 전압이 1.5V 이하인 저전압에서 동작 가능한 불휘발성 반도체 기억 장치를 실현할 수 있다.
한편, 부유 게이트(5)에 축적되는 전하량이 동일하여도, 게이트 전극(9)에서의 임계값 변동은 게이트 전극(9)의 게이트 길이, 게이트 절연막(8)의 막 두께, 반도체층(7)의 막 두께, 절연층(6)의 막 두께에 의존한다. 즉, 게이트 전극(9)의 게이트 길이가 길수록, 게이트 절연막(8)의 막 두께가 두꺼울수록, 반도체층(7)의 막 두께가 얇을수록, 절연층(6)의 막 두께가 얇을수록, 부유 게이트(5)에 전하가 축적되었을 때의 임계값 변동량은 커지는 경향이 있다.
그러나, 게이트 전극(9)이 N형 다결정 실리콘에 의해 구성되고, 게이트 길이가 0.2㎛ 정도, 게이트 절연막(8)의 SiO2 환산의 막 두께가 1㎚ 정도, 반도체층(7)의 막 두께가 5㎚ 정도, 절연층(6)의 SiO2 환산의 막 두께가 10㎚ 정도인 디바이스에서도, 반도체층(7)의 본체 영역의 불순물 농도가 1×1017㎝-3이면, 부유 게이트(5)에 전하가 축적되어 있지 않을 경우, 게이트 전극(9)에 인가되는 전압(VG)이 0V일지라도, 소스·드레인간 전압이 1V이면, 드레인 전류(Id)가 1×10-4A/um 정도 흐르지만, 부유 게이트(5)에 전하가 축적되면, 게이트 전극(9)에 인가되는 전압(VG)이 0V일 경우, 소스·드레인간 전압이 1V일 때, 드레인 전류(Id)가 1×10-12A/um 정도로 되어, 오프 시의 누설 전류가 8자릿수(digit) 정도 감소된다.
이 경우에도, 부유 게이트(5)에 주입되는 전하량을 증대시킨 경우에도, 판독 시의 임계값을 0.2 내지 0.4 정도에서 포화시키는 것이 가능해진다. 따라서, 판독 시의 구동 전압이 1.5V 이하인 저전압에서 동작 가능한 불휘발성 반도체 기억 장치를 실현할 수 있다. 상기에서는, 게이트 길이가 0.2um인 예를 나타냈지만, 더 짧은 게이트 길이에서도 동일한 효과를 얻을 수 있다.
게이트 전극(9)이 N형 다결정 실리콘에 의해 구성되고, 게이트 길이가 30㎚로 짧아진 경우에도, 게이트 절연막(8)의 SiO2 환산의 막 두께가 1㎚ 정도, 반도체층(7)의 막 두께가 5㎚ 정도, 절연층(6)의 SiO2 환산의 막 두께가 10㎚ 정도인 디바이스에 있어서, 반도체층(7)의 본체 영역의 불순물 농도가 1×1017㎝-3이면, 부유 게이트(5)에 전하가 축적되어 있지 않을 경우, 게이트 전극(9)에 인가되는 전압(VG)이 0V일지라도, 소스·드레인간 전압이 1V이면, 드레인 전류(Id)가 1×10-4A/um 정도 흐르지만, 부유 게이트(5)에 전하가 축적되면, 게이트 전극(9)에 인가되는 전압(VG)이 0V일 경우, 소스·드레인간 전압이 1V일 때, 드레인 전류(Id)가 1×10-11A/um 정도로 되어, 오프 시의 누설 전류가 7자릿수 정도 감소된다.
도 2는 본 발명의 제 2 실시예에 따른 불휘발성 반도체 기억 장치의 레이아웃 구성 예를 나타낸 평면도이다.
도 2에 있어서, 메모리 셀(M11∼M1n, …, Mm1∼Mmn)이 매트릭스 어레이 형상으로 배치되어 있다. 또한, 각 메모리 셀(M11∼M1n, …, Mm1∼Mmn)으로서는, 도 1의 구성을 사용할 수 있다. 그리고, 각 메모리 셀(M11∼M1n, …, Mm1∼Mmn)에는 부유 게이트(P11∼P1n, …, Pm1∼Pmn)가 각각 설치되고, 부유 게이트(P11∼P1n, …, Pm1∼Pmn) 위에는 반도체층(L11∼L1n, …, Lm1∼Lmn)이 각각 배치되어 있다. 그리고, 반도체층(L11, L12, …, L1n) 위에 걸쳐 워드 라인(W1)이 배치되고, 반도체층(L21, L22, …, L2n) 위에 걸쳐 워드 라인(W2)이 배치되며, 반도체층(Lm1, Lm2, …, Lmn) 위에 걸쳐 워드 라인(Wm)이 배치된다.
그리고, 반도체층(L11∼Lm1) 사이는 배선층(H01∼Hm1)을 각각 통하여 접속됨으로써 비트 라인(BL1)이 구성되고, 반도체층(L12∼Lm2) 사이는 배선층(H02∼Hm2)을 각각 통하여 접속됨으로써 비트 라인(BL2)이 구성되며, 반도체층(L1n∼Lmn) 사이는 배선층(H0n∼Hmn)을 각각 통하여 접속됨으로써 비트 라인(BLn)이 구성된다.
또한, 부유 게이트(P11∼Pm1) 사이는 필드 플레이트(D01∼Dm1)를 각각 통하여 접속됨으로써 컨트롤 게이트(CG1)가 구성되고, 부유 게이트(P12∼Pm2) 사이는 필드 플레이트(D02∼Dm2)를 각각 통하여 접속됨으로써 컨트롤 게이트(CG2)가 구성되며, 부유 게이트(P1n∼Pmn) 사이는 필드 플레이트(D0n∼Dmn)를 각각 통하여 접속됨으로써 컨트롤 게이트(CGn)가 구성된다.
또한, 부유 게이트(P11, P12, …, P1n) 아래에 걸쳐 컨트롤 게이트로서 기능하는 전자 주입층(CG1)(이하, 컨트롤 게이트(CG1)라고 함)이 배치되고, 부유 게이트(P21, P22, …, P2n) 아래에 걸쳐 컨트롤 게이트로서 기능하는 전자 주입층(CG2)(이하, 컨트롤 게이트(CG2)라고 함)이 배치되며, 부유 게이트(Pm1, Pm2, …, Pmn) 아래에 걸쳐 컨트롤 게이트로서 기능하는 전자 주입층(CGm)(이하, 컨트롤 게이트(CGm)라고 함)이 배치된다.
도 3은 도 2의 불휘발성 반도체 기억 장치의 회로 구성을 나타낸 도면이다.
도 3에 있어서, 비트 라인(BL1) 위에는 메모리 셀(M11∼Mm1)이 접속되고, 메모리 셀(M11∼Mm1)의 전단(前段) 및 후단(後段)에는 선택용 트랜지스터(S11, S21)가 각각 접속된다. 또한, 비트 라인(BL2) 위에는 메모리 셀(M12∼Mm2)이 접속되고, 메모리 셀(M12∼Mm2)의 전단 및 후단에는 선택용 트랜지스터(S12, S22)가 각각 접속된다. 또한, 비트 라인(BLn) 위에는 메모리 셀(M1n∼Mmn)이 접속되고, 메모리 셀(M1n∼Mmn)의 전단 및 후단에는 선택용 트랜지스터(S1n, S2n)가 각각 접속된다. 그리고, 선택용 트랜지스터(S21∼S2n)의 소스는 소스 라인(SL)에 공통으로 접속되어 있다. 여기서, 선택용 트랜지스터(S11∼S1n)에는 선택용 게이트(SG1)가 공통으로 배치되고, 선택용 트랜지스터(S21∼S2n)에는 선택용 게이트(SG2)가 공통으로 배치된다. 또한, 메모리 셀(M11∼M1n)에는 워드 라인(W1) 및 컨트롤 게이트(CG1)가 공통으로 배치되고, 메모리 셀(M21∼M2n)에는 워드 라인(W2) 및 컨트롤 게이트(CG2)가 공통으로 배치되며, 메모리 셀(Mm1∼Mmn)에는 워드 라인(Wm) 및 컨트롤 게이트(CGm)가 공통으로 배치된다.
그리고, 예를 들어 선택된 메모리 셀(M11∼Mmn)의 기입을 행할 경우, 선택된 메모리 셀(M11∼Mmn)에 접속된 워드 라인(W1∼Wm) 및 비트 라인(BL1∼BLn)에 고전압(VP)을 인가하는 동시에, 컨트롤 게이트(CG1∼CGm)에 0V를 인가한다. 한편, 비선택 메모리 셀(M11∼Mmn)에 접속된 워드 라인(W1∼Wm), 비트 라인(BL1∼BLn) 및 컨트롤 게이트(CG1∼CGm)에 1/2VP를 인가한다.
그리하면, 선택된 메모리 셀(M11∼Mmn)의 컨트롤 게이트(CG1∼CGm)와 부유 게이트(P11∼Pmn) 사이에는 컨트롤 게이트(CG1∼CGm)로부터 부유 게이트(P11∼Pmn)의 방향으로 고전계가 인가되고, 선택된 메모리 셀(M11∼Mmn)의 컨트롤 게이트(CG1∼CGm)로부터 방출된 전자가 절연층(4)을 통하여 부유 게이트(P11∼Pmn)에 주입된다. 그리고, 선택된 메모리 셀(M11∼Mmn)의 부유 게이트(P11∼Pmn)에 전자가 주입되면, 부유 게이트(P11∼Pmn)에 의해 전자가 유지되고, 워드 라인(W1∼Wm) 아래의 반도체층(7)에 형성되는 채널 영역의 임계값을 포화 임계값(예를 들어 0.2V)으로 설정하여, 선택된 메모리 셀(M11∼Mmn)에 논리값 "0"을 기억시킬 수 있다.
한편, 비선택 메모리 셀(M11∼Mmn)의 컨트롤 게이트(CG1∼CGm)와 부유 게이트(P11∼Pmn) 사이에는 큰 전계가 인가되지 않기 때문에, 비선택 메모리 셀(M11∼Mmn)의 부유 게이트(P11∼Pmn)에는 전자가 주입되지 않고, 비선택 메모리 셀(M11∼Mmn)의 부유 게이트(P11∼Pmn)에 축적되어 있는 전하량에 변화는 없다.
또한, 비선택 메모리 셀(M11∼Mmn)에 접속된 워드 라인(W1∼Wm)에 인가되는 전압은 선택된 메모리 셀(M11∼Mmn)에 접속된 비트 라인(BL1∼BLn)과의 사이의 내압(耐壓)에 의해 설정될 수 있고, 예를 들어 1/2VP∼4/5VP 사이에서 조정할 수 있다. 또한, 선택된 메모리 셀(M11∼Mmn)에 접속된 워드 라인(W1∼Wm)에 인가되는 전압은 비선택 메모리 셀(M11∼Mmn)에 접속된 비트 라인(BL1∼BLn)과의 사이의 내압에 의해 설정될 수 있고, 예를 들어 1/2VP∼VP 사이에서 조정할 수 있다.
또한, 소거를 행할 경우, 모든 메모리 셀(M11∼Mmn)의 워드 라인(W1∼Wm) 및 비트 라인(BL1∼BLn)에 0V를 인가하는 동시에, 컨트롤 게이트(CG1∼CGm)에 고전압(VE)을 인가한다.
그리하면, 모든 메모리 셀(M11∼Mmn)의 컨트롤 게이트(CG1∼CGm)와 부유 게이트(P11∼Pmn) 사이에는 부유 게이트(P11∼Pmn)로부터 컨트롤 게이트(CG1∼CGm)의 방향으로 고전계가 인가되고, 부유 게이트(P11∼Pmn)에 축적되어 있는 전자가 컨트롤 게이트(CG1∼CGm)에 추출된다. 그리고, 부유 게이트(P11∼Pmn)로부터 전자가 추출되면, 모든 메모리 셀(M11∼Mmn)의 워드 라인(W1∼Wm) 아래의 반도체층(7)에 형성되는 채널 영역의 임계값을 -1.2V 이하로 설정하여, 논리값 "1"을 기억시킬 수 있다.
또한, 선택된 메모리 셀(M11∼Mmn)로부터의 판독을 행할 경우, 선택된 메모리 셀(M11∼Mmn)에 접속된 워드 라인(W1∼Wm)에 0V, 컨트롤 게이트(CG1∼CGm)에 0V의 전압을 인가하는 동시에, 비트 라인(BL1∼BLn)에 1V의 전압을 인가한다. 한편, 비선택 메모리 셀(M11∼Mmn)에 접속된 워드 라인(W1∼Wm)에 논리값 "0" 시의 임계값보다 높은 1.5V의 전압을 인가하는 동시에, 컨트롤 게이트(CG1∼CGm) 및 비트 라인(BL1∼BLn)에 0V의 전압을 인가한다.
그리하면, 선택된 메모리 셀(M11∼Mmn)에 논리값 "0"이 기억되어 있을 경우에는, 판독 시의 임계값이 0.2에 있기 때문에, 워드 라인(W1∼Wm) 아래의 채널 영역은 오프로 되어, 선택된 메모리 셀(M11∼Mmn)이 비도통으로 된다. 그리고, 비선택 메모리 셀(M11∼Mmn)에 접속된 워드 라인(W1∼Wm)에는 1.5V의 전압이 인가되기 때문에, 비선택 메모리 셀(M11∼Mmn)에 기억되어 있는 값에 관계없이, 비선택 메모리 셀(M11∼Mmn)의 채널 영역은 온으로 된다. 그 결과, 선택된 메모리 셀(M11∼Mmn)의 비도통 상태를 비트 라인(BL1∼BLn)을 통하여 판독할 수 있다.
한편, 불휘발성 반도체 기억 장치에 논리값 "1"이 기억되어 있을 경우에는, 판독 시의 임계값이 -1.2V 이하이기 때문에, 워드 라인(W1∼Wm) 아래의 채널 영역은 온으로 되어, 선택된 메모리 셀(M11∼Mmn)이 도통으로 된다. 그리고, 비선택 메모리 셀(M11∼Mmn)에 접속된 워드 라인(W1∼Wm)에는 1.5V의 전압이 인가되기 때문에, 비선택 메모리 셀(M11∼Mmn)에 기억되어 있는 값에 관계없이, 비선택 메모리 셀(M11∼Mmn)의 채널 영역은 온으로 된다. 그 결과, 선택된 메모리 셀(M11∼Mmn)의 도통 상태를 비트 라인(BL1∼BLn)을 통하여 판독할 수 있다.
이것에 의해, 채널 영역 아래에 부유 게이트(P11∼Pmn)를 배치하는 것을 가능하게 하면서, NAND형 플래시 메모리를 구성하는 것이 가능해지고, 선택된 메모리 셀(M11∼Mmn)의 비트 라인(BL1∼BLn)의 전압을 1.0V, 워드 라인(W1∼Wm)의 전압을 0V로 설정하는 동시에, 비선택 메모리 셀(M11∼Mmn)의 비트 라인(BL1∼BLn)의 전압을 0V, 워드 라인(W1∼Wm)의 전압을 1.5V로 설정함으로써, 정보의 판독이 가능해져, 불휘발성 반도체 기억 장치의 판독 시의 구동 전압을 작게 할 수 있다.
도 4의 (a) 내지 도 14의 (a)는 본 발명의 제 3 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 평면도, 도 4의 (b) 내지 도 14의 (b)는 도 4의 (a) 내지 도 14의 (a)의 A1-A1'∼A11-A11'선에 의해 각각 절단한 단면도, 도 4의 (c) 내지 도 14의 (c)는 도 4의 (a) 내지 도 14의 (a)의 B1-B1'∼B11-B11'선에 의해 각각 절단한 단면도이다.
도 4에 있어서, P이나 As 등의 N형 불순물을 반도체 기판(31)에 이온 주입함으로써, 고농도 N형 불순물 확산층으로 이루어지는 전자 주입층(51)을 반도체 기판(31)에 형성한다. 또한, B나 BF2 등의 P형 불순물을 반도체 기판(31)에 이온 주입함으로써, 저농도 P형 불순물 확산층으로 이루어지는 전자 가속층(33)을 전자 주입층(51) 위에 형성한다. 또한, 전자 주입층(51)은 N형 불순물이 도핑된 반도체층을 반도체 기판(31) 위에 에피택셜(epitaxial) 성장시킴으로써 형성할 수도 있다. 또한, 전자 가속층(33)은 P형 불순물이 도핑된 반도체층을 전자 주입층(51) 위에 에피택셜 성장시킴으로써 형성할 수도 있다.
그리고, 반도체층(52, 35)을 에피택셜 성장에 의해 전자 가속층(33) 위에 차례로 적층한다. 여기서, 반도체층(52)은 반도체 기판(31) 및 반도체층(35)보다도 에칭 레이트가 큰 재질을 사용할 수 있다. 특히 반도체 기판(31)이 Si인 경우, 반도체층(52)으로서 SiGe, 반도체층(35)으로서 Si을 사용하는 것이 바람직하다. 이것에 의해, 반도체층(52)과 반도체층(35) 사이의 격자 정합을 취하는 것을 가능하게 하면서, 반도체층(52)과 반도체층(35) 사이의 선택비를 확보할 수 있다. 또한, 반도체층(52, 35)의 막 두께는 예를 들어 1∼100㎚ 정도로 할 수 있다.
그리고, 반도체층(35)의 열산화 또는 CVD법에 의해 반도체층(35) 표면에 하지 산화막(53)을 형성한다. 그리고, CVD 등의 방법에 의해, 하지 산화막(53) 위의 전면(全面)에 산화 방지막(54)을 형성한다. 또한, 산화 방지막(54)으로서는, 예를 들어 실리콘 질화막을 사용할 수 있다.
다음으로, 도 5에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(54), 하지 산화막(53), 반도체층(35, 52), 전자 가속층(33), 전자 주입층(51) 및 반도체 기판(31)을 패터닝함으로써, 반도체 기판(31)을 노출시키는 홈(36)을 소정의 방향을 따라 형성한다. 또한, 반도체 기판(31)을 노출시킬 경우, 반도체 기판(31)을 오버에칭(over-etching)하여 반도체 기판(31)에 오목부를 형성하는 것이 바람직하다. 또한, 홈(36)의 배치 위치는 반도체층(33)의 소자 분리 영역의 일부에 대응시킬 수 있다.
또한, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(54), 하지 산화막(53), 반도체층(35, 52) 및 전자 가속층(33)을 패터닝함으로써, 홈(36)과 중첩되도록 배치된 홈(36)보다도 폭이 넓고, 전자 주입층(51)을 노출시키는 홈(37)을 형성한다. 여기서, 홈(37)의 배치 위치는 반도체층(35)의 소자 분리 영역에 대응시킬 수 있다.
다음으로, 도 6에 나타낸 바와 같이, CVD 등의 방법에 의해, 홈(36, 37) 내에 매립되고, 반도체층(35)을 반도체 기판(31) 위에서 지지하는 지지체(56)를 반도체 기판(31) 위의 전면에 형성한다. 또한, 지지체(56)의 재질로서는 실리콘 산화막을 사용할 수 있다.
다음으로, 도 7에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(54), 하지 산화막(53), 반도체층(35, 52)을 패터닝함으로써, 전자 가속층(33)을 노출시키는 홈(38)을 홈(36)과 직교하는 방향을 따라 형성한다. 또한, 홈(38)의 배치 위치는 반도체층(35)의 소자 분리 영역에 대응시킬 수 있다.
다음으로, 도 8에 나타낸 바와 같이, 홈(38)을 통하여 에칭액 또는 에칭 가스를 반도체층(52)에 접촉시킴으로써, 반도체층(52)을 에칭 제거하여, 전자 가속층(33)과 반도체층(52) 사이에 공동부(57)를 형성한다.
여기서, 홈(36, 37) 내에 지지체(56)를 설치함으로써, 반도체층(52)이 제거된 경우에도, 반도체층(35)을 반도체 기판(31) 위에서 지지하는 것이 가능해지는 동시에, 홈(36, 37)과는 별도로 홈(38)을 설치함으로써, 반도체층(35) 아래에 배치된 반도체층(52)에 에칭액을 접촉시키는 것이 가능해진다. 따라서, 반도체층(35)의 결정 품질을 손상시키지 않고, 반도체층(35)과 전자 가속층(33) 사이의 절연을 도모하는 것이 가능해진다.
또한, 반도체 기판(31), 반도체층(35)이 Si, 반도체층(52)이 SiGe인 경우, 반도체층(52)의 에칭액으로서 불질산을 사용하는 것이 바람직하다. 이것에 의해, Si과 SiGe의 선택비로서 1:100∼1000 정도를 얻을 수 있고, 반도체 기판(31) 및 반도체층(35)의 오버에칭을 억제하면서, 반도체층(52)을 제거하는 것이 가능해진다.
다음으로, 도 9에 나타낸 바와 같이, 반도체층(35)과 전자 가속층(33)의 열산화를 행함으로써, 반도체 기판(31)과 반도체층(33) 사이의 공동부(57) 내의 상하면에 표면 산화막(34c, 34a)을 각각 형성한다. 여기서, 반도체층(35)과 전자 가속층(33)의 열산화에 의해 표면 산화막(34c, 34a)을 형성할 경우, 홈(38) 내의 반도체층(35)이 산화되어 홈(38) 내의 측벽에 산화막(39)이 형성된다.
그리고, 표면 산화막(34c, 34a)이 형성된 공동부(57) 내에 ALD, CVD 등의 방 법에 의해 도전막을 매립함으로써, 표면 산화막(34c, 34a)이 형성된 공동부(57) 내에 매립 도전층(34b)을 형성한다. 또한, 매립 도전층(34b)의 재질로서는, 예를 들어 Si, Ge, SiGe, GaAs, InP, GaP, GaN, SiC 등의 반도체 이외에, Al, Cu, W, Ag, Pt 등의 금속 또는 실리사이드 등의 합금을 사용하도록 할 수도 있다.
이것에 의해, 매립 도전층(34b)을 부유 게이트로서 기능시킬 수 있고, 반도체층(35)에 형성되는 채널 영역 아래에 부유 게이트를 배치할 수 있다. 또한, 반도체 기판(31) 위에 전자 주입층(51)을 형성함으로써, 부유 게이트에 전하를 주입하거나 부유 게이트로부터 전하를 추출하기 위한 컨트롤 게이트로서 전자 주입층(51)을 기능시킬 수 있고, 부유 게이트 아래에 컨트롤 게이트를 배치하는 것이 가능해진다. 따라서, 반도체층(35)에 형성되는 채널 영역 위에 부유 게이트를 배치하지 않고 부유 게이트에 축적되는 전하량을 제어하는 것이 가능해지고, 판독 시의 임계값의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능한 불휘발성 반도체 기억 장치를 실현할 수 있다.
또한, 도 9의 방법에서는, 반도체층(35)과 전자 가속층(33)의 열산화를 행함으로써, 공동부(57) 내의 상하면에 각각 배치된 표면 산화막(32c, 32a)을 형성하는 방법에 대해서 설명했지만, ALD나 CVD법에 의해 공동부(57) 내의 상하면에 절연막을 성막시키도록 할 수도 있다. 또한, 도 9에 있어서, 표면 산화막(34a, 34c)이나 도전층(34b)은 홈(38)의 측벽이나 저면(底面)에도 형성되지만, 지지체(56)를 마스크로 하여 등방성(等方性) 에칭 및 이방성(異方性) 에칭을 행하여, 홈(38) 내에 형성된 표면 산화막(34a, 34c)과 도전층(34b)을 제거한다.
다음으로, 도 10에 나타낸 바와 같이, CVD 등의 방법에 의해, 홈(38) 내가 매립되도록 하여 지지체(56) 위에 매립 절연체(45)를 퇴적한다. 또한, 매립 절연체(45)의 재질로서는 실리콘 산화막을 사용할 수 있다.
다음으로, 도 11에 나타낸 바와 같이, CMP(화학적 기계적 연마) 등의 방법을 이용하여 매립 절연체(45) 및 지지체(56)를 박막화하는 동시에, 산화 방지막(54) 및 하지 산화막(53)을 제거함으로써, 반도체층(35)의 표면을 노출시킨다.
다음으로, 도 12에 나타낸 바와 같이, 반도체층(35) 표면의 열산화를 행함으로써, 반도체층(35) 표면에 게이트 절연막(41)을 형성한다. 그리고, CVD 등의 방법에 의해, 게이트 절연막(41)이 형성된 반도체층(35) 위에 다결정 실리콘층, 실리사이드층, 또는 메탈층을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여 다결정 실리콘층, 실리사이드층, 또는 메탈층을 패터닝함으로써, 반도체층(35) 위에 게이트 전극(42)을 형성한다.
다음으로, 도 13에 나타낸 바와 같이, 게이트 전극(42)을 마스크로 하여 As, P, B, BF2 등의 불순물의 이온 주입 IP를 반도체층(35) 내에 행함으로써, 게이트 전극(42)을 끼워 넣도록 배치된 소스층(43a) 및 드레인층(43b)을 반도체층(35)에 형성한다.
다음으로, 도 14에 나타낸 바와 같이, CVD 등의 방법에 의해, 게이트 전극(42) 위에 층간 절연층(44)을 퇴적한다. 그리고, 층간 절연층(44) 및 지지체(56)에 매립되고, 전자 주입층(51)에 접속된 컨트롤 게이트 컨택트 전극(45a)을 층간 절연층(44) 위에 형성하는 동시에, 층간 절연층(44)에 매립되고, 소스층(43a) 및 드레인층(43b)에 각각 접속된 소스 컨택트 전극(46a) 및 드레인 컨택트 전극(46b)을 층간 절연층(44) 위에 형성한다.
이것에 의해, SOI 기판을 사용하지 않고 반도체층(35) 위에 SOI 트랜지스터를 형성하는 것이 가능해지는 동시에, 반도체층(35)에 형성되는 채널 영역 아래에 부유 게이트를 배치하면서, 부유 게이트에 축적되는 전하량을 전자 주입층(51)에 의해 제어하는 것이 가능해진다. 따라서, 게이트 전극(42)이 형성된 채널 영역 위에 부유 게이트를 배치할 필요가 없어져, 게이트 전극(42) 아래에 형성되는 채널 영역 위의 게이트 절연막(41)을 박막화하는 것이 가능해진다. 따라서, 불휘발성 반도체 기억 장치의 판독 시의 임계값을 작게 하는 것이 가능해지고, 불휘발성 반도체 기억 장치의 구동 능력을 향상시키는 것을 가능하게 하여, 저전압에서의 고속 판독에 대응시킬 수 있다. 또한, 상술한 실시예에서는, 매립 도전층(34b)을 표면 산화막(34c, 34a) 사이에 매립함으로써, 반도체층(35)에 형성되는 채널 영역 아래에 부유 게이트를 배치하는 방법에 대해서 설명했지만, 에칭 레이트가 상이한 반도체층(52, 35)의 적층 구조를 1층분(52', 35') 더 추가함으로써, 반도체층(35')에 형성되는 채널 영역 아래에 부유 게이트를 단결정 반도체층(35)에 의해 구성하도록 할 수도 있다.
도 15의 (a) 내지 도 27의 (a)는 본 발명의 제 4 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 평면도, 도 15의 (b) 내지 도 27의 (b)는 도 15의 (a) 내지 도 27의 (a)의 A21-A21'∼A33-A33'선에 의해 각각 절단한 단면도, 도 15의 (c) 내지 도 27의 (c)는 도 15의 (a) 내지 도 27의 (a)의 B21-B21'∼B33-B33'선에 의해 각각 절단한 단면도이다.
도 15에 있어서, 반도체 기판(131) 위에는 반도체층(150, 132, 151, 133, 152, 135)이 에피택셜 성장에 의해 차례로 적층되어 있다. 여기서, 반도체층(150, 151, 152)은 반도체 기판(131) 및 반도체층(132, 133, 135)보다도 에칭 레이트가 큰 재질을 사용할 수 있다. 특히 반도체 기판(131)이 Si인 경우, 반도체층(150, 151, 152)으로서 SiGe, 반도체층(132, 133, 135)으로서 Si을 사용하는 것이 바람직하다. 또한, 반도체층(132)의 막 두께는 반도체층(133, 135)의 막 두께보다도 얇은 것이 바람직하고, 반도체층(150, 151)의 막 두께는 반도체층(152)의 막 두께보다도 얇은 것이 바람직하다.
그리고, 반도체층(135)의 열산화 또는 CVD법에 의해 반도체층(135)의 표면에 하지 산화막(153)을 형성한다. 그리고, CVD 등의 방법에 의해, 하지 산화막(153) 위의 전면에 산화 방지막(154)을 형성한다.
다음으로, 도 16에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(154), 하지 산화막(153), 반도체층(135, 152, 133, 151, 132, 150)을 패터닝함으로써, 반도체 기판(131)을 노출시키는 홈(136)을 소정의 방향을 따라 형성한다.
또한, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(154), 하지 산화막(153), 반도체층(135, 152)을 패터닝함으로써, 홈(136)과 중첩되도록 배치된 홈(136)보다도 폭이 넓은 홈(137)을 형성한다.
다음으로, 도 17에 나타낸 바와 같이, CVD 등의 방법에 의해, 홈(136, 137) 내에 매립되고, 반도체층(132, 133, 135)을 반도체 기판(131) 위에서 지지하는 지지체(156)를 반도체 기판(131) 위의 전면에 형성한다.
다음으로, 도 18에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(154), 하지 산화막(153), 반도체층(135, 152, 133, 151, 132, 150)을 패터닝함으로써, 반도체 기판(131)을 노출시키는 홈(138)을 홈(136)과 직교하는 방향을 따라 형성한다.
다음으로, 도 19에 나타낸 바와 같이, 홈(138)을 통하여 에칭액 또는 에칭 가스를 반도체층(150, 151, 152)에 접촉시킴으로써, 반도체층(150, 151, 152)을 에칭 제거하여, 반도체 기판(131)과 반도체층(133) 사이에는 공동부(157a)를 형성하고, 반도체층(132, 133) 사이에는 공동부(157b)를 형성하며, 반도체층(133, 135) 사이에는 공동부(157c)를 형성한다.
다음으로, 도 20에 나타낸 바와 같이, 반도체 기판(131) 및 반도체층(132, 133, 135)의 열산화를 행함으로써, 반도체 기판(131)과 반도체층(133) 사이에 매립 절연층(132)을 형성하는 동시에, 반도체층(133, 135) 사이의 공동부(157c) 내의 상하면에 표면 산화막(134c, 134a)을 각각 형성한다. 여기서, 반도체 기판(131) 및 반도체층(132, 133, 135)의 열산화를 행할 경우, 반도체층(133, 135) 사이에 공동부(157c)를 남긴 채 반도체층(132)이 소실(消失)될 때까지 반도체층(132)의 열산화를 행함으로써, 공동부(157c) 내의 상하면에 형성된 표면 산화막(134c, 134a)을 박막화하면서, 반도체 기판(131)과 반도체층(133) 사이에 매립된 매립 절연층(132)을 후막화(厚膜化)할 수 있다. 또한, 반도체 기판(131) 및 반도체층(132, 133, 135)의 열산화에 의해 표면 산화막(134c, 134a) 및 매립 절연층(132a)을 형성할 경우, 매립성을 향상시키기 위해, 반응 율속(律速)으로 되는 저온의 습식 산화를 이용하는 것이 바람직하다. 여기서, 반도체 기판(131) 및 반도체층(132, 133, 135)의 열산화에 의해 표면 산화막(134c, 134a) 및 매립 절연층(132a)을 형성할 경우, 홈(138) 내의 반도체 기판(131) 및 반도체층(133, 135)이 산화되어 홈(138) 내의 측벽에 산화막(139)이 형성된다.
다음으로, 도 21에 나타낸 바와 같이, 표면 산화막(134c, 134a)이 형성된 공동부(157c) 내에 ALD, CVD 등의 방법에 의해 도전막을 매립함으로써, 표면 산화막(134c, 134a)이 형성된 공동부(157c) 내에 매립 도전층(158)을 형성한다.
이것에 의해, 매립 도전층(158)을 부유 게이트로서 기능시킬 수 있고, 반도체층(135)에 형성되는 채널 영역 아래에 부유 게이트를 배치할 수 있다. 또한, 부유 게이트에 전하를 주입하거나 부유 게이트로부터 전하를 추출하기 위한 컨트롤 게이트로서 반도체층(133)을 기능시킬 수 있고, 부유 게이트 아래에 컨트롤 게이트를 배치하는 것이 가능해진다. 따라서, 반도체층(135)에 형성되는 채널 영역 위에 부유 게이트를 배치하지 않고 부유 게이트에 축적되는 전하량을 제어하는 것이 가능해지고, 판독 시의 임계값의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능한 불휘발성 반도체 기억 장치를 실현할 수 있다.
다음으로, 도 22에 나타낸 바와 같이, 습식 에칭 또는 플라스마 에칭 등의 등방성 에칭에 의해 매립 도전층(158)을 에칭함으로써, 표면 산화막(134c, 134a) 사이에 매립 도전층(158)을 남긴 채 지지체(156)의 표면 및 반도체층(133, 135) 측벽의 매립 도전층(158)을 제거하여, 지지체(156) 및 산화막(139)을 노출시킨다. 또는, 도전층(158)을 산화 처리하여 홈 영역 및 표면의 도전층을 절연 산화막화할 수도 있다. 예를 들어 도전층(158)에 실리콘을 사용한 경우에는, 산화 처리에 의해 홈 영역과 표면 영역의 실리콘은 실리콘 산화막으로 된다.
다음으로, 도 23에 나타낸 바와 같이, CVD 등의 방법에 의해, 홈(138) 내가 매립되도록 하여 지지체(156) 위에 매립 절연체(145)를 퇴적한다. 또한, 매립 절연체(145)의 재질로서는 실리콘 산화막을 사용할 수 있다.
다음으로, 도 24에 나타낸 바와 같이, CMP(화학적 기계적 연마) 등의 방법을 이용하여 매립 절연체(145) 및 지지체(156)를 박막화하는 동시에, 산화 방지막(154) 및 하지 산화막(153)을 제거함으로써, 반도체층(135)의 표면을 노출시킨다. 그리고, As, P, B, BF2 등의 불순물의 이온 주입을 반도체층(133) 내에 행함으로써, 반도체층(133) 내에 불순물을 도입한다.
다음으로, 도 25에 나타낸 바와 같이, 반도체층(135) 표면의 열산화를 행함으로써, 반도체층(135)의 표면에 게이트 절연막(141)을 형성한다. 그리고, CVD 등의 방법에 의해, 게이트 절연막(141)이 형성된 반도체층(135) 위에 다결정 실리콘층을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여 다결정 실리콘층을 패터닝함으로써, 반도체층(135) 위에 게이트 전극(142)을 형성한다.
다음으로, 도 26에 나타낸 바와 같이, 게이트 전극(142)을 마스크로 하여 As, P, B, BF2 등의 불순물의 이온 주입 IP2를 반도체층(135) 내에 행함으로써, 게이트 전극(142)을 끼워 넣도록 배치된 소스층(143a) 및 드레인층(143b)을 반도체층(135)에 형성한다.
다음으로, 도 27에 나타낸 바와 같이, CVD 등의 방법에 의해, 게이트 전극(142) 위에 층간 절연층(144)을 퇴적한다. 그리고, 층간 절연층(144) 및 지지체(156)에 매립되고, 반도체층(133)에 접속된 컨트롤 게이트 컨택트 전극(145a)을 층간 절연층(144) 위에 형성하는 동시에, 층간 절연층(144)에 매립되고, 소스층(143a) 및 드레인층(143b)에 각각 접속된 소스 컨택트 전극(146a) 및 드레인 컨택트 전극(146b)을 층간 절연층(144) 위에 형성한다.
또한, 상술한 실시예에서는, 매립 도전층(158)을 표면 산화막(134c, 134a) 사이에 매립함으로써, 반도체층(135)에 형성되는 채널 영역 아래에 부유 게이트를 배치하는 방법에 대해서 설명했지만, 에칭 레이트가 상이한 반도체층(150, 132, 151, 133, 152, 135)의 적층 구조를 1층분 더 추가함으로써, 부유 게이트를 단결정 반도체층에 의해 구성할 수도 있다.
(2) 제 2 실시형태
도 28의 (a)는 본 발명의 제 5 실시예에 따른 불휘발성 반도체 기억 장치의 개략 구성을 나타낸 평면도, 도 28의 (b)는 도 29의 (a)의 A28-A28'선에 의해 절단한 단면도, 도 29의 (c)는 도 28의 (a)의 B28-B28'선에 의해 절단한 단면도이다.
도 28에 있어서, 반도체 기판(1) 위에는 전자 주입층(2) 및 전자 가속층(3) 이 차례로 형성되어 있다. 그리고, 전자 가속층(3) 위에는 절연층(4)을 통하여 트랩막(205)이 형성되고, 트랩막(205) 위에는 절연층(6)을 통하여 반도체층(7)이 형성된다. 그리고, 반도체층(7) 위에는 게이트 절연막(8)을 통하여 게이트 전극(9)이 형성되고, 게이트 전극(9)의 측벽에는 측벽(10)이 형성된다. 그리고, 반도체층(7)에는 게이트 전극(9)을 끼워 넣도록 배치된 소스층(11a) 및 드레인층(11b)이 LDD층(10a, 10b)을 각각 통하여 형성되어 있다.
그리고, 전자 주입층(2), 전자 가속층(3), 트랩막(205) 및 반도체층(7)은 게이트 전극(9)의 배선 방향을 따라 소자 분리 절연막(12a)에 의해 분리되고, 트랩막(205) 및 반도체층(7)은 게이트 전극(9)의 배선 방향과 직교하는 방향을 따라 소자 분리 절연막(12b)에 의해 분리된다. 여기서, 전자 주입층(2) 및 전자 가속층(3)과 게이트 전극은 복수의 메모리 셀에 걸쳐 평행하게 배치할 수 있다.
또한, 반도체 기판(1), 전자 주입층(2), 전자 가속층(3) 및 반도체층(7)으로서는 단결정 반도체를 사용할 수 있고, 트랩막(205)으로서는 실리콘 질화막 또는 실리콘 산질화막 등을 사용할 수 있다. 또한, 반도체 기판(1), 전자 주입층(2), 전자 가속층(3) 및 반도체층(7)의 재질로서는, 예를 들어 Si, Ge, SiGe, GaAs, InP, GaP, GaN, SiC 등을 사용할 수 있다. 또한, 전자 주입층(2)은 고농도 N형 불순물 확산층에 의해 구성할 수 있고, 전자 가속층(3)은 저농도 P형 불순물 확산층에 의해 구성할 수 있다.
그리고, 기입을 행할 경우, 게이트 전극(9)에 인가되는 전압(VG), 소스 층(11a)에 인가되는 전압(VS) 및 드레인층(11b)에 인가되는 전압(VD)을 모두 고전압(VP)으로 설정하는 동시에, 전자 주입층(2)에 인가되는 전압(VC)을 0V로 설정한다. 또한, 기입 시의 고전압(VP)으로서는, 예를 들어 5∼20V 정도의 범위 내로 설정할 수 있다.
그리하면, 전자 주입층(2)과 트랩막(205) 사이에는 전자 주입층(2)으로부터 트랩막(205)의 방향으로 고전계가 인가되고, 전자 주입층(2)으로부터 방출된 전자가 전자 가속층(3)에 의해 가속되어 절연층(4)을 통하여 트랩막(205)에 주입된다. 그리고, 트랩막(205)에 전자가 주입되면, 트랩막(205)은 주위가 절연층에 의해 덮여 있기 때문에, 트랩막(205)에 의해 전자가 유지되고, 게이트 전극(9) 아래의 반도체층(7)에 형성되는 채널 영역의 임계값이 플러스 방향으로 변화된다.
또한, 소거를 행할 경우, 게이트 전극(9)에 인가되는 전압(VG), 소스층(11a)에 인가되는 전압(VS) 및 드레인층(11b)에 인가되는 전압(VD)을 모두 0V로 설정하는 동시에, 전자 주입층(2)에 인가되는 전압(VC)을 고전압(VE)으로 설정한다. 또한, 소거 시의 고전압(VE)으로서는, 예를 들어 5∼20V 정도의 범위 내로 설정할 수 있다.
그리하면, 전자 주입층(2)과 트랩막(205) 사이에는 트랩막(205)으로부터 전자 주입층(2)의 방향으로 고전계가 인가되고, 트랩막(205)에 축적되어 있는 전자가 전자 가속층(3)을 통하여 전자 주입층(2)에 추출된다. 그리고, 트랩막(205)으로부 터 전자가 추출되면, 게이트 전극(9) 아래의 반도체층(7)에 형성되는 채널 영역의 임계값이 마이너스 방향으로 변화된다.
여기서, 도 28의 불휘발성 반도체 기억 장치에 정보를 기억시킬 경우, 예를 들어 판독 시의 임계값이 0.2V 이상에 있을 때에 논리값 "0"에 대응시키고, 판독 시의 임계값이 -1.2V 이하일 때에 논리값 "1"에 대응시킬 수 있다.
또한, 판독을 행할 경우, 게이트 전극(9)에 인가되는 전압(VG)을 0V, 소스층(11a)에 인가되는 전압(VS) 및 드레인층(11b)에 인가되는 전압(VD)을 모두 1V 이하로 설정하는 동시에, 전자 주입층(2)에 인가되는 전압(VC)을 0V로 설정한다.
그리하면, 불휘발성 반도체 기억 장치에 논리값 "0"이 기억되어 있을 경우에는, 판독 시의 임계값이 0.2V보다 큰 값에 있기 때문에, 게이트 전극(9) 아래의 채널 영역은 오프로 되어, 소스층(11a)과 드레인층(11b) 사이가 비도통으로 된다. 한편, 불휘발성 반도체 기억 장치에 논리값 "1"이 기억되어 있을 경우에는, 판독 시의 임계값이 -1.2V 이하이기 때문에, 게이트 전극(9) 아래의 채널 영역은 온으로 되어, 소스층(11a)과 드레인층(11b) 사이가 도통으로 된다.
이것에 의해, 트랩막(205)에 축적된 전하에 의해 채널 영역의 이면 측으로부터 임계값을 변화시키는 것이 가능해지는 동시에, 채널 영역이 온/오프될 때의 게이트 전극(9)의 전위(임계값) 변화에 의거하여 정보를 판독할 수 있다. 따라서, 게이트 전극(9)이 형성된 채널 영역 위에 트랩막(205)을 배치할 필요가 없어져, 게이트 전극(9) 아래에 형성되는 채널 영역 위의 게이트 절연막(8)을 박막화하는 것 이 가능해진다. 따라서, 불휘발성 반도체 기억 장치의 판독 시의 임계값을 작게 하는 것이 가능해지고, 불휘발성 반도체 기억 장치의 구동 능력을 향상시키는 것을 가능하게 하여, 저전압에서의 고속 판독에 대응시킬 수 있다. 또한, 감지 증폭기의 구동 전압도 낮게 하는 것이 가능해져, 불휘발성 반도체 기억 장치가 일체로 구성된 집적 회로의 구동 전압의 저전압화를 촉진할 수 있다.
또한, 전자 주입층(2)에 인가되는 전위를 제어함으로써, 터널 효과 또는 핫 캐리어를 이용하여 트랩막(205)에 전하를 주입하거나 트랩막(205)으로부터 전하를 추출하는 것이 가능해지는 동시에, 전자 주입층(2)을 채널 영역 위에 배치할 필요가 없어져, 기입 및 소거 시에 게이트 절연막(8)에 고전압이 인가되는 것을 방지할 수 있다. 따라서, 게이트 절연막(8)을 박막화하는 것이 가능해지고, 판독 시의 임계값의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능해진다.
또한, 게이트 전극(9) 아래의 반도체층(7)에 형성되는 채널 영역 아래에 트랩막(205)을 배치함으로써, 트랩막(205)에 주입되는 전하량을 증대시킨 경우에도, 판독 시의 임계값이 포화되어 거의 변화되지 않게 할 수 있다. 예를 들어 게이트 전극(9)의 게이트 길이가 0.2㎛, 게이트 절연막(8)의 SiO2 환산의 막 두께가 6㎚, 반도체층(7)의 막 두께가 30㎚, 절연층(6)의 SiO2 환산의 막 두께가 20㎚라고 하면, 트랩막(205)에 주입되는 전하량을 증대시킨 경우에도, 판독 시의 임계값을 0.5V 정도 이하에서 포화시키는 것이 가능해진다. 따라서, 판독 시의 구동 전압이 1.5V 이하인 저전압에서 동작 가능한 불휘발성 반도체 기억 장치를 실현할 수 있다.
한편, 트랩막(205)에 축적되는 전하량이 동일하여도, 게이트 전극(9)에서의 임계값 변동은 게이트 전극(9)의 게이트 길이, 게이트 절연막(8)의 막 두께, 반도체층(7)의 막 두께, 절연층(6)의 막 두께에 의존한다. 즉, 게이트 전극(9)의 게이트 길이가 길수록, 게이트 절연막(8)의 막 두께가 두꺼울수록, 반도체층(7)의 막 두께가 얇을수록, 절연층(6)의 막 두께가 얇을수록 트랩막(205)에 전하가 축적되었을 때의 임계값 변동량은 커지는 경향이 있다.
그러나, 게이트 전극(9)이 N형 다결정 실리콘에 의해 구성되고, 게이트 길이가 0.2㎛ 정도, 게이트 절연막(8)의 SiO2 환산의 막 두께가 1㎚ 정도, 반도체층(7)의 막 두께가 5㎚ 정도, 절연층(6)의 SiO2 환산의 막 두께가 10㎚ 정도인 디바이스에서도, 반도체층(7)의 본체 영역의 불순물 농도가 1×1017㎝-3이면, 트랩막(205)에 전하가 축적되어 있지 않을 경우, 게이트 전극(9)에 인가되는 전압(VG)이 0V일지라도, 소스·드레인간 전압이 1V일 때, 드레인 전류(Id)가 1×10-4A/um 정도 흐르지만, 트랩막(205)에 전하가 축적되면, 게이트 전극(9)에 인가되는 전압(VG)이 0V일 경우, 드레인 전류(Id)가 1×10-12A/um 정도로 되어, 오프 시의 누설 전류가 8자릿수 정도 감소된다. 이 경우에도, 트랩막(205)에 주입되는 전하량을 증대시킨 경우에도, 판독 시의 임계값을 0.2 내지 0.4 정도에서 포화시키는 것이 가능해진다.
따라서, 판독 시의 구동 전압이 1.5V 이하인 저전압에서 동작 가능한 불휘발 성 반도체 기억 장치를 실현할 수 있다. 상기에서는 게이트 길이가 0.2um인 예를 나타냈지만, 더 짧은 게이트 길이에서도 동일한 효과를 얻을 수 있다.
게이트 전극(9)이 N형 다결정 실리콘에 의해 구성되고, 게이트 길이가 30㎚로 짧아진 경우에도, 게이트 절연막(8)의 SiO2 환산의 막 두께가 1㎚ 정도, 반도체층(7)의 막 두께가 5㎚ 정도, 절연층(6)의 SiO2 환산의 막 두께가 10㎚ 정도인 디바이스에서, 반도체층(7)의 본체 영역의 불순물 농도가 1×1017㎝-3이면, 트랩막(205)에 전하가 축적되어 있지 않을 경우, 게이트 전극(9)에 인가되는 전압(VG)이 0V일지라도, 소스·드레인간 전압이 1V이면, 드레인 전류(Id)가 1×10-4A/um 정도 흐르지만, 트랩막(205)에 전하가 축적되면, 게이트 전극(9)에 인가되는 전압(VG)이 0V일 경우, 소스·드레인간 전압이 1V일 때, 드레인 전류(Id)가 1×10-12A/um 정도로 되어, 오프 시의 누설 전류가 7자릿수 정도 감소된다.
도 29는 본 발명의 제 6 실시예에 따른 불휘발성 반도체 기억 장치의 레이아웃 구성 예를 나타낸 평면도이다.
도 29에 있어서, 메모리 셀(M11∼M1n, …, Mm1∼Mmn)이 매트릭스 어레이 형상으로 배치되어 있다. 또한, 각 메모리 셀(M11∼M1n, …, Mm1∼Mmn)으로서는, 도 28의 구성을 사용할 수 있다. 그리고, 각 메모리 셀(M11∼M1n, …, Mm1∼Mmn)에는 트랩막(P'11∼P'1n, …, P'm1∼P'mn)이 각각 설치되고, 트랩막(P'11∼P'1n, …, P'm1∼P'mn) 위에는 반도체층(L11∼L1n, …, Lm1∼Lmn)이 각각 배치되어 있다. 그 리고, 반도체층(L11, L12, …, L1n) 위에 걸쳐 워드 라인(W1)이 배치되고, 반도체층(L21, L22, …, L2n) 위에 걸쳐 워드 라인(W2)이 배치되며, 반도체층(Lm1, Lm2, …, Lmn) 위에 걸쳐 워드 라인(Wm)이 배치된다.
그리고, 반도체층(L11∼Lm1) 사이는 배선층(H01∼Hm1)을 각각 통하여 접속됨으로써 비트 라인(BL1)이 구성되고, 반도체층(L12∼Lm2) 사이는 배선층(H02∼Hm2)을 각각 통하여 접속됨으로써 비트 라인(BL2)이 구성되며, 반도체층(L1n∼Lmn) 사이는 배선층(H0n∼Hmn)을 각각 통하여 접속됨으로써 비트 라인(BLn)이 구성된다.
또한, 트랩막(P'11, P'12, …, P'1n) 아래에 걸쳐 컨트롤 게이트로서 기능하는 전자 주입층(CG1)(이하, 컨트롤 게이트(CG1)라고 함)이 배치되고, 트랩막(P'21, P'22, …, P'2n) 아래에 걸쳐 컨트롤 게이트로서 기능하는 전자 주입층(CG2)(이하, 컨트롤 게이트(CG2)라고 함)이 배치되며, 트랩막(P'm1, P'm2, …, P'mn) 아래에 걸쳐 컨트롤 게이트로서 기능하는 전자 주입층(CGm)(이하, 컨트롤 게이트(CGm)라고 함)이 배치된다.
도 29에 나타낸 불휘발성 반도체 기억 장치의 회로 구성은 예를 들어 상술한 도 3과 동일하다. 즉, 도 3에 있어서, 비트 라인(BL1) 위에는 메모리 셀(M11∼Mm1)이 접속되고, 메모리 셀(M11∼Mm1)의 전단 및 후단에는 선택용 트랜지스터(S11, S21)가 각각 접속된다. 또한, 비트 라인(BL2) 위에는 메모리 셀(M12∼Mm2)이 접속되고, 메모리 셀(M12∼Mm2)의 전단 및 후단에는 선택용 트랜지스터(S12, S22)가 각각 접속된다. 또한, 비트 라인(BLn) 위에는 메모리 셀(M1n∼Mmn)이 접속되고, 메모리 셀(M1n∼Mmn)의 전단 및 후단에는 선택용 트랜지스 터(S1n, S2n)가 각각 접속된다. 그리고, 선택용 트랜지스터(S21∼S2n)의 소스는 소스 라인(SL)에 공통으로 접속되어 있다. 여기서, 선택용 트랜지스터(S11∼S1n)에는 선택용 게이트(SG1)가 공통으로 배치되고, 선택용 트랜지스터(S21∼S2n)에는 선택용 게이트(SG2)가 공통으로 배치된다. 또한, 메모리 셀(M11∼M1n)에는 워드 라인(W1) 및 컨트롤 게이트(CG1)가 공통으로 배치되고, 메모리 셀(M21∼M2n)에는 워드 라인(W2) 및 컨트롤 게이트(CG2)가 공통으로 배치되며, 메모리 셀(Mm1∼Mmn)에는 워드 라인(Wm) 및 컨트롤 게이트(CGm)가 공통으로 배치된다.
그리고, 예를 들어 선택된 메모리 셀(M11∼Mmn)의 기입을 행할 경우, 선택된 메모리 셀(M11∼Mmn)에 접속된 워드 라인(W1∼Wm) 및 비트 라인(BL1∼BLn)에 고전압(VP)을 인가하는 동시에, 컨트롤 게이트(CG1∼CGm)에 0V를 인가한다. 한편, 비선택 메모리 셀(M11∼Mmn)에 접속된 워드 라인(W1∼Wm), 비트 라인(BL1∼BLn) 및 컨트롤 게이트(CG1∼CGm)에 1/2VP를 인가한다.
그리하면, 선택된 메모리 셀(M11∼Mmn)의 컨트롤 게이트(CG1∼CGm)와 트랩막(P'11, P'12, …, P'mn) 사이에는 컨트롤 게이트(CG1∼CGm)로부터 트랩막(P'11, P'12, …, P'mn)의 방향으로 고전계가 인가되고, 선택된 메모리 셀(M11∼Mmn)의 컨트롤 게이트(CG1∼CGm)로부터 방출된 전자가 절연층(4)을 통하여 트랩막(P'11, P'12, …, P'mn)에 주입된다. 그리고, 선택된 메모리 셀(M11∼Mmn)의 트랩막(P'11, P'12, …, P'mn)에 전자가 주입되면, 트랩막(P'11, P'12, …, P'mn)에 의해 전자가 유지되고, 워드 라인(W1∼Wm) 아래의 반도체층(7)에 형성되는 채널 영역 의 임계값을 포화 임계값(예를 들어 0.2V)으로 설정하여, 선택된 메모리 셀(M11∼Mmn)에 논리값 "0"을 기억시킬 수 있다.
한편, 비선택 메모리 셀(M11∼Mmn)의 컨트롤 게이트(CG1∼CGm)와 트랩막(P'11, P'12, …, P'mn) 사이에는 큰 전계가 인가되지 않기 때문에, 비선택 메모리 셀(M11∼Mmn)의 트랩막(P'11, P'12, …, P'mn)에는 전자가 주입되지 않고, 비선택 메모리 셀(M11∼Mmn)의 트랩막(P'11, P'12, …, P'mn)에 축적되어 있는 전하량에 변화는 없다.
또한, 비선택 메모리 셀(M11∼Mmn)에 접속된 워드 라인(W1∼Wm)에 인가되는 전압은 선택된 메모리 셀(M11∼Mmn)에 접속된 비트 라인(BL1∼BLn)과의 사이의 내압에 의해 설정할 수 있고, 예를 들어 1/2VP∼4/5VP 사이에서 조정할 수 있다. 또한, 선택된 메모리 셀(M11∼Mmn)에 접속된 워드 라인(W1∼Wm)에 인가되는 전압은 비선택 메모리 셀(M11∼Mmn)에 접속된 비트 라인(BL1∼BLn)과의 사이의 내압에 의해 설정할 수 있고, 예를 들어 1/2VP∼VP 사이에서 조정할 수 있다.
또한, 소거를 행할 경우, 모든 메모리 셀(M11∼Mmn)의 워드 라인(W1∼Wm) 및 비트 라인(BL1∼BLn)에 0V를 인가하는 동시에, 컨트롤 게이트(CG1∼CGm)에 고전압(VE)을 인가한다.
그리하면, 모든 메모리 셀(M11∼Mmn)의 컨트롤 게이트(CG1∼CGm)와 트랩막(P'11, P'12, …, P'mn) 사이에는 트랩막(P'11, P'12, …, P'mn)으로부터 컨트롤 게이트(CG1∼CGm)의 방향으로 고전계가 인가되고, 트랩막(P'11, P'12, …, P'mn)에 축적되어 있는 전자가 컨트롤 게이트(CG1∼CGm)에 추출된다. 그리고, 트랩막(P'11, P'12, …, P'mn)으로부터 전자가 추출되면, 모든 메모리 셀(M11∼Mmn)의 워드 라인(W1∼Wm) 아래의 반도체층(7)에 형성되는 채널 영역의 임계값을 예를 들어 -1.2V 이하로 설정하여, 논리값 "1"을 기억시킬 수 있다.
또한, 선택된 메모리 셀(M11∼Mmn)로부터의 판독을 행할 경우, 선택된 메모리 셀(M11∼Mmn)에 접속된 워드 라인(W1∼Wm)에 0V, 컨트롤 게이트(CG1∼CGm)에 0V의 전압을 인가하는 동시에, 비트 라인(BL1∼BLn)에 1V의 전압을 인가한다. 한편, 비선택 메모리 셀(M11∼Mmn)에 접속된 워드 라인(W1∼Wm)에 1.5V의 전압을 인가하는 동시에, 컨트롤 게이트(CG1∼CGm) 및 비트 라인(BL1∼BLn)에 0V의 전압을 인가한다.
그리하면, 선택된 메모리 셀(M11∼Mmn)에 논리값 "0"이 기억되어 있을 경우에는, 판독 시의 임계값이 0.2V에 있기 때문에, 워드 라인(W1∼Wm) 아래의 채널 영역은 오프로 되어, 선택된 메모리 셀(M11∼Mmn)이 비도통으로 된다. 그리고, 비선택 메모리 셀(M11∼Mmn)에 접속된 워드 라인(W1∼Wm)에는 1.5V의 전압이 인가되기 때문에, 비선택 메모리 셀(M11∼Mmn)에 기억되어 있는 값에 관계없이, 비선택 메모리 셀(M11∼Mmn)의 채널 영역은 온으로 된다. 그 결과, 선택된 메모리 셀(M11∼Mmn)의 비도통 상태를 비트 라인(BL1∼BLn)을 통하여 판독할 수 있다.
한편, 불휘발성 반도체 기억 장치에 논리값 "1"이 기억되어 있을 경우에는, 판독 시의 임계값이 -1.2V 이하이기 때문에, 워드 라인(W1∼Wm) 아래의 채널 영역은 온으로 되어, 선택된 메모리 셀(M11∼Mmn)이 도통으로 된다. 그리고, 비선택 메모리 셀(M11∼Mmn)에 접속된 워드 라인(W1∼Wm)에는 1.5V의 전압이 인가되기 때문에, 비선택 메모리 셀(M11∼Mmn)에 기억되어 있는 값에 관계없이, 비선택 메모리 셀(M11∼Mmn)의 채널 영역은 온으로 된다. 그 결과, 선택된 메모리 셀(M11∼Mmn)의 도통 상태를 비트 라인(BL1∼BLn)을 통하여 판독할 수 있다.
이것에 의해, 채널 영역 아래에 트랩막(P'11, P'12, …, P'mn)을 배치하는 것을 가능하게 하면서, NAND형 플래시 메모리를 구성하는 것이 가능해지고, 선택된 메모리 셀(M11∼Mmn)의 비트 라인(BL1∼BLn)의 전압을 1.0V, 워드 라인(W1∼Wm)의 전압을 0V로 설정하는 동시에, 비선택 메모리 셀(M11∼Mmn)의 비트 라인(BL1∼BLn)의 전압을 0V, 워드 라인(W1∼Wm)의 전압을 1.5V로 설정함으로써, 정보의 판독이 가능해져, 불휘발성 반도체 기억 장치의 판독 시의 임계값과 구동 전압을 작게 할 수 있다.
도 30의 (a) 내지 도 35의 (a)는 본 발명의 제 7 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 평면도, 도 30의 (b) 내지 도 35의 (b)는 도 30의 (a) 내지 도 35의 (a)의 A30-A30'∼A35-A35'선에 의해 각각 절단한 단면도, 도 30의 (c) 내지 도 35의 (c)는 도 30의 (a) 내지 도 35의 (a)의 B30-B30'∼B35-B35'선에 의해 각각 절단한 단면도이다. 또한, 이 제 7 실시예에 있어서, 전자 가속층(33)과 반도체층(52) 사이에 공동부(57)를 형성하는 공정까지는 예를 들어 제 3 실시예와 동일하다.
즉, 도 4에 있어서, P이나 As 등의 N형 불순물을 반도체 기판(31)에 이온 주입함으로써, 고농도 N형 불순물 확산층으로 이루어지는 전자 주입층(51)을 반도체 기판(31)에 형성한다. 또한, B나 BF2 등의 P형 불순물을 반도체 기판(31)에 이온 주입함으로써, 저농도 P형 불순물 확산층으로 이루어지는 전자 가속층(33)을 전자 주입층(51) 위에 형성한다. 또한, 전자 주입층(51)은 N형 불순물이 도핑된 반도체층을 반도체 기판(31) 위에 에피택셜 성장시킴으로써 형성할 수도 있다. 또한, 전자 가속층(33)은 P형 불순물이 도핑된 반도체층을 전자 주입층(51) 위에 에피택셜 성장시킴으로써 형성할 수도 있다.
그리고, 반도체층(52, 35)을 에피택셜 성장에 의해 전자 가속층(33) 위에 차례로 적층한다. 여기서, 반도체층(52)은 반도체 기판(31) 및 반도체층(35)보다도 에칭 레이트가 큰 재질을 사용할 수 있다. 특히 반도체 기판(31)이 Si인 경우, 반도체층(52)으로서 SiGe, 반도체층(35)으로서 Si을 사용하는 것이 바람직하다. 이것에 의해, 반도체층(52)과 반도체층(35) 사이의 격자 정합을 취하는 것을 가능하게 하면서, 반도체층(52)과 반도체층(35) 사이의 선택비를 확보할 수 있다. 또한, 반도체층(52, 35)의 막 두께는 예를 들어 1∼100㎚ 정도로 할 수 있다.
그리고, 반도체층(35)의 열산화 또는 CVD법에 의해 반도체층(35) 표면에 하지 산화막(53)을 형성한다. 그리고, CVD 등의 방법에 의해, 하지 산화막(53) 위의 전면에 산화 방지막(54)을 형성한다. 또한, 산화 방지막(54)으로서는, 예를 들어 실리콘 질화막을 사용할 수 있다.
다음으로, 도 5에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(54), 하지 산화막(53), 반도체층(35, 52), 전자 가속층(33), 전자 주입층(51) 및 반도체 기판(31)을 패터닝함으로써, 반도체 기판(31)을 노출시키는 홈(36)을 소정의 방향을 따라 형성한다. 또한, 반도체 기판(31)을 노출시킬 경우, 반도체 기판(31)을 오버에칭하여 반도체 기판(31)에 오목부를 형성하는 것이 바람직하다. 또한, 홈(36)의 배치 위치는 반도체층(33)의 소자 분리 영역의 일부에 대응시킬 수 있다.
또한, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(54), 하지 산화막(53), 반도체층(35, 52) 및 전자 가속층(33)을 패터닝함으로써, 홈(36)과 중첩되도록 배치된 홈(36)보다도 폭이 넓고, 전자 주입층(51)을 노출시키는 홈(37)을 형성한다. 여기서, 홈(37)의 배치 위치는 반도체층(35)의 소자 분리 영역에 대응시킬 수 있다.
다음으로, 도 6에 나타낸 바와 같이, CVD 등의 방법에 의해, 홈(36, 37) 내에 매립되고, 반도체층(35)을 반도체 기판(31) 위에서 지지하는 지지체(56)를 반도체 기판(31) 위의 전면에 형성한다. 또한, 지지체(56)의 재질로서는 실리콘 산화막을 사용할 수 있다.
다음으로, 도 7에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(54), 하지 산화막(53), 반도체층(35, 52)을 패터닝함으로써, 전자 가속층(33)을 노출시키는 홈(38)을 홈(36)과 직교하는 방향을 따라 형성한다. 또한, 홈(38)의 배치 위치는 반도체층(35)의 소자 분리 영역에 대응시킬 수 있다.
다음으로, 도 8에 나타낸 바와 같이, 홈(38)을 통하여 에칭액 또는 에칭 가스를 반도체층(52)에 접촉시킴으로써, 반도체층(52)을 에칭 제거하여, 전자 가속 층(33)과 반도체층(52) 사이에 공동부(57)를 형성한다.
여기서, 홈(36, 37) 내에 지지체(56)를 설치함으로써, 반도체층(52)이 제거된 경우에도, 반도체층(35)을 반도체 기판(31) 위에서 지지하는 것이 가능해지는 동시에, 홈(36, 37)과는 별도로 홈(38)을 설치함으로써, 반도체층(35) 아래에 배치된 반도체층(52)에 에칭액을 접촉시키는 것이 가능해진다. 따라서, 반도체층(35)의 결정 품질을 손상시키지 않고, 반도체층(35)과 전자 가속층(33) 사이의 절연을 도모하는 것이 가능해진다.
또한, 반도체 기판(31), 반도체층(35)이 Si, 반도체층(52)이 SiGe인 경우, 반도체층(52)의 에칭액으로서 불질산을 사용하는 것이 바람직하다. 이것에 의해, Si과 SiGe의 선택비로서 1:100∼1000 정도를 얻을 수 있고, 반도체 기판(31) 및 반도체층(35)의 오버에칭을 억제하면서, 반도체층(52)을 제거하는 것이 가능해진다.
다음으로, 도 30에 나타낸 바와 같이, 반도체층(35)과 전자 가속층(33)의 열산화를 행함으로써, 반도체 기판(31)과 반도체층(33) 사이의 공동부(57) 내의 상하면에 표면 산화막(234c, 234a)을 각각 형성한다. 여기서, 반도체층(35)과 전자 가속층(33)의 열산화에 의해 표면 산화막(234c, 234a)을 형성할 경우, 홈(38) 내의 반도체층(35)이 산화되어 홈(38) 내의 측벽에 산화막(39)이 형성된다.
그리고, 표면 산화막(234c, 234a)이 형성된 공동부(57) 내에 ALD, CVD, 열질화 등의 방법에 의해 트랩막(234b)을 매립함으로써, 표면 산화막(234c, 234a)이 형성된 공동부(57) 내에 트랩막(234b)을 형성한다. 또한, 트랩막(234b)의 재질로서는, 예를 들어 실리콘 질화막 또는 실리콘 산질화막을 사용할 수 있다.
이것에 의해, 반도체층(35)에 형성되는 채널 영역 아래에 트랩막(234b)을 배치할 수 있다. 또한, 반도체 기판(31) 위에 전자 주입층(51)을 형성함으로써, 트랩막(234b)에 전하를 주입하거나 트랩막으로부터 전하를 추출하기 위한 컨트롤 게이트로서 전자 주입층(51)을 기능시킬 수 있고, 트랩막(234b) 아래에 컨트롤 게이트를 배치하는 것이 가능해진다. 따라서, 반도체층(35)에 형성되는 채널 영역 위에 트랩막(234b)을 배치하지 않고 트랩막(234b)에 축적되는 전하량을 제어하는 것이 가능해지고, 판독 시의 임계값의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능한 불휘발성 반도체 기억 장치를 실현할 수 있다.
또한, 도 30의 방법에서는, 반도체층(35)과 전자 가속층(33)의 열산화를 행함으로써, 공동부(57) 내의 상하면에 각각 배치된 표면 산화막(32c, 32a)을 형성하는 방법에 대해서 설명했지만, ALD, CVD법에 의해 공동부(57) 내의 상하면에 절연막을 성막시키도록 할 수도 있다. 또한, 도 30에 있어서, 표면 산화막(234a, 234c)이나 트랩막(234b)은 홈(38)의 측벽이나 저면에도 형성되지만, 지지체(56)를 마스크로 하여 등방성 에칭 및 이방성 에칭을 행하여, 홈(38) 내에 형성된 표면 산화막(234a, 234)과 트랩막(234b)을 제거한다.
다음으로, 도 31에 나타낸 바와 같이, CVD 등의 방법에 의해, 홈(38) 내가 매립되도록 하여 지지체(56) 위에 매립 절연체(45)를 퇴적한다. 또한, 매립 절연체(45)의 재질로서는 실리콘 산화막을 사용할 수 있다.
다음으로, 도 32에 나타낸 바와 같이, CMP(화학적 기계적 연마) 등의 방법을 이용하여 매립 절연체(45) 및 지지체(56)를 박막화하는 동시에, 산화 방지막(54) 및 하지 산화막(53)을 제거함으로써, 반도체층(35)의 표면을 노출시킨다.
다음으로, 도 33에 나타낸 바와 같이, 반도체층(35) 표면의 열산화, ALD, 또는 CVD 처리를 행함으로써, 반도체층(35)의 표면에 게이트 절연막(41)을 형성한다. 그리고, CVD 등의 방법에 의해, 게이트 절연막(41)이 형성된 반도체층(35) 위에 다결정 실리콘층, 실리사이드층, 또는 메탈층을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여 다결정 실리콘층, 실리사이드층, 또는 메탈층을 패터닝함으로써, 반도체층(35) 위에 게이트 전극(42)을 형성한다.
다음으로, 도 34에 나타낸 바와 같이, 게이트 전극(42)을 마스크로 하여 As, P, B, BF2 등의 불순물의 이온 주입 IP를 반도체층(35) 내에 행함으로써, 게이트 전극(42)을 끼워 넣도록 배치된 소스층(43a) 및 드레인층(43b)을 반도체층(35)에 형성한다.
다음으로, 도 35에 나타낸 바와 같이, CVD 등의 방법에 의해, 게이트 전극(42) 위에 층간 절연층(44)을 퇴적한다. 그리고, 층간 절연층(44) 및 지지체(56)에 매립되고, 전자 주입층(51)에 접속된 컨트롤 게이트 컨택트 전극(45a)을 층간 절연층(44) 위에 형성하는 동시에, 층간 절연층(44)에 매립되고, 소스층(43a) 및 드레인층(43b)에 각각 접속된 소스 컨택트 전극(46a) 및 드레인 컨택트 전극(46b)을 층간 절연층(44) 위에 형성한다.
이것에 의해, SOI 기판을 사용하지 않고 반도체층(35) 위에 SOI 트랜지스터를 형성하는 것이 가능해지는 동시에, 반도체층(35)에 형성되는 채널 영역 아래에 트랩막(234b)을 배치하면서, 트랩막(234b)에 축적되는 전하량을 전자 주입층(51)에 의해 제어하는 것이 가능해진다. 따라서, 게이트 전극(42)이 형성된 채널 영역 위에 트랩막(234b)을 배치할 필요가 없어져, 게이트 전극(42) 아래에 형성되는 채널 영역 위의 게이트 절연막(41)을 박막화하는 것이 가능해진다. 따라서, 불휘발성 반도체 기억 장치의 판독 시의 임계값을 작게 하는 것이 가능해지고, 불휘발성 반도체 기억 장치의 구동 능력을 향상시키는 것을 가능하게 하여, 저전압에서의 고속 판독에 대응시킬 수 있다.
도 36의 (a) 내지 도 47의 (a)는 본 발명의 제 8 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 평면도, 도 36의 (b) 내지 도 47의 (b)는 도 36의 (a) 내지 도 47의 (a)의 A36-A36'∼A47-A47'선에 의해 각각 절단한 단면도, 도 36의 (c) 내지 도 47의 (c)는 도 36의 (a) 내지 도 47의 (a)의 B36-B36'∼B47-B47'선에 의해 각각 절단한 단면도이다.
도 36에 있어서, 반도체 기판(131) 위에는 반도체층(151, 133, 152, 135)이 에피택셜 성장에 의해 차례로 적층되어 있다. 여기서, 반도체층(151, 152)은 반도체 기판(131) 및 반도체층(133, 135)보다도 에칭 레이트가 큰 재질을 사용할 수 있다. 특히 반도체 기판(131)이 Si인 경우, 반도체층(151, 152)으로서 SiGe, 반도체층(133, 135)으로서 Si을 사용하는 것이 바람직하다.
그리고, 반도체층(135)의 열산화 또는 CVD법에 의해 반도체층(135) 표면에 하지 산화막(153)을 형성한다. 그리고, CVD 등의 방법에 의해, 하지 산화막(153) 위의 전면에 산화 방지막(154)을 형성한다.
다음으로, 도 37에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(154), 하지 산화막(153), 반도체층(135, 152, 133, 151)을 패터닝함으로써, 반도체 기판(131)을 노출시키는 홈(136)을 소정의 방향을 따라 형성한다.
또한, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(154), 하지 산화막(153), 반도체층(135, 152)을 패터닝함으로써, 홈(136)과 중첩되도록 배치된 홈(136)보다도 폭이 넓고, 반도체층(133)을 노출시키는 홈(137)을 형성한다.
다음으로, 도 38에 나타낸 바와 같이, CVD 등의 방법에 의해, 홈(136, 137) 내에 매립되고, 반도체층(133, 135)을 반도체 기판(131) 위에서 지지하는 지지체(156)를 반도체 기판(131) 위의 전면에 형성한다.
다음으로, 도 39에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(154), 하지 산화막(153), 반도체층(135, 152, 133, 151)을 패터닝함으로써, 반도체 기판(131)을 노출시키는 홈(138)을 홈(136)과 직교하는 방향을 따라 형성한다.
다음으로, 도 40에 나타낸 바와 같이, 홈(138)을 통하여 에칭액 또는 에칭 가스를 반도체층(151, 152)에 접촉시킴으로써, 반도체층(151, 152)을 에칭 제거하여, 반도체 기판(131)과 반도체층(133) 사이에 공동부(157a)를 형성하는 동시에, 반도체층(133, 135) 사이에 공동부(157b)를 형성한다.
다음으로, 도 41에 나타낸 바와 같이, 반도체 기판(131) 및 반도체층(133, 135)의 열산화를 행함으로써, 반도체 기판(131)과 반도체층(133) 사이의 공동 부(157a) 내의 상하면에 표면 산화막(132b, 132a)을 각각 형성하는 동시에, 반도체층(133, 135) 사이의 공동부(157b) 내의 상하면에 표면 산화막(134b, 134a)을 각각 형성한다. 또한, 반도체 기판(131) 및 반도체층(133, 135)의 열산화에 의해 표면 산화막(132b, 132a, 134b, 134a)을 형성할 경우, 홈(138) 내의 반도체 기판(131) 및 반도체층(133, 135)이 산화되어, 홈(138) 내의 측벽에 산화막(139)이 형성된다.
그리고, 공동부(157a, 157b) 내에 ALD, CVD 등의 방법에 의해 트랩막(258a, 258b)을 각각 매립함으로써, 공동부(157a, 157b) 내에 트랩막(258a, 258b)을 각각 형성한다. 또한, 공동부(157a, 157b) 내에 트랩막(258a, 258b)을 각각 매립할 경우, 지지체(156) 위 및 반도체층(133, 135)의 측벽에 트랩막(258)이 형성된다.
다음으로, 도 42에 나타낸 바와 같이, 습식 에칭 또는 플라스마 에칭 등의 등방성 에칭에 의해 트랩막(258)을 에칭함으로써, 공동부(157a, 157b) 내에 트랩막(258a, 258b)을 각각 남긴 채 지지체(156)의 표면 및 반도체층(133, 135) 측벽의 트랩막(258)을 제거하여, 지지체(156) 및 산화막(139)을 노출시킨다.
이것에 의해, 반도체층(135)에 형성되는 채널 영역 아래에 트랩막(258b)을 배치할 수 있다. 또한, 트랩막(258b)에 전하를 주입하거나 트랩막(258b)으로부터 전하를 추출하기 위한 컨트롤 게이트로서 반도체층(133)을 기능시킬 수 있고, 트랩막(258b) 아래에 컨트롤 게이트를 배치하는 것이 가능해진다. 따라서, 반도체층(135)에 형성되는 채널 영역 위에 트랩막(258b)을 배치하지 않고 트랩막(258b)에 축적되는 전하량을 제어하는 것이 가능해지고, 판독 시의 임계값의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능한 불휘발성 반도체 기억 장치를 실현할 수 있다.
다음으로, 도 43에 나타낸 바와 같이, CVD 등의 방법에 의해, 홈(138) 내가 매립되도록 하여 지지체(156) 위에 매립 절연체(145)를 퇴적한다. 또한, 매립 절연체(145)의 재질로서는 실리콘 산화막을 사용할 수 있다.
다음으로, 도 44에 나타낸 바와 같이, CMP(화학적 기계적 연마) 등의 방법을 이용하여 매립 절연체(145) 및 지지체(156)를 박막화하는 동시에, 산화 방지막(154) 및 하지 산화막(153)을 제거함으로써, 반도체층(135)의 표면을 노출시킨다.
다음으로, 도 45에 나타낸 바와 같이, 반도체층(135) 표면의 열산화, ALD, 또는 CVD 처리를 행함으로써, 반도체층(135) 표면에 게이트 절연막(141)을 형성한다. 그리고, CVD 등의 방법에 의해, 게이트 절연막(141)이 형성된 반도체층(135) 위에 다결정 실리콘층, 실리사이드층, 또는 메탈층을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여 다결정 실리콘층, 실리사이드층, 또는 메탈층을 패터닝함으로써, 반도체층(135) 위에 게이트 전극(142)을 형성한다.
다음으로, 도 46에 나타낸 바와 같이, 게이트 전극(142)을 마스크로 하여 As, P, B, BF2 등의 불순물의 이온 주입 IP2를 반도체층(135) 내에 행함으로써, 게이트 전극(142)을 끼워 넣도록 배치된 소스층(143a) 및 드레인층(143b)을 반도체층(135)에 형성한다.
다음으로, 도 47에 나타낸 바와 같이, CVD 등의 방법에 의해, 게이트 전 극(142) 위에 층간 절연층(144)을 퇴적한다. 그리고, 층간 절연층(144) 및 지지체(156)에 매립되고, 반도체층(133)에 접속된 컨트롤 게이트 컨택트 전극(145a)을 층간 절연층(144) 위에 형성하는 동시에, 층간 절연층(144)에 매립되고, 소스층(143a) 및 드레인층(143b)에 각각 접속된 소스 컨택트 전극(146a) 및 드레인 컨택트 전극(146b)을 층간 절연층(144) 위에 형성한다.
이것에 의해, SOI 기판을 사용하지 않고 컨트롤 게이트 및 SOI 트랜지스터를 반도체층(133, 135)에 각각 형성하는 것이 가능해진다. 따라서, 게이트 전극(142)이 형성된 채널 영역 위에 트랩막(258b)을 배치하지 않고 트랩막(258b)에 축적되는 전하량을 제어하는 것이 가능해지고, 채널 영역이 온/오프될 때의 게이트 전극(142)의 전위를 변화시키는 것이 가능해지기 때문에, 판독 시의 임계값의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능한 불휘발성 반도체 기억 장치를 실현할 수 있다.
상술한 바와 같이 본 발명에 의하면, 판독 시의 임계값 및 구동 전압의 저전압화를 가능하게 하면서, 전기적으로 기입 및 소거를 행하는 것이 가능한 불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억 장치의 제조 방법을 제공할 수 있다.

Claims (20)

  1. 반도체층의 채널 영역 위에 배치된 게이트 전극과,
    상기 반도체층의 이면(裏面) 측에 제 1 절연층을 통하여 배치된 부유(floating) 게이트를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 반도체층은 단결정 반도체이고, 상기 부유 게이트는 단결정 반도체 또는 다결정 반도체인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 부유 게이트 아래에 제 2 절연층을 통하여 배치된 컨트롤 게이트를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제 3 항에 있어서,
    상기 컨트롤 게이트는 단결정 반도체인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제 3 항에 있어서,
    상기 컨트롤 게이트는 반도체 기판 위에 형성된 N형 불순물 확산층으로 이루 어지는 전자 주입층을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제 1 항에 있어서,
    상기 게이트 전극이 접속된 워드 라인(word line)과 상기 컨트롤 게이트는 복수의 메모리 셀 위에 평행하게 배선되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제 1 항에 있어서,
    상기 채널을 끼워 넣도록 하여 상기 반도체층에 형성된 소스/드레인층과,
    상기 게이트 전극이 접속된 워드 라인과 직교하도록 배선되고, 상기 소스/드레인층에 접속된 비트 라인을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제 1 항에 있어서,
    상기 부유 게이트에 기억된 정보의 판독 시의 구동 전압은 1.5V 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 반도체 기판 위에 N형 불순물 도입층을 형성하는 공정과,
    상기 N형 불순물 도입층 위에 P형 불순물 도입층을 형성하는 공정과,
    상기 P형 불순물 도입층 위에 제 1 반도체층을 형성하는 공정과,
    상기 제 1 반도체층보다도 에칭 레이트(etching rate)가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 형성하는 공정과,
    상기 제 1 반도체층, 제 2 반도체층, P형 불순물 도입층 및 N형 불순물 도입층을 관통하여 상기 반도체 기판을 노출시키는 제 1 노출부를 형성하는 공정과,
    상기 제 1 노출부를 통하여 상기 제 2 반도체층을 상기 반도체 기판 위에서 지지하는 지지체를 형성하는 공정과,
    상기 제 1 반도체층의 일부를 상기 제 2 반도체층으로부터 노출시키는 제 2 노출부를 형성하는 공정과,
    상기 제 2 노출부를 통하여 상기 제 1 반도체층을 선택적으로 에칭함으로써, 상기 제 1 반도체층이 제거된 공동부(空洞部)를 상기 제 2 반도체층 아래에 형성하는 공정과,
    상기 공동부 내의 상하면에 형성된 표면 절연막을 형성하는 공정과,
    상기 표면 절연막에 의해 상하가 끼워 넣어지도록 하여 상기 공동부 내에 매립된 매립 도전층을 형성하는 공정과,
    상기 제 2 반도체층 위에 배치된 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 측방(側方)에 각각 배치된 소스/드레인층을 상기 제 2 반도체층에 형성하는 공정을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  10. 반도체 기판 위에 N형 불순물 도입층을 형성하는 공정과,
    상기 N형 불순물 도입층 위에 P형 불순물 도입층을 형성하는 공정과,
    상기 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층이 상기 제 1 반도체층 위에 적층된 적층 구조를 상기 P형 불순물 도입층 위에 복수층 형성하는 공정과,
    상기 제 1 반도체층, 제 2 반도체층, P형 불순물 도입층 및 N형 불순물 도입층을 관통하여 상기 반도체 기판을 노출시키는 제 1 노출부를 형성하는 공정과,
    상기 제 1 노출부에 매립되고, 상기 반도체 기판 위에서 상기 제 2 반도체층을 지지하는 지지체를 형성하는 공정과,
    상기 제 1 반도체층 중 적어도 일부를 상기 제 2 반도체층으로부터 노출시키는 제 2 노출부를 형성하는 공정과,
    상기 제 2 노출부를 통하여 제 1 반도체층을 선택적으로 에칭함으로써, 상기 제 1 반도체층이 제거된 공동부를 형성하는 공정과,
    상기 공동부 내에 매립된 매립 절연층을 형성하는 공정과,
    위로부터 2층째의 제 2 반도체층에 불순물의 이온 주입을 행함으로써, 위로부터 2층째의 제 2 반도체층에 불순물을 도입하는 공정과,
    최상층의 제 2 반도체층 위에 배치된 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 측방에 배치된 소스/드레인층을 최상층의 제 2 반도체층에 형성하는 공정을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  11. 반도체 기판 위에 제 1 반도체층을 성막(成膜)하는 공정과,
    상기 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 성막하는 공정과,
    상기 제 1 반도체층과 동일한 조성(組成)을 갖는 제 3 반도체층을 상기 제 2 반도체층 위에 성막하는 공정과,
    상기 제 2 반도체층과 동일한 조성을 갖는 제 4 반도체층을 상기 제 3 반도체층 위에 성막하는 공정과,
    상기 제 1 반도체층 및 제 3 반도체층과 동일한 조성을 갖는 제 5 반도체층을 상기 제 4 반도체층 위에 성막하는 공정과,
    상기 제 2 반도체층 및 제 4 반도체층과 동일한 조성을 갖는 제 6 반도체층을 상기 제 5 반도체층 위에 성막하는 공정과,
    상기 제 1 내지 제 6 반도체층을 관통하여 상기 반도체 기판을 노출시키는 제 1 노출부를 형성하는 공정과,
    상기 반도체 기판 위에서 상기 제 2, 제 4 및 제 6 반도체층을 지지하는 지지체를 상기 제 1 노출부에 형성하는 공정과,
    상기 지지체가 형성된 상기 제 1, 제 3 및 제 5 반도체층 중 적어도 일부를 상기 제 2, 제 4 및 제 6 반도체층으로부터 노출시키는 제 2 노출부를 형성하는 공정과,
    상기 제 2 노출부를 통하여 제 1, 제 3 및 제 5 반도체층을 선택적으로 에칭함으로써, 상기 제 1, 제 3 및 제 5 반도체층이 각각 제거된 제 1, 제 2 및 제 3 공동부를 형성하는 공정과,
    상기 제 1, 제 2 및 제 3 공동부에 각각 매립된 매립 절연층을 형성하는 공정과,
    상기 제 6 반도체층 위에 배치된 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 측방에 각각 배치된 소스/드레인층을 상기 제 6 반도체층에 형성하는 공정을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  12. 반도체층의 채널 영역 위에 배치된 게이트 전극과,
    상기 반도체층의 이면 측에 제 1 절연층을 통하여 배치된 트랩막을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제 12 항에 있어서,
    상기 트랩막 아래에 제 2 절연층을 통하여 배치된 컨트롤 게이트를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제 13 항에 있어서,
    상기 컨트롤 게이트는 단결정 반도체인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 컨트롤 게이트는 반도체 기판 위에 형성된 N형 불순물 확산층으로 이루어지는 전자 주입층을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제 12 항에 있어서,
    상기 게이트 전극이 접속된 워드 라인과 상기 컨트롤 게이트는 복수의 메모리 셀 위에 평행하게 배선되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제 12 항에 있어서,
    상기 채널을 끼워 넣도록 하여 상기 반도체층에 형성된 소스/드레인층과,
    상기 게이트 전극이 접속된 워드 라인과 직교하도록 배선되고, 상기 소스/드레인층에 접속된 비트 라인을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 제 12 항에 있어서,
    상기 트랩막에 기억된 정보의 판독 시의 구동 전압은 1.5V 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 반도체 기판 위에 N형 불순물 도입층을 형성하는 공정과,
    상기 N형 불순물 도입층 위에 P형 불순물 도입층을 형성하는 공정과,
    상기 P형 불순물 도입층 위에 제 1 반도체층을 형성하는 공정과,
    상기 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 형성하는 공정과,
    상기 제 1 반도체층, 제 2 반도체층, P형 불순물 도입층 및 N형 불순물 도입층을 관통하여 상기 반도체 기판을 노출시키는 제 1 노출부를 형성하는 공정과,
    상기 제 1 노출부를 통하여 상기 제 2 반도체층을 상기 반도체 기판 위에서 지지하는 지지체를 형성하는 공정과,
    상기 제 1 반도체층의 일부를 상기 제 2 반도체층으로부터 노출시키는 제 2 노출부를 형성하는 공정과,
    상기 제 2 노출부를 통하여 상기 제 1 반도체층을 선택적으로 에칭함으로써, 상기 제 1 반도체층이 제거된 공동부를 상기 제 2 반도체층 아래에 형성하는 공정과,
    상기 공동부 내의 상하면에 형성된 표면 절연막을 형성하는 공정과,
    상기 표면 절연막에 의해 상하가 끼워 넣어지도록 하여 상기 공동부 내에 매립된 트랩막을 형성하는 공정과,
    상기 제 2 반도체층 위에 배치된 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 측방에 각각 배치된 소스/드레인층을 상기 제 2 반도체층에 형성하는 공정을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  20. 반도체 기판 위에 제 1 반도체층을 성막하는 공정과,
    상기 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 성막하는 공정과,
    상기 제 1 반도체층과 동일한 조성을 갖는 제 3 반도체층을 상기 제 2 반도체층 위에 성막하는 공정과,
    상기 제 2 반도체층과 동일한 조성을 갖는 제 4 반도체층을 상기 제 3 반도체층 위에 성막하는 공정과,
    상기 제 1 내지 제 4 반도체층을 관통하여 상기 반도체 기판을 노출시키는 제 1 노출부를 형성하는 공정과,
    상기 반도체 기판 위에서 상기 제 2 및 제 4 반도체층을 지지하는 지지체를 상기 제 1 노출부에 형성하는 공정과,
    상기 지지체가 형성된 상기 제 1 및 제 3 반도체층 중 적어도 일부를 상기 제 2 및 제 4 반도체층으로부터 노출시키는 제 2 노출부를 형성하는 공정과,
    상기 제 2 노출부를 통하여 제 1 및 제 3 반도체층을 선택적으로 에칭함으로써, 상기 제 1 및 제 3 반도체층이 각각 제거된 제 1 및 제 2 공동부를 형성하는 공정과,
    상기 제 1 및 제 2 공동부 내의 상하면에 각각 형성된 표면 절연막을 형성하는 공정과,
    상기 표면 절연막을 통하여 상기 제 1 및 제 2 공동부에 각각 매립된 트랩막 을 형성하는 공정과,
    상기 제 4 반도체층 위에 배치된 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 측방에 각각 배치된 소스/드레인층을 상기 제 4 반도체층에 형성하는 공정을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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