JP2006339310A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 簡易な構成で電荷蓄積時間の長い電荷蓄積層を有するMISトランジスタを実現する。
【解決手段】 SOI−MISFETを有する半導体装置において、絶縁層14と、絶縁層14上に形成されたGeを含む半導体層13と、絶縁層14中の半導体層13との界面付近に形成された、半導体層13よりも高いGe組成を有する複数の半導体ドット15と、半導体層に形成されたMISトランジスタとを備えた。
【選択図】 図1
【解決手段】 SOI−MISFETを有する半導体装置において、絶縁層14と、絶縁層14上に形成されたGeを含む半導体層13と、絶縁層14中の半導体層13との界面付近に形成された、半導体層13よりも高いGe組成を有する複数の半導体ドット15と、半導体層に形成されたMISトランジスタとを備えた。
【選択図】 図1
Description
本発明は、半導体層にMISトランジスタを形成した半導体装置に係わり、特にトランジスタ部分に電荷蓄積層を有する半導体装置及びその製造方法に関する。
SOI(Silicon On Insulator)層上に形成したMOSFETは、寄生容量を低減できることから、高速LSIへの適用に注目されている。
また、SOI層が空乏層幅より薄い完全空乏型SOI−MOSFETにおいては、埋め込み絶縁膜下の支持基板をバックゲートとして用いることによって、しきい値の制御が可能である。さらに、埋め込み絶縁膜とバックゲートとの間に多結晶Siからなる電荷蓄積層を設けることによって、素子のしきい値を制御することも可能である。例えば、電荷蓄積層を用いることによって素子の待機時と動作時のしきい値を制御する方法が提案されている(例えば、特許文献1参照)。
しかしながら、電荷蓄積層を有するSOI−MOSFETにおいては、次のような問題があった。即ち、この種のSOI−MOSFETを作製するには、電荷蓄積層を有するSOI基板を形成する必要がある。そして、このSOI基板の作製にはSi酸化膜と多結晶Siの多層構造の形成が必要となり、製造コストが高くなる。さらに、電荷蓄積層を用いた場合、電荷が保持される時間(リテンション)が長いほど望ましいが、多結晶Siの電荷蓄積層では十分な電荷蓄積時間は得られていないのが現状である。
特開平9−312401号公報
このように、従来方法にて得られる電荷蓄積層を有するSOI基板においては、Si酸化膜と多結晶Siの多層構造の形成が必要となり製造コストが高くなる、電荷蓄積層による電荷の蓄積時間が短い、という問題があった。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、簡易な構成で電荷蓄積時間の長い電荷蓄積層を有するMISトランジスタを実現することのできる半導体装置及びその製造方法を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様は、MISトランジスタを有する半導体装置において、絶縁層と、前記絶縁層上に形成されたGeを含む半導体層と、前記絶縁層中に形成された、前記半導体層よりも高いGe組成を有する複数の半導体ドットと、前記半導体層に形成されたMISトランジスタと、を具備したことを特徴とする。
また、本発明の他の一態様は、半導体装置の製造方法において、第1の絶縁層上にSiGe層を形成する工程と、前記SiGe層をウェット雰囲気下で酸化することによって、前記SiGe層の表面に第2の絶縁層を形成すると共に、第2の絶縁層中の前記SiGe層との界面付近に該SiGe層よりもGe組成の高い複数の半導体ドットを形成する工程と、前記第2の絶縁層上に半導体支持基板を接着した後に、前記第1の絶縁層を除去する工程と、前記第1の絶縁層の除去により露出した前記SiGe層にMISトランジスタを形成する工程と、を含むことを特徴とする。
本発明によれば、MISトランジスタを形成するための半導体層よりも高いGe組成を有する半導体ドットを電荷蓄積層として用いることにより、簡易な構成で高いリテンションの電荷蓄積層を有するMISトランジスタを実現することができる。
本発明の骨子は、絶縁層上の半導体層にMISトランジスタを形成した半導体装置において、電荷蓄積層を付加すると共に、この電荷蓄積層として半導体のドットを用いることにある。
SiGe層をウェット雰囲気で燃焼酸化すると、SiGeが酸化され、SiGe近傍の酸化膜中にGeが凝集することが本発明者らの実験により明らかとなった。このSiGeドットはSiGe層よりもGe組成が高いため、価電子帯端が深くなる。これは、電荷蓄積層としてのリテンションの向上に有効である。本発明は、このようにして得られたSiGeドットをメモリノードとして用いることで、高リテンションのしきい値制御機能を有するMISFETを実現することにある。
以下、本発明の詳細を図示の実施形態によって説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係わる半導体装置の概略構成を示す断面図である。
図1は、本発明の第1の実施形態に係わる半導体装置の概略構成を示す断面図である。
Siからなる支持基板20上にSi酸化膜からなる埋め込み絶縁層14が形成され、この埋め込み絶縁層14上にGeを含む半導体層としてSiGe層13が形成されている。SiGe層13上の一部にゲート酸化膜21を介してゲート電極22が形成され、このゲート電極22をマスクにSiGe層13にソース・ドレイン領域23が形成されている。
ここまでの基本構成は、SGOI基板上にMOSFETを形成した従来素子と同じであるが、本実施形態ではこれに加え、埋め込み絶縁層14中に電荷蓄積層となる複数の半導体のドット15が形成されている。この半導体ドット15は、高いGe組成のSiGeからなり、絶縁層14内のSiGe層13側に設けられている。また、支持基板20には、電源24により電圧が印加され、これにより電荷蓄積層に電荷を注入できるようになっている。
図2は、本実施形態の半導体装置の製造工程を示す断面図である。
まず、図2(a)に示すように、Siからなる第1の支持基板11上にSi酸化膜からなる埋め込み絶縁層(第1の絶縁層)12を形成し、その上にSiGe層(半導体層)13を形成したSGOI基板を用意する。
このSGOI(SiGe On Insulator)基板の作製手法としては、公知の酸化濃縮法(T. Tezuka, et al., Appl. Phyc. Lett., v.80, p3650, 2002.)、或いは貼り合わせ法(I. Cayrefourcq, et al., Abstract Solid State Devices and Materials (SSDM) pp. 774-775, 2004)を用いればよい。
次いで、図2(b)に示すように、熱酸化によりSiGe層13を酸化する。この酸化は、ウェット雰囲気下で行う必要があり、例えば水蒸気燃焼酸化で処理するのが望ましい。これにより、SiGe層13が酸化されて酸化膜(第2の絶縁層)14が形成されるが、絶縁層14中のSiGe層13近傍領域には酸化前のGeが凝集しSiGeドット15が形成される。これは、Siの酸化に比してGeの酸化が遅いため、酸化しきれなかったGeが絶縁層14中に残留するためである。そして、SiGeドット15のGe組成は、SiGe層13に比べ高いという特徴を有する。
次いで、図2(c)に示すように、絶縁層14の表面を第2の支持基板として用いるSi基板20に貼り合わせる。
次いで、図2(d)に示すように、第1の支持基板11及び埋め込み絶縁層12を剥離する。そして、露出したSiGe層13上にゲート酸化膜21を介してゲート電極22を形成し、更にソース・ドレイン領域23を形成することによって、前記図1に示す構造のMOSFETが得られる。
ここで、SiGe層13上にSi層をエピタキシャル成長した後、MOSFETを作製することも可能である。このSi層を、ゲート酸化膜形成工程で酸化されて無くなる程度に薄く形成すると、Geによる界面準位が少ない良好なゲート絶縁膜/SiGe層界面からなるSiGeチャネルMOSFETを形成することが可能となる。また、Si層をチャネルとするようにMOSFETを形成することも可能である。Si層はSiGe層との格子不整合により、Si層の格子は引っ張り方向に歪む。この歪みSi層はバンド構造を変調し、移動度の向上、そしてトランジスタ特性の向上の効果を奏する。
このようにして作製された半導体装置は、SiGeドット15のGe組成がMOSFETのSiGe層13に比べ高いことから、図3に示すバンド図のようにSiGeドット15の価電子帯端位置がSiGe層13に比べ高くなる。つまり、電荷蓄積層に蓄える電荷にホールを用いることにより、SiGeドット15に蓄積されたホールはSiGe層13に抜けにくくなり、従ってリテンションが向上する。
例えば、p型Siからなる支持基板20からホールを電荷蓄積層に注入し、MOSFETの基板側のポテンシャルを深くしてしきい値を高める。SiGeドット15の価電子帯端は、支持基板20のSiよりも深く、そしてMOSFETのSiGe層13よりも、高Ge組成であるため、電荷蓄積層に蓄えられたホールは抜けにくく、高いリテンションを確保できる。また、ホールの引き抜きは基板20からなるバックゲート電極に負の電圧を印加することにより抜き取ることが可能である。なお、図3中の25はSi層を示し、26はバックゲートに所望の電圧を印加するための制御回路を示している。
上記のように高リテンションのしきい値調整用メモリノードであるSiGeドット15を用いることで、バックゲート電圧印加時間を低減できるため、リーク電流等による電力消費を低減できる。さらに、制御回路26として、例えばベリファイ回路とフィードバック回路などを応用してしきい値設定回路を設けることで、各MOSFETのしきい値の制御、初期設定、しきい値の面内ばらつきの低減をはかることができる。また、半導体ドット15はSiGe層13を酸化するだけで形成できるので、電荷蓄積層の形成は容易である。
図4は、第1の実施形態の応用例を示す素子構造断面図であり、前記図2(c)までの工程で形成された構造において、支持基板20を薄膜化してMOSFET素子形成層としたものである。なお、図中の28は素子分離絶縁膜を示している。
上記のような構成では、前記図1と異なり、SiからなるMOSFEETを形成することができる。この場合もSiGeドット15の価電子帯端はSiに比べ深いため、高リテンションが得られる。また、SiGe層13をバックゲート電極として用いる場合、素子分離をSiGe層13まで到達させることにより、バックゲート電極を個々に分離することが可能で、バックゲート電極間のリーク電流を低減できる。
このように本実施形態によれば、SiGe層13よりもGe濃度の高いSiGeドット15を電荷蓄積層として用いることにより、高いリテンションの電荷蓄積層を有するSOI−MOSFETを実現することができる。そして、SiGeドット15はSiGe層13を水蒸気燃焼酸化するのみで簡易に形成することができるため、Si酸化膜と多結晶Siの多層構造の形成等が不要となり、製造コストの低減をはかることもできる。
(第2の実施形態)
図5は、本発明の第2の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図5は、本発明の第2の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
Siからなる支持基板11上にSi酸化膜からなる埋め込み絶縁層12が形成され、埋め込み絶縁層12上にSiGe層13が形成されている。SiGe層13上の一部にゲート酸化膜21を介してゲート電極22が形成され、ゲート電極22をマスクにSiGe層13にソース・ドレイン領域23が形成されている。
また、ゲート絶縁膜21中にSiGeからなる半導体ドット15が形成されている。なお、この半導体ドット15中のGe組成はSiGe層13のGe組成に比べ高く、またゲート絶縁膜21中にもGeが含まれている。
図6は、本実施形態の半導体装置の製造工程を示す断面図である。
まず、図6(a)に示すように、Siからなる支持基板11上にSi酸化膜からなる埋め込み絶縁膜12を形成し、その上にSiGeからなる半導体層13を形成したSGOI基板を用意する。このSGOI基板の作製手法としては、第1の実施形態と同様に、酸化濃縮法或いは貼り合わせ法を用いればよい。
次いで、図6(b)に示すように、第1の実施形態と同様に、水蒸気燃焼熱酸化によりSiGe層13を酸化する。これにより、SiGe層13上に酸化膜14が形成されるが、SiGe層13近傍の酸化膜14中には酸化前のGeが凝集しSiGeドット15が形成される。SiGeドット15のGe組成は、SiGe層13に比べ高い。なお、上記の酸化の前に、素子分離、しきい値調整用のイオン注入等を施してもよい。また、本実施形態では酸化膜14を埋め込み絶縁膜として用いるのではなく、後述するようにゲート絶縁膜として用いる。
次いで、図6(c)に示すように、酸化膜14上にポリSi膜22を堆積した後に、図6(d)に示すように、ポリSi膜22及び酸化膜14をRIE等により選択的にエッチングすることによりゲート酸化膜21及びゲート電極22を形成する。その後、ソース・ドレイン領域23を形成することにより、前記図5に示す構造のSOI−MOSFETが得られる。
このようにして作製された半導体装置は、SiGeドット15のGe組成がMOSFETのSiGe層13に比べ高いことから、SiGeドット15の価電子帯端位置がSiGe層13に比べ高くなる。従って、第1の実施形態と同様に、リテンションの向上をはかることができる。
また、先の第1の実施形態と同様に、バックゲート側に制御回路を接続することにより、MOSFETのしきい値を制御、しきい値の面内ばらつきの低減をはかることとができる。なお、本実施形態のFETはSOI基板上に形成したが、SOIではなくいわゆるバルクSi上のSiGe層上に形成することも可能であり、この場合も同様の効果が得られる。
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ゲート絶縁膜として酸化膜を用いたMOSFETについて説明したが、酸化膜以外の絶縁膜を用いるMISFETに適用できるのは勿論のことである。さらに、しきい値調整用のバックゲートを有するMISトランジスタとしての用途に限らず、半導体メモリとして用いることも可能である。
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ゲート絶縁膜として酸化膜を用いたMOSFETについて説明したが、酸化膜以外の絶縁膜を用いるMISFETに適用できるのは勿論のことである。さらに、しきい値調整用のバックゲートを有するMISトランジスタとしての用途に限らず、半導体メモリとして用いることも可能である。
また、絶縁層中に形成されるSiGeのドットは、Ge濃度が極めて高く実質的にGeドットであってもよい。さらに、絶縁層上に形成する半導体層は、必ずしもSiGeに限るものではなく、Geを含む半導体であればよい。また、SiGeのドットを形成するためのSiGe層の酸化は必ずしも水蒸気酸化に限るものではなく、ウェット雰囲気下の酸化であればよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
11…Si基板(第1の支持基板)
12…Si酸化膜(第1の絶縁層)
13…SiGe層(半導体層)
14…酸化膜(第2の絶縁層)
15…SiGeドット(半導体ドット)
20…Si基板(第2の支持基板)
21…ゲート酸化膜(ゲート絶縁膜)
22…ゲート電極
23…ソース・ドレイン領域
24…電源
25…Si層
26…制御回路
28…素子分離絶縁膜
12…Si酸化膜(第1の絶縁層)
13…SiGe層(半導体層)
14…酸化膜(第2の絶縁層)
15…SiGeドット(半導体ドット)
20…Si基板(第2の支持基板)
21…ゲート酸化膜(ゲート絶縁膜)
22…ゲート電極
23…ソース・ドレイン領域
24…電源
25…Si層
26…制御回路
28…素子分離絶縁膜
Claims (5)
- 絶縁層と、
前記絶縁層上に形成されたGeを含む半導体層と、
前記絶縁層中に形成された、前記半導体層よりも高いGe組成を有する複数の半導体ドットと、
前記半導体層に形成されたMISトランジスタと、
を具備したことを特徴とする半導体装置。 - 前記絶縁層は半導体支持基板上に形成されたものであることを特徴とする請求項1記載の半導体装置。
- 前記半導体層は素子分離絶縁層により複数に分離され、該分離された各々の半導体層に前記MISトランジスタがそれぞれ形成されていることを特徴とする請求項1記載の半導体装置。
- 第1の絶縁層上にSiGe層を形成する工程と、
前記SiGe層をウェット雰囲気下で酸化することによって、前記SiGe層の表面に第2の絶縁層を形成すると共に、第2の絶縁層中の前記SiGe層との界面付近に該SiGe層よりもGe組成の高い複数の半導体ドットを形成する工程と、
前記第2の絶縁層上に半導体支持基板を接着した後に、前記第1の絶縁層を除去する工程と、
前記第1の絶縁層の除去により露出した前記SiGe層にMISトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 支持基板上に形成された第1の絶縁層と、
前記第1の絶縁層上に形成されたGeを含む半導体層と、
前記半導体層上の一部に形成された第2の絶縁層と、
前記第2の絶縁層中に形成された、前記半導体層よりも高いGe組成を有する複数の半導体ドットと、
前記第2の絶縁層をゲート絶縁膜として用い、前記半導体層に形成されたMISトランジスタと、
を具備したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005160526A JP2006339310A (ja) | 2005-05-31 | 2005-05-31 | 半導体装置及びその製造方法 |
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Publication Number | Publication Date |
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ID=37559622
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007129187A (ja) * | 2005-10-03 | 2007-05-24 | Seiko Epson Corp | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |
JP2017118106A (ja) * | 2015-12-18 | 2017-06-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2005
- 2005-05-31 JP JP2005160526A patent/JP2006339310A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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