JP3414158B2 - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents

絶縁ゲート型半導体装置およびその製造方法

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JP3414158B2 JP26678596A JP26678596A JP3414158B2 JP 3414158 B2 JP3414158 B2 JP 3414158B2 JP 26678596 A JP26678596 A JP 26678596A JP 26678596 A JP26678596 A JP 26678596A JP 3414158 B2 JP3414158 B2 JP 3414158B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置およびその製造方法に関する。
【０００２】本発明は、トレンチ（例えばＵ溝）を用い
た、きわめて微細な縦型のＭＯＳトランジスタやＩＧＢ
Ｔ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ）の製造に適用できる。
【０００３】
【背景技術】縦型ＭＯＳトランジスタやＩＧＢＴ等は、
高い駆動能力を備え、かつ基板上の占有面積が少なく高
集積度が得られやすいという点で、今後とも期待できる
デバイスの一つであり、さらなるデバイスの微細化を図
るべく研究がなされている。
【０００４】そして、このような高い駆動能力を備えた
絶縁ゲート型トランジスタにおいて、電力損失の低減は
非常に重要な課題である。この点に関しては、トレンチ
ゲートを有する絶縁ゲート型トランジスタはチャネルが
トレンチ（溝）方向に形成されること等から、プレーナ
構造のＭＯＳＦＥＴに比較してセルの高集積化が可能で
あり、単位面積あたりのチャネル幅を大きくとれ、素子
の低オン抵抗化に非常に有効であることが知られてい
る。
【０００５】ゲート電極が埋め込まれたトレンチ（溝）
のパターンとしては、格子状パターンとストライプ状パ
ターンとがあるが、後者は、例えば、面積効率（単位面
積あたりの縦型トランジスタの集積度）の点で有利であ
る。
【０００６】
【発明が解決しようとする課題】半導体基板に設けられ
るトレンチの内壁面には酸化膜（ゲート酸化膜）が形成
されるのが一般的である。トレンチが角部（コーナー
部）をもつ場合、その角部における酸化膜の膜厚や膜質
が、他の部分（直線部分）とは異なるという現象が生
じ、トランジスタのしきい値電圧に悪影響を及ぼす。
【０００７】この問題点に対する対策が、「特開平４−
１６２５７２号公報」に記載されている。本公報では、
「トレンチのコーナー部ではトランジスタの機能を放棄
する（抑制する）こと」でトランジスタの特性の安定を
図っている。本公報は、ストライプ状のトレンチをもつ
場合にも言及している。
【０００８】図１５は、上記公報の第５図をそのままコ
ピーしたものである。図中、ゲート（Ｇ）は、ゲート配
線５１を境にして分離されている。このゲート配線５１
は、トレンチ内に埋め込まれた各ゲート電極を相互に電
気的に接続する働きをする。図示されるとおり、ストラ
イプパターンのコーナー部（ゲート配線５１の下の領
域）にはソース層（Ｎ+）１３を形成していない。な
お、参照番号１５は、ゲート絶縁膜であり、参照番号１
３はソース層（Ｎ+）であり、参照番号１２はチャネル
形成層（Ｐ）である。
【０００９】しかし、トレンチのコーナー部において、
トランジスタの機能を放棄する（抑制する）ことは、そ
の領域がまったくのデッドスペースとなることを意味す
る。すなわち、縦型トンジスタのチャネル幅がその分だ
け短くなり、その結果としてオン抵抗の増大を招く。
【００１０】低オン抵抗化は、縦型トランジスタにとっ
て最も重要な課題であり、したがって上記公報に記載の
技術は、低オン抵抗化の要請に反することになる。
【００１１】本発明は、上述の問題点に着目してなされ
たものであり、その目的は、低オン抵抗でかつ信頼性の
高い、トレンチゲートを用いた絶縁ゲート型トランジス
タを提供することにある。
【００１２】
【課題を解決するための手段】
（１）請求項１に記載の本発明の絶縁ゲート型半導体装
置は、半導体基板に選択的に形成された、複数のストラ
イプ状の溝と、前記複数のストライプ状の溝の内壁面を
覆うように形成された絶縁膜と、前記複数のストライプ
状の溝の各々に埋め込まれたゲート電極材料層と、前記
複数のストライプ状の溝の周囲において、前記絶縁膜に
接して設けられたトランジスタの一部を構成する不純物
層と、前記ゲート電極材料層の各々を電気的に接続する
ために、前記複数のストライプ状の溝と交差する方向に
配設されたゲート配線と、を具備し、前記ゲート配線の
下を、前記溝，絶縁膜，ゲート電極材料層および前記不
純物層が途切れることなく横切っていることを特徴とす
る。
【００１３】本発明では、ゲート配線下にも積極的に溝
（トレンチ）を形成することによって、従来分離されて
いた溝を連続させる。つまり、「ゲート配線下には溝
（トレンチ）を形成しない」という従来の常識を覆し
て、積極的にトレンチを形成するものである。
【００１４】これにより、溝（トレンチ）のコーナー部
は実質的になくなり、この部分におけるゲート絶縁膜の
膜厚や膜質のばらつきの問題が生じず、また、従来、デ
ッドスペースになっていたゲート配線の下に積極的にト
レンチゲート構造が形成されるため、縦型トランジスタ
の単位面積当たりのチャネル幅が、従来よりも増大す
る。したがって、信頼性が高くかつ低オン抵抗の絶縁ゲ
ート型半導体装置が得られる。
【００１５】本発明は、縦型ＭＯＳＦＥＴ，ＩＧＢＴ
（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｔｏｒ）やＭＯＳゲートサイリスタ等に適
用できる。
【００１６】（２）請求項２に記載の本発明は、請求項
１において、前記ゲート配線の下において、前記溝を選
択的に形成する際に使用したエッチングマスク層が残存
しており、また、前記ゲート配線の下において、前記ゲ
ート電極材料層の厚みが増大して、その一部が前記エッ
チングマスク層を覆って形成されており、前記ゲート配
線は、前記ゲート電極材料層のうちの前記エッチングマ
スク層を覆って形成されている部分の表面部に接続され
ていることを特徴とする。
【００１７】溝（トレンチ）の形成に用いられたエッチ
ングマスクをゲート配線下に残存させ、しかも、ゲート
配線下ではゲート電極材料層の厚みを増大させてデバイ
スの表面側に引き出し、その一部が上記エッチングマス
クを覆うようにしておく。
【００１８】つまり、ゲート配線の下にはゲート電極材
料層が敷き詰められていて、しかも、エッチングマスク
の厚みの分だけゲート電極材料層は上側に持ち上げら
れ、これにより、ゲート配線は、トレンチ（溝）から離
れることになる。
【００１９】したがって、本請求項に記載の構造によれ
ば、上記敷き詰められているゲート電極材料層の表面に
ゲート配線を接続するだけで簡単にゲートコンタクトを
実現でき、また、ゲート配線とトレンチとの距離が離れ
ることにより、ゲート電位の影響がトレンチ（溝）の周
辺における前記不純物層（特にチャネル形成領域）にま
で及ぶ心配がなく、信頼性が向上する。したがって、信
頼性が高く、かつオン抵抗の低いパワーデバイスが得ら
れる。
【００２０】（３）請求項３に記載の本発明は、請求項
２に記載の絶縁ゲート型半導体装置を製造する方法であ
って、半導体基板に第１のエッチングマスクを形成し、
その第１のエッチングマスクを用いて半導体基板の一部
を選択的にエッチングして、複数のストライプ状の溝を
形成する工程と、前記複数のストライプ状の溝の各々の
内壁面を覆う絶縁膜を形成する工程と、前記複数のスト
ライプ状の溝の各々に充填されると共に、前記第１のエ
ッチングマスクを覆うゲート電極材料層を形成する工程
と、ゲート配線が形成されるべき前記ゲート電極材料層
の表面に、選択的に第２のエッチングマスクを形成する
工程と、前記第２のエッチングマスクを用いて前記ゲー
ト電極材料をエッチバックして、前記ゲート電極材料層
を前記溝内に埋め込む工程と、前記第２のエッチングマ
スクの一部に開口部を設ける工程と、前記第２のエッチ
ングマスク上に前記ゲート配線を形成し、前記第２のエ
ッチングマスクに設けられた前記開口部を介して前記ゲ
ート配線を前記ゲート電極材料層に接続する工程と、を
有することを特徴とする絶縁ゲート型半導体装置の製造
方法である。
【００２１】すなわち、第１のエッチングマスクを用い
て溝（ストライプ）を形成後、第１のエッチングマスク
を覆うゲート電極材料層を形成し、ゲート配線が後に形
成される領域に設けられた第２のエッチングマスクを用
いて、ゲート電極材料層をエッチバックしてトレンチ内
部にゲート電極を形成する。その後、第２のエッチング
マスクを部分的に開口して、その開口を介してゲート配
線をゲート電極材料層に接続する。
【００２２】本製造方法によれば、効率的に請求項２に
記載の構造を実現できる。つまり、信頼性が高く、低オ
ン抵抗のデバイスを、効率的に製造できる。
【００２３】
【発明の実施の形態】
（第１の実施の形態）本発明を用いた絶縁ゲート型半導
体装置（ＵＭＯＳＦＥＴ）の構造例を図１および図２に
示す。
【００２４】図１はデバイスの平面パターンを説明する
ための図であり、図２は、図１におけるＡ−Ａ線，Ｂ−
Ｂ線およびＣ−Ｃ線に沿うデバイスの断面構造を示す図
である。図２において、左側の図がＡ−Ａ線に沿ったゲ
ート回りの断面図であり、中央の図がＢ−Ｂ線に沿った
トレンチ（Ｕ溝）近傍の断面図であり、右側の図がＣ−
Ｃ線に沿ったゲートコンタクト近傍の断面図である。ま
た、図１の（ア）〜（エ）の各位置は、図２の（ア）〜
（エ）の各位置に対応している。
【００２５】（１）本実施の形態の特徴 （ａ）本実施の形態の最大の特徴は、図１５の従来例と
異なり、ゲート配線２２０の下にもトレンチゲート構造
を形成したこと、つまり、ストライプ状のゲート電極１
７０ａ，１７０ｂと、ゲート酸化膜２００ａ，２００ｂ
と、ソース層（Ｎ+）２９０ａ，２９０ｂ，２９０ｃと
を、途切れることなく連続して形成したことである。
【００２６】つまり、トレンチが長手方向に連続して形
成されており、その末端が従来例（図１５）のように終
端されていない。したがって、トレンチのコーナー部が
存在せず、したがって、ゲート酸化膜２００ａ，２００
ｂを均一に形成することができる。このため、しきい値
電圧Ｖｔｈ等のトランジスタ特性に影響を与えることが
なくなる。
【００２７】また、従来デッドスペースとなっていた、
ゲート配線２２０の下にもソース層２９０ａ〜２９０ｃ
を形成するため、単位面積あたりのチャネル幅が増大す
る。よって、低オン抵抗化を実現することができ、高信
頼性を有する絶縁ゲート型トランジスタを製造すること
ができる。
【００２８】（ｂ）また、本実施の形態の他の特徴は、
図２の中央の図（Ｂ−Ｂ断面図）および図２の右側の図
（Ｃ−Ｃ断面図）に示されるように、ゲート配線２２０
の下において、ゲート電極１７０ａ，１７０ｂの材料で
あるポリシリコンからなる層の厚みが増大していること
である。つまり、ポリシリコン層がトレンチの上側に上
昇し、トレンチを形成する際のエッチングマスク１６
０，１５０（ならびにポリシリコン層１４０）を覆って
いること（つまり、ゲート配線２２０の直下にポリシリ
コンが敷き詰められていること）である。
【００２９】このゲート配線２２０の直下に存在するポ
リシリコン層がゲートコンタクト層１７１である。
【００３０】ゲート配線２２０は、ゲートコンタクト層
１７１の表面に設けられた絶縁層２６０，２７０（ポリ
シリコンのエッチバック用マスク層）に選択的に設けら
れた開口（ゲートコンタクト領域）２５０を介して、ゲ
ートコンタクト層１７１に接続されている。
【００３１】ゲート配線２２０の直下にポリシリコンが
敷き詰められて、ゲートコンタクト層１７１が形成され
ていることにより、絶縁層２６０，２７０（ポリシリコ
ンのエッチバック用マスク層）を適宜に開口するだけ
で、ゲートコンタクトを形成することができる。つま
り、ゲート配線２２０と、ゲート電極（１７０ａ，１７
０ｂ）との電気的な接続が極めて容易である。
【００３２】（ｃ）また、本実施の形態の他の特徴は、
ゲート配線２２０の下の領域では、トレンチ形成に用い
られたエッチングマスク層１６０，１５０（ならびにポ
リシリコン層１４０）が残存しており、それらの厚みの
分だけ、ゲート電極材料であるポリシリコンは上側に持
ち上げられ、これによってゲート配線２２０と、トレン
チ（溝）との間の距離が大きくなっていることである。
【００３３】ゲート配線とトレンチとの距離が離れるこ
とにより、ゲート電位の影響がトレンチ（溝）の周辺に
おける不純物層（特にチャネル形成領域）に及ぶ心配が
なく、信頼性が向上する。
【００３４】以下、上述の本実施の形態の特徴を、従来
技術と対比する。
【００３５】従来、ゲート配線下でトレンチを終端させ
ていた理由としては、下記の３つが考えられる。
【００３６】ＭＯＳＦＥＴ分野における沿革的意識の
問題である。
【００３７】すなわち、二重拡散型のＭＯＳＦＥＴで
は、ゲート（ゲート電極，ゲート配線）の下にソースを
形成することが構造上不可能であり、よって、ゲート電
極（ゲート配線）の下にもソース層があるという構造は
まったく想像され得ない。
【００３８】このような考え方が、トレンチゲートの開
発時にも踏襲され、「ゲート配線の下にはソースを形成
できない」という固定観念の結果、ゲート配線の下でス
トライプ状のトレンチは終端させられることになった、
と考えられる。
【００３９】ゲートコンタクトの形成が困難であると
考えられるからである。
【００４０】すなわち、ゲート配線と交差してトレンチ
構造を形成した場合、ゲート配線を溝（トレンチ）の内
部に埋め込まれたゲート電極のみにコンタクトさせるこ
とが困難であり、この点が設計上のネックとなると考え
られたため、と推測される。
【００４１】寄生チャネル等の発生が懸念されるから
である。
【００４２】ゲート配線と交差してトレンチ構造を形成
した場合、ゲート配線の電位に起因して半導体基板の表
面近傍で不要なチャネル等が形成されることが予想され
得、よって、デバイスの信頼性の低下が心配されたもの
と推測される。
【００４３】これに対し、本実施の形態のデバイスは、
本願発明者が、ＵＭＯＳの構造がプレーナー型ＭＯＳと
は全く異なることを十分に認識し、上記の固定観念を
打破することによってはじめて実現した新規なデバイス
である。
【００４４】そして、上述の説明のとおり、ゲート配線
直下にゲートコンタクト層１７１を設けることにより、
ゲート配線２２０が極めて容易化され、さらに、ゲート
配線２２０とトレンチとの距離が大きいことから、ゲー
ト電位による悪影響の心配もない。
【００４５】（本実施の形態の平面構造および断面構
造） （平面構造）本実施の形態のＵＭＯＳＦＥＴでは、図１
に示すように、ストライプ状の複数のトレンチが、所定
の間隔をおいて所定の方向に連続して配線されている。
【００４６】トレンチの内壁面にはゲート酸化膜２００
ａ，２００ｂが形成され、トレンチ内部にはポリシリコ
ン（ゲート電極材料）からなるゲート電極１７０ａ，１
７０ｂが埋め込まれている。トレンチの周囲の、デバイ
スの表面部にはソース領域２９０ａ，２９０ｂ，２９０
ｃが形成されている。なお、図１において、参照番号２
２２はソース電極であり、参照番号２５０はゲートコン
タクト領域（コンタクト用の開口）である。
【００４７】（断面構造） Ａ−Ａ断面 本実施の形態のＵＭＯＳＦＥＴの、ソース電極２２２の
下の断面構造が図２の左側（Ａ−Ａ断面）に示される。
【００４８】図示されるように、半導体基板は、ソース
コンタクト層（ｎ+層）１００と、バッファ層（ｎ-層）
１２０と、チャネル形成領域２８０（ｐ層）と、ソース
層（ソース領域）２９０ａ，２９０ｂ，２９０ｃと、で
構成される。
【００４９】そして、この半導体基板の表面からバッフ
ァ層（ｎ-層）１２０に達するトレンチ（Ｕ溝）が形成
され、そのトレンチの内壁面はゲート酸化膜２００ａ，
２００ｂで覆われ、トレンチの内部にはポリシリコンか
らなるゲート電極１７０ａ，１７０ｂが充填されてい
る。このゲート電極１７０ａ，１７０ｂの上面は厚いキ
ャップ酸化膜２１０で覆われている。半導体基板の表面
にはアルミニュウム等からなるソース電極２２２が形成
され、半導体基板の裏面には同じくアルミニュウム等か
らなるドレイン電極２２４が形成されている。
【００５０】Ｂ−Ｂ断面，Ｃ−Ｃ断面 本実施の形態のＵＭＯＳＦＥＴの、ゲート電極２２２の
下における横断面の構造が図２の中央（Ｂ−Ｂ断面）に
示され、縦断面の構造が図２の右側（Ｃ−Ｃ断面）に示
される。
【００５１】図示されるとおり、トレンチに充填されて
いるポリシリコンは、ゲート配線２２０の下でも途切れ
ることなく連続して伸びている。そして、さらに、ゲー
ト配線２２０の下では、ポリシリコンは、上側に上昇し
てゲート配線２２０の直下にまで達している。このゲー
ト配線２２０の直下の部分がゲートコンタクト層１７１
である。
【００５２】このゲートコンタクト層１７１の表面は、
Ｓｉ3Ｎ4膜２６０とＳｉＯ2膜２７０で覆われ、その一
部にゲートコンタクト領域（開口）２５０が設けられ、
このゲートコンタクト領域（開口）２５０を介して、ゲ
ート配線２２０がポリシリコン層に接続している。Ｓｉ
3Ｎ4膜２６０とＳｉＯ2膜２７０は、ポリシリコンをト
レンチ内部に埋め込む際のエッチングマスクとなった絶
縁層である（この点については後述する）。
【００５３】また、Ｃ−Ｃ断面において、半導体基板の
表面に残存するポリシリコン層１４０，Ｓｉ3Ｎ4膜１５
０，ＳｉＯ2膜１６０は、トレンチ形成の際のエッチン
グマスクとなった絶縁層である（この点については後述
する）。
【００５４】（製造プロセス）次に、図３〜図１３を用
いて、図１，図２に記載のデバイスの製造方法の一例に
ついて説明する。
【００５５】図３〜図７および図８（ａ）〜図１３
（ａ）は、図１におけるＡ−Ａ線に沿ったデバイスの断
面構造を示している。
【００５６】また、図８（ｂ）〜図１３（ｂ）は、図１
におけるＢ−Ｂ線に沿ったデバイスの断面構造を示して
いる。
【００５７】また、図８（ｃ）〜図１３（ｃ）は、図１
におけるＣ−Ｃ線に沿ったデバイスの断面構造を示して
いる。
【００５８】（工程１）まず、図３に示すように、ｎ+
型のドレインコンタクト層１００とｎ-型のバッファ層
１２０とを有するシリコン基板に約５０ｎｍの熱酸化膜
（ＳｉＯ2）１３０を形成後、イオン注入による不純物
導入と熱処理により、濃度が１０20ｃｍ-3程度のｎ+型
のソース層２９０および濃度が１０17ｃｍ-3程度のｐ型
のチャネル形成層１２５を形成する。
【００５９】（工程２）次に、図４に示すように、Ｓｉ
Ｏ2膜１３０の上にポリシリコン層１４０を例えば、約
５００ｎｍと厚めに形成し、さらに、Ｓｉ3Ｎ4膜１５０
を約２００ｎｍ、ＣＶＤ−ＳｉＯｘ膜１６０を約２５０
ｎｍ、順次に積み重ねて形成する。これによって、多層
積層膜（ＳｉＯX／Ｓｉ3Ｎ4／ＰｏｌｙＳｉ／ＳｉＯ2）
１３０〜１６０が形成される。
【００６０】ポリシリコン層１４０は必須のものではな
いが、本プロセスでは、このポリシリコン層１４０は、
後に、キャップ酸化層２１０を形成する際において、バ
ーズビーク発生によるシリコン基板表面への加工歪みの
導入を防止するために設けている。
【００６１】また、本プロセスでは多層積層膜（ＳｉＯ
X／Ｓｉ3Ｎ4／ＰｏｌｙＳｉ／ＳｉＯ2）１３０〜１６０
を使用しているが、これに限定されるものではなく、Ｃ
ＶＤＳｉＯ2膜等の単層膜を使用してもよい。
【００６２】（工程３）次に、図５に示すように、フォ
トリソグラフィーの最小線幅でパターンを形成し、ＲＩ
Ｅ（反応性イオンエッチング）により多層積層膜（Ｓｉ
ＯX／Ｓｉ3Ｎ4／ＰｏｌｙＳｉ／ＳｉＯ2）１３０〜１６
０をエッチングすることによって、開口部３００を形成
する。
【００６３】（工程４）その後、図６に示すように、パ
ターニングされた多層積層膜（ＳｉＯX／Ｓｉ3Ｎ4／Ｐ
ｏｌｙＳｉ／ＳｉＯ2）１３０〜１６０をマスクとして
用いて、ＲＩＥによりトレンチ３２０を形成する。
【００６４】ここで、トレンチ３２０を形成する際に、
トレンチ３２０の内壁部に生じたダメージを取り除く目
的でＣＤＥ（ケミカルドライエッチング）や犠牲酸化等
の処理を行なっておくことが望ましい。
【００６５】（工程５）次に、図７に示すように、トレ
ンチ３２０の内壁面を酸化することによりゲート酸化膜
（ＳｉＯ2膜）２００を形成する。
【００６６】（工程６）その後、図８（ａ），（ｂ），
（ｃ）に示すように、不純物をドープしたポリシリコン
層（ドープドポリシリコン層）１６９を形成し、続い
て、図８（ｂ），（ｃ）に示すように、ゲート配線を形
成する領域において、マスクとしてのＳｉ3Ｎ4膜２６０
およびＣＶＤＳｉＯX膜２７０の重ね膜を、所定のパタ
ーンで形成する。
【００６７】（工程７）次に、図９（ａ），（ｂ）に示
すように、Ｓｉ3Ｎ4膜２６０およびＣＶＤＳｉＯX膜２
７０をマスクとして用いて、ドープドポリシリコン１６
９をエッチバックする。これにより、トレンチ内にドー
プドポリシリコンが埋め込まれてゲート電極１７０ａ，
１７０ｂが形成される。一方、図８（ｃ）に示すよう
に、ゲート配線の形成領域では、表面が上述したマスク
で覆われているために、エッチングは施されず、断面構
造の変化は生じない。
【００６８】したがって、図８（ｂ）に示すように、ゲ
ート電極部分とゲート配線が形成される領域との間で、
上記エッチバックにより段差（Ｌ）が生じる。つまり、
結果的に、ドープドポリシリコン層１６９の厚みが、ゲ
ート配線が形成される領域において増大し、図９（ｃ）
に示すように、ドープドポリシリコン１６９の一部が、
トレンチ形成用のマスクである多層積層膜１３０〜１６
０の上側に位置することになる。
【００６９】なお、ドープドポリシリコンからなるゲー
ト電極層、ならびにこれに連続する、ゲート配線形成領
域におけるポリシリコン層が「ゲート電極材料層」とな
る。
【００７０】（工程８）次に、図１０（ａ），（ｂ）に
示すように，Ｓｉ3Ｎ4膜１５０ならびにＳｉ3Ｎ4膜２６
０およびＣＶＤ−ＳｉＯX膜２７０の重ね膜をマスクと
して用いてシリコンの局所酸化（ＬＯＣＯＳ）を行い、
フィールド酸化膜２１０を約６００ｎｍの厚みで形成す
る。
【００７１】基板の表面にはポリシリコン１４０が敷か
れているため、この分だけ、トレンチ内に充填されてい
るポリシリコンの表面の位置が上昇している。これによ
り、ＬＯＣＯＳに伴って誘起される応力（バーズビーク
など）の悪影響が基板表面に至らず、信頼性の低下が防
止される。
【００７２】このフィールド酸化膜２１０は、トレンチ
内部に埋め込まれたゲート電極１７０ａ，１７０ｂの表
面を覆うキャップ酸化層として機能する。
【００７３】なお、ゲート配線の形成領域においては、
図１０（ｃ）に示すように、Ｓｉ3Ｎ4膜２６０およびＣ
ＶＤＳｉＯX膜２７０の重ね膜が形成されているため、
これがマスクとなってフィールド酸化膜は形成されな
い。
【００７４】（工程９）次に、図１１（ａ），（ｂ），
（ｃ）に示すように、ＲＩＥによる全面エッチングを行
う。
【００７５】このとき、多層積層膜（１５０，１４０，
１３０）のうちの厚いポリシリコン膜１４０のエッチン
グレートは、フィールド酸化膜（キャップ酸化膜）２１
０のエッチングレートよりも格段に大きく、また、積層
膜１３０，１５０の膜厚は薄いため、全面エッチングに
より、多層積層膜（１５０，１４０，１３０）のみが全
部除去される。
【００７６】すなわち、フィールド酸化膜２１０とＳｉ
3Ｎ4膜１５０との選択比は約「５」、フィールド酸化膜
（ＳｉＯ2）２１０とポリシリコン層１４０との選択比
は約「７０」、フィールド酸化膜（ＳｉＯ2）２１０と
ＳｉＯ2膜１３０との選択比は約「１」であることか
ら、この３層膜をエッチングする間に、厚いフィールド
酸化膜（ＳｉＯ2）２１０は約１００ｎｍ程度膜減り
し、結果的に約５００ｎｍの厚みを残してエッチングが
終了すると同時に、ソースコンタクトが自己整合的に形
成される。
【００７７】つまり、多層積層膜（１５０，１４０，１
３０）直下のシリコン基板の表面が露出し、これによ
り、自動的にソースコンタクトが形成される。つまり、
ソースコンタクトの形成は、マスク合わせなしで、ソー
ス層２９０上部に形成した多層積層膜（１５０，１４
０，１３０）をＲＩＥで除去することにより自己整合的
に形成できる。
【００７８】ここで、上記多層積層膜に代えて、ＳｉＯ
2膜に比べて格段にエッチングレートが大きい単層膜を
使用してもよい。
【００７９】（工程１０）次に、図１２（ｂ），（Ｃ）
に示すように、ゲート配線の形成領域において、Ｓｉ3
Ｎ4膜２６０およびＣＶＤＳｉＯX膜２７０を選択的に開
口し、ゲートコンタクト領域２５０を形成する。これに
より、ドープドポリシリコン１６９の最上層であるゲー
トコンタクト領域１７１の表面が露出されることにな
る。
【００８０】（工程１１）次に、図１３（ａ），
（ｂ），（ｃ）に示すように、基板の表面にアルミニウ
ム，あるいはアルミニウム・シリコン合金等からなるソ
ース電極２２２，ゲート配線２２０を形成し、基板の裏
面にドレイン電極２２４を形成する。このようにして、
図１，図２に記載される構造が完成する。
【００８１】本製造方法によれば、ソースコンタクトを
セルフアラインで自動的に形成できると共に、トレンチ
形成用マスクあるいはポリシリコンのエッチバック用マ
スクを巧みに活用して、工程を増大させることなく、効
率的に、極めて微細で低オン抵抗のＵＭＯＳＦＥＴを作
成できる。
【００８２】また、この製造方法によれば、マスクを変
更するだけで、トレンチ構造を連続させることができ
る。
【００８３】本実施の形態では、ｎチャネルの素子につ
いて説明したが、これに限定されるものではなく、ｐチ
ャネルの素子についても同様の効果が得られる。
【００８４】（第２の実施の形態）図１４（ａ）は、本
発明の第２の実施の形態にかかるＩＧＢＴ（Ｉｎｓｕｌ
ａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓ
ｔｏｒ）のデバイスの断面構造を示し、（ｂ）はその等
価回路を示す。
【００８５】ＩＧＢＴは、図１，図２等に示される半導
体基板の最下層のｎ+型半導体層１００を、Ｐ+の半導体
層１０５に置き換えることにより形成され、図１４
（ｂ）に示すように、回路的には、ＭＯＳトップのイン
バーテッドダーリントントランジスタを構成する。
【００８６】図１４（ａ）に示すように、トレンチ内に
形成されるドープドポリシリコン層１７０がゲート電極
（Ｇ）となり、基板表面に形成される電極がエミッタ電
極（Ｅ）となり、基板裏面に形成される電極がコレクタ
電極（Ｃ）となる。
【００８７】このようなＩＧＢＴも、上述のレイアウト
構造を取ることにより前掲の実施の形態と同様の効果を
得ることができ、また、上述の製造プロセスを用いて、
同様に形成可能である。製造されたデバイスは高集積、
低消費電力、低オン電圧であり、かつ信頼性が高い。
【００８８】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる絶縁ゲート
型トランジスタ（ＵＭＯＳＦＥＴ）の平面パターンの概
略図である。
【図２】図１のデバイスの、Ａ−Ａ線，Ｂ−Ｂ線，Ｃ−
Ｃ線のそれぞれに沿う断面構造を示す図である。
【図３】図１，図２の絶縁ゲート型トランジスタの製造
方法の第１の工程における、図１のＡ−Ａ線，Ｃ−Ｃ線
に沿ったデバイスの断面構造を示す図である。
【図４】図１，図２の絶縁ゲート型トランジスタの製造
方法の第２の工程における、図１のＡ−Ａ線，Ｃ−Ｃ線
に沿ったデバイスの断面構造を示す図である。
【図５】図１，図２の絶縁ゲート型トランジスタの製造
方法の第３の工程における、図１のＡ−Ａ線，Ｃ−Ｃ線
に沿ったデバイスの断面構造を示す図である。
【図６】図１，図２の絶縁ゲート型トランジスタの製造
方法の第４の工程における、図１のＡ−Ａ線，Ｃ−Ｃ線
に沿ったデバイスの断面構造を示す図である。
【図７】図１，図２の絶縁ゲート型トランジスタの製造
方法の第５の工程における、図１のＡ−Ａ線，Ｃ−Ｃ線
に沿ったデバイスの断面構造を示す図である。
【図８】（ａ），（ｂ），（ｃ）はそれぞれ、図１，図
２の絶縁ゲート型トランジスタの製造方法の第６の工程
における、図１のＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ線に沿っ
たデバイスの断面構造を示す図である。
【図９】（ａ），（ｂ），（ｃ）はそれぞれ、図１，図
２の絶縁ゲート型トランジスタの製造方法の第７の工程
における、図１のＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ線に沿っ
たデバイスの断面構造を示す図である。
【図１０】（ａ），（ｂ），（ｃ）はそれぞれ、図１，
図２の絶縁ゲート型トランジスタの製造方法の第８の工
程における、図１のＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ線に沿
ったデバイスの断面構造を示す図である。
【図１１】（ａ），（ｂ），（ｃ）はそれぞれ、図１，
図２の絶縁ゲート型トランジスタの製造方法の第９の工
程における、図１のＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ線に沿
ったデバイスの断面構造を示す図である。
【図１２】（ａ），（ｂ），（ｃ）はそれぞれ、図１，
図２の絶縁ゲート型トランジスタの製造方法の第１０の
工程における、図１のＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ線に
沿ったデバイスの断面構造を示す図である。
【図１３】（ａ），（ｂ），（ｃ）はそれぞれ、図１，
図２の絶縁ゲート型トランジスタの製造方法の第１１の
工程における、図１のＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ線に
沿ったデバイスの断面構造を示す図である。
【図１４】（ａ）は本発明のレイアウト構造を採用し、
かつ本発明の製造方法によって製造されたＩＧＢＴのデ
バイスの断面構造を示し、（ｂ）はその等価回路を示す
図である。
【図１５】従来の絶縁ゲート型トランジスタの平面パタ
ーンを説明するための図（特開平４−１６２５７２号の
第５図をコピーした図）である。
【符号の説明】
１７０ａ，１７０ｂ ゲート電極（ドープドポリシリコ
ン，ゲート電極材料層の一部） ２００ａ，２００ｂ，２００ｃ ゲート酸化膜（ＳｉＯ
2膜） ２２０ ゲート配線 ２２２ ソース電極 ２５０ ゲートコンタクト領域 ２９０ａ，２９０ｂ，２９０ｃ ソース領域（ソース
層）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上杉 勉 愛知県愛知郡長久手町大字長湫字横道41 番地の１ 株式会社豊田中央研究所内 (56)参考文献 特開 平８−97412（ＪＰ，Ａ) 特開 平７−235672（ＪＰ，Ａ) 特開 平８−23096（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板に選択的に形成された、複数
    のストライプ状の溝と、 前記複数のストライプ状の溝の内壁面を覆うように形成
    された絶縁膜と、 前記複数のストライプ状の溝の各々に埋め込まれたゲー
    ト電極材料層と、 前記複数のストライプ状の溝の周囲において、前記絶縁
    膜に接して設けられたトランジスタの一部を構成する不
    純物層と、 前記ゲート電極材料層の各々を電気的に接続するため
    に、前記複数のストライプ状の溝と交差する方向に配設
    されたゲート配線と、を具備し、 前記ゲート配線の下を、前記溝，絶縁膜，ゲート電極材
    料層および前記不純物層が途切れることなく横切ってい
    ることを特徴とする絶縁ゲート型半導体装置。
  2. 【請求項２】 請求項１において、 前記ゲート配線の下において、前記溝を選択的に形成す
    る際に使用したエッチングマスク層が残存しており、 また、前記ゲート配線の下において、前記ゲート電極材
    料層の厚みが増大して、その一部が前記エッチングマス
    ク層を覆って形成されており、 前記ゲート配線は、前記ゲート電極材料層のうちの前記
    エッチングマスク層を覆って形成されている部分の表面
    部に接続されていることを特徴とする絶縁ゲート型半導
    体装置。
  3. 【請求項３】 請求項２に記載の絶縁ゲート型半導体装
    置を製造する方法であって、 半導体基板に第１のエッチングマスクを形成し、その第
    １のエッチングマスクを用いて半導体基板の一部を選択
    的にエッチングして、複数のストライプ状の溝を形成す
    る工程と、 前記複数のストライプ状の溝の各々の内壁面を覆う絶縁
    膜を形成する工程と、 前記複数のストライプ状の溝の各々に充填されると共
    に、前記第１のエッチングマスクを覆うゲート電極材料
    層を形成する工程と、 ゲート配線が形成されるべき前記ゲート電極材料層の表
    面に、選択的に第２のエッチングマスクを形成する工程
    と、 前記第２のエッチングマスクを用いて前記ゲート電極材
    料をエッチバックして、前記ゲート電極材料層を前記溝
    内に埋め込む工程と、 前記第２のエッチングマスクの一部に開口部を設ける工
    程と、 前記第２のエッチングマスク上に前記ゲート配線を形成
    し、前記第２のエッチングマスクに設けられた前記開口
    部を介して前記ゲート配線を前記ゲート電極材料層に接
    続する工程と、 を有することを特徴とする絶縁ゲート型半導体装置の製
    造方法。
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