KR20050038025A - 밀러 캐패시턴스와 스위칭 손실을 감소시키는 개선된 ｍｏｓ 게이트를 위한 방법 및 장치 - Google Patents

밀러 캐패시턴스와 스위칭 손실을 감소시키는 개선된 ｍｏｓ 게이트를 위한 방법 및 장치 Download PDF

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Abstract

반도체 장치에서의 게이트 구조에는 차단 전극과 스위칭 전극이 포함된다. 차단 전극의 각 부분들은 드레인 영역과 웰 영역위에 배치된다. 제 1 유전체층은 차단 전극과 드레인과 웰 사이에 배치된다. 스위칭 전극에는 웰 영역과 소스 영역위에 배치된 각 부분들을 포함한다. 제 2 유전체층은 상기 스위칭 전극과 웰과 소스 영역들 사이에 배치된다. 제 3 유전체층은 차단 전극과 스위칭 전극사이에 배치된다.

Description

밀러 캐패시턴스와 스위칭 손실을 감소시키는 개선된 ＭＯＳ 게이트를 위한 방법 및 장치{METHOD AND APPARATUS FOR IMPROVED MOS GATING TO REDUCE MILLER CAPACITANCE AND SWITCHING LOSSES}
본 발명은 반도체, 더 구체적으로, 금속-산화막 반도체 전계효과 트랜지스터(MOSFET)에 관한 것으로서, 본 출원은 2002년 8월 23일 출원된 미국 가특허출원 제60/405,369호의 이익을 주장하는 것이다.
MOSFET은, 예를 들어, 스위칭 전력 공급기와 같은 스위칭 응용에 있어서 사용면에서 다른 종류의 트랜지스터를 배제시킬 정도로 널리 사용된다. MOSFET은 상대적으로 높은 스위칭 속도와 낮은 전력요구성으로 인하여 상기와 같은 스위칭 응용에 적합하다. 하지만, MOSFET에서의 동적 손실(dynamic loss)은 DC-DC 컨버터에서의 총 손실 중에서 큰 비율을 갖고 나타난다. 동적 손실은 장치의 게이트-드레인 캐패시턴스, 즉, 밀러 캐패시턴스(CGD 또는 QGD)에 차례로 비례하는 장치의 상승 및 하강 시간과 직접적으로 비례관계에 있다.
밀러 캐패시턴스는, 도 3에 도시된 바와 같이, 통상적인 MOSFET의 게이트 곡선 내에서 "평평한" 영역으로 나타난다. 이 평평한 영역은 밀러 영역으로서 호칭되며, 폐쇄상태로부터 전도상태 또는 전도상태로부터 폐쇄상태로 반도체 장치가 천이하는 것을 나타낸다. 스위칭 손실의 대부분은 바로 밀러 영역에서 발생하는데, 그 이유는 반도체 장치의 전류 및 전압이 높기 때문이다. 밀러 캐패시턴스를 감소시키면 반도체 장치가 도전상태로부터 폐쇄상태 또는 이와 반대의 천이과정이 걸리는 시간을 줄일 수 있으며, 그 결과 스위칭 손실은 감소하게 된다.
밀러 캐패시턴스는 게이트 영역과 드레인 영역이 오버랩되는 영역을 감소시킴으로써 감소시킬 수 있다. 그러나, 종래의 반도체 장치에서, 위 오버랩되는 영역에는 게이트 트랜치의 바닥이 포함되어 있다. 그러므로, 종래의 반도체 장치에서, 밀러 캐패시턴스를 감소시키기 위하여, 위 트랜치 폭을 좁힘으로써 트랜치 바닥의 폭을 줄이고, 그 결과 오버랩되는 영역을 감소시키는 것에 초점을 두는 시도가 수없이 시행되었다. 하지만, 트랜치 폭을 보다 더 감소시킬 수 있는 기술력은 좁은 트랜치를 에칭할 수 있는 기술력에 의해 제한받게 되는데, 이에 따라 좁은 트랜치에 게이트 전극 물질로 채울 수 있는 것이 필요해 진다.
그러므로, 본 기술분야에서는, 감소된 밀러 캐패시턴스를 확보함으로써 스위칭 손실을 줄일 수 있는 MOSFET을 요구하고 있다.
또한, 본 기술분야에서는, 주어진 트랜치 폭에 대하여 감소된 밀러 캐패시턴스를 갖는 MOSFET을 요구하고 있다.
위에서 언급된 본 발명의 장점 및 이와 다른 특징과, 이것들을 성취하는 방법은, 본 발명의 하나의 실시예에 관한 후술될 설명과 이와 관련된 첨부도면들을 참고함으로써 더욱 분명해지고 이해하기 쉬워질 것이며, 한편, 첨부되는 도면들에 대한 간단한 설명은 다음과 같다.
도 1은 종래의 트랜치 금속-산화막-반도체-게이트(MOS-게이트) 구조에 관한 개략적인 단면도이다.
도 2는 본 발명의 MOS-게이트 구조에 관한 하나의 실시형태의 단면을 개략적으로 보여주는 단면도이다.
도 3은 종래의 MOS-게이트 구조와 도 2에서의 MOS-게이트 구조에 대한 게이트 스위칭 파형의 그래프이다.
도 4는 도 2의 MOS-게이트 구조에서의 웰에 대한 일반적인 순 도핑 프로파일에 관한 그래프이다.
도 5는 본 발명의 평면 MOSFET에 대한 제 1 실시형태의 단면을 개략적으로 보여주는 단면도이다.
도 6은 본 발명의 평면 MOSFET에 대한 제 2 실시형태의 단면을 개략적으로 보여주는 단면도이다.
도 7은 본 발명의 측면 MOSFET에 대한 제 1 실시형태의 단면을 개략적으로 보여주는 단면도이다.
도 8은 본 발명의 측면 MOSFET에 대한 제 2 실시형태의 단면을 개략적으로 보여주는 단면도이다.
도 9는 본 발명의 트랜치 MOS-게이트 구조에 관한 하나의 실시형태의 단면을 개략적으로 보여주는 단면도이다.
도 10은 도 2의 반도체 장치를 제조하는 공정에 대한 하나의 실시예를 설명하는 공정도이다.
여러 도면들 전체에 걸쳐서, 동일 참조문자들은 동일 구성요소를 가리킨다. 여기에서 설명된 예시들은 본 발명의 하나의 형태에 관하여 하나의 바람직한 실시예로서 설명하고 있는 것일 뿐이며, 따라서 상기와 같은 예시들이 어떠한 방식으로도 본 발명의 범위를 제한하는 것으로 해석되어서는 안된다.
본 발명은 반도체 장치에서의 게이트 구조를 제공한다.
본 발명은, 그 하나의 형태로, 스위칭 전극과 차단 전극으로 구성된다. 차단 전극의 각 부분들은 상기 드레인 영역과 상기 웰 영역 위에 배치된다. 제 1 유전체층은 차단 전극과 드레인 및 웰 영역 사이에 배치된다. 스위칭 전극에는 상기 웰 영역과 상기 소스 영역 위에 배치된 각각의 부분들을 포함한다. 제 2 유전체층은 스위칭 전극과 웰과 소스 영역 사이에 배치된다. 제 3 유전체층은 차단 전극과 스위칭 전극 사이에 배치된다.
본 발명의 장점은, 주어진 트랜치 폭에 대하여, 반도체 장치의 밀러 캐패시턴스가 종전기술의 반도체 장치에 비하여 감소된다는 것이다.
본 발명의 또 다른 장점은, 장치의 스위칭 시간과 스위칭 손실이 감소된다는 것이다.
지금부터 도면들, 구체적으로 도 1을 참조하면, 도 1에는 종래기술의 트랜치-게이트 MOSFET 장치에 관한 개략적인 단면도가 도시된다. MOSFET 장치(10)에는 드레인 영역(12), 웰 영역(14), 바디(body) 영역(16), 소스 영역(18), 게이트 영역(20) 및 트랜치(24)들이 포함되어 있으며, 이것들 모두는 기판(26) 위에서 형성된다.
더 구체적으로, N+형 기판(26)에는 그 내부에 N-드레인 영역(12)이 형성되는 상부층(26a)이 포함된다. 드레인 영역(12)은 P-형 웰 영역(14)에 뒤덮혀 있다. 상부층(26a)의 상층면(언급 생략)과 웰 영역(14)의 내부 일부분은 고도핑 P+ 바디 영역(16)으로 특정된다. 또한, 상부층(26a)의 상층면과 웰 영역(14)의 내부 일부분과 트랜치(24)의 부근에는 고도핑 N+ 소스 영역(18)이 형성된다. 트랜치(24)의 측벽과 바닥(언급 생략)들은, 예를들어 산화막과 같은 유전체물질(28)로 빽빽히 덮혀진다. 게이트 영역(20)은 예를들어, 도핑된 폴리실리콘과 같은 도전물질(30)로서 형성되어, 트랜치(24)내에서 트랜치(24)의 바닥으로부터 상부층(26a)의 상층면의 부근까지 연속적으로 뻗어있도록 설치된다. 그러므로, 게이트(20)는 채널 영역(32)과 관련하여 및/또는 이를 통하여 연속적이다. 예를들어, BPSG(borophosphosilicate glass)와 같은 층간 유전체층(34)은 게이트 영역(20)과 소스 영역(18)의 일부분 위를 덮는다. 소스 금속층(36)은 상부층(26a)의 상층면을 뒤덮고, 바디 영역(16)과 소스 영역(18)과 접촉한다.
도 2를 참조하면, 여기에서는 본 발명의 트랜치-게이트 MOSFET 장치의 일 실시예에 관한 개략적인 단면도가 도시된다. MOSFET(100)에는 대체로, 비록 상당하지는 않지만, MOSFET(10)과 비슷한 많은 특성 및 구조들이 포함된다. MOSFET(10) 처럼, MOSFET(100)에는 드레인(112), 웰(114), 바디(116), 소스(118), 게이트 구조(120) 및 트랜치(124)들이 포함되며, 이것들 모두는 기판(126)상에서 형성된다. 하지만, MOSFET(10)의 게이트 구조(20)와는 달리, MOSFET(100)의 게이트 구조(120)에는 밀러 캐패시턴스를 감소시키고 스위칭 속도를 향상시키는 이중 오버랩 게이트 구조가 포함되는데, 이것은 이후에 더욱 상세하게 설명될 것이다.
MOSFET(100)은 그 내부에 N-드레인 영역(112)이 형성되는 상부층(126a)을 포함하는 N+형 기판(126)상에서 형성된다. P-형 웰 영역(114)은 드레인 영역(112)을 뒤 덮는다. 상부층(126a)의 상층면(언급 생략)과 웰 영역(114)의 내부 일부분은 고도핑 P+ 바디 영역(116)으로 특정된다. 또한, 상부층(126a)의 상층면과 웰 영역(114)의 내부 일부분과 트랜치(124)의 부근에는 고도핑 N+ 소스 영역(118)이 형성된다. 차단전극(120b) 부근의 측벽들의 낮은 부분과 트랜치(124)의 바닥(언급 생략)들은, 예를 들어 산화막과 같은 유전체물질(128)로 빽빽히 덮혀진다.
MOSFET(100)의 게이트 구조(120)는, MOSFET(10)에서와 같은, 하나의 연속적이고 비단절된 단일형태의 모노리딕 전극이기보다는, 분리되어 서로 오버랩 되는 스위칭 전극과 차단 전극들로 나눠진다. 더 구체적으로, 게이트 구조(120)에는 게이트 전극(120a)과 게이트 전극(120b)이 포함된다. 각각의 전극들(120a, 120b)은, 예를들어, 도핑된 폴리실리콘과 같은 도전물질(30)로서 형성되며 트랜치(24)내에 설치된다. 도전성 물질층으로 형성된 제 1 또는 상부 전극(120a)은 상부층(126a)의 상층면과 대략 평행하거나 또는 이 밑으로 파묻혀 배치된다. 제 1 / 상부 전극(120a)은 그 하부가 웰 영역(114)과 수평적으로 동일평면상에 놓이도록, 소스 영역(118)과 수평적으로 동일평면상에 있는 상부층(126a)의 상층면 부근으로부터 트랜치(124)의 바닥을 향해 소정의 거리로 길게 연장되어 있다.
제 2의 도전성 물질층으로 형성된 제 2 또는 바닥 전극(120b)은 트랜치(124)의 바닥 부근에서부터 연장된다. 제 2 전극(120b)의 (하)부는 드레인(112)과 웰 영역(118)의 접합부(언급 생략)와 수평적으로 동일평면상에 놓이며, 이와 다른 제 2 / 바닥 전극(120b)의 (상)부는 소스 영역(118)과 제 1 전극(120a)과 수평적으로 동일평면상에 놓인다. 그러므로, 제 1 및 제 2 전극들(120a, 120b) 각각은, 트랜치(124)의 깊이에 관련되어 서로 오버랩된다. 스위칭 전극(120a)에 인접한 측벽들의 상부와 차단 전극(120b)의 윗부분들은, 예를 들어, 산화막과 같은 유전체물질(138)로 뒤덮혀 있다. 그러므로, 유전체물질(138)은 게이트 전극들(120a, 120b)사이에 배치된다.
상술한 바와 같이, 차단 전극(120b)과 스위칭 전극(120a)들은 트랜치(124)의 깊이방향을 따라 적어도 부분적으로 서로 오버랩된다. 더 구체적으로, 도 2에서 도시된 실시예에서, 차단 전극(120b)에 근접된 게이트 전극(120a)의 표면에는, 측벽들(142)사이에 배치되고 및/또는 이들로 둘러싸여 있는 함몰부(140)가 뚜렷히 드러나 있으며, 이 내부에는 차단 전극(120b)의 중산모 모양부분(144)이 배치된다. 스위칭 전극(120a)의 측벽들(142)과 차단 전극(120b)의 중산모 모양부분(144)들은 트랜치(124)와 관련된 축 또는 깊이방향으로 적어도 부분적으로 서로 오버랩된다. 그 결과, 오버랩 게이트 전극구조가 제공된다. 또한, 이후에서 더욱 상세하게 설명되는 바와 같이, 차단 전극(120b)의 중산모 모양부분(144)과 렛지(ledge)(128)부분들은, 차단 전극(120b)을 구성하는 도전성 물질층의 상층면(언급 생략)에 인접하고, 이것의 위쪽 및 다소 밑에 위치한 유전체층(128) 부분의 에칭 결과로서 형성된다.
일반적으로, 게이트 또는 스위칭 전극(120a)은 스위칭전극으로서 기능하여 MOSFET(100)를 온 및/또는 오프 전환시키는 반면에, 게이트 또는 차단 전극(120b)은 적어도 채널(132)의 부분을 생성하는 기능을 한다. MOSFET(100)을 도전모드로 위치시키기 위하여, 바닥/차단 전극(120b)은 대략 바이어스 및/또는 턴온되어야 한다. 바닥 또는 차단 전극(120b)은 온 또는 도전상태로 연속적으로 바이어스되거나, 또는 도전모드로 위치시켜 장치를 준비하도록 스위칭동작 이전에만 바이어스될 수 있다. 바닥/차단 전극(120b)이 턴온되면, MOSFET(100)을 통해 흐르는 전류는 게이트/바닥 전극(120a)을 경유하여 제어된다.
도 1에 도시된 종래의 MOSFET(10)에 대하여 상술한 바와 같이, 게이트 영역(20)과 드레인 영역(12)사이의 오버랩 영역(OL)에는 게이트 트랜치(24)의 바닥이 포함되고 있다. 이와는 대조적으로, 게이트 스위칭 전극(120a)은 드레인 영역(112)과 오버랩되지 않는다. 게이트 스위칭 전극(120a)과 드레인 영역(112)사이에서 유일하게 오버랩되는 영역은 채널 영역(132)의 폭(W)이며, 이것은 전형적으로 단지 수백 옹스트롬의 폭에 해당된다. 채널(132)은 차단 전극(120b)의 바이어싱에 의해 생성된다. 채널 영역(132)은 트랜치(124)와 차단 전극(120b)을 옆으로 끼면서 드레인 영역(112)에서부터 웰 영역(114)을 거쳐 길게 연장되어 있다. 그러므로, MOSFET(100)에서의 게이트-드레인 오버랩 효율(즉, 채널 폭(132))은 MOSFET(10)에서의 게이트-드레인 오버랩(즉, 트랜치(24)의 바닥영역으로서, 전형적으로 대략 0.3 에서 1.0 마이크론에 해당)에 비하여 실질적으로 감소된다. 따라서, 상술된 바와 같은 MOSFET(100)에서의 게이트-드레인 오버랩 영역에 대해 일반적으로 비례하는 밀러 캐패시턴스는 MOSFET(10)의 밀러 캐패시턴스에 비하여 실질적으로 감소하게 된다.
MOSFET(10)과 비교한 MOSFET(100)에서의 밀러 캐패시턴스의 향상도(즉, 감소도)가 도 3에서 그래프로 도시되고 있으며, 이 그래프에서는 매 장치별로의 게이트 전압파형을 곡선화하고 있다. MOSFET(10)에서의 게이트 전압파형(Vg10) 곡선은 게이트 전하(Qgate)가 대략 0.0(영)에서부터 대략 2.00 × 10-15 쿨롱/마이크로미터까지 증가하는 동안 대체로 평평한 영역을 갖는 반면에, MOSFET(100)에서의 게이트 전압파형( (Vg100)은 사실상 평평한 영역에 대응되는 어떠한 부분도 갖고 있지 않다. 따라서, 이것은 밀러 캐패시턴스가 사실상 극적으로 감소되었음을 보여준다.
MOSFET(100)에서의 전류흐름에 대한 어떠한 크나큰 악영향을 피하도록 하기 위해서, 차단 전극(120b)만이 바이어스된 상태로부터 주 또는 스위칭 게이트(120b) 또한 바이어스된 상태로 장치가 천이될 때에 채널 영역(132)은 존재하고 연속적으로 열려있어야 한다는 것을 특히 주의해야 한다. 이러한 천이가 발생하는 임계전압값과 최종 구동전압 레벨들은 p-형 웰(114)과 소스 영역들(118)의 접합부분에서의 교차 도핑농도에 의해 결정된다.
도 4는 소스 영역(118) 아래 웰 영역(114)내에서의 깊이별 순 도핑 프로파일을 곡선화한다. 도 4에서의 수직축은 소스 영역(118)과 웰 영역(114)의 경계면에 대응되는 것으로서 따라서, 웰 영역(114)에 대하여 0 깊이값으로 할당된다. 차단 전극(120b)은 0 깊이 아래로부터 대략 0.6 내지 0.8 마이크론 깊이에서 존재하며, 웰 영역의 드레인 측은 0 깊이 아래로부터 대략 0.7 내지 0.9 마이크론 깊이에서 존재한다. 따라서, 웰 영역(114)내의 순 도핑은, 예를 들어, 소스 영역(118) 부근의 대략 1.0 × 1017으로 비교적 높으며, 이로부터 대략 3.0 × 1016에서부터 대략 1.5 × 1016까지의 차단 전극(120b)과 드레인 영역(112) 부근의 웰 영역(114)의 부분에서의 도핑 농도를 향하여 감소된다. 웰 영역(114)과 드레인 영역(112)의 경계면은 0 깊이 아래로부터 대략 0.84 내지 0.86 마이크론 깊이에서 발생하는 도핑 농도의 최소값으로 나타난다.
임계값 및 구동 전압값들은 산화막 두께 및 순 도핑 레벨에 직접적으로 비례하기 때문에, 상술된 도핑 프로파일은 드레인 영역(112) 부근의 예를 들어, 대략 100 내지 1500 옹스트롬과 같은 두께의 산화층의 사용을 가능케 해준다. 두께가 증가된 산화층은 차단 게이트(120b)로부터 스위칭 게이트(120a)로의 천이와, 채널 영역(132)내에서의 연속적인 전류흐름을 가능토록 해준다.
작동시에, 차단 전극(120b)은 구동 전압 레벨을 지지할 수 있도록 충분한 전위까지 상승하거나 또는 바이어스된다. 그 결과, 차단 전극(120b)은, 상술한 바와 이, 통상의 장치에서 밀러 캐패시턴스를 생성하는 영역인 게이트-드레인 오버랩 영역을 충전한다. 일단 게이트-드레인 오버랩 영역이 차단 전극(120b)에 의해 충전되면, 스위칭 전극(120a)에 인가된 전압 레벨에서의 비교적 작은 충전에 의해 MOSFET(100)은 쉽게 온 및/또는 오프로 전환된다.
수직 트랜치 MOSFET으로서 구성된 MOSFET(100)의 제조는 도 10에서 도시된 바와 같은 최적의 공정흐름도(300)에 의해 완성된다. 실질적으로 게이트(120)의 제조 공정까지, 공정흐름도(300)는 트랜치-게이트 MOSFET을 제조하는 통상적인 공정흐름도와 동일하다. 더 구체적으로, 트랜치(124)는 통상적인 트랜치-형성 공정(302)에 의해 에칭된다. 그 다음, 유전체층(128) 또한 잘 알려진 통상적인 제 1 유전체층 증착공정(304)에 의해 트랜치(124)의 측벽들과 바닥부분위에 증착된다. 그 다음부터, MOSFET(100)을 제조하는 제조공정(300)은 통상적인 공정흐름도로부터 벗어난다.
제 1 유전체층 증착단계(304)에 의한 유전체층(128)의 증착 다음으로, 제 1 도전성물질층이 차단 전극 증착단계(306)의 부분으로서 측벽-산화화 트랜치(124)내에 증착된다. 그런 다음, 이 제 1 도전성물질층은 차단 전극 에칭단계(308)에서, 예를 들어, 반응성 이온 등방성 에칭에 의해 소망하는 두께까지 에칭된다. 다음, 게이트 유전체층(128)은 게이트 유전체층 에칭단계(310)에서 에칭이 된다. 게이트 유전체층 에칭단계(310), 예를들어, 등방성 에칭은 또한 유전체층물질(128)에 인접한 도전성물질(130b)의 소정량을 제거하고, 이로써 차단 전극(120b)의 중산모 모양부분(144)과 렛지(146)부분들이 형성된다. 하나 또는 그 이상의 추가적인 에칭단계(312)들이 차단 전극(120b)에서의 뾰족한 끝부분 및/또는 모서리부분을 제거하기 위하여 선택적으로 실행된다. 그 다음, 게이트 유전체층(138)이 제 2 유전체층 증착단계(314)에 의해서 증착된다. 유전체층(138)이 차단 전극(120b)의 중산모 모양부분(144)과 렛지(146)부분들의 상층면들(언급 생략)과, 트랜치(124)의 측벽들상에 증착된다. 그 다음, 제 2 도전성물질층이 스위칭 전극 증착단계(316)의 일부분으로서 트랜치(124)내에 증착된다. 통상적인 공정 및 마무리단계들을 포함하여 나머지 공정단계(318)들은 본 발명의 기술분야에서 널리 알려져 있다.
다음으로는, 도 5를 참조하여 설명이 이루어지며, 여기에서는 본 발명의 MOSFET의 제 2 실시예가 도시된다. MOSFET(400)은 MOSFET(100)과 대체로 비슷한 이중 오버랩 게이트구조가 포함된 표면-게이트 수직 MOSFET이다. MOSFET(400)에는 MOSFET(100)과 대체로 유사한 많은 특성들 및 구조들이 포함된다. MOSFET(100)처럼, MOSFET(400)에는 드레인(412), 웰(414), 바디(416), 소스(418), 및 게이트 구조(420)들이 포함되며, 이것들 모두는 기판(426)상에서 형성된다. MOSFET(100)과는 달리, MOSFET(400)는 표면-게이트 수직 MOSFET로서 구성된다. 하지만, 게이트 구조(120)와 유사하게, 게이트 구조(420)에는 통상적인 MOSFET 장치와 비교하여 밀러 캐패시턴스와 스위칭 손실을 감소시키는 이중 오버랩 게이트 구조가 포함된다.
MOSFET(400)은 그 내부에 N-드레인 영역(412)이 형성되는 상부층(426a)을 포함하는 N+형 기판(426)상에서 형성된다. P-형 웰 영역(414)은 드레인 영역(412)의 각 부분들을 뒤 덮는다. 상부층(426a)의 상층면(언급 생략)과 웰 영역(414)의 각 내부들은 고도핑 P+ 바디 영역(416)으로 특정된다. 또한, 소스 영역들(418)이 상부층(426a)의 상층면과 웰 영역(414)의 각 내부들에서 형성된다. 그리고, 소스 영역들(418)이 바디 영역들(416)의 부근 및/또는 근처에 형성됨으로써, 소스 영역들(418)은 바디 영역들(416)사이에 배치된다. 게이트 유전체층(428), 예를 들어 산화막이 상부층(416a)의 상층면상에 증착된다. 게이트 유전체층(428)은 부분적으로 웰 영역들(414)과 소스 영역들(418)을 뒤덮는다.
MOSFET(400)의 게이트 구조(420)는, MOSFET(100)의 게이트 구조(120)처럼, 분리되어 서로 오버랩 되는 스위칭 전극과 차단 전극들로 나눠진다. 게이트 구조(420)에는, 유전체층들(428, 434, 438)에 및/또는 그 위에 설치되는 한 쌍의 스위칭 전극들(420a)과 한 쌍의 차단 전극들(420b)이 포함되는데, 이것은 이후에 상세하게 설명될 것이다.
스위칭 전극들(420a)은 도전성 물질층, 예를 들어 도핑된 폴리실리콘으로 형성되고, 게이트 유전체층(428)위에서 증착되며, 두개의 분리된 스위칭 전극들(420a)이 형성되도록 에칭되어 있다. 각 스위칭 전극들(420a)의 각 부분들은 대응하는 소스 영역들(418) 및 웰 영역들(414)위에서 수직적으로 동일평면상에 설치된다. 그 다음, 스위칭 전극들(420a)과 게이트 유전체층(428)들이 제 2 유전체층(438), 예를 들어 산화막을 뒤덮는다. 그 다음, 스위칭 전극들(420a)사이 부분에 있는 게이트 유전체층(428)을 뒤덮는 제 2 유전체층(438) 부분은, 에칭공정에 의해, 스위칭 전극들(420a)을 뒤덮는 제 2 유전체층(438) 부분을 그대로 남겨두면서 제거된다.
그 다음, 차단 전극들(420b)이 제 2 도전성 물질층, 예를 들어, 도핑된 폴리실리콘의 증착에 의해서 제 1 및 제 2 유전체층(428, 438)위에 형성된다. 이 제 2 도전성물질층은 에칭이 되어 차단 전극들(420b)이 형성된다. 각 차단 전극들(420b)의 각 부분들이 대응하는 웰 영역(414)과 드레인 영역(412)의 인접부분 위에 및/또는 수직적으로 동일평면상에 설치됨으로써, 오버랩 이중-게이트 구조(420)가 형성된다. 더 구체적으로, 차단 전극들(420b)에 대한 에칭은 스위칭 전극(420a)위(즉, 뒤덮고 있는) 제 2 도전성 물질층의 소정 부분을 그대로 남겨둔다. 그러므로, 각 차단 전극들(420b) 부분은 대응 스위칭 전극(420a)위에서 오버랩되어 설치됨으로써, 그 결과 이중 오버랩 표면-게이트구조(420)가 형성되는데, 이것은 통상적인 MOSFET 장치와 비교하여 밀러 캐패시턴스를 감소시키고 스위칭 시간을 개선시킨다. 그 다음, 층간 유전체층(434)이 게이트 구조(420)와 유전체층들(428, 438)위에 증착된다.
다음으로는, 도 6을 참조하여 설명이 이루어지며, 여기에서는 본 발명의 MOSFET에 관한 또 다른 실시예가 도시된다. MOSFET(500) 또한, MOSFET(400)의 게이트 구조(420)와 유사한 이중 오버랩 표면-게이트구조(520)가 포함된 표면-게이트 수직 MOSFET으로서 구성된다. MOSFET(400)에는 MOSFET(100)과 대체로 유사한 많은 특성들 및 구조들이 포함된다. 하지만, 게이트 구조(420)에서 각 차단 전극(420b) 부분이 대응 스위칭 전극(420a)을 오버랩하고 있는 반면에, 게이트 구조(520)에서의 각 차단 전극들(520a)에는 대응 차단 전극(420a)을 오버랩하는(즉, 뒤덮는 또는 그 위에 설치되는) 각 부분들(언급 생략)이 포함된다. 나머지 MOSFET(500) 구조는 실질적으로 MOSFET(400)과 유사하므로, 따로 상세하게 논의하지 않는다.
다음으로, 도 7을 참조하여 설명이 이루어지며, 여기에서는 본 발명의 MOSFET에 관한 또 다른 실시예가 도시된다. MOSFET(600)은 오버랩 게이트 구조(620)를 제외하고, 대체로 통상적인 구성인 횡방향 MOSFET으로서 구성된다. 게이트 구조(420)에는 한 쌍의 스위칭 전극들(420a)과 한 쌍의 차단 전극들(420b)이 포함되는데, 이것은 이후에 상세하게 설명될 것이다. MOSFET(600)의 게이트 구조(620)는 유전체층들(628, 634, 638)에 및/또는 그 위에서 서로 오버랩되게 설치되는 스위칭 전극(620a)과 차단 전극(620b)으로 나눠지며, 이것은 후에 상세히 설명될 것이다.
도전성물질층, 예를들어, 도핑된 폴리실리콘이 게이트 유전체층(628)위에 증착되며, 그 후 에칭이 되어 차단 전극(620b)이 형성되고, 이것들의 각 부분들은 적어도 부분적으로 웰 영역(614)과 드레인 영역(612) 위에 및/또는 수직적으로 이들과 동일평면상에 배치된다. 그 다음, 차단 전극(620b)과 게이트 유전체층(628)들은 제 2 유전체층(638), 예를들어 산화막과 같은 것으로 뒤덮힌다. 그 다음, 차단 전극(620b)의 윗면과 측면들은 제 2 유전체층(638)으로 뒤덮히도록 남겨두고, 게이트 유전체층(628)으로부터 제 2 유전체층(638)을 제거하는 에칭공정이 실행된다.
그 다음, 스위칭 전극(620a)이 제 2 도전성물질층, 예를들어, 도핑된 폴리실리콘과 같은 것의 증착에 의해 제 1 및 제 2 유전체층들(628, 638)위에 형성된다. 그런 다음, 이 제 2 도전성물질층은 스위칭 전극(620a)이 형성되도록 에칭이 되는데, 이것들의 각 부분들이 웰 영역(614)과 드레인 영역(612) 위에 및/또는 수직적으로 이들과 동일평면상에 배치됨으로써, 오버랩 이중-게이트 구조(620)가 형성된다. 더 구체적으로, 스위칭 전극(620a)의 일 부분은 제 2 유전체층(638)상에 설치되고 차단 전극(620b)을 뒤덮음으로써 오버랩 게이트구조(620)가 형성되는데, 이것은 통상적인 MOSFET 장치와 비교하여 밀러 캐패시턴스를 감소시키고 스위칭 시간을 개선시킨다.
다음으로, 도 8을 참조하여 설명이 이루어지며, 여기에서는 본 발명의 MOSFET에 관한 또 다른 실시예가 도시된다. MOSFET(700)은 대체로 MOSFET(600)와 유사한 횡방향 MOSFET으로서 구성된다. 하지만, MOSFET(600)에서는 스위칭 전극(620a)의 일부분이 차단 전극(620b)을 뒤덮어 오버랩되는 반면에, MOSFET(700)에는 스위칭 전극(720a)을 뒤덮고 및/또는 이와 오버랩되는 차단 전극(720b)이 포함된다. 나머지 MOSFET(700) 구조는 실질적으로 MOSFET(600)과 유사하므로, 따로 상세하게 논의하지 않는다.
다음으로, 도 9를 참조하여 설명이 이루어지며, 여기에서는 본 발명의 MOSFET에 관한 또 다른 실시예가 도시된다. MOSFET(800)은 오버랩 게이트 구조(820)의 구조적인 상세설명을 제외하고, 대체로 MOSFET(100)과 유사한 트랜치-게이트 MOSFET로서 구성된다. 일반적으로, 오버랩 게이트 구조(120)에 대한 상술된 바와 같은 함몰부 및 중산모 구조의 형성을 통한 오버랩 게이트 구조와는 달리, MOSFET(800)는 스위칭 및 차단 전극들의 반대편 또는 마주보는 면들에 각각 보통의 상보적인 오목 및 볼록부를 갖추게 형성됨으로써 오버랩 게이트 구조(820)를 구현한다.
구체적으로 설명하면, MOSFET(800)에는 트랜치(824)내에 형성된 스위칭 전극(820a)과 차단 전극(820b)을 구비한 오버랩 게이트 구조(820)가 포함된다. 스위칭 전극(820a)은 볼록 하단면(821a)을 갖는 반면에, 차단 전극(820b)은 오목 상단면(821b)을 갖는다. 유전체 물질층(838)은 오목 상단면(821b)위에 증착되는데, 그러므로 대체로 오목 상단면(821b)과 동일한 오목부를 갖는 상단면을 갖는다. 스위칭 전극(820a)은 오목 유전체 물질층(838)위에 증착되고, 따라서 스위칭 전극(820a)의 볼록 하단면(821a)은 오목 상단면(821b)에 대체적으로 상보적인 형상 즉, 볼록부를 갖도록 형성된다. 오목 상단면(821b)의 오목부는 스위칭 및 차단 전극들(820a, 820b) 각각이 트랜치(824) 방향 또는 그 깊이에 관련하여 서로 오버랩되도록 보증한다. 그러므로, MOSFET(800)에서의 밀러 캐패시턴스를 감소시키고 스위칭 속도를 개선시키는 오버랩 트랜치-게이트 구조(820)가 형성된다.
위에서 설명되고 도 9에서 도시된 실시예에서, 스위칭 전극(820a)은 볼록 하단면(821a)을 갖고 차단 전극(820b)은 오목 상단면(821b)을 가지며, 오목 상단면(821b)의 오목부와 볼록 하단면(821a)의 볼록부들은 스위칭 및 차단 전극들(820a, 820b) 각각이 트랜치(824) 방향 또는 그 깊이에 관련하여 서로 오버랩되도록 해주고 있다는 점에 특히 주목해야 한다. 하지만, MOSFET(800)은, 예를 들어, 오목 하단면(821)을 갖는 스위칭 전극(820a)과 볼록 상단면(821b)을 갖는 차단 전극(820b)을 구비하고, 볼록 상단면(821b)의 볼록부와 오목 하단면(821)의 오목부들은 스위칭 및 차단 전극들(820a, 820b) 각각이 트랜치(824) 방향 또는 그 깊이에 관련하여 서로 오버랩되도록 해줌으로써 오버랩 트랜치-게이트 구조를 형성하는 대체적인 구성이 될 수도 있음을 잘 알 수 있다.
도 2에서 도시된 실시예에서는, 스위칭 전극(120a)의 측벽들(142)과 차단 전극(120b)의 중산모 모양부분(144)들이 적어도 부분적으로 트랜치(124) 축방향 또는 그 깊이 방향으로 서로 오버랩되고, 이로써 오버랩 게이트 전극구조를 제공해 준다. 하지만, MOSFET(100)의 게이트는, 예를 들어, 중산모 모양부분 또는 돌출부분을 갖도록 구성된 스위칭 전극과 함몰부를 갖는 차단 전극을 구비하고, 이로써 실질적으로 이와 유사한 MOSFET(100)의 게이트(120)의 상하반전 버전이 되는 오버랩 게이트 전극구조를 제공하는 대체적인 구성이 될 수도 있음을 잘 알 수 있다.
본 발명은 본 발명의 바람직한 구상안에 따라 설명되었지만, 본 발명은 또한 본 공개명세서의 사상 및 범위내에서 얼마든지 변경될 수 있다. 그러므로, 본 출원은 여기서 공개된 전반적인 발명원리를 이용하는 본 발명의 어떠한 변형, 활용, 또는 개조도 포함하도록 되어 있다. 또한, 본 출원은 본 발명에 관련된 기술분야에서의 주지 또는 관행적인 실시내로 들어오고, 첨부된 청구항들의 범위내로 포함되는 본 공개명세서로부터의 어떠한 일탈도 포함하도록 되어 있다.

Claims (23)

  1. 드레인 영역, 웰 영역 및 소스 영역을 갖는 반도체 장치에서의 게이트 구조로서, 상기 게이트 구조는:
    그 각 부분들이 상기 드레인 영역 및 상기 웰 영역과 공통 평면에 설치되는 차단 전극;
    상기 차단 전극과 상기 드레인과 상기 웰 영역들 사이에 설치되는 제 1 유전체층;
    그 각 부분들이 상기 웰 영역 및 상기 소스 영역과 공통 평면에 설치되는 스위칭 전극;
    상기 스위칭 전극과 상기 웰과 상기 소스 영역들 사이에 설치되는 제 2 유전체층; 및
    상기 차단 전극과 상기 스위칭 전극 사이에 설치되는 제 3 유전체층으로 구성되는 반도체 장치에서의 게이트 구조.
  2. 제 1 항에 있어서, 상기 제 2 및 제 3 유전체층들은 동일 유전체층 물질인 것을 특징으로 하는 반도체 장치에서의 게이트 구조.
  3. 제 1 항에 있어서, 상기 제 1 및 제 2 유전체층들은 동일 유전체층 물질인 것을 특징으로 하는 반도체 장치에서의 게이트 구조.
  4. 제 1 항에 있어서, 상기 스위칭 전극 부분과 상기 차단 전극 부분들은 공통 평면에 설치되는 것을 특징으로 하는 반도체 장치에서의 게이트 구조.
  5. 제 1 항에 있어서, 상기 스위칭 전극 부분과, 상기 차단 전극 부분과, 상기 웰 영역 부분들은 공통 평면에 설치되는 것을 특징으로 하는 반도체 장치에서의 게이트 구조.
  6. 제 5 항에 있어서, 상기 공통 평면은 대체로 수평인 것을 특징으로 하는 반도체 장치에서의 게이트 구조.
  7. 제 5 항에 있어서, 상기 공통 평면은 대체로 수직인 것을 특징으로 하는 반도체 장치에서의 게이트 구조.
  8. 제 1 항에 있어서, 상기 스위칭 전극과 상기 게이트 전극 각각은 각각의 도전성 물질층들로 구성된 것을 특징으로 하는 반도체 장치에서의 게이트 구조.
  9. 제 1 항에 있어서, 상기 제 1, 제 2 및 제 3 유전체층들은 산화막으로 구성된 것을 특징으로 하는 반도체 장치에서의 게이트 구조.
  10. 기판을 구비한 반도체 장치로서:
    제 1 도전타입을 갖고 상기 기판상에 설치되는 웰 영역;
    제 2 도전타입을 갖고 상기 웰 영역 내에서 정의되는 소스 영역;
    상기 제 2 도전타입을 가지며, 상기 웰 영역에 인접하여 설치되는 드레인 영역; 및
    차단 전극과 스위칭 전극, 상기 차단 전극과 상기 드레인과 상기 웰 영역들 사이에 설치되는 제 1 유전체층, 상기 스위칭 전극과 상기 웰과 상기 소스 영역들 사이에 설치되는 제 2 유전체층, 및 상기 차단 전극과 상기 스위칭 전극 사이에 설치되는 제 3 유전체층을 포함하며, 상기 차단 전극의 각 부분들은 상기 드레인 영역 및 상기 웰 영역과 공통 평면에 설치되며, 상기 스위칭 전극의 각 부분들은 상기 웰 영역 및 상기 소스 영역과 공통 평면에 설치되는 게이트 구조로 구성되는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 장치는, 수직 MOSFET으로서 구성되고, 상기 웰 영역의 적어도 일부분에서 정의되고 상기 소스 영역에 인접하는 트랜치를 더 구성하며, 상기 게이트 구조는 상기 트랜치내에 적어도 일부분이 설치되는 것을 특징으로 하는 반도체 장치.
  12. 제 10 항에 있어서, 상기 차단 전극과 상기 스위칭 전극은 상기 트랜치 깊이방향을 따라 서로 오버랩되는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서, 상기 차단 전극에는 중산모 모양부분이 포함되며, 상기 스위칭 전극은 측벽들과 상기 측벽들에 의해 나타나는 함몰부를 가지며, 상기 중산모 모양부분은 적어도 그 일부가 상기 함몰부내로 배치됨으로써 상기 측벽들은 상기 중산모 모양부분과 상기 트랜치 깊이방향을 따라 서로 오버랩되는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 측벽들은 상기 트랜치내의 상기 웰 영역에 대응하고 이에 인접되는 소정의 깊이범위에서 상기 중산모 모양부분과 오버랩되는 것을 특징으로 하는 반도체 장치.
  15. 제 12 항에 있어서, 상기 차단 전극은 볼록 상단면을 갖고, 상기 스위칭 전극은 오목 하단면을 가지며, 상기 스위칭 전극과 상기 차단 전극이 상기 트랜치 깊이방향을 따라 서로 오버랩되도록 상기 오목 하단면이 대체로 상기 볼록 상단면과 상보적이 되는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서, 상기 스위칭 전극과 상기 차단 전극들은 상기 트랜치내의 상기 웰 영역에 대응하고 이에 인접되는 소정의 깊이범위에서 서로 오버랩되는 것을 특징으로 하는 반도체 장치.
  17. 제 12 항에 있어서, 상기 차단 전극은 오목 상단면을 갖고, 상기 스위칭 전극은 볼록 하단면을 가지며, 상기 스위칭 전극과 상기 차단 전극이 상기 트랜치 깊이방향을 따라 서로 오버랩되도록 상기 볼록 하단면이 대체로 상기 오목 상단면과 상보적이 되는 것을 특징으로 하는 반도체 장치.
  18. 제 15 항에 있어서, 상기 스위칭 전극과 상기 차단 전극들은 상기 트랜치내의 상기 웰 영역에 대응하고 이에 인접되는 소정의 깊이범위에서 서로 오버랩되는 것을 특징으로 하는 반도체 장치.
  19. 제 10 항에 있어서, 상기 장치는 수직 MOSFET으로서 구성되며, 상기 스위칭 전극은 상기 소스 및 웰 영역들위에서 적어도 부분적으로 설치되고, 상기 차단 전극은 상기 웰 및 드레인 영역들위에서 적어도 부분적으로 설치되는 것을 특징으로 하는 반도체 장치.
  20. 제 19 항에 있어서, 상기 차단 전극과 상기 스위칭 전극들은 상기 웰 영역위에서 서로 오버랩되는 것을 특징으로 하는 반도체 장치.
  21. 제 10 항에 있어서, 상기 장치는 횡방향 MOSFET으로서 구성되며, 상기 스위칭 전극은 상기 소스 및 웰 영역들위에서 적어도 부분적으로 설치되고, 상기 차단 전극은 상기 웰 및 드레인 영역들위에서 적어도 부분적으로 설치되는 것을 특징으로 하는 반도체 장치.
  22. 제 21 항에 있어서, 상기 차단 전극과 상기 스위칭 전극들은 상기 웰 영역위에서 서로 오버랩되는 것을 특징으로 하는 반도체 장치.
  23. 반도체의 소스 영역에 인접하는 트랜치를 반도체의 웰 영역에서 에칭하는 단계;
    상기 트랜치의 벽들과 바닥을 제 1 유전체층으로 빽빽히 뒤덮는 단계;
    제 1 도전성물질층을 증착하는 단계;
    상기 제 1 도전성물질층을 에칭함으로써 차단 전극을 형성하는 단계;
    상기 제 1 유전체층을 에칭하는 단계;
    상기 차단 전극과 상기 트랜치의 벽들위에 제 2 유전체층을 증착하는 단계; 및
    상기 트랜치내에서 상기 제 2 유전체층상으로 스위칭 전극을 증착하는 단계로 구성된 반도체 장치 제조공정.
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