KR20150073219A - 탄화 규소 반도체장치 및 그 제조방법 - Google Patents

탄화 규소 반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR20150073219A
KR20150073219A KR1020157015299A KR20157015299A KR20150073219A KR 20150073219 A KR20150073219 A KR 20150073219A KR 1020157015299 A KR1020157015299 A KR 1020157015299A KR 20157015299 A KR20157015299 A KR 20157015299A KR 20150073219 A KR20150073219 A KR 20150073219A
Authority
KR
South Korea
Prior art keywords
oxide film
gate oxide
source region
mosfet
surface portion
Prior art date
Application number
KR1020157015299A
Other languages
English (en)
Inventor
요이치로 타루이
에이스케 수에카와
나오키 유타니
시로 히노
나루히사 미우라
마사유키 이마이주미
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20150073219A publication Critical patent/KR20150073219A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)

Abstract

탄화 규소 반도체장치의 MOSFET에 있어서, 소스 영역의 저저항화와 게이트 산화막의 리크 전류의 저감의 양립을 도모한다. MOSFET의 게이트 산화막(6)에 생기는 리크 전류는, 소스 영역(4)과 게이트 산화막(6)의 계면의 러프니스를 작게 함으로써 억제된다. 소스 영역(4)의 표면 부분의 불순물 농도를 높게 하는 경우에는, 게이트 산화막(6)은 드라이 산화 또는 CVD법에 의해 형성한다. 게이트 산화막(6)은 웨트 산화에 의해 형성하는 경우에는, 소스 영역(4)의 표면 부분의 불순물 농도를 낮게 억제한다.

Description

탄화 규소 반도체장치 및 그 제조방법{SILICON CARBIDE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 탄화 규소 반도체장치에 관한 것으로서, 특히 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)에 있어서의 게이트 산화막의 리크 전류를 저감하기 위한 기술에 관한 것이다.
최근, 고내전압, 저손실 및 고내열을 실현할 수 있는 차세대의 스위칭 소자로서, 탄화 규소(SiC)를 사용한 반도체장치가 유망시되고 있고, 인버터 등의 파워 반도체장치에의 적용이 기대되고 있다. 그러나, 탄화 규소 반도체장치에는, 수많은 해결해야 할 과제가 남겨져 있다.
탄화 규소를 사용해서 형성되는 MOSFET에 있어서는, 통전시의 손실을 저감하기 위해, 소스 영역의 시트 저항과, 소스 영역과 전극과의 오믹 콘택 저항을 낮추는 것이 중요하며, 그것을 위해서는 소스 영역의 불순물 농도를 높게 할 필요가 있다. 그러나, 소스 영역의 불순물 농도가 높은 경우, 해당 소스 영역 위의 게이트 산화막에 있어서 리크 전류가 증대한다.
게이트 산화막의 형성수법으로서는, 열산화법이나 화학기상성장(Chemical Vapor Deposition; CVD)법을 들 수 있다(예를 들면 특허문헌 1∼4). 또한, 열산화법으로서는, 산소(O2)와 수증기(H2O)를 포함하는 분위기에서 행하는 웨트 산화와, 산소를 포함하고 수증기를 포함하지 않는 분위기에서 행하는 드라이 산화가 있다.
일본국 특개평 11-297712호 공보 일본국 재표 2008/056698호 공보 일본국 특표 2006-524433호 공보 일본국 특개 2001-210637호 공보
상기한 것과 같이, 탄화 규소를 사용해서 형성되는 MOSFET에서는, 소스 영역의 불순물 농도를 높게 하면, 소스 영역이 저저항화하지만, 게이트 산화막의 리크 전류가 증대한다. 반대로, 소스 영역의 불순물 농도를 낮추면, 게이트 산화막의 리크 전류를 작게 할 수 있지만, 소스 영역의 저항이 증대한다. 즉, 종래의 MOSFET에 있어서, 소스 영역이 저저항화와, 게이트 산화막의 리크 전류의 저감은 이율 배반의 관계에 있다.
본 발명은 이상과 같은 과제를 해결하기 위해 이루어진 것으로서, MOSFET의 소스 영역의 저저항화와 게이트 산화막의 리크 전류의 저감을 양립할 수 있는 탄화 규소 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 국면에 관한 탄화 규소 반도체장치는, 탄화 규소 반도체층의 윗면 부분에 형성된 웰 영역과, 상기 웰 영역의 윗면 부분에 형성된 소스 영역과, 상기 웰 영역 및 상기 소스 영역 위에 형성된 게이트 산화막과, 상기 게이트 산화막 위에 형성된 게이트 전극을 갖는 MOSFET를 구비하고, 상기 소스 영역의 윗면 부분에 있어서의 불순물 농도가, 1×1018cm-3 이하인 것을 특징으로 한다.
본 발명의 제2 국면에 관한 탄화 규소 반도체장치는, 탄화 규소 반도체층의 윗면 부분에 형성된 웰 영역과, 상기 웰 영역의 윗면 부분에 형성된 소스 영역과, 상기 웰 영역 및 상기 소스 영역 위에 형성된 게이트 산화막과, 상기 게이트 산화막 위에 형성된 게이트 전극을 갖는 MOSFET를 구비하고, 상기 소스 영역의 윗면 부분에 있어서의 불순물 농도가, 1×1018cm-3 이상이고, 상기 게이트 산화막은, 적어도 최초에 드라이 산화 또는 CVD법을 사용해서 형성한 것을 특징으로 한다.
본 발명에 따르면, MOSFET의 소스 영역의 저저항화를 도모하기 위해 소스 영역의 불순물 농도를 높인 경우에도, 게이트 산화막과의 계면에 생기는 러프니스(roughness)는 작고, 게이트 산화막의 리크 전류를 저감할 수 있다. 따라서, MOSFET의 소스 영역의 저저항화와 게이트 산화막의 리크 전류의 저감을 양립할 수 있다.
도 1은 MOSFET의 구조의 일례를 나타낸 단면도다.
도 2는 MOSFET의 소스 영역 근방의 확대 단면도다.
도 3은 MOSFET의 제조공정도다.
도 4는 MOSFET의 제조공정도다.
도 5는 MOSFET의 제조공정도다.
도 6은 시험제작한 MOSFET의 소스 영역의 불순물 주입 프로파일의 대표예를 나타낸 도면이다.
도 7은 시험제작한 MOSFET의 게이트 산화막의 전류-전압 특성의 대표예를 도시한 도면이다.
도 8은 MOSFET에 있어서 게이트 산화막과 소스 영역의 계면의 예상 위치를 도시한 도면이다.
도 1은, 탄화 규소를 사용해서 형성되는 MOSFET(이하, 간단히 「MOSFET」이라고 칭한다)의 구조의 일례를 나타낸 단면도다. 도 2는, 도 1에 나타낸 영역 20의 부분의 확대 단면도다. 해당 MOSFET는, n+형의 SiC 기판(1)과 그 위에 성장시킨 n-형의 SiC 에피택셜층(2)으로 이루어진 에피택셜 기판을 사용해서 형성되어 있다. SiC 에피택셜층(2)은, MOSFET의 드리프트층으로서 기능한다.
SiC 에피택셜층(2)의 윗면부에는, p형의 웰 영역(3)이 선택적으로 형성되어 있다. 더구나, 웰 영역(3)의 윗면부에는, n형의 소스 영역(4) 및 p+형의 콘택 영역(5)이 각각 선택적으로 형성된다. SiC 에피택셜층(2)에 있어서, 웰 영역(3)에 인접하는 n형의 영역(웰 영역(3)의 사이의 영역)은 「JFET 영역」으로 불린다.
SiC 에피택셜층(2)의 윗면 위에는, 소스 영역(4), 웰 영역(3) 및 JFET 영역에 걸치도록 게이트 산화막(6)이 형성되고, 그 위에 게이트 전극(7)이 설치된다. 게이트 전극(7) 위는 층간 절연막(8)에 의해 덮어지지만, 층간 절연막(8)에는 소스 영역(4) 및 콘택 영역(5)의 윗면에 이르는 콘택홀이 형성되어 있고, 그 내부에 소스 영역(4) 및 콘택 영역(5)에 접속하는 소스 전극(9)이 형성되어 있다. 소스 전극(9)은, 소스 영역(4)에 전기적으로 접속하는 동시에, 콘택 영역(5)을 통해 웰 영역(3)에도 전기적으로 접속되어 있다. 또한 SiC 기판(1)의 밑면에, 드레인 전극(10)이 설치된다.
다음에, 도 1의 MOSFET의 형성방법을, 도 3∼도 5의 공정도를 참조하면서 설명한다. 우선, n+형의 SiC 기판(1) 및 n-형의 에피택셜층(2)으로 이루어진 에피택셜 기판을 준비한다. 그리고, 소정 패턴의 주입 마스크(예를 들면 포토레지스트)를 사용한 선택적인 이온주입에 의해, 불순물(도펀트)을 SiC 에피택셜층(2)에 주입함으로써, p형의 웰 영역(3), n형의 소스 영역(4), p+형의 콘택 영역(5)을 각각 형성한다(도 3). 도 3은, 주입 마스크(11)를 사용한 이온주입에 의해, 소스 영역(4)을 형성하고 있는 모양을 나타내고 있다.
그후, 어닐처리에 의해, 이온주입한 불순물의 활성화와 이온주입에 의해 생긴 결정 결함의 회복을 행한다.
그리고, 희생산화를 행한 후, SiC 에피택셜층(2)의 윗면에 게이트 산화막(6)을 형성하고(도 4), 그 위에 예를 들면 폴리실리콘 등의 전극 재료를 성막해서 패터닝함으로써 게이트 전극(7)을 형성한다. 더구나, SiC 에피택셜층(2)의 전체면에, 게이트 전극(7)을 덮는 층간 절연막(8)을 형성한다(도 5).
그후, 선택적인 에칭에 의해, 소스 영역(4) 및 콘택 영역(5)의 윗면에 이르는 콘택홀을 층간 절연막(8)에 형성하고, 그 내부에 소스 전극(9)을 형성한다. 최후에, SiC 기판(1)의 밑면에 드레인 전극(10)을 형성함으로써,, 도 1의 구조의 MOSFET가 얻어진다.
이때, 도시는 생략하지만, 소스 전극(9) 및 게이트 전극(7)의 각각에 접속하는 패드 전극이나, 필드 산화막, 보호막 등을 형성함으로써 반도체장치가 완성된다.
여기에서, MOSFET의 리크 전류의 문제에 대해 설명한다. 도 2는, MOSFET의 소스 영역(4) 근방의 확대 단면도이며, 도 1에 나타낸 영역 20의 부분에 대응하고 있다.
위에서 설명한 것과 같이, 소스 영역(4)은, SiC 에피택셜층(2)에 불순물(도펀트)을 이온주입함으로써, 형성된다. 본 발명자들에 의한 해석의 결과, 불순물 농도가 높은 소스 영역(4)을 이온주입으로 형성한 경우, 도 2에 나타낸 것과 같이, 소스 영역(4)과 그 위의 게이트 산화막(6)의 계면에 발생하는 러프니스(21)(요철)가 증대하고, 그것이 게이트 산화막(6)의 리크 전류를 증대시키는 원인으로 되어 있는 것을 알 수 있었다.
본 발명자들은, 게이트 산화막(6)의 형성방법 및 소스 영역(4)의 불순물 주입 프로파일이 각각 다른 MOSFET를 시험제작하고, 소스 영역(4)과 게이트 산화막(6)의 계면에 있어서의 러프니스(21)의 크기에 대해, 게이트 산화막(6)의 형성방법 및 소스 영역(4)의 불순물 주입 프로파일에 대한 의존성을 조사하였다.
도 6은, 시험제작한 MOSFET에 있어서의 소스 영역(4)의 불순물 주입 프로파일의 대표예(프로파일 SS0, SS1, SS2)를 나타낸 그래프이다. 그래프의 횡축은, 소스 영역(4)의 표면(SiC 에피택셜층(2)의 표면)으로부터의 깊이에 대응하고 있다.
프로파일 SS0은, 소스 영역(4)의 불순물 농도의 피크가 1×1019cm-3대이고, 소스 영역(4)의 표면 부분의 불순물 농도가 1×1018cm-3 이상으로 되고 있다. 프로파일 SS1은, 소스 영역(4)의 불순물 농도의 피크가 1×1019cm-3대이고, 소스 영역(4)의 표면 부분의 불순물 농도가 1×1018cm-3 이하로 되고 있다. 프로파일 SS2는, 소스 영역(4)의 불순물 농도의 피크가 1×1019cm-3대이고, 소스 영역(4)의 표면 부분의 불순물 농도가 5×1017cm-3 이하로 되고 있다.
도 7은, 소스 영역(4)의 불순물 주입 프로파일의 사양이 상기한 프로파일 SS0, SS1, SS2인 MOSFET에 있어서, 웨트 산화로 형성한 게이트 산화막(6)의 전류-전압 특성(I-V 특성)을 나타낸 그래프다. 도 7에 있어서, 전류값이 가장 낮은 곡선(파선으로 나타낸 곡선)은, 소스 영역(4)을 형성하기 위한 이온주입을 행하지 않은 경우에 있어서, 게이트 산화막(6)의 I-V 특성을 나타내고 있다.
도 7에 나타낸 것과 같이, 게이트 산화막(6)의 리크 전류는, 소스 영역(4)의 불순물 주입 프로파일이 프로파일 SS0인 경우에는 크지만, 소스 영역(4)의 불순물 주입 프로파일이 프로파일 SS1, SS2인 경우에는 작게 억제되었다. 즉 소스 영역(4)의 표면 부분의 불순물 농도가 낮은 쪽이, 게이트 산화막(6)의 리크 전류가 억제된다. 특히, 프로파일 SS2의 경우에는, 소스 영역(4)을 형성하지 않는 경우와 거의 동일한 I-V 특성이 얻어지고, 리크 전류가 충분히 저감되고 있는 것을 알 수 있다.
또한, 본 발명자들은, 게이트 산화막(6)을 드라이 산화로 형성한 MOSFET의 시작품에 대해서도, 위와 동일한 실험을 행하였다. 게이트 산화막(6)을 드라이 산화로 형성한 경우에는, 소스 영역(4)의 불순물 주입 프로파일에 관계없이, 게이트 산화막(6)의 리크 전류는, 소스 영역(4)을 형성하지 않는 경우와 동등한 레벨로 억제되는 것을 알 수 있었다.
더구나, 본 발명자들은, 시험제작한 각 MOSFET의 단면을 분석하였다. 게이트 산화막(6)을 웨트 산화로 형성한 MOSFET에서는, 소스 영역(4)의 불순물 주입 프로파일이 프로파일 SS0인 경우, 소스 영역(4)과 게이트 산화막(6)의 계면에 생긴 러프니스의 크기가 1nm 이상이었다. 그것에 대해, 소스 영역(4)의 불순물 주입 프로파일이 프로파일 SS2인 경우에는, 소스 영역(4)과 게이트 산화막(6)의 계면에 생긴 러프니스의 크기는 1nm 이하로 억제되어 있었다. 또한, 소스 영역(4)에 있어서는, 특히 불순물 농도가 1×1019cm-3 이상의 부분에서, 다수의 결정 결함이 남아 있는 것을 알 수 있었다.
한편, 게이트 산화막(6)을 드라이 산화로 형성한 MOSFET에서는, 소스 영역(4)의 불순물 주입 프로파일이 프로파일 SS0, SS1, SS2의 어느쪽의 경우도, 소스 영역(4)과 게이트 산화막(6)의 계면의 러프니스는 작아, 소스 영역(4)의 불순물 주입 프로파일이 프로파일 SS0인 경우이어도, SiC과 게이트 산화막(6)의 계면의 러프니스의 크기는 1nm 이하로 되어 있었다.
이 결과로부터, 게이트 산화막(6)의 리크 전류는 이하와 같은 메커니즘에 의해 발생한다고 생각된다.
SiC에 있어서는, 이온주입에 의해 결정 결함이 고밀도로 형성되면, 결정 결함이 없는 경우에 비해 산화 속도가 높아지는 증속 산화가 생긴다는 것이 알려져 있다. 소스 영역(4)의 표면 부분까지 불순물이 고농도로 주입된 MOSFET에서는, 소스 영역(4) 위에 게이트 산화막(6)을 형성할 때에 증속 산화가 발생하기 때문에, 결정 결함부에서는 산화가 빠르고, 결정 결함이 없는 부분에서는 산화가 늦어진다.
또한 Si에서는, 웨트 산화의 쪽이 드라이 산화에 비해 이방성이 큰 것이 알려져 있는데, SiC도 이것과 동일한 성질을 갖는다고 생각된다. 더구나, SiC에서는 산화 속도의 이방성이 결정면 방위에 의존하는 특징이 있다.
표면 부분까지 불순물이 고농도로 이온주입된 소스 영역(4)의 표면을 웨트 산화함으로써 형성한 게이트 산화막(6)에 있어서 리크 전류가 커지는 것은, SiC의 상기한 성질 때문에 게이트 산화막(6)과 소스 영역(4)의 계면에 큰 러프니스가 생기는 것이 원인으로 되고 있다고 생각된다.
따라서, 게이트 산화막(6)의 리크 전류를 억제하기 위해서는, 게이트 산화막(6)과 소스 영역(4)의 계면에 러프니스가 발생하는 것을 억제하는 것이 유효하다. 즉, 게이트 산화막(6)은 드라이 산화로 형성하는 것, 또는, 웨트 산화로 형성하는 경우에는 소스 영역(4)의 표면 부분의 불순물 농도를 작게 하는 것이 유효하다.
또한, CVD법을 사용해서 산화막을 퇴적함으로써 게이트 산화막(6)을 형성하면, 소스 영역(4)의 표면 부분의 결정 결함의 영향을 받지 않고 게이트 산화막(6)을 형성할 수 있다. 따라서 드라이 산화로 게이트 산화막(6)을 형성하는 경우와 마찬가지로, 소스 영역(4)과 게이트 산화막(6)의 계면에 발생하는 러프니스는 억제되어, 게이트 산화막(6)의 리크 증대를 억제할 수 있다고 생각된다.
이때, 상기한 실험으로 시험제작한 MOSFET에서는, 게이트 산화막(6)의 두께를 40∼50nm로 하였다. 이 경우, 소스 영역(4)과 게이트 산화막(6)의 계면의 위치는, 게이트 산화막(6) 형성전의 희생 산화도 고려하면, 소스 영역(4)의 불순물 주입 프로파일에 대해, 도 8에 나타낸 위치로 된다고 예상된다. 웨트 산화로 게이트 산화막(6)을 형성하는 경우, 그 게이트 산화막(6)의 두께를 크게 하면, 소스 영역(4)의 표면 부분의 불순물 농도를 낮게 해도, 게이트 산화막(6)의 바닥이 불순물 농도가 높은 위치에 이르게 되어, 소스 영역(4)과 게이트 산화막(6)의 계면의 러프니스가 커지는 경우가 있다는 점에 유의해야 한다.
그런데, SiC을 사용해서 형성한 MOSFET에서는, 게이트 산화막과 SiC층의 계면에, 다수의 계면 준위(트랩)가 존재하기 때문에, 채널 이동도가 낮아져, MOSFET의 온 저항이 커지는 문제가 있다. 이 문제는, 게이트 산화막(6)의 형성후에, 질화 산소(NO) 혹은 이질화 산소(N2O) 가스를 사용한 고온 열처리(질화처리)를 행하여, 웰 영역(3)과 게이트 산화막(6)의 계면에, 질소를 도입함으로써 개선된다는 것이 알려져 있다. 시험제작한 MOSFET에 대해 질화처리를 행해도, 게이트 산화막(6)의 리크 전류에 변화는 없고, 소스 영역(4)과 게이트 산화막(6)의 계면의 러프니스를 억제했을 때의 리크 전류 저감의 효과는 유지된다는 것을 확인할 수 있었다.
본 발명자들의 실험 결과로부터, MOSFET의 저저항화를 위해 소스 영역(4)에 불순물을 고농도로 이온주입하는 경우에 있어서도, 게이트 산화막(6)의 리크 전류를 증대시키지 않기 위해서는, 이하의 방법이 유효하다고 결론이 내려진다.
<소스 영역의 불순물 농도에 대해>
게이트 산화막(6)을 웨트 산화로 형성하는 경우, 소스 영역(4)의 표면 부분의 불순물 농도를 낮게 억제함으로써, 게이트 산화막(6)의 리크 전류를 억제할 수 있다. 구체적으로는, 소스 영역(4)의 표면 부분의 불순물 농도를 1×1018cm-3 이하, 더욱 바람직하게는 5×1017cm-3 이하로 하는 것이 바람직하다. 단, 소스 영역(4)의 저저항화의 관점에서, 소스 영역(4)의 불순물 농도의 피크는 높은 것이 바람직하다(예를 들면, 1×1018cm-3 이상).
이때, 후술하는 것과 같이, 게이트 산화막(6)을 드라이 산화 또는 CVD법으로 형성하는 경우에는, 소스 영역(4)의 표면 부분의 불순물 농도가 1×1018cm-3보다도 높아도, 게이트 산화막(6)의 리크 전류의 증대는 억제된다.
<게이트 산화막의 형성수법에 대해>
소스 영역(4)의 시트 저항 및 콘택 저항을 낮게 할 목적으로 소스 영역(4)의 표면 부분까지 불순물 농도를 고농도(1×1018cm-3 이상)로 하는 경우, 게이트 산화막(6)은 드라이 산화 또는 CVD법에 의해 형성하면 된다. 게이트 산화막(6)을 드라이 산화 또는 CVD법에 의해 형성한 경우, 소스 영역(4)과 게이트 산화막(6)의 계면에 생기는 러프니스를 작게 할 수 있으므로, 게이트 산화막(6)의 리크 전류를 억제할 수 있다.
한편, 소스 영역(4)의 표면 부분의 불순물 농도가 1×1018cm-3 이하(더욱 바람직하게는 5×1017cm-3 이하)인 경우에는, 드라이 산화, 웨트 산화 및 CVD법의 어느 한개로 게이트 산화막(6)을 형성해도, 소스 영역(4)과 게이트 산화막(6)의 계면에 생기는 러프니스는 작아지므로, 게이트 산화막(6)의 리크 전류의 증대는 억제된다.
드라이 산화 및 웨트 산화와 CVD법을 조합해서 게이트 산화막(6)을 형성해도 된다. 열산화법(드라이 산화 및 웨트 산화)은 산화막의 성막 속도가 느리기 때문에, CVD법과 조합함으로써, 게이트 산화막(6)을 높은 스루풋으로 형성하는 것이 가능하게 된다.
최초에 열산화법(웨트 산화 또는 드라이 산화)을 행하고, 그후, CVD법을 행함으로써 형성한 게이트 산화막(6)은, 열산화법으로 형성된 하층과 CVD법으로 형성된 상층으로 이루어진 2층 구조로 된다. 따라서, 소스 영역(4)과 게이트 산화막(6)의 계면에 생기는 러프니스의 크기는, 게이트 산화막(6)의 형성공정에서 최초로 행하는 성막방법에 의해 결정된다.
예를 들면, 최초에 웨트 산화를 행하고, 그후에 CVD법을 행함으로써 게이트 산화막(6)을 성막하는 경우, 소스 영역(4)의 표면 부분의 불순물 농도가 높으면, 게이트 산화막(6)과 소스 영역(4)의 계면의 러프니스가 커진다. 따라서, 이 경우에는, 게이트 산화막(6)을 웨트 산화만으로 형성하는 경우와 마찬가지로, 소스 영역(4)의 표면 부분의 불순물 농도를 1×1018cm-3 이하(더욱 바람직하게는 5×1017cm-3 이하)로 하는 것이 바람직하다.
또한, 최초에 드라이 산화를 행하고, 그후에 CVD법을 행함으로써 게이트 산화막(6)을 성막하는 경우에는, 소스 영역(4)의 표면 부분의 불순물 농도가 높아도, 게이트 산화막(6)과 소스 영역(4)의 계면에는 큰 러프니스가 생기지 않는다. 따라서, 그 경우에는, 게이트 산화막(6)을 드라이 산화만으로 형성하는 경우와 마찬가지로, 소스 영역(4)의 표면 부분의 불순물 농도는 1×1018cm-3 이상으로 하여, 소스 영역(4)의 저저항화를 도모할 수 있다.
역으로, 최초에 CVD법을 행하고, 그후에 열산화법(웨트 산화 또는 드라이 산화)을 행하는 경우, CVD법으로 성막한 산화막의 막질이 열산화에 의해 변화하는 결과, 게이트 산화막(6)은 단층 구조로 된다. 그러나, 이 경우도, 소스 영역(4)과 게이트 산화막(6)의 계면 형상은, CVD법으로 성막한 상태로부터 거의 변화하지 않으므로, 그 계면에 생기는 러프니스의 크기는, CVD법만으로 게이트 산화막(6)을 형성한 경우와 거의 같아진다.
따라서, 최초에 CVD법을 행하고, 그후에 열산화법(웨트 산화 또는 드라이 산화)을 행함으로써 게이트 산화막(6)을 성막하는 경우에는, 소스 영역(4)의 표면 부분의 불순물 농도가 높아도, 게이트 산화막(6)과 소스 영역(4)의 계면의 러프니스는 작아진다. 따라서, 그 경우에는, 게이트 산화막(6)을 CVD법만으로 형성하는 경우와 마찬가지로, 소스 영역(4)의 표면 부분의 불순물 농도는 1×1018cm-3 이상으로 하여, 소스 영역(4)의 저저항화를 도모할 수 있다.
<기타>
게이트 산화막(6)의 형성후에, 질화처리를 행하여, 웰 영역(3)과 게이트 산화막(6)의 계면에, 질소를 도입하면, 채널 이동도가 개선되어, MOSFET를 저저항화할 수 있다. 이 질화처리를 실시해도, 소스 영역(4)과 게이트 산화막(6)의 계면의 러프니스를 억제하는 것에 의한 리크 전류 저감의 효과는 유지된다.
소스 영역(4)에 주입하는 n형의 불순물(도펀트)은, 질소(N) 또는 인(P)이 바람직하다. 이에 따라, 소스 영역(4)의 시트 저항, 콘택 저항을 저감할 수 있다.
이때, 본 발명은, 그 발명의 범위 내에 있어서, 실시예를 적절히, 변형, 생략하는 것이 가능하다.
1 SiC 기판, 2 SiC 에피택셜층, 3 웰 영역, 4 소스 영역, 5 콘택 영역, 6 게이트 산화막, 7 게이트 전극, 8 층간 절연막, 9 소스 전극, 10 드레인 전극, 11 주입 마스크, 21 러프니스.

Claims (10)

  1. 탄화 규소 반도체층의 윗면 부분에 형성된 웰 영역과,
    상기 웰 영역의 윗면 부분에 형성된 소스 영역과,
    상기 웰 영역 및 상기 소스 영역 위에 형성된 게이트 산화막과,
    상기 게이트 산화막 위에 형성된 게이트 전극을 갖는 MOSFET를 구비하고,
    상기 소스 영역의 윗면 부분에 있어서의 불순물 농도가, 1×1018cm-3 이상이고,
    상기 게이트 산화막은, 적어도 최초에 드라이 산화 또는 CVD법을 사용해서 형성한 것인 것을 특징으로 하는 탄화 규소 반도체장치.
  2. 제 1항에 있어서,
    상기 게이트 산화막은, 최초에 드라이 산화, 다음에 CVD법을 사용해서 형성한 것인 탄화 규소 반도체장치.
  3. 제 1항에 있어서,
    상기 게이트 산화막은, 최초에 CVD법, 다음에 웨트 산화 또는 드라이 산화를 사용해서 형성한 것인 탄화 규소 반도체장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 웰 영역과 상기 게이트 산화막의 계면에, 질소가 도입되어 있는 탄화 규소 반도체장치.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 소스 영역을 구성하는 불순물이, 질소 또는 인인 탄화 규소 반도체장치.
  6. (a) 탄화 규소 반도체층의 윗면 부분에 제1도전형의 불순물을 이온주입함으로써 MOSFET의 웰 영역을 형성하는 공정과,
    (b) 상기 웰 영역의 윗면 부분에 제2도전형의 불순물을 이온주입함으로써 상기 MOSFET의 소스 영역을 형성하는 공정과,
    (c) 상기 웰 영역 및 상기 소스 영역 위에 상기 MOSFET의 게이트 산화막을 형성하는 공정과,
    (d) 상기 게이트 산화막 위에 상기 MOSFET의 게이트 전극을 형성하는 공정을 구비하고,
    상기 공정 (b)에 있어서, 이온주입되는 상기 제2도전형의 불순물의, 상기 소스 영역의 윗면 부분에 있어서의 농도가, 1×1018cm-3 이상이고,
    상기 공정 (c)에 있어서, 상기 게이트 산화막은, 적어도 최초에 드라이 산화 또는 CVD법을 사용해서 형성되는 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
  7. 제 6항에 있어서,
    상기 공정 (c)에 있어서, 상기 게이트 산화막은, 최초에 드라이 산화, 다음에 CVD법을 사용해서 형성되는 탄화 규소 반도체장치의 제조방법.
  8. 제 6항에 있어서,
    상기 공정 (c)에 있어서, 상기 게이트 산화막은, 최초에 CVD법, 다음에 웨트 산화 또는 드라이 산화를 사용해서 형성되는 탄화 규소 반도체장치의 제조방법.
  9. 제 6항 내지 제 8항 중 어느 한 항에 있어서,
    상기 공정 (c)의 후에,
    (e) 질화 산소 가스 혹은 이질화 산소 가스를 사용한 열처리를 행하는 공정을 더 구비한 탄화 규소 반도체장치의 제조방법.
  10. 제 6항 내지 제 8항 중 어느 한 항에 있어서,
    상기 제2도전형의 불순물이, 질소 또는 인인 탄화 규소 반도체장치의 제조방법.
KR1020157015299A 2011-09-21 2011-09-21 탄화 규소 반도체장치 및 그 제조방법 KR20150073219A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2011/071485 WO2013042225A1 (ja) 2011-09-21 2011-09-21 炭化珪素半導体装置およびその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020147006989A Division KR101603567B1 (ko) 2011-09-21 2011-09-21 탄화 규소 반도체장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20150073219A true KR20150073219A (ko) 2015-06-30

Family

ID=47914036

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020157015299A KR20150073219A (ko) 2011-09-21 2011-09-21 탄화 규소 반도체장치 및 그 제조방법
KR1020147006989A KR101603567B1 (ko) 2011-09-21 2011-09-21 탄화 규소 반도체장치 및 그 제조방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020147006989A KR101603567B1 (ko) 2011-09-21 2011-09-21 탄화 규소 반도체장치 및 그 제조방법

Country Status (5)

Country Link
US (1) US9362391B2 (ko)
KR (2) KR20150073219A (ko)
CN (1) CN103828056A (ko)
DE (1) DE112011105633T5 (ko)
WO (1) WO2013042225A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014236120A (ja) * 2013-06-03 2014-12-15 トヨタ自動車株式会社 半導体装置及びその製造方法
EP3176812A1 (en) * 2015-12-02 2017-06-07 ABB Schweiz AG Semiconductor device and method for manufacturing such a semiconductor device
JP7138770B2 (ja) * 2019-03-18 2022-09-16 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
CN116314259A (zh) * 2023-02-08 2023-06-23 厦门大学 一种含稀土栅介质层的超结SiC MOSFET及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297712A (ja) 1998-04-10 1999-10-29 Sanyo Electric Co Ltd 化合物膜の形成方法及び半導体素子の製造方法
US6204097B1 (en) * 1999-03-01 2001-03-20 Semiconductor Components Industries, Llc Semiconductor device and method of manufacture
AU7859800A (en) 1999-10-08 2001-04-23 Schering Corporation Topical nasal treatment
JP3551909B2 (ja) 1999-11-18 2004-08-11 株式会社デンソー 炭化珪素半導体装置の製造方法
US6521515B1 (en) * 2000-09-15 2003-02-18 Advanced Micro Devices, Inc. Deeply doped source/drains for reduction of silicide/silicon interface roughness
JP2003204063A (ja) 2002-01-10 2003-07-18 Toshiba Corp 半導体装置及びその製造方法
US6940110B2 (en) * 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
US7074643B2 (en) 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
US7473929B2 (en) * 2003-07-02 2009-01-06 Panasonic Corporation Semiconductor device and method for fabricating the same
JP4842527B2 (ja) * 2004-08-24 2011-12-21 パナソニック株式会社 半導体装置の製造方法
WO2008056698A1 (fr) 2006-11-10 2008-05-15 Sumitomo Electric Industries, Ltd. Dispositif semi-conducteur de carbure de silicium et procédé de fabrication de celui-ci
JP5036399B2 (ja) * 2007-05-22 2012-09-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2009182271A (ja) * 2008-01-31 2009-08-13 Toshiba Corp 炭化珪素半導体装置
JP5197474B2 (ja) * 2009-04-17 2013-05-15 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2011129547A (ja) * 2009-12-15 2011-06-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5920684B2 (ja) 2010-02-10 2016-05-18 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
KR20140049070A (ko) 2014-04-24
US20140191251A1 (en) 2014-07-10
CN103828056A (zh) 2014-05-28
US9362391B2 (en) 2016-06-07
KR101603567B1 (ko) 2016-03-15
DE112011105633T5 (de) 2014-08-28
WO2013042225A1 (ja) 2013-03-28

Similar Documents

Publication Publication Date Title
US8952391B2 (en) Silicon carbide semiconductor device and its manufacturing method
KR101613930B1 (ko) 탄화규소 반도체 장치 및 그 제조 방법
US8564060B2 (en) Semiconductor device with large blocking voltage and manufacturing method thereof
US8421151B2 (en) Semiconductor device and process for production thereof
JP6048317B2 (ja) 炭化珪素半導体装置
JP4738562B2 (ja) 半導体装置の製造方法
JP5102411B2 (ja) 半導体装置およびその製造方法
CN102770960A (zh) 半导体器件及其制造方法
WO2010044226A1 (ja) 半導体装置およびその製造方法
WO2010038547A1 (ja) 炭化珪素半導体装置
JP2009302436A (ja) 炭化珪素半導体装置の製造方法
WO2010098076A1 (ja) 蓄積型絶縁ゲート型電界効果型トランジスタ
WO2014046073A1 (ja) 炭化珪素半導体装置およびその製造方法
CN109616523B (zh) 一种4H-SiC MOSFET功率器件及其制造方法
JP6651894B2 (ja) 化合物半導体装置およびその製造方法
JP4842527B2 (ja) 半導体装置の製造方法
KR101603567B1 (ko) 탄화 규소 반도체장치 및 그 제조방법
US10510844B2 (en) Semiconductor device and method of manufacturing same
JP2010027833A (ja) 炭化珪素半導体装置およびその製造方法
JP5037103B2 (ja) 炭化珪素半導体装置
JP2014038899A (ja) 炭化珪素半導体装置およびその製造方法
JPWO2013042225A1 (ja) 炭化珪素半導体装置およびその製造方法
JP2015156506A (ja) 炭化珪素半導体装置およびその製造方法
CN115706114A (zh) 晶体管器件以及用于生产晶体管器件的方法
KR20160008741A (ko) 트렌치 게이트를 구비한 파워 모스펫 및 그 제조 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL NUMBER: 2016101000873; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20160216

Effective date: 20170623