CN115706114A - 晶体管器件以及用于生产晶体管器件的方法 - Google Patents

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Abstract

公开了晶体管器件以及用于生产晶体管器件的方法。晶体管器件包括：SiC半导体本体(100)，其包括第一半导体层(110)；多个沟槽(2)，每个沟槽从第一半导体层(110)的第一表面(111)延伸到第一半导体层(110)中；以及多个晶体管单元(1)，每个晶体管单元被耦合到源极节点(S)。第一半导体层(110)包括多个台面区(112)，每个台面区被形成在沟槽(2)中的邻近的两个沟槽之间，在每个台面区(112)中，至少部分地集成有多个晶体管单元(1)中的至少之一，每个晶体管单元(1)被经由相应的源极接触(4)连接到源极节点(S)，并且每个源极接触(4)被布置在沟槽(2)中的相应的沟槽中并且与相应的沟槽(2)的底部(23)间隔开。

Description

晶体管器件以及用于生产晶体管器件的方法
本公开一般涉及晶体管器件，特别是基于碳化硅(SiC)半导体本体的晶体管器件。
由于在高电压阻断能力下提供低开关损耗，因此，由碳化硅(SiC)制成的半导体器件(诸如晶体管器件)在功率电子应用(诸如功率转换和驱动应用)中变得越来越普遍。
然而，SiC半导体本体易于双极劣化。当电子和空穴的复合发生在器件的半导体本体中的晶体缺陷处时，可能出现双极劣化。晶体缺陷可以包括例如基面位错或堆叠错误。与电子和空穴的复合关联的能量可能引起晶体缺陷在半导体本体中进一步扩展，从而可能出现大的缺陷区。然而，大的缺陷区可能使器件性质劣化，诸如增加导通电阻和增加晶体管器件中的泄漏电流。
SiC的主要多型体是4H-SiC、6H-SiC和3C-SiC，其中4H或6H多型体的SiC主要用于半导体器件的生产中。4H或6H多型体的SiC是热力学亚稳态的。可能基于电子和空穴的复合而出现的晶体缺陷包括例如4H-SiC或6H-SiC向3C-SiC的局部转变。
存在提供具有低的特征导通电阻Ron·A的基于SiC的晶体管器件的需要，其中Ron是导通状态下的晶体管器件的电阻，并且A是其中集成有晶体管器件的有源区的半导体本体的面积。
一个示例涉及一种晶体管器件。晶体管器件包括：SiC半导体本体，其包括第一半导体层；多个沟槽，每个沟槽从第一半导体层的第一表面延伸到第一半导体层中；以及多个晶体管单元，每个晶体管单元耦合到源极节点。第一半导体层包括多个台面区，每个台面区被形成在沟槽中的邻近的两个沟槽之间，其中在每个台面区中，至少部分地集成有多个晶体管单元中的至少之一。更进一步地，每个晶体管单元被经由相应的源极接触连接到源极节点，并且每个源极接触被布置在沟槽中的相应的沟槽中并且与相应的沟槽的底部间隔开。
另一示例涉及一种方法。方法包括：在SiC半导体本体的第一半导体层中形成多个沟槽，每个沟槽从第一半导体层的第一表面延伸到第一半导体层中；以及形成源极接触，其中每个源极接触被布置在沟槽中的相应的沟槽中并且与相应的沟槽的底部间隔开。方法进一步包括形成多个晶体管单元，使得每个晶体管单元经由相应的源极接触耦合到源极节点，并且使得每个晶体管单元至少部分地集成在多个台面区中的相应的台面区中，每个台面区被形成在沟槽中的邻近的两个沟槽之间。
下面参照附图解释示例。附图用于图示某些原理，从而仅图示用于理解这些原理所必需的方面。附图不是按比例的。在附图中相同的参考符号指明类似的特征。
图1示意性地图示半导体器件的一个示例的竖向横截面视图，半导体器件包括布置在第一半导体层中的沟槽和至少部分地集成在第一半导体层中的多个晶体管单元；
图2图示进一步包括第二半导体层的半导体器件的一个示例；
图3图示根据一个示例的半导体本体的一个区段的顶视图，其中沟槽是细长沟槽；
图4图示根据另一示例的半导体本体的一个区段的顶视图，其中沟槽是针状沟槽(针形沟槽)；
图5图示根据一个示例的整个半导体本体的顶视图；
图6至图8图示沟槽的不同示例；
图9图示包括栅极电极的晶体管单元的一个示例；
图10示意性地图示根据示例的半导体器件的一个区段的顶视图，其中沟槽是细长沟槽，并且晶体管单元的栅极电极是细长栅极电极；
图11示意性地图示根据示例的半导体器件的一个区段的顶视图，其中沟槽是针状沟槽，并且晶体管单元的栅极电极形成矩形栅格；
图12示意性地图示根据示例的半导体器件的一个区段的顶视图，其中沟槽是针状沟槽，并且晶体管单元的栅极电极形成六边形栅格；
图13至图18图示晶体管单元的不同的进一步的示例；
图19A至图19C图示用于形成晶体管单元的源极区和本体区的方法的一个示例；
图20A至图20B图示用于形成JFET区的方法的一个示例，其中方法包括将掺杂剂原子注入到第一半导体层的第一表面中；
图21A至图21D图示用于形成JFET区的方法的另一示例，其中方法包括将掺杂剂原子注入到第一半导体层的第一表面中；
图22A至图22B图示用于形成JFET区的方法的一个示例，其中方法包括将掺杂剂原子注入到在第一半导体层中形成的沟槽的侧壁中；
图23A至图23C图示用于形成JFET区的方法的另一示例，其中方法包括将掺杂剂原子注入到第一半导体层的第一表面中；
图24A至图24C图示用于形成在第一半导体层中形成的沟槽的横向延伸的方法的一个示例；
图25图示用于将掺杂剂原子注入到沟槽侧壁中的方法的一个示例，其中方法使用部分地覆盖侧壁的保护层；
图26A至图26C图示用于形成保护层的方法的一个示例；
图27图示用于将掺杂剂原子注入到沟槽侧壁中作为用于形成补偿区的基础的方法的一个示例；
图28图示用于将掺杂剂原子注入到沟槽侧壁中作为用于形成漂移区的基础的方法的一个示例；
图29图示用于形成沟槽的方法的一个示例；以及
图30A至图30H图示用于形成图6中示出的类型的沟槽结构的方法的一个示例。
在以下的详细描述中，参照随附附图。附图形成描述的一部分，并且为了说明的目的示出可以如何使用和实现本发明的示例。要理解的是，除非另外具体指明，否则在此描述的各种实施例的特征可以被彼此组合。
下面解释的一个示例涉及晶体管器件。晶体管器件包括：SiC半导体本体，其包括第一半导体层；多个沟槽，每个沟槽从第一半导体层的第一表面延伸到第一半导体层中；以及多个晶体管单元，每个晶体管单元耦合到源极节点。第一半导体层包括多个台面区，每个台面区形成在沟槽中的两个邻近的沟槽之间，其中在每个台面区中，至少部分地集成有多个晶体管单元中的至少之一。更进一步地，每个晶体管单元被经由相应的源极接触连接到源极节点，并且每个源极接触被布置在沟槽中的相应的沟槽中并且与相应的沟槽的底部间隔开。
根据一个示例，多个沟槽中的至少一些包括在相应的沟槽底部和源极接触之间的腔体。在这种情况下，可以在腔体和源极接触之间形成电介质层。例如，腔体中的压力低于0.1巴或低于0.01巴。根据一个示例，晶体管器件进一步包括形成在腔体和半导体本体的半导体材料之间的进一步的电介质层。
根据另一示例，沟槽中的至少一些在相应的沟槽底部和源极接触之间被填充有固体电介质。
根据一个示例，半导体本体进一步包括第二半导体层，其中第二半导体层的至少一个区段形成晶体管器件的漏极区，并且其中第一半导体层被形成在第二半导体层的顶部上。沟槽可以延伸通过第一半导体层进入到第二半导体层中。
根据一个示例，晶体管器件的每个晶体管单元包括连接到源极接触的源极区、邻接源极区的本体区、漂移区、以及被布置成与本体区相邻并且通过栅极电介质与本体区介电绝缘的栅极电极。根据一个示例，漂移区邻接本体区。根据另一示例，漂移区与本体区间隔开，并且与漂移区相同掺杂类型的电流扩布区被布置在漂移区和本体区之间。根据一个示例，本体区邻接源极接触。例如，漂移区是注入区。
根据一个示例，每个晶体管单元包括补偿区，补偿区被布置成与漂移区相邻并且连接到源极接触。补偿区可以邻接源极接触。
根据一个示例，每个晶体管单元包括JFET区，其具有与本体区相同的掺杂类型并且与本体区相比被更高地掺杂。JFET区与栅极电介质间隔开，并且邻接漂移区和电流扩布区中的至少之一。JFET区可以邻接源极接触。在包括补偿区的晶体管器件中，补偿区可以被通过JFET区连接到源极接触。根据一个示例，JFET区邻接源极接触，并且本体区被通过JFET区连接到源极接触。
下面解释的另一示例涉及一种方法。方法包括：在SiC半导体本体的第一半导体层中形成多个沟槽，每个沟槽从第一半导体层的第一表面延伸到第一半导体层中；以及形成源极接触，其中每个源极接触被布置在沟槽中的相应的沟槽中并且与相应的沟槽的底部间隔开。方法进一步包括形成多个晶体管单元，使得每个晶体管单元经由相应的源极接触耦合到源极节点，并且使得每个晶体管单元至少部分地集成在多个台面区中的相应的台面区中，每个台面区形成在沟槽中的邻近的两个沟槽之间。
根据一个示例，半导体本体进一步包括第二半导体层，其中第二半导体层的至少一个区段形成晶体管器件的漏极区，并且其中第一半导体层被形成在第二半导体层的顶部上。沟槽可以被形成为延伸通过第一半导体层进入到第二半导体层中。
根据一个示例，形成每个晶体管单元包括：形成连接到源极接触的源极区；以及形成邻接源极区的本体区。形成源极区包括通过经由第一表面将掺杂剂原子注入到第一半导体层中来形成第一注入区，形成本体区包括通过经由第一表面将掺杂剂原子注入到第一半导体层中来形成第二注入区，以及形成源极区和本体区进一步包括退火处理。
根据一个示例，形成每个晶体管单元进一步包括形成JFET区，以及形成JFET区包括通过将掺杂剂原子注入到第一半导体层中来形成第三注入区。根据一个示例，注入掺杂剂原子以形成第三注入区包括经由第一表面将掺杂剂原子注入到第一半导体层中。根据另一示例，注入掺杂剂原子以形成第三注入区包括经由沟槽中的相应的沟槽的侧壁将掺杂剂原子注入到第一半导体层中。经由侧壁注入掺杂剂原子可以包括通过保护层来部分地覆盖侧壁。
根据一个示例，形成源极区和形成JFET区包括形成源极区和JFET区以使得源极区沿着JFET区延伸到源极接触。
根据一个示例，形成源极接触包括形成从沟槽延伸到源极区的横向延伸。
根据一个示例，形成每个晶体管单元进一步包括形成补偿区。形成补偿区包括通过经由沟槽中的相应的沟槽的侧壁将掺杂剂原子注入到第一半导体层中来形成第四注入区。
根据一个示例，每个晶体管单元进一步包括漂移区。根据一个示例，第一半导体层具有基本掺杂浓度，并且漂移区是具有第一半导体层的基本掺杂浓度的半导体区。根据另一示例，形成漂移区包括通过经由沟槽中的相应的沟槽的侧壁将掺杂剂原子注入到第一半导体层中来形成第五注入区。
图1示意性地图示半导体器件——特别是晶体管器件——的一个示例。晶体管器件包括SiC半导体本体100。根据一个示例，半导体本体100是4H-SiC或6H-SiC的半导体本体100。半导体本体100包括第一半导体层110和由第一半导体层110的第一表面111形成的第一表面101。图1示出在垂直于第一表面101的截面平面中的半导体本体100的竖向横截面。该截面平面在下面也被称为竖向横截面。
晶体管器件进一步包括沟槽结构，沟槽结构具有多个沟槽2和多个台面区112，每个沟槽从半导体本体100的第一表面101延伸到第一半导体层110中。“台面区”是第一半导体层110的被布置在沟槽2中的邻近的两个沟槽之间的区段。
参照图1，晶体管器件进一步包括多个晶体管单元1，其中在台面区112的每个中，至少部分地集成有多个晶体管单元1中的至少之一。“至少部分地集成”包括例如晶体管单元1的区段可以被形成在台面区112中，并且其它区段可以被形成在第一半导体层110的顶部上。在图1中，至少部分地集成在每个台面区112中的一个或多个晶体管单元是由晶体管的电路符号表示的。图1中图示的电路符号的每个表示n型增强型MOSFET。然而，这仅是示例，并且仅是为了说明的目的。基本上，任何类型的晶体管器件的晶体管单元可以被(至少部分地)集成在台面区112中。
晶体管器件包括源极节点S，其在图1中仅被示意性地图示。每个晶体管单元被经由相应的源极接触4连接到源极节点，其中每个源极接触4被布置在沟槽2中的相应的沟槽中。更进一步地，每个源极接触4与相应的沟槽2的底部23(图1中未示出)间隔开，从而在半导体本体100的竖向方向z上，沟槽2比源极接触4更深地延伸到第一半导体层110中。
在沟槽2中形成源极接触4使得能够以空间有效的方式生产半导体器件。
图2更详细地示出图1中示出的类型的晶体管器件的一个示例。参照图2，晶体管器件可以进一步包括第二半导体层120，其形成与半导体本体100的第一表面101相对的第二表面102。第一半导体层110被形成在第二半导体120的顶部上。第二半导体层120可以包括晶体管器件的漏极区31，其中漏极区31被连接到漏极节点D，其在图2中仅被示意性地图示。除了漏极区31之外，第二半导体层120还可以包括缓冲区32，其中缓冲区32被布置在漏极区31和第一半导体层110之间并且具有比漏极区31低的掺杂浓度。
根据一个示例，漏极区31是由半导体衬底121形成的，并且缓冲区32是由在衬底111的顶部上生长的外延层122形成的。根据一个示例，衬底121的掺杂浓度以及因此漏极区31的掺杂浓度在1E18cm-3和1E20cm-3之间。根据一个示例，缓冲区32的掺杂浓度在1E18cm-3和8E18cm-3之间。
根据一个示例，第一半导体层110是在衬底121上(当省略缓冲区32时)或者在形成缓冲区32的外延层122上生长的外延层。第一半导体层110可以是以各种方式实现的，(1)根据一个示例，第一半导体层110在外延生长处理期间被原位掺杂，使得第一半导体层110具有对应于晶体管单元1的有源区的合期望的掺杂浓度的基本掺杂浓度。有源区是漂移区11，例如，其将在此在下面进一步解释。在外延生长处理中形成的基本掺杂浓度例如是在5E15cm-3和8E17cm-3之间选择的。(2)根据另一示例，第一半导体层110被形成为使得基本掺杂浓度低于任何有源区的合期望的掺杂浓度。在这种情况下，第一外延层110可以是本征层。这包括第一半导体层110在外延生长处理期间是不意图被掺杂的，从而掺杂浓度低于5E15cm-3或甚至低于1E15cm-3。
根据一个示例，第一半导体层110的厚度——其为第一半导体层110在第一表面101和第二半导体层120之间在竖向方向z上的(最短)尺寸——在3微米和60微米之间。
如在图2中图示那样，沟槽2可以延伸通过第一半导体层110并且进入到第二半导体层120中。根据一个示例，沟槽2延伸到第二半导体层120中500纳米和8微米之间。也就是，在沟槽底部23与第一半导体层110和第二半导体层120之间的界面之间的距离在500纳米(0.5微米)和8微米之间。然而，沟槽2延伸到第二半导体层120中仅是示例。根据在此在下面进一步解释的另一示例，沟槽2终止于与第二半导体层120间隔开的第一半导体层110中。
半导体本体100包括水平平面，其是包括第一横向方向x和第二横向方向y并且平行于第一表面101和第二表面102的平面。在水平平面中，沟槽2可以例如如在图3和4中图示那样实现。图3和图4中的每个示出半导体本体100的一个区段的顶视图。为了容易说明，在图3和图4中仅示出沟槽。
在图3中示出的示例中，沟槽2是本质上彼此平行并且在第一横向方向x上彼此间隔开的细长沟槽。沟槽2的纵向方向对应于第二横向方向y。根据一个示例，“细长”包括沟槽2的长度(其为沟槽2在纵向方向上的尺寸)显著大于宽度(其为在垂直于纵向方向的方向上的尺寸)。根据一个示例，长度是宽度的至少10倍、至少100倍或至少1000倍。
根据一个示例，沟槽2被形成为使得邻近的细长沟槽之间的(最短)距离在0.8微米和5微米之间，特别是在1微米和3微米之间。在第一横向方向x上彼此间隔开的细长沟槽2在下面也被称为第一沟槽。
在图4中示出的示例中，沟槽2是针状形状的沟槽(针形沟槽)，或者简称为针状沟槽。根据一个示例，针状沟槽是其中在第一横向方向x上的尺寸与在第二横向方向y上的尺寸处于相同幅度量级的沟槽。根据一个示例，在第一横向方向和第二横向方向上的尺寸本质上相同。“本质上”包括在第一方向x和第二方向y中的一个上的尺寸与在第一方向x和第二方向y中的另一个上的尺寸的偏差小于20%。在水平平面中，针状沟槽2可以是矩形、圆形(如在图4中图示那样)、或六边形等。
特别是，细长沟槽2可以有助于避免或至少减少双极劣化。双极劣化与半导体本体100的晶体中的晶体缺陷(诸如基面位错或堆叠错误)的传播关联。这样的缺陷可能特别是在晶体管器件工作在双极模式时出现。例如，当内部体二极管接触时，晶体管器件处在双极模式。后者在此将在下面进一步解释。具有细长沟槽2的沟槽结构减少这样的晶体缺陷的扩展，因为其防止在台面区112之一中生成的晶体缺陷传播到台面区112中的其它台面区中。
与细长沟槽2的实现相比，针状沟槽2的实现要求更少的空间。因此，在半导体本体100的给定大小下，与实现具有细长沟槽2的晶体管器件相比实现具有针状沟槽2的晶体管器件可以造成更低的导通电阻。
在每种情况下，沟槽2可以被用于产生晶体管单元1的特定的区，诸如补偿区或漂移区。这在此将在下面进一步详细解释。
图5图示整个半导体本体100的顶视图。参照图5，半导体本体100可以包括内部区130，其中内部区是其中集成有晶体管单元1(图5中未示出)的区。除了内部区130之外，半导体本体100还可以包括边缘区140，其中边缘区140被布置在内部区130和半导体本体100的边缘表面103之间。边缘表面103在第一横向方向x和第二横向方向y上终止半导体本体100，并且边缘区140在水平平面中围绕内部区130。
仅为了说明的目的，在图5中示出的示例中，沟槽2是细长沟槽2。参照图5，平行(第一)沟槽2可以整体上跨内部区130延伸并且进入到边缘区140中，其中沟槽21的纵向端部与边缘表面103间隔开。在该示例中，具有沟槽2的沟槽结构没有将台面区112完全彼此分离开。
可选地，沟槽结构包括若干个附加沟槽2(以虚线图示)。在下面也被称为第二沟槽的这些沟槽2跨第一沟槽2，从而形成由沟槽区段—两个平行的第一沟槽的区段和两个平行的第二沟槽的区段完全围绕的至少一些台面区121。与其中沟槽结构2仅包括第一沟槽21的情形相比，提供第二沟槽21造成更小的台面区。更小的台面区有助于进一步降低双极劣化的风险。根据一个示例，邻近的第二沟槽之间的在第二横向方向y上的(最短)距离显著大于邻近的第一沟槽之间的在第一横向方向上的(最短)距离。根据一个示例，邻近的第二沟槽之间的距离是邻近的第一沟槽之间的距离的至少10倍。
在图5中示出的示例中，沟槽结构主要包括第一沟槽2。如在此使用的“主要”包括：(a)沟槽结构仅包括第一沟槽2；或者(b)除了第一沟槽2之外还包括第二沟槽2，其中第二沟槽的数量显著小于第一沟槽2的数量。第二沟槽的数量例如小于第一沟槽数量的10%或者甚至小于第一沟槽数量的1%。
在图5中示出的示例中，可选的第二沟槽2垂直于第一沟槽2，从而第二沟槽在第一横向方向x上纵向地延伸。然而，这仅是示例。根据另一示例，第一沟槽2和第二沟槽2之间的角度在45°和90°之间。
在下面，除非另外明确说明，否则附图中图示的沟槽2是第一沟槽，其是在第一横向方向x上间隔开并且在第二横向方向y上纵向地延伸的平行沟槽，或者在附图中图示的沟槽2是针状沟槽。
当沟槽2是细长沟槽时，每个沟槽2被布置在邻近的两个台面区112之间，并且每个台面区112是由至少两个沟槽2限定的。每个沟槽2具有深度d、宽度w和长度l。沟槽深度d是相应的沟槽2在竖向方向z上的尺寸。沟槽宽度w是在平行沟槽2被彼此间隔开的方向上的尺寸，该方向在示例图1和图2中是第一横向方向x。沟槽长度是沟槽2的在纵向方向上的尺寸，该方向在图1和图2中示出的示例中是第二横向方向y。根据一个示例，宽度w小于长度l。根据一个示例，长度l是宽度w的至少10倍、至少100倍或至少1000倍。
当沟槽2是针状沟槽时，台面区112形成在横向方向上围绕沟槽2的连续的半导体区。在下面，针状沟槽的宽度w指明沟槽在第一横向方向x上的(最大)尺寸。参照前述，在第二横向方向y上，与在第一横向方向x上相比沟槽的尺寸处在相同的幅度量级。
在每种情况下，台面区112是由半导体层110的在横向方向上位于沟槽2之间的区段形成的。在沟槽2不延伸到第二半导体层120中的情况下，台面区112在竖向方向上延伸得与沟槽2一样深。
更进一步地，在每种情况下，沟槽宽度w是相对的沟槽侧壁21、22或每个沟槽2的沟槽侧壁区段(例如在针状沟槽中)之间的距离。在图1和图2中示出的示例中，沟槽2被绘制为具有竖向侧壁，从而侧壁21、22之间的距离在沟槽2的每个竖向位置处本质上相同。然而，这仅是示例。根据另一示例，沟槽2具有倾斜的侧壁，使得侧壁21、22之间的距离朝向沟槽底部23减小或增加。沟槽底部23在竖向方向z上终止相应的沟槽2。在下面，沟槽2的宽度w指明第一侧壁21和第二侧壁22之间的平均距离。
根据一个示例，沟槽2被形成为使得深宽比——其为深度d与宽度w之间的比率——是从25:1和5:1之间选择的，特别是在15:1和5:1之间选择的。根据一个示例，沟槽被形成为使得宽度w在500纳米和3微米之间。在沟槽2具有倾斜侧壁的情况下，深宽比是沟槽深度d和平均沟槽宽度之间的比率。
沟槽2可以以各种方式实现。在图6至图8中示意性地图示用于实现沟槽2的一些示例，并且在下面进行解释。在图6至图8的每个中，仅图示一个沟槽2。在晶体管器件中，多个沟槽2可以与根据图6至图8的示例中的仅一个一致。根据另一示例，不同类型的沟槽可以被布置在相同的晶体管器件中。
参照图6，沟槽2可以包括在沟槽底部23和源极接触4之间的腔体21。源极接触4可以具有接触插塞的形式并且封闭沟槽2。可选地，电介质层22(在图6中以虚线图示)被布置在腔体21和台面区112之间。在腔体21和源极接触4之间可以布置有进一步的电介质层23。电介质层22、23例如是氧化物层。
根据一个示例，沟槽2是真空沟槽。也就是，腔体21中的压力显著低于大气压力，其大约为1巴(≈1013hPa)。根据一个示例，腔体21中的压力小于大气压力的1%、小于大气压力的0.1%、或甚至小于大气压力的0.01%。根据帕邢定律的真空沟槽提供高电压阻断能力。也就是，真空沟槽可以承受在沿着沟槽的不同位置之间的高电压。
根据另一示例，腔体21填充有气体，诸如例如不可离子化的气体。在该示例中，腔体21中的压力可以对应于大气压力。然而，还可能的是腔体21中的压力高于或低于大气压力。
根据图7中图示的另一示例，沟槽在沟槽底部23和源极接触4之间完全被电介质24填充。根据一个示例，电介质24是固体的，诸如例如为氧化物、氮化物等。可选地，在电介质23中包括空隙25，其中空隙25可以有助于避免或减小半导体本体100中的机械应力。机械应力可能由半导体本体100的半导体材料和电介质的不同的热膨胀系数产生。空隙25可以被填充有气体。空隙25中的压力25可以对应于。
参照前述，沟槽可以延伸通过第一半导体层110进入到第二半导体层120中。然而，这仅是示例。
根据图8中图示的另一示例，沟槽2可以延伸到第一半导体层110中并且终止于第一半导体层110中，从而沟槽底部23与第二半导体层120间隔开。根据一个示例，在沟槽底部23和第二半导体层120之间在竖向方向z上的距离例如在100纳米和2微米之间。根据另一示例，沟槽深度d在第一半导体层110的厚度(竖向方向上的尺寸)的50%和90%之间。在图8中，仅图示一个沟槽2的轮廓。沟槽2可以是根据图6和图7的任何一个示例实现的。
下面参照图9和图13至图18解释至少部分地集成在半导体本体100的每个台面区112中的至少一个晶体管单元1的不同示例。图9和图13至图18中的每个图示半导体本体100的区段的竖向横截面视图，其中图示的区段包括台面区112的一个区段和在第一横向方向x上邻接台面区112的两个沟槽2。在图9和图13至图18中未图示第二半导体层120。
贯穿于晶体管器件，晶体管单元1可以是以相同的方式实现的。也就是，每个晶体管单元1可以是根据图9和图13至图18中图示的示例中的仅一个示例实现的。然而，这仅是示例。还可能的是利用不同的晶体管单元来实现一个晶体管器件。
参照图9和图13至图18，每个晶体管单元1包括源极区12、与源极区12邻接的本体区13、以及漂移区11。漂移区11被布置在本体区13和漏极区31之间，并且可以与漏极区31邻接(当省略可选的缓冲区32时)或者与缓冲区32邻接。更进一步地，每个晶体管单元1包括栅极电极14，其被布置为相邻于本体区13并且被通过栅极电介质15与本体区13介电绝缘。栅极电极14被连接到在图中仅示意性地图示的栅极节点G。栅极电极14(以常规方式)用于控制沿着栅极电介质15的在本体区13中的导电沟道。当晶体管器件工作时，沟道由施加在栅极节点G和源极节点S之间的电压(栅极-源极电压)控制。栅极电极14可以例如包括金属或掺杂的多晶硅。
取决于沟槽2的形状，可以以各种方式实现栅极电极14。下面参照图10至图12解释不同的示例。这些图中的每个示意性地图示半导体本体100的一个区段的顶视图，并且示意性地图示沟槽2和(多个)栅极电极14的形式(形状)。在图10至图12中，沟槽2是由粗线或点表示的，并且栅极电极14是由虚线表示的。在图10至图12中未图示晶体管器件的其它部分。
在图10中图示的示例中，沟槽2是细长沟槽。在该示例中，栅极电极14是本质上平行于沟槽2行进的细长电极。
在图11至图12中图示的示例中，沟槽2是针状沟槽。在这些示例中，栅极电极14形成栅格。例如，栅格可以具有如在图11中图示的矩形栅格的形状，或者如在图12中图示的六边形栅格的形状。
晶体管器件的晶体管单元1被并联连接。这是通过将多个晶体管单元1的栅极电极14连接到栅极节点G并且通过将多个晶体管单元1的源极区12和本体区13连接到源极节点S来实现的。更进一步地，每个晶体管单元11使其漂移区11连接到漏极区31，其中漏极区31被连接到漏极节点D。
每个晶体管单元1的源极区12和本体区13被经由源极接触4中的相应的源极接触连接到源极节点。为此，源极区和本体区12、13的每个连接到位于沟槽2中的相应的源极接触4。源极接触4和源极节点S之间的连接，以及栅极电极14和栅极节点G之间的连接在图9和图13至图19中仅被示意性地图示。这些连接可以是使用任何种类的金属化层和/或多晶硅层以常规方式实现的。
根据一个示例，漂移区11、源极区12、漏极区31和可选的缓冲区32是第一掺杂类型(导电类型)的掺杂区，并且本体区13是与第一掺杂类型互补的第二掺杂类型(导电类型)的掺杂区。晶体管器件可以被实现为n型器件或p型器件。在n型器件中，第一掺杂类型是n型并且第二掺杂是p型。在p型器件中，第一掺杂类型是p型并且第二掺杂类型是n型。例如，铝(Al)或硼(B)原子可以被用作为p型掺杂剂原子，并且氮(N)或磷(P)原子可以被用作为n型掺杂剂原子。
更进一步地，具有多个晶体管单元的晶体管器件可以被实现为增强型器件(常断型器件)或耗尽型器件(常通型器件)。在增强型器件中，如在图9和图13至图19中图示那样，本体区13邻接栅极电介质15。除了本体区13之外，耗尽型器件还包括第一掺杂类型(与源极区12和漂移区11相同的掺杂类型)的沟道区。沟道区被布置在栅极电介质15和本体区13之间，并且从源极区12延伸到漂移区11。然而，这样的沟道区在图9和图13至图19中未被图示。
根据一个示例，源极区12的掺杂浓度是从1E18cm-3和5E20cm-3之间选择的；对于增强型器件而言，本体区13的掺杂浓度是从1E17cm-3和1E18cm-3之间选择的，并且对于耗尽型器件而言是从1E10cm-3和1E16cm-3之间选择的；并且漂移区11的掺杂浓度是从1E15cm-3和8E17cm-3之间选择的。
晶体管器件可以在正向偏置模式或反向偏置模式下工作。在正向偏置模式中，在漏极节点D和源极节点S之间施加电压，使得在漂移区11和本体区13之间形成的pn结被反向偏置。例如，当在漏极节点D和源极节点S之间施加正电压时，n型晶体管器件以正向偏置模式工作。在该工作模式中，晶体管器件取决于栅极-源极电压进行传导，其中当栅极-源极电压使得沿着栅极电介质15在源极区12和漂移区11之间生成导电沟道时，晶体管器件进行传导。等同地，当施加在漏极节点D和源极节点S之间的电压正向偏置晶体管器件并且沿着栅极电介质15的导电沟道被中断时，晶体管器件阻断。
在反向偏置模式中，漏极节点D和源极节点S之间的电压的极性使得在本体区13和漂移区11之间形成的pn结被正向偏置。在该工作模式中，晶体管器件独立于栅极-源极电压而进行传导。更进一步地，在反向偏置模式中，晶体管器件处于双极模式，其是其中电子和空穴出现在漂移区11中的工作模式。在该工作模式中，本体区13将电子和空穴中的一种注入到漂移区11中，并且漏极区31将电子和空穴中的另一种注入到漂移区11中。
在正向偏置模式中，当晶体管器件处于断开状态时，也就是当沿着栅极电介质15的导电沟道被中断时，空间电荷区(耗尽区)在漂移区11中在漂移区11和本体区13之间的pn结处开始扩展。施加在漏极节点D和源极节点S之间的电压越高，该耗尽区朝向漏极区31扩展得越远。
根据一个示例，在图9和图13至图19中示出的沟槽2是第一沟槽，并且源极区12和本体区13是平行于沟槽2行进的细长区。源极区12和本体区13可以被跨第一沟槽的可选的第二沟槽中断。在后者的情况下，源极区12：(a)可以被实现为沿着第一沟槽延伸并且被第二沟槽中断的细长区，其中源极接触可以在第二沟槽中被省略并且被由绝缘插塞替代；或者(b)可以被实现为环形形状的区(在水平平面中)，每个具有沿着第一沟槽延伸的第一区段和沿着第二沟槽延伸的第二区段。
在图9中示出的示例中，两个晶体管单元1被集成在台面区112中。在该示例中，晶体管单元1的漂移区11是由连续的半导体区形成的。漂移区11邻接本体区13，从而在漂移区11和本体区13之间可用的pn结直接形成在本体区13和漂移区11之间。根据一个示例，漂移区11是具有台面区112的基本掺杂浓度的半导体区。更进一步地，在图9中示出的示例中，两个晶体管单元1的栅极电极14是由一个电极形成的，并且两个晶体管单元1的栅极电介质15是由邻接公共栅极电极14的一个电介质层形成的。
在图9中示出的示例中，栅极电介质14被布置在从第一表面101延伸到半导体本体100中的沟槽中。然而，这仅是示例。根据另一示例(未示出)，栅极电极14被实现为布置在第一表面101的顶部上的平面栅极电极。在该示例中，漂移区11包括延伸到第一表面101的漂移区区段。具有平面栅极电极的晶体管单元是通常已知的，从而在这方面不要求进一步的解释。
图13图示根据图9的晶体管器件的修改。为了保护栅极电介质15免受高介电场影响，根据图13的晶体管器件包括与漂移区11的掺杂类型互补的掺杂类型的半导体区16，其中这些半导体区16邻接源极接触4。这些半导体区16在第一横向方向x上彼此间隔开并且形成JFET(结型场效应晶体管)，其中漂移区11的区段被布置在两个半导体区16之间。半导体区16在下面也被称为JFET区。JFET区的掺杂浓度例如是从1E18cm-3和1E20cm-3之间选择的。
参照前述，在正向偏置模式中，当晶体管器件处于断开状态时，也就是当沿着栅极电介质15的导电沟道被中断时，空间电荷区(耗尽区)在漂移区11中在漂移区11和本体区13之间的pn结处开始扩展。施加在漏极节点D和源极节点S之间的电压越高，该耗尽区朝向漏极区31扩展得越远。扩展的耗尽区与电场关联。
在根据图13的晶体管器件中，耗尽区也在JFET区16和漂移区11之间的pn结处开始扩展。JFET区16的掺杂浓度和JFET区16之间在第一横向方向x上的距离彼此适配，以使得当漏极-源极电压达到预先限定的电压电平时布置在JFET区16之间的漂移区区段被完全耗尽。预先限定的电压电平低于可能创建适合于损坏栅极电介质15的电场的电压电平。以此方式，JFET区16保护栅极电介质15免受高电场的影响。
图14图示在图13中示出的示例的修改。在图14中示出的示例中，仅一个晶体管单元被集成在台面区112中。为此，本体区13和源极区12仅邻接栅极沟槽的一个侧壁。“栅极沟槽”是栅极电极14和栅极电介质15位于其中的沟槽。在该示例中，JFET区16中的一个可以在与其中布置有源极区12和本体区13的一侧相对的一侧上邻接栅极沟槽。两个JFET区16都邻接相应的源极接触4。
在此说明的示例中，将栅极沟槽绘制成具有竖向侧壁。然而，这仅是示例。根据另一示例(未图示)，栅极沟槽的侧壁是倾斜的。在该示例中，栅极沟槽的相对的侧壁可以对应于SiC半导体本体的不同晶面。在SiC半导体本体中，存在其中诸如n型器件中的电子的电荷载流子具有比在其它晶面中高的迁移率的晶面。当沿着栅极电介质15形成的沟道区位于提供更高的电荷载流子迁移率的这样的晶面内时，这种更高的电荷载流子迁移率可以造成更低的沟道电阻。例如，这样的晶面包括a面或m面。根据一个示例，在图14中示出的类型的晶体管器件中，本体区13和栅极电介质15之间的界面在提供高载流子迁移率的晶面中，诸如在a面或m面中。
在图13和图14中示出的示例中，本体区13和JFET区16中的每个邻接相应的源极接触4。然而，这仅是示例。根据图15中图示的另一示例，本体区13被经由JFET区连接到源极接触4，从而JFET区16位于本体区15和源极接触4之间。源极区4在第一横向方向x上沿着JFET区16延伸，并且与源极接触4一起延伸到沟槽2。
图16图示在图13和图14中示出的示例的修改。在图16中示出的示例中，源极接触4包括横向延伸41，其在第一横向方向x上延伸超过源极接触4的其余部分，并且沿着JFET区16延伸到源极区12。可选地，横向延伸41还邻接本体区13的区段。
图17图示超结晶体管器件的晶体管单元1的一个示例。图17中示出的类型的晶体管单元在下面被称为超结晶体管单元。超结晶体管单元1包括被连接到源极节点S并且邻接漂移区11的补偿区17。根据图17的晶体管单元是基于根据图15的晶体管单元的，并且包括邻接源极接触4的JFET区16。补偿区17邻接JFET区16，从而补偿区17被经由JFET区16连接到源极接触4和源极节点S。
根据一个示例，补偿区17的掺杂浓度是从5E16cm-3和5E18cm-3之间选择的。
根据一个示例，补偿区17在竖向方向z上的尺寸是第一半导体层110的厚度的至少50%、至少70%或至少90%。补偿区17可以被实现为使得其在竖向方向z上与漏极区31或可选的缓冲区32间隔开，或者使得其邻接漏极区31或可选的缓冲区32。补偿区17可以邻接沟槽2(如所图示那样)或者可以在第一横向方向x上与沟槽2间隔开(未图示)。
在图9和图13至图17中图示的示例中，每个晶体管单元1的漂移区11是由具有第一半导体层110的基本掺杂浓度——并且因此具有台面区112的基本掺杂浓度——的掺杂区形成的。源极区12、本体区13、JFET区16和补偿区17可以是通过在此在下面进一步解释的注入处理形成的。
图18示出根据图17的晶体管单元的修改。在根据图18的示例中，漂移区11是沿着补偿区17从JFET区16延伸到缓冲区32或漏极区31(当省略缓冲区31时)的注入区。补偿区17可以延伸到缓冲区32或漏极区31(未图示)，或者可以与缓冲区32或漏极区31间隔开(如所图示那样)。在第一横向方向x上，漂移区11被布置在补偿区17和区10之间，其中区10具有与第一半导体层110和台面区112的基本掺杂浓度对应的掺杂浓度。
在图18中示出的示例中，漂移区11与本体区13和栅极电介质15间隔开。因此，漂移区11与在本体区13中沿着栅极电介质15延伸的沟道区间隔开。为了将漂移区11连接到沟道区，晶体管单元1进一步包括第一掺杂类型的掺杂区18，其在下面被称为电流扩布区。电流扩布区18从栅极电介质15延伸到漂移区11，从而在导通状态下，电流可以从源极区12在本体区13和电流扩布区19中沿着栅极电介质15流动到漂移区11，并且经由漂移区11流动到漏极区32。在该示例中，本体区13和漂移区11之间的pn结被形成在本体区13和电流扩布区18之间。例如，电流扩布区18的掺杂浓度高于漂移区18的掺杂浓度。根据一个示例，电流扩布区18的掺杂浓度是从漂移区的掺杂浓度的2倍和100倍之间选择的，特别是从2倍和20倍之间选择的。在绝对值上，电流扩布区18的掺杂浓度是从1E16cm-3和5E17cm-3之间选择的。
下面解释用于形成晶体管单元1的源极区12和本体区13、JFET区16以及漂移区11和补偿区17的方法的各种示例。
图19A至图19C图示用于形成源极区12和本体区13的方法的一个示例。源极区12和本体区13可以是在形成具有源极接触4的沟槽2之前或者在形成具有源极接触4的沟槽2之后形成的。在图19A至图19C中以虚线图示沟槽2和对应的源极接触4。图19A至图19C中的每个示出在形成源极区和本体区13的方法期间半导体本体100的一个区段的竖向横截面视图。
参照图19A，方法包括经由第一表面101将第一类型的掺杂剂原子注入到半导体本体100中以形成包括第一掺杂类型的掺杂剂原子的第一注入区12'。半导体本体100中的第一注入区12'的位置和大小本质上对应于源极区12的合期望的大小和位置。
参照图19B，方法进一步包括经由第一表面101将第二类型的掺杂剂原子注入到半导体本体100中，以便形成包括第二掺杂类型的掺杂剂原子的第二注入区13'。第二注入区13'的位置和大小本质上对应于本体区13的合期望的大小和位置。
参照图19C，方法进一步包括退火处理，以便激活注入的第一类型的掺杂剂原子和第二类型的掺杂剂原子，以便基于第一注入区12'形成源极区12并且基于第二注入区13'形成本体区13。在图19A和图19B中图示的注入处理中，通过适当地调整注入剂量来调整源极区12和本体区13的掺杂浓度。根据一个示例，退火处理在1500℃和1800℃之间的温度下发生。持续时间例如在5分钟和120分钟之间。
形成第一注入区12'和第二注入区13'中的每个可以仅包括一个相应的注入处理。然而，这仅是示例。根据另一示例，可以使用两个或更多个注入处理来形成第一注入区12'和第二注入区13'中的每个，其中用于形成第一注入区12'和第二注入区13'之一的两个或更多个注入处理可以在注入能量和注入剂量方面不同。
虽然在图19A至图19C中图示的示例中第一注入区12'是在第二注入区13'之前形成的，但是这仅是示例。还可能的是在第一注入区12'之前形成第二注入区13'。
参照图19C，形成源极区12和本体区13包括退火处理。在图19A至图19C中示出的示例中，紧接在形成第一注入区12'和第二注入区13'之后图示退火处理。然而，这仅是示例。退火处理可以在形成第一注入区12'和第二注入区13'之后的任何时间发生。这包括退火处理在形成第一注入区12'和第二注入区13'以及进一步的注入区(诸如用于形成JFET区16、补偿区17或漂移区11的注入区)之后发生。
图20A至图20B图示用于形成JFET区16的方法的一个示例。根据图20A至图20B的方法包括在形成具有源极接触4的沟槽2之后形成JFET区16。参照图20A，方法包括经由第一表面101将第二类型的掺杂剂原子注入到半导体本体100中以便形成第三注入区16'。第三注入区16'的位置和大小本质上对应于JFET区16的合期望的大小和位置。形成第三注入区16'包括在第一表面101的顶部上形成注入掩模201，其中注入掩模201使第一表面101的第二类型的掺杂剂原子要被注入到其中的那些区不被覆盖，以便形成第三注入区16'。参照图20A，形成第三注入区16'以使得其邻接沟槽2和源极接触4。
第一注入区12'和第二注入区13'在图22A中是以虚线图示的。这些区可以是在形成第三注入区16'之前或之后形成的。
参照图20A，选择用于形成第三注入区16'的注入处理中的注入能量，使得在竖向方向z上并且如从第一表面101看到那样，第三注入区16'在第一注入区12'下方。因此，形成第三注入区16'和基于第三注入区16'形成JFET区16不影响形成源极区12，从而源极区12在第一横向方向x上并且沿着JFET区16延伸到沟槽2中的源极接触4。
基于第三注入区16'形成JFET区16包括退火处理。图20B示出在退火处理之后以及在移除注入掩模201之后的源极区12和本体区13以及JFET区16。
图21A至图21D图示根据图20A至图20B的方法的修改。参照图21A，方法包括在形成沟槽2之前通过经由第一表面101将第二类型的掺杂剂原子注入到半导体本体100中来形成第三注入区16'。注入第二类型的掺杂剂原子包括在第一表面101的顶部上形成注入掩模201，其中注入掩模201使第一表面101的第二类型的掺杂剂原子要被注入到其中的那些区段不被覆盖。
参照图21B至图21C，方法进一步包括形成沟槽2。形成沟槽2包括形成蚀刻掩模202，其中蚀刻掩模202使第一表面101的其中沟槽2要被蚀刻的那些区段不被覆盖。根据一个示例，蚀刻掩模202被形成为使得其覆盖注入掩模201并且覆盖第一表面101的在第一横向方向x上邻接注入掩模201的区段，以便形成间隔部。在形成沟槽2之后，间隔部在第一横向方向x上的尺寸限定JFET区16的尺寸。
基于第三注入区16'形成JFET区16包括退火处理。该退火处理可以是与基于第一注入区12'和第二注入区13'形成源极区12和本体区13的相同退火处理。这些第一注入区12'和第二注入区13'可以是在形成第三注入区16'之前形成的，或者可以是在形成沟槽并且移除蚀刻掩模22和注入掩模201之后形成的。第一注入区12'和第二注入区13'以及源极区12和本体区13在图21A至图21C中是以虚线图示的。
用于激活注入的掺杂剂原子的退火处理4可以在蚀刻沟槽之前或之后发生。仅为了说明的目的，假设在形成沟槽2之后发生退火处理，从而图21C示出第一注入区12'、第二注入区13'和第三注入区16'(而不是源极区12、本体区13和JFET区16)。图21D示出在退火处理之后的半导体本体100，具有沟槽2以及源极区12、本体区13和JFET区16。
在根据图21A至图21D的方法中，第三注入区16'被形成为使得在竖向方向z上其被布置在第一注入区12'下方。因此，在退火处理之后，源极区12沿着JFET区16延伸到沟槽2，其中要形成源极接触4。
图22A至图22B图示用于形成第三注入区16'的方法的另一示例。参照图22A，该方法包括经由沟槽2的侧壁将第二类型的掺杂剂原子注入到台面区112中。注入掩模203覆盖第一表面101，以便防止第二类型的掺杂剂原子注入到第一表面101中。在图22A中以虚线图示的第一注入区12'和第二注入区13'可以是在形成第三注入区16'之前或之后形成的。
在沟槽2是细长沟槽的情况下，形成注入区16'可以包括两个注入处理，用于沿着沟槽2的第一侧壁形成注入区16'的第一处理，以及用于沿着沟槽2的相对的第二侧壁形成注入区16'的第二处理。在沟槽是针状沟槽的情况下，可以使用多于两个的在不同方向上的注入以便形成注入区16'，以使得注入区16'围绕针状沟槽2。
图22B示出根据图22A的在形成第一注入区和第二注入区以及进行退火处理以形成源极区12、本体区13和JFET区16之后的布置。图22B示出在形成源极接触4之前的布置。应当注意，在根据图22A至图22B的示例以及在此解释的其它示例中，退火处理可以在形成源极接触4之后发生。
图23A至图23C图示根据图21A至图21C的方法的修改。根据图23A至图23C的方法与根据图21A至图21C的方法的不同之处在于，第三注入区16'被形成为使得其本质上延伸到第一表面101。因此，JFET区16(参见图23C)在第一横向方向x上被布置在源极区12和沟槽2之间。这同样适用于根据图22B的布置，其中JFET区16已经基于在竖向方向z上延伸到第一表面101的第三注入区16'而形成。
图24A至图24C图示用于形成横向沟槽延伸26的方法的一个示例。横向沟槽延伸26被形成为使得在形成源极区、本体区和JFET区之后其在第一横向方向x上延伸通过JFET区16到达源极区12。横向沟槽延伸有助于形成图16中示出的类型的源极接触4，其在横向上延伸超过JFET区16到达源极区12。
参照图24A，方法包括利用牺牲材料301填充沟槽，并且在第一表面101的顶部上形成蚀刻掩模204。蚀刻掩模204不覆盖JFET区16，并且限定最终晶体管器件中的源极接触4的横向延伸41在第一横向方向x上的尺寸。
参照图24B，方法进一步包括在半导体本体100的第一表面101中在邻接牺牲材料301的区中蚀刻腔体26。
图24C图示在移除蚀刻掩模204并且从沟槽2移除牺牲材料301之后根据图24B的布置。
图25图示用于形成第三注入区16'以使得其被布置在第一注入区12'下方的方法的另一示例。应当注意，可以在形成第三注入区16'之前或之后形成第一注入区12'。第一注入区12'以及第二注入区13'在图25中是以虚线图示的。
参照图25，方法包括经由沟槽2的侧壁之一将第二类型的掺杂剂原子注入到台面区112中，其中保护层206覆盖侧壁的第二类型的掺杂剂原子不被注入到其中的那些区段，并且其中在完成的晶体管器件中，源极区12邻接沟槽侧壁以便与源极接触4接触。
以上关于用于形成注入区16'的多个注入处理在图22A的视图中解释的所有内容相应地适用于根据图25的方法。
图26A至图26C图示用于形成保护层206的方法的一个示例。参照图26A，方法包括形成覆盖半导体本体100的第一表面101的注入掩模205，以及利用牺牲材料302部分地填充沟槽2。利用牺牲材料302部分地填充沟槽2包括填充沟槽2以使得牺牲层302不覆盖侧壁的在其上要产生保护层206并且要被保护以免掺杂剂原子注入到其中的那些区段。
根据一个示例，注入掩模是与用于将沟槽2蚀刻到半导体本体100中的掩模相同的掩模(蚀刻掩模)。也就是，方法可以包括在第一表面101的顶部上形成蚀刻掩模101、使用蚀刻掩模蚀刻沟槽2、以及将蚀刻掩模保留在位作为注入掩模205。利用牺牲材料部分地填充沟槽2可以包括利用牺牲材料302完全填充沟槽2并且将牺牲材料向下回蚀到合期望的竖向位置。
图26B示出在形成保护层206之后的布置。形成保护层206可以包括在整个布置的顶部上沉积保护层，以及执行各向异性蚀刻处理，各向异性蚀刻处理从水平表面移除保护层，并且在竖向表面上留下保护层，诸如沟槽的侧壁区段和注入掩模205的竖向侧壁。
图26C示出在形成保护层206并且从沟槽2移除牺牲材料302之后的布置。
参照图17和图18，晶体管单元1可以被实现为超结晶体管单元，其中这些晶体管单元1中的每个包括第二掺杂类型的至少一个补偿区17。图27图示用于沿着沟槽2的沟槽侧壁形成补偿区17的方法的一个示例。根据该示例，形成补偿区17包括在封闭沟槽2之前，也就是在形成源极接触4之前，经由沟槽侧壁将第二类型的掺杂剂原子注入到台面区112中。图27示出在处理的不同阶段的半导体本体100的一个区段的竖向横截面视图。
参照图27，方法包括至少一个第一注入处理，其中第二类型的掺杂剂原子被经由沟槽侧壁注入到台面区112中，以沿着沟槽侧壁在台面区112中形成第四注入区17'。第四注入区的大小和位置本质上等于补偿区17的合期望的大小和位置，其中补偿区17在退火处理中是由第四注入区17'形成的。
第四注入区17'可以是在形成第一注入区12'和第二注入区13'(其在图27中以虚线图示)之前或之后形成的，并且可以是在形成可选的第三注入区16'(其在图27中未示出)之前或之后形成的。退火处理可以是与基于第一注入区12'和第二注入区13'形成源极区12和本体区13和/或基于第三注入区16'形成可选的JFET区16的相同的退火处理。
参照图27，在注入处理之前，注入掩模207可以被形成在第一表面101的顶部上，以用于形成第四注入区17'。注入掩模207被配置为防止掺杂剂原子被注入到第一表面101中。根据一个示例，注入掩模207与在用于形成沟槽2的蚀刻处理中使用的蚀刻掩模相同。
图27图示将掺杂剂原子注入到沟槽2的两个相对的侧壁的第一侧壁中，以便沿着第一侧壁形成第四注入区17'。不用说，相同类型的处理可以被用于沿着相对的侧壁形成进一步的第四注入区。
参照图27，第四注入区17'在竖向方向z上从第一表面101朝向第二半导体层110延伸。第四注入区17'在竖向方向z上的尺寸取决于在注入处理中使用的注入角度。第四注入区17'的竖向尺寸可以是通过取决于沟槽宽度w和注入掩模207的厚度适当地选择注入角度来调整的。注入掩模207的厚度是注入掩模207在竖向方向z上的尺寸。基本上，在沟槽2的给定宽度和注入掩模207的给定厚度下，相对于竖向方向z的注入角度越小，第四注入区17'在台面区112内沿着竖向方向z延伸得越深。参照图27，可以调整注入角度，使得第四注入区17'在竖向方向z上与第二半导体层120间隔开。然而，这仅是示例。根据另一示例，调整注入角度以使得第四注入区17'延伸到第二半导体层120中。更进一步地，仅为了说明的目的，在图27中示出的示例中，沟槽2延伸到第二半导体层120中。
取决于注入角度来调整注入处理中第二类型的掺杂剂原子的注入剂量，使得补偿区17(其在退火处理中基于第四注入区17'形成)具有合期望的掺杂浓度。
根据一个示例，形成补偿区17可以包括形成补偿区17以使得其包括具有不同掺杂浓度的不同区段，从而补偿区17具有在竖向上变化的掺杂浓度。这可以是通过形成第四注入区的两个或更多个子区段实现的，其中这些子区段中的每个在竖向方向z上从第一表面101延伸，并且其中不同的子区段具有不同的竖向尺寸。形成子区段中的每个包括注入处理，其中注入处理中的注入角度是不同的，以便实现子区段的不同的竖向尺寸。
在根据图27的注入处理中，一些掺杂剂原子可能在沟槽侧壁21、22处被散射，其中一些散射的掺杂剂原子可能在沟槽2的底部下方的第二半导体层120中终止。在图27中，参考标号17"指明在注入处理中由散射的掺杂剂原子得到的注入区。在退火处理中，掺杂区得自于由散射原子形成的注入区17″。根据一个示例，第二半导体层120的第一掺杂类型的掺杂浓度显著高于得自于散射的掺杂剂原子的掺杂区的掺杂浓度，从而第二掺杂类型的散射的掺杂剂原子不负面地影响晶体管器件的功能。
在沟槽2是细长沟槽的情况下，形成注入区17'可以包括两个注入处理，用于沿着沟槽2的第一侧壁形成注入区17'的第一处理，以及用于沿着沟槽2的相对的第二侧壁形成注入区17'的第二处理。在沟槽是针状沟槽的情况下，可以使用多于两个的在不同方向上的注入，以便形成注入区17'，使得注入区17'围绕针状沟槽2。
如上面解释那样，晶体管单元1的漂移区11可以是由第一半导体层110的具有第一半导体层110的基本掺杂的区段形成的。在这种情况下，为了形成超结晶体管单元，可以将第二类型的掺杂剂原子注入到台面区112中作为用于形成补偿区17的基础。根据在图18中图示的另一示例，晶体管单元的漂移区11是形成在台面区112中的掺杂区。
形成这种类型的漂移区11可以包括：经由沟槽侧壁将第一掺杂类型的掺杂剂原子注入到台面区112中以形成第五注入区11'；以及退火处理。退火处理基于第五注入区11'形成漂移区11。
图28示出在除了第四注入区17'之外还形成第五注入区11'之后的半导体本体100的一个区段的竖向横截面视图。用于形成第四注入区17'的相同类型的处理可以被用于形成第五注入区11'。
在沟槽2是细长沟槽的情况下，形成注入区11'可以包括两个注入处理，用于沿着沟槽2的第一侧壁形成注入区11'的第一处理，以及用于沿着沟槽2的相对的第二侧壁形成注入区11'的第二处理。在沟槽是针状沟槽的情况下，可以使用多于两个的在不同方向上的注入，以便形成注入区11'，使得注入区11'围绕针状沟槽2。
参照图27和图28，第四注入区17和第五注入区11'可以延伸到第一表面101。根据一个示例，分别由第四注入区和第五注入区得到的补偿区17和漂移区11的掺杂浓度比源极区12和本体区13的掺杂浓度低得多，从而如参照图27和图28解释那样形成补偿区17和漂移区11不负面地影响将源极区和本体区连接到源极接触4(在图27和图28中未示出)。
图29图示用于形成沟槽2的方法的一个示例。应当注意，图29仅图示具有第一半导体层110和第二半导体层120的半导体的区段。未图示掺杂区，诸如源极区12、本体区13或JFET区16，其可以在形成沟槽2之前形成。更进一步地，仅为了说明的目的，假设形成沟槽2包括形成沟槽以使得它们延伸到第二半导体层120中。然而，方法不局限于该示例，而是还可以被用于形成终止于第一层110中的沟槽2。
形成沟槽2可以包括蚀刻处理。根据图29中图示的一个示例，蚀刻处理包括在第一表面101的顶部上形成蚀刻掩模301。蚀刻掩模301包括开口，在开口中半导体本体100的第一表面101未被覆盖。方法进一步包括在其中蚀刻掩模301没有覆盖第一表面101的那些区段中蚀刻半导体本体100。根据一个示例，蚀刻处理是各向异性蚀刻处理。调整蚀刻处理的持续时间，使得当已经达到合期望的沟槽深度时蚀刻处理结束。
图30A至图30H图示用于形成图6中示出的类型的沟槽结构的方法的一个示例，沟槽结构包括在沟槽2中的腔体21和被布置在腔体21上方的源极插塞4。图30A至图30H中的每个图示包括两个沟槽的半导体本体100的一个区段。更进一步地，在图30A至图30H中示出的示例中，沟槽2延伸到第二半导体层120中，然而这仅是示例。
参照图30A，方法包括利用牺牲插塞302部分地填充沟槽2。根据一个示例，牺牲插塞302包括可以被相对于半导体本体100选择性地蚀刻的牺牲材料。根据一个示例，牺牲材料包括多晶硅或氧化物。氧化物是例如氧化硅(SiO2)，并且可以是基于沉积TEOS(四乙氧基硅烷)而形成的。通过牺牲插塞302“部分地填充”沟槽2包括填充沟槽2以使得牺牲插塞302不完全填充沟槽2。也就是，牺牲插塞302的上表面303在竖向方向z上与第一表面101间隔开，其中牺牲材料302的表面303和半导体本体100的第一表面101之间的距离本质上限定要形成的源极插塞5的竖向尺寸。这在下面解释。
参照图30B，方法进一步包括利用第一插塞231填充牺牲插塞302和第一表面101之间的间隙(残留沟槽)。基于根据图30B的第一插塞231形成在腔体和源极接触4(其也可以被称为源极接触插塞)之间的电介质层23。这在此将在下面进一步详细解释。第一插塞231包括氧化物，诸如例如氧化硅(SiO2)。
形成第一插塞231可以包括沉积插塞材料层，使得插塞材料层填充在牺牲材料302的顶部上的间隙(残留沟槽)并且覆盖半导体本体100的第一表面101。形成插塞材料层可以包括沉积处理。形成插塞231可以进一步包括平坦化插塞材料层，从而第一表面101不被覆盖并且插塞材料保留在牺牲材料302的顶部上的沟槽2中。保留在牺牲材料302的顶部上的插塞材料形成第一插塞231。
参照图30C，方法进一步包括在每个第一插塞231中形成开口232，其中开口232向下延伸通过第一插塞231到达牺牲插塞302。形成开口232可以包括使用蚀刻掩模(图30C中未示出)的蚀刻处理。
参照图30D，方法进一步包括经由形成在第一插塞231中的开口232移除牺牲材料302。移除牺牲材料302可以包括各向同性蚀刻处理，其中牺牲材料302被相对于半导体本体100和第一插塞231选择性地移除，从而在插塞231下方在沟槽2中形成空隙21'。例如，如果牺牲插塞302包括多晶硅，则TMAH(四甲基氢氧化铵)可以被用于选择性地移除牺牲插塞302。
参照图30E至图30H，方法进一步包括封闭第一插塞231中的开口232并且部分地移除第一插塞231以便形成完成的晶体管器件的电介质层23。
根据一个示例，封闭插塞231的开口232是在低压(真空)气氛中发生的，从而在封闭空隙21'之后空隙21'中的压力本质上等于封闭插塞的处理中的环境压力。该压力可以显著低于大气压力。根据一个示例，封闭插塞231中的开口232包括高密度等离子体处理(HDP处理)，其中沉积诸如氧化物的插塞材料233。该处理的持续时间可以被选择以使得第一插塞231中的开口232完全被插塞材料23封闭。
参照图30E，可以在根据图30D的结构的每个表面上沉积插塞材料，从而在封闭开口232之前，插塞材料也被沉积在沟槽2的侧壁和底部上。沉积在沟槽2中的插塞材料形成之前在此解释的可选的电介质层22。由于处理的性质，与沿着侧壁相比电介质层22在每个沟槽2的底部处可以更厚。
根据一个示例，在发起封闭开口232的处理(诸如HDP处理)之前，在沟槽2的侧壁和底部上形成氧化物层(未示出)。形成氧化物层可以包括热氧化处理。氧化物层可以有助于减少在沟槽2和半导体本体100的邻接的半导体材料之间的界面处的表面电荷。
如在图30E中图示那样，插塞材料也可以被沉积在半导体本体100的第一表面101上。可以在平坦化处理中移除沉积在第一表面101上的插塞材料234，其中该处理的结果在图30F中图示。平坦化处理包括例如化学和/或机械抛光处理。
参照图30G，方法进一步包括部分地移除每个插塞231以形成电介质层23和在电介质层23和第一表面101之间的间隙或沟槽24。根据一个示例，部分地移除插塞231包括选择性的蚀刻处理，其中插塞231被相对于半导体本体100的半导体材料选择性地蚀刻。
参照图30H，方法进一步包括在电介质层23上方在沟槽25中形成源极接触4。形成源极接触4可以包括沉积导电层，使得沟槽25被完全填充并且半导体本体100的第一表面101被导电层覆盖。形成源极接触4可以进一步包括从第一表面101移除导电层，从而导电材料保留在沟槽25中以形成源极接触4。
形成源极接触4的导电层可以仅包括一种导电材料，或者可以包括具有两种或更多种不同导电材料的层堆叠。导电材料的示例包括：金属，诸如镍(Ni)、钛(Ti)、铝(Al)或钨；诸如氮化钛TiN氮化物；或硅化物，诸如硅化钛(TiSi)、硅化铝(AlSi)。
从第一表面101移除导电层可以包括平坦化处理，诸如化学和/或机械抛光处理，其中半导体本体100可以充当停止层。
可以容易地修改根据图30A至图30H的方法，以利用电介质层填充源极接触4下面的沟槽2(如图7中图示那样)。在这种情况下，可以形成电介质插塞来代替在图30A中图示的牺牲插塞，并且利用导电材料填充电介质插塞上方的间隙，以便形成源极接触。
参照前述，每个晶体管单元1包括栅极电极14和栅极电介质15，其中栅极电极14和栅极电介质可以被形成在栅极沟槽中。在栅极沟槽中形成栅极电极14和栅极电介质15可以包括形成栅极沟槽、在栅极沟槽的侧壁和底部上形成栅极电介质15、以及利用栅极电极材料填充在形成栅极电介质5之后剩余的残留沟槽以形成栅极电极。这种类型的处理是通常已知的。栅极电极14和栅极电介质15可以是在形成沟槽2之前或形成沟槽2之后形成的。根据一个示例，栅极电极14和栅极电介质15是在形成沟槽2、腔体21和利用插塞材料封闭的第一插塞231之后并且在形成源插塞4之前形成的。

Claims (15)

1.一种晶体管器件，包括：
SiC半导体本体(100)，其包括第一半导体层(110)；
多个沟槽(2)，每个沟槽从第一半导体层(110)的第一表面(111)延伸到第一半导体层(110)中；以及
多个晶体管单元(1)，每个晶体管单元被耦合到源极节点(S)，
其中第一半导体层(110)包括多个台面区(112)，每个台面区被形成在沟槽(2)中的邻近的两个沟槽之间，
其中在每个台面区(112)中，至少部分地集成有所述多个晶体管单元(1)中的至少之一，
其中晶体管单元(1)中的每个被经由相应的源极接触(4)连接到源极节点(S)，
其中源极接触(4)中的每个被布置在沟槽(2)中的相应的沟槽中并且与相应的沟槽(2)的底部(23)间隔开。
2.根据权利要求1所述的晶体管器件，
其中所述多个沟槽(2)中的至少一些包括在相应的沟槽底部(23)和源极接触(4)之间的腔体(21)。
3.根据前述权利要求中的任何一项所述的晶体管器件，
其中半导体本体(100)进一步包括第二半导体层(120)，
其中第二半导体层(120)的至少一个区段形成晶体管器件的漏极区(31)，以及
其中第一半导体层(110)被形成在第二半导体层(120)的顶部上。
4.根据权利要求3所述的晶体管器件，
其中沟槽(2)延伸通过第一半导体层(110)进入到第二半导体层(120)中。
5.根据前述权利要求中的任何一项所述的晶体管器件，
其中每个晶体管单元(1)包括：
源极区(12)，其被连接到源极接触(4)；
本体区(13)，其邻接源极区(12)；
漂移区(11)；以及
栅极电极(15)，其被布置成与本体区(13)相邻并且被通过栅极电介质(15)与本体区(13)介电绝缘。
6.根据权利要求4至5中的任何一项所述的晶体管器件，
其中每个晶体管单元(1)进一步包括：
补偿区(17)，其被布置成与漂移区(11)相邻并且连接到源极接触(4)。
7.根据权利要求4至6中的任何一项所述的晶体管器件，
其中每个晶体管单元(1)进一步包括：
JFET区(16)，其具有与本体区(13)相同的掺杂类型并且与本体区(13)相比被更高地掺杂，
其中JFET区与栅极电介质(15)间隔开并且邻接漂移区(11)和电流扩布区(18)中的至少之一。
8.根据权利要求7所述的晶体管器件，
其中JFET区(16)邻接源极接触(4)，以及
其中本体区(13)被通过JFET区(16)连接到源极接触(14)。
9.一种方法，包括：
在SiC半导体本体(100)的第一半导体层(110)中形成多个沟槽(2)，每个沟槽(2)从第一半导体层(110)的第一表面(111)延伸到第一半导体层(110)中；
形成源极接触(4)，其中每个源极接触被布置在沟槽(2)中的相应的沟槽中并且与相应的沟槽(2)的底部(23)间隔开；以及
形成多个晶体管单元(1)，使得每个晶体管单元(1)被经由相应的源极接触(4)耦合到源极节点(S)，并且使得每个晶体管单元(1)被至少部分地集成在所述多个台面区(112)中的相应的台面区中，每个台面区被形成在沟槽(2)中的邻近的两个沟槽之间。
10.根据权利要求9所述的方法，
其中形成每个晶体管单元(1)包括：
形成连接到源极接触(4)的源极区(12)；以及
形成邻接源极区(12)的本体区(13)，
其中形成源极区(12)包括通过经由第一表面(111)将掺杂剂原子注入到第一半导体层(110)中来形成第一注入区(12')，
其中形成本体区(13)包括通过经由第一表面(111)将掺杂剂原子注入到第一半导体层(110)中来形成第二注入区(12')，以及
其中形成源极区(12)和本体区(13)进一步包括退火处理。
11.根据权利要求10所述的方法，
其中形成每个晶体管单元(1)进一步包括形成JFET区(16)，以及
其中形成JFET(16)包括通过将掺杂剂原子注入到第一半导体层(110)中来形成第三注入区(16')。
12.根据权利要求11所述的方法，
其中注入掺杂剂原子以形成第三注入区(16')包括经由沟槽(2)中的相应的沟槽的侧壁将掺杂剂原子注入到第一半导体层(110)中。
13.根据权利要求12所述的方法，
其中经由侧壁注入掺杂剂原子包括通过保护层(206)部分地覆盖侧壁。
14.根据权利要求10至13中的任何一项所述的方法，
其中形成每个晶体管单元(1)进一步包括形成补偿区(17)，以及
其中形成补偿区(17)包括通过经由沟槽(2)中的相应的沟槽的侧壁将掺杂剂原子注入到第一半导体层(110)中来形成第四注入区(17')。
15.根据权利要求10至14中的任何一项所述的方法，
其中每个晶体管单元(1)进一步包括漂移区(11)，以及
其中形成漂移区(11)包括通过经由沟槽(2)中的相应的沟槽的侧壁将掺杂剂原子注入到第一半导体层(110)中来形成第五注入区(11')。
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