CN113838908A - 包括沟槽栅极结构和掩埋遮蔽区的半导体器件和制造方法 - Google Patents

包括沟槽栅极结构和掩埋遮蔽区的半导体器件和制造方法 Download PDF

Info

Publication number
CN113838908A
CN113838908A CN202110702978.2A CN202110702978A CN113838908A CN 113838908 A CN113838908 A CN 113838908A CN 202110702978 A CN202110702978 A CN 202110702978A CN 113838908 A CN113838908 A CN 113838908A
Authority
CN
China
Prior art keywords
region
trench
sidewall
dopant
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110702978.2A
Other languages
English (en)
Inventor
R·西米涅茨
W·扬切尔
D·卡默兰德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN113838908A publication Critical patent/CN113838908A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode

Abstract

公开了包括沟槽栅极结构和掩埋遮蔽区的半导体器件和制造方法。为了制造半导体器件(500)，第一掺杂剂被注入通过碳化硅本体(100)的第一表面(101)的第一表面区段(101a)。形成从第一表面(101)延伸到碳化硅本体(100)中的沟槽(450)。沟槽(450)包括第一侧壁表面(451)和相对的第二侧壁表面(452)。形成间隔物掩模(420)。间隔物掩模(420)至少覆盖第一侧壁表面(451)。第二掺杂剂被注入通过沟槽(450)底部表面(453)的被间隔物掩模(420)暴露的部分。第一掺杂剂和第二掺杂剂具有相同的导电类型。激活注入的第一掺杂剂和第二掺杂剂。第一掺杂剂形成直接邻接第二侧壁表面(452)的掺杂的顶部遮蔽区(161)。第二掺杂剂形成直接邻接底部表面(453)的掺杂的掩埋遮蔽区(162)。

Description

包括沟槽栅极结构和掩埋遮蔽区的半导体器件和制造方法
技术领域
本公开的示例涉及具有沟槽栅极结构和掩埋遮蔽区的半导体器件，特别是涉及碳化硅器件。其它示例有关制造具有沟槽栅极结构和掩埋遮蔽区的半导体器件的方法，特别是涉及制造碳化硅器件的方法。
背景技术
功率半导体器件典型地被用作为用于变换电能的电路中(例如在DC/AC转换器、AC/AC转换器或AC/DC转换器中，以及在驱动重电感负载的电路中(例如在 马达驱动器电路中))的开关和整流器。由于碳化硅(SiC)的介电击穿场强与硅相比是高的，因此SiC器件与它们的硅对应物相比可以显著地更薄并且可以示出更低的导通状态电阻。在与硅相比碳化硅中的掺杂剂原子的低扩散速度的情况下，与对于等效的硅器件而言的情况相比碳化硅中的掺杂区的形成通常要求更多的付出。
存在对于可以以更低的成本来高效地制造并且没有性能损失的碳化硅器件的需要。
发明内容
本公开的实施例涉及制造半导体器件的方法。第一掺杂剂被注入通过碳化硅本体的第一表面的第一表面区段。形成从第一表面延伸到碳化硅本体中的沟槽。沟槽包括第一侧壁表面和相对的第二侧壁表面。形成间隔物掩模。间隔物掩模至少覆盖第一侧壁表面。第二掺杂剂被注入通过沟槽底部表面的被间隔物掩模暴露的部分。第一掺杂剂和第二掺杂剂具有相同的导电类型。激活注入的第一掺杂剂和第二掺杂剂。第一掺杂剂形成直接邻接第二侧壁表面的掺杂的顶部遮蔽区。第二掺杂剂形成直接邻接底部表面的掺杂的掩埋遮蔽区。
本公开的另一实施例涉及一种半导体器件。半导体器件包括沟槽栅极结构、顶部遮蔽区和掩埋遮蔽区。沟槽栅极结构从第一表面延伸到碳化硅本体中，并且具有第一侧壁和相对的第二侧壁。顶部遮蔽区沿着第二侧壁从第一表面延伸到碳化硅本体中。掩埋遮蔽区沿着沟槽栅极结构的底部区域延伸。掩埋遮蔽区和顶部遮蔽区被连接。掩埋遮蔽区的被定向到顶部遮蔽区的第一横向边缘在沟槽栅极结构下方或者在顶部遮蔽区下方。
本领域技术人员在阅读以下详细描述并且查看随附附图时将认识到附加的特征和优点。
附图说明
随附附图被包括以提供对实施例的进一步理解，并且被合并在本说明书中并且构成本说明书的一部分。附图图示半导体器件和制造半导体器件的方法的实施例并且与描述一起用于解释实施例的原理。在以下的详细描述和权利要求中描述进一步的实施例。
图1A至图1G示出碳化硅本体的一部分的示意性竖向横截面视图，用于图示根据实施例的制造具有掩埋遮蔽区的半导体器件的方法。
图2示出碳化硅本体的一部分的示意性竖向横截面视图，用于图示根据实施例的使用间隔物掩模和倾斜的注入束来制造半导体器件的方法。
图3示出碳化硅本体的一部分的示意性竖向横截面视图，用于图示根据实施例的使用间隔物掩模和非倾斜或低倾斜的注入束来制造半导体器件的方法。
图4A至图4B示出碳化硅本体的一部分的示意性竖向横截面视图，用于图示根据实施例的使用间隔物掩模来制造半导体器件的方法，该间隔物掩模选择性地暴露用于非倾斜或低倾斜的注入束的一个沟槽侧壁表面。
图5示出碳化硅本体的一部分的示意性竖向横截面视图，用于图示根据实施例的使用间隔物掩模来制造半导体器件的方法，该间隔物掩模选择性地暴露用于倾斜的注入束的一个沟槽侧壁表面。
图6示出根据实施例的半导体器件的示意性竖向横截面视图，其中掩埋遮蔽区的两个横向边缘直接在沟槽栅极结构下方。
图7示出根据实施例的半导体器件的示意性竖向横截面视图，其中掩埋遮蔽区的第一横向边缘直接在沟槽栅极结构下方并且第二横向边缘直接在顶部遮蔽区下方。
图8A至图8B示出根据实施例的半导体器件的示意性竖向横截面视图和示意性横向掺杂剂分布示图，其中顶部遮蔽区具有比沟槽栅极结构低的竖向延伸。
图9至图10示出根据进一步的实施例的碳化硅器件的示意性竖向横截面视图。
具体实施方式
在以下的详细描述中参照随附附图，附图形成在此的一部分并且在附图中通过图示方式示出其中可以实践半导体器件和制造半导体器件的方法的具体实施例。要理解的是，在不脱离本公开的范围的情况下，可以利用其它的实施例并且可以作出结构或逻辑上的改变。例如，针对一个实施例图示或描述的特征可以被使用在其它实施例上或者与其它实施例结合使用以产生又一进一步的实施例。意图的是本公开包括这样的修改和变化。使用特定语言描述了示例，特定语言不应当被解释为限制所附权利要求的范围。附图并非是按比例的并且仅用于说明的目的。如果没有另外说明，则在不同的附图中对应的元素由相同的参考标号指明。
术语“具有”、“包含”、“包括”、“包括有”等是开放式的，并且术语指示所声明的结构、元素或特征的存在但是不排除附加的元素或特征的存在。量词“一”、“一个”和指代词“该”意图包括复数以及单数，除非上下文另外清楚地指示。
术语“电连接”描述在电连接的元素之间的永久的低电阻连接，例如相关的元素之间的直接接触或者经由金属和/或重掺杂的半导体材料的低电阻连接。术语“电耦合”包括被适配用于信号和/或功率传输的一个或多个的(多个)中间元素可以被连接在电耦合的元素之间，例如可控制以在第一状态下临时地提供低电阻连接并且在第二状态下临时地提供高电阻电解耦的元件。
安全工作区域(SOA)限定电压条件和电流条件，在该电压条件和电流条件下可以预期半导体器件在没有自损伤的情况下工作。SOA是由公布的针对器件参数的最大值——如最大连续负载电流、最大栅极电压以及其它的值——给出的。
各图通过挨着掺杂类型“n”或“p”指示“-”或“+”来图示相对掺杂浓度。例如，“n-”意指比“n”掺杂区的掺杂浓度低的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区高的掺杂浓度。相同的相对掺杂浓度的掺杂区未必具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。
针对物理尺寸给定的范围包括边界值。例如，从a到b的针对参数y的范围读作为a≤y≤b。这对于具有一个边界值(如“至多”和“至少”)的范围而言同样成立。
共形层具有沿着到共形层形成于其上的基底的界面实质上相同的厚度。共形层可能沿着基底的边缘、台阶或其它元素呈现边际厚度变化，但是如果厚度变化的幅度与共形层的平均厚度相比低则共形层仍然被认为是共形层。共形层可以是通过诸如CVD(化学气相沉积)、镀覆或ALD(原子层沉积)的薄膜沉积方法形成的。
术语“在…上”不被解释为仅意指“直接在…上”。相反，如果一个元素位于另一元素“上”(例如一层在另一层“上”或者在衬底“上”)，则进一步的组件(例如进一步的层)可以位于这两个元素之间(例如，如果一层在衬底“上”，则进一步的层可以位于该层和所述衬底之间)。
关于在半导体本体中形成的结构和掺杂区，如果在第二区和碳化硅本体的前侧处的第一表面之间的最小距离大于在第一区和第一表面之间的最大距离，则第二区在第一区“下方”。第二区或结“直接在第一区下方”，其中第一区和第二区到第一表面中的竖向投影或第一区和结到第一表面中的竖向投影重叠。竖向投影是正交于第一表面的投影。“水平平面”是平行于平坦的第一表面或平行于第一表面的共面表面区段的平面。
根据实施例，一种制造半导体器件的方法可以包括将第一掺杂剂注入通过碳化硅本体的第一表面的第一表面区段。
碳化硅本体可以具有两个本质上平行的主表面，其可以具有近似相同的形状和大小。碳化硅本体可以是半导体衬底(例如半导体晶片)的一体的部分。半导体衬底可以包括多个相同的或几乎相同的碳化硅本体，其被并置地形成在行和列中并且被通过笔直的切口通道彼此分离。碳化硅本体可以是圆柱体，例如直圆柱体。替换地，碳化硅本体可以是多边形的，例如矩形的或六边形的棱柱，例如直棱柱，具有或不具有倒圆的边缘。
碳化硅本体可以具有沿着两个水平方向的表面延伸。水平方向平行于x轴和y轴，其中x轴和y轴彼此正交。碳化硅本体可以具有沿着垂直于水平方向的竖向方向的厚度。竖向方向平行于z轴，z轴与x轴和y轴正交。
在下文中，水平方向也被称为横向方向。在前侧处的主表面被称为第一表面。在碳化硅本体的相对侧上的主表面被称为第二表面。
碳化硅本体的材料可以是单晶硅SiC(例如15R-SiC(具有15R多型的碳化硅))或者具有六方多型(如2H-SiC、4H-SiC或6H-SiC)的碳化硅。除了主要成分(例如硅和碳)之外，碳化硅本体还可以包括掺杂剂原子，例如氮(N)、磷(P)、铍(Be)、硼(B)、铝(Al)和/或镓(Ga)。碳化硅本体还可以包括进一步的杂质，诸如氢(H)、氟(F)和/或氧(O)。
第一掺杂剂可以是施主原子或受主原子。第一掺杂剂可以是利用高选择性而仅通过第一表面的第一表面区段注入的。在第一掺杂剂的注入期间，注入掩模可以覆盖第一表面的在第一表面区段的两侧上的进一步的表面区段。第一表面区段和进一步的表面区段可以是条带形状的，具有平行于x轴的纵轴并且具有沿着y轴的宽度。
可以形成从第一表面延伸到碳化硅本体中的沟槽。可以在移除或修改注入掩模之后形成沟槽。沟槽可以是条带形状的，具有平行于x轴的纵轴。沟槽可以被形成为使得沟槽开口直接邻接第一表面区段或者与第一表面区段的一部分重叠。换句话说，沟槽的一部分可以是通过第一表面区段的一部分和/或邻接的进一步的表面区段之一的一部分而引入的。可以在注入第一掺杂剂之前或之后形成沟槽。
沟槽的第一侧壁表面被从第一表面区段移离，并且相对的第二侧壁表面被定向到第一表面区段或者形成在第一表面区段下方。第一侧壁表面和第二侧壁表面可以沿着x轴彼此平行地行进。第一侧壁表面和第二侧壁表面可以是竖向的或近似竖向的。替换地，沟槽可以随着增加的到第一表面的距离而逐渐变细，其中第一侧壁表面和第二侧壁表面可以对于z轴倾斜大约4度以及倾斜大约-4度。
可以形成可以至少覆盖第一侧壁表面的间隔物掩模。间隔物掩模暴露沟槽底部表面的一部分。间隔物掩模可以覆盖第二侧壁表面或者可以暴露第二侧壁表面。
第二掺杂剂可以是通过沟槽底部表面的暴露的部分注入的。第一掺杂剂和第二掺杂剂具有相同的导电类型。
注入的第一掺杂剂和第二掺杂剂可以被激活。例如，热处理对由离子注入引起的晶体损伤进行退火并且使掺杂剂原子移动到规则的晶体部位，其中注入的掺杂剂被电激活。激活的第一掺杂剂可以限定掺杂的顶部遮蔽区。顶部遮蔽区可以直接邻接第二侧壁表面并且可以从第一表面延伸到碳化硅本体中。激活的第二掺杂剂可以限定掺杂的掩埋遮蔽区。掩埋遮蔽区直接邻接沟槽底部表面。顶部遮蔽区和掩埋遮蔽区可以被直接连接。
在从碳化硅本体获得的半导体器件的阻断模式(断开状态)下，掩埋遮蔽区可以保护形成在沟槽中的结构免受高电场强度影响。顶部遮蔽区可以将掩埋遮蔽区与形成在第一表面上或上方的导电结构电连接。
通过离子注入——该离子注入通过沟槽底部表面而不是通过第一表面——来形成掩埋遮蔽区可以显著地降低所要求的注入能量，可以减少所注入的掺杂剂的横向跨越，和/或可以要求延展较小的注入掩模。在减小的横向跨越的情况下，可以成为可能的是将掩埋遮蔽区横向地界定到在沟槽下方并且可能地在顶部遮蔽区的相当小的部分下方的相当窄的区。在相当窄的掩埋遮蔽区的情况下，可以成为可能的是改进从碳化硅本体获得的半导体器件的导通模式(导通状态)下的负载电流的横向分布。
根据实施例，在从第一侧壁表面到第二侧壁表面的横向方向上，掩埋遮蔽区可以在沟槽下方或者在顶部遮蔽区下方终止。在从第二侧壁表面到第一侧壁表面的相反方向上，掩埋遮蔽区可以在沟槽下方终止。
例如，顶部遮蔽区的竖向延伸可以大于沟槽和掩埋遮蔽区的竖向延伸的总和，其中在定向到顶部遮蔽区的一侧处，掩埋遮蔽区可以在横向上终止于顶部遮蔽区处并且在沟槽下方或者在顶部遮蔽区下方。根据另一示例，顶部遮蔽区的竖向延伸可以小于沟槽和掩埋遮蔽区的竖向延伸的总和，并且在定向到顶部遮蔽区的一侧处，掩埋遮蔽区可以在横向上终止在顶部遮蔽区下方。
例如，在第二侧壁表面的方向上，掩埋遮蔽区可以沿着相同方向在第一表面处沿着顶部遮蔽区的横向延伸的至多50%(例如至多20%或至多10%)延伸。在横向方向上，掩埋遮蔽区可以终止于pn结处，pn结可以形成在掩埋遮蔽区和相反地掺杂的电流扩布区或漏极/漂移结构的其它部分之间。电流扩布区和掩埋遮蔽区或相关的漂移区带部分和掩埋遮蔽区可以形成对于水平平面倾斜地延伸的pn结。
在横向上不延伸超过顶部遮蔽区的相当窄的掩埋遮蔽区的情况下，可以成为可能的是改进通过电流扩布区和/或相关的漂移区带部分的负载电流的横向分布。
根据实施例，掩埋遮蔽区的横向中心可以在沟槽的横向中心和第二侧壁表面之间。
在底部表面和第二侧壁表面之间的边缘被倒圆的情况下，掩埋遮蔽区的横向中心在沟槽的横向中心与第二侧壁表面的笔直部分的线性延伸和底部表面的笔直部分的线性延伸之间的横截面线之间。
根据实施例，第二掺杂剂的至少一部分可以是在正交于沟槽的水平的纵向延伸的竖向平面中以注入角度β相对于竖向方向倾斜的注入束轴的情况下注入的。注入束轴可以指向第二侧壁表面。
对于具有在第一侧壁表面的方向上倾斜大约4度的c轴的碳化硅本体而言，注入角度可以是大约4度以利用沟道效应并且避免离子后向散射，或者可以是至少7度或至少11度以避免沟道效应。
被定向为远离第一侧壁表面的倾斜注入可以减少作为处理缺陷(例如散射)的结果的撞击到第一侧壁表面上的掺杂剂原子的数量和/或能量。此外，可以减少碳化硅本体中在第一侧壁表面的方向上的横向掺杂剂跨越。倾斜注入可以贡献于减少掺杂剂对器件特性(如沟道电阻和/或阈值电压)的可能的不利影响。
根据实施例，形成沟槽可以包括在第一表面上形成硬掩模。硬掩模可以包括暴露第一表面的第二表面区段的硬掩模开口。使用硬掩模作为蚀刻掩模的蚀刻处理可以形成沟槽。第二表面区段和第一表面区段可以部分地重叠。例如，第二表面区段包括第一表面区段的至少10%、至少20%，例如大约50%。
形成间隔物掩模可以包括形成覆盖第一侧壁表面、第二侧壁表面和底部表面的掩模层，以及选择性地移除掩模层的水平层部分。硬掩模和掩模层的剩余的竖向层部分可以形成间隔物掩模。
根据实施例，间隔物掩模的形成可以包括暴露沟槽的底部表面的一部分并且使其凹陷。例如，形成间隔物掩模可以包括与高度各向异性的蚀刻(例如反应离子蚀刻)组合地沉积高度共形的掩模层。高度共形的掩模层具有小于沟槽宽度的一半的厚度并且衬垫沟槽。高度各向异性的蚀刻移除掩模层的水平区段。在移除沟槽底部表面处的水平掩模层区段之后，各向异性蚀刻可以继续并且可以在沟槽底部中形成浅凹陷。
根据另一实施例，形成间隔物掩模可以包括形成填充沟槽并且覆盖第一表面的辅助掩模层。辅助掩模层可以完全填充沟槽。可以选择性地移除直接邻接第二侧壁表面的第一辅助掩模层部分。例如，可以在辅助掩模层上沉积光致抗蚀剂层，光刻图案化处理可以选择性地在第一辅助掩模层部分上方对光致抗蚀剂层进行开口，并且有指向的蚀刻处理选择性地移除暴露的第一辅助掩模层部分。
至少覆盖第一侧壁表面的剩余的第二辅助掩模层部分形成间隔物掩模。例如，第二辅助掩模层部分覆盖第一侧壁表面和沟槽底部表面的直接邻接的部分。
另一实施例涉及一种半导体器件，其可以包括碳化硅本体，碳化硅本体具有在前侧处的第一表面和与前侧相对的第二表面。第一表面和第二表面彼此近似平行，并且可以具有近似相同的形状和大小。侧表面区域连接第一表面和第二表面的边缘。
沟槽栅极结构从第一表面延伸到碳化硅本体中。沟槽栅极结构包括第一侧壁和相对的第二侧壁。第一侧壁和第二侧壁可以沿着水平x轴彼此平行地行进。第一侧壁和第二侧壁可以是竖向的或近似竖向的。替换地，沟槽栅极结构可以随着增加的到第一表面的距离而逐渐变细，其中第一侧壁和第二侧壁可以对于z轴倾斜大约4度以及倾斜-4°度。底部区域连接第一侧壁和第二侧壁。底部区域与第一侧壁和第二侧壁之间的过渡可以是倒圆的。
沿着第一侧壁，晶体管单元的源极区和本体区可以直接邻接沟槽栅极结构。源极区可以被形成在第一表面和本体区之间。本体区可以将源极区与漏极/漂移结构分离。本体区和漏极/漂移结构可以形成第一pn结。本体区和源极区可以形成第二pn结。
沿着第二侧壁，顶部遮蔽区可以从第一表面延伸到碳化硅本体中。顶部遮蔽区和本体区可以具有相同的导电类型。
掩埋遮蔽区可以平行于沟槽栅极结构的底部区域延伸。掩埋遮蔽区和顶部遮蔽区可以具有相同的导电类型，并且可以彼此直接连接。
掩埋遮蔽区的定向到第一侧壁的第一横向边缘可以直接在沟槽栅极结构下方。掩埋遮蔽区的定向到第二侧壁和顶部遮蔽区的第二横向边缘可以直接在沟槽栅极结构下方或者直接在顶部遮蔽区下方。
并未在横向上延伸超过顶部遮蔽区的相当窄的掩埋遮蔽区可以贡献于在器件导通状态下通过漏极/漂移结构的负载电流的更均匀的横向分布。
根据实施例，掩埋遮蔽区的横向中心可以在沟槽栅极结构的横向中心和第二侧壁之间，其中掩埋遮蔽区的横向延伸被进一步减小。
根据实施例，顶部遮蔽区的竖向延伸可以小于沟槽栅极结构的竖向延伸。掩埋遮蔽区的连接部分可以沿着第二侧壁从顶部遮蔽区延伸到与沟槽栅极结构的底部表面共面的水平平面。减小相当宽的顶部遮蔽区的竖向延伸可以减少用于形成顶部遮蔽区的所要求的注入的数目和/或可以贡献于通过漏极/漂移结构的负载电流的更好的横向分布。
根据实施例，沟槽栅极结构的底部区域可以包括局部凹陷。
根据实施例，顶部遮蔽区中的掺杂剂浓度可以在顶部遮蔽区的竖向延伸的一半处的水平平面中在沟槽栅极结构的第二侧壁处具有最大值。沿着第二侧壁的更高的掺杂剂浓度可以改进对沿着沟槽栅极结构的第二侧壁的寄生MOS沟道的抑制。在顶部遮蔽区的靠近邻接的晶体管单元的本体区的部分中的更高的掺杂剂浓度可以贡献于减少漏极引发的势垒降低。
另一实施例涉及一种包括如在上面描述的半导体器件的功率转换组件。半导体器件的沟槽栅极结构可以包括栅极电极。功率转换组件进一步包括栅极驱动器电路，栅极驱动器电路包括被电连接到栅极电极的栅极输出端子。
图1A至图5的实施例参照对称的间隔物掩模。
图1A至图1G图示制造具有沟槽栅极结构和掩埋遮蔽区的半导体器件的方法。所图示的制造处理可以是在晶片水平应用的。在晶片水平下，半导体衬底(例如半导体晶片)包括被布置成行和列的多个芯片区域。切分通道(切口线)将邻近的芯片区域彼此分离。每个芯片区域表示碳化硅本体100，沿着切分通道的切分处理稍后将该碳化硅本体100与其它碳化硅本体分离。
碳化硅本体100具有在前侧处的第一表面101和与前侧相对的第二表面。第一表面101是半导体衬底的前侧表面的区段。第二表面是半导体衬底的背侧表面的区段。第一表面101和第二表面可以彼此平行，其中第一表面101可以是平坦的或有纹理的。在有纹理的第一表面101的情况下，在下面为了简化，通过有纹理的主表面101的平均平面被认为是第一表面101。
碳化硅本体100在沿着x轴和与x轴正交的y轴的水平方向上沿着主延伸平面延伸。在下面水平方向也被称为横向方向。在沿着z轴并且垂直于水平方向的竖向方向上，碳化硅本体100具有一定厚度，该厚度与碳化硅本体100的沿着主延伸平面的延伸相比是小的。
碳化硅本体100的竖向方向可以与主晶格方向一致，或者可以相对于主晶格方向倾斜一离轴角度，其中离轴角度在绝对值上可以在从2°到8°的范围内。例如，离轴角度可以是大约4°。
碳化硅本体100的在第一表面101和第二表面之间的总厚度与所制造的碳化硅器件的标称阻断能力有关，并且可以在几百nm到几百μm的范围内。
所图示的实施例涉及具有n沟道晶体管单元的半导体器件，n沟道晶体管单元具有n掺杂的源极区并且具有p掺杂的本体区。因此，源极区的导电类型——或第一导电类型是n型——并且本体区的导电类型——或第二导电类型——是p型。关于n沟道晶体管单元的公开可以通过使源极区和本体区的导电类型反转来在进行了必要变更的情况下应用于 p沟道晶体管单元。
碳化硅本体100包括具有轻n掺杂的漂移区带131的漏极/漂移结构130。此外，漏极/漂移结构130可以包括在第一表面101和漂移区带131之间的电流扩布层，其中电流扩布层中的平均掺杂剂浓度高于漂移区带131中的平均掺杂剂浓度。漂移区带131可以是或者可以包括外延层。本体层720被形成在漂移区带131上。本体层720可以包含受主原子。源极层710可以被形成在本体层720上。源极层710可以包含施主原子。替换地，受主原子和/或施主原子可以在稍后的时间点被引入到源极层710和/或本体层720中。
在第一表面101上形成注入掩模410。注入掩模410中的注入掩模开口415暴露第一表面101的第一表面区段101a。注入掩模开口415可以是条带形状的，具有沿着x轴的开口长度并且具有沿着y轴的开口宽度。开口长度大于开口宽度。注入掩模开口415可以具有均匀的宽度和均匀的中心到中心距离p1。中心到中心距离p1可以在从500nm到4μm的范围内。第一掺杂剂被通过注入掩模开口415注入到第一注入区761中。
如在图1A中图示那样，包含注入的第一掺杂剂的第一注入区761可以从第一表面101延伸通过源极层710和本体层720进入到漏极/漂移结构130中。
注入掩模410可以被移除。硬掩模421可以被形成在第一表面101上。硬掩模421中的硬掩模开口429暴露第一表面101的第二表面区段101b。硬掩模开口429可以是条带形状的，具有沿着x轴的开口长度并且具有沿着y轴的开口宽度。开口长度大于开口宽度。硬掩模开口429可以具有均匀的宽度以及与图1A中的注入掩模开口415相同的中心到中心距离p1。第二表面区段101b和第一表面区段101a可以重叠。沟槽450被蚀刻到碳化硅本体100中。第二表面区段101b限定沟槽450的沟槽开口。
在右手侧上，图1B示出在沟槽蚀刻之前暴露第二表面区段101B的硬掩模开口429。在左手侧上，图1B示出被蚀刻到碳化硅本体100中在硬掩模开口429之下的沟槽450。每个沟槽450可以消耗一个第一注入区761的一部分以及源极层710、本体层720和漏极/漂移结构130的在横向上直接邻接的部分。每个沟槽450的第一侧壁表面451在横向上暴露源极层710、本体层720和漏极/漂移结构130的侧表面。
在所图示的实施例中，第一注入区761的竖向延伸大于沟槽450的竖向延伸，使得每个第二侧壁表面452排它地暴露第一注入区761的侧表面。底部表面453连接第一侧壁表面451和第二侧壁表面452。定向到第一侧壁表面451的第一底部表面部分暴露漏极/漂移结构130。定向到第二侧壁表面452的第二底部表面部分暴露第一注入区761。
沉积高度共形的掩模层422。掩模层422可以是或者可以包括TEOS(四乙氧基硅烷)氧化硅。
图1C示出掩模层422可以以近似均匀的厚度覆盖硬掩模421、第一侧壁表面451、第二侧壁表面452和底部表面453。
间隔物蚀刻方法移除掩模层422的在硬掩模421上以及在沟槽底部处的水平区段。通过示例的方式，间隔物蚀刻可以包括反应离子束蚀刻。杂散氧化物220可以被形成在沟槽底部表面453的被暴露的中心区段中。杂散氧化物220可能是由于沉积和/或由于在氧化气氛中的热处理而形成的。注入束将第二掺杂剂注入通过图案化的掩模层中的开口，并且如果适用的话注入通过杂散氧化物220。相当厚的硬掩模可以贡献于防止通过第一表面101的注入。注入束的注入束轴可以是竖向的、几乎竖向的或者可以是显著倾斜的，例如在正交于横截面平面的竖向平面中倾斜多于10°。
根据图1D，图案化的掩模层和硬掩模421形成间隔物掩模420。间隔物掩模420包括覆盖第一侧壁表面451和第二侧壁表面452并且衬垫硬掩模开口的掩模间隔物423。间隔物掩模420中的每个间隔物掩模开口425暴露沟槽450的底部表面453的中心区段。在右手侧上，杂散氧化物220覆盖底部表面453的中心区段。第二掺杂剂在碳化硅本体100的在间隔物掩模开口425下方的区段中形成第二注入区762。
移除间隔物掩模420和杂散氧化物220。热处理可以电激活注入的掺杂剂。
图1E示出由图1D的第一注入区761中的激活的掺杂剂限定的顶部遮蔽区161、由图1D的第二注入区762中的激活的掺杂剂限定的掩埋遮蔽区162、由图1A的本体层720中包含的掺杂剂限定的本体区120、以及由图1A的源极层710中包含的掺杂剂限定的源极区110。
掩埋遮蔽区162可以具有在从200nm到2μm的范围内的竖向延伸v2。第一侧壁表面451和掩埋遮蔽区162之间的横向距离sp1可以在从0nm到500nm的范围内。在定向到第二侧壁表面452的侧处，掩埋遮蔽区162和顶部遮蔽区161可以重叠并且可以彼此直接邻接。
在包含例如氢的气氛中的可选的热处理可以将底部表面453和两个侧壁表面451、452之间的过渡倒圆。
图1F示出在底部表面453和第一侧壁表面451之间以及在底部表面453和第二侧壁表面452之间的倒圆的边缘454。在氧化气氛中的热处理可以在碳化硅本体100的暴露的半导体表面上形成牺牲氧化物层。牺牲氧化物层可以被移除。
可以形成电介质衬垫。形成电介质衬垫可以包括热氧化暴露的半导体材料和/或沉积一种或多种的(多个)电介质材料。可以沉积一种或多种的(多个)导电材料。(多个)导电材料可以包括重掺杂的多晶硅。可以移除沉积在沟槽450外部的(多个)导电材料。
如在图1G中图示那样，电介质衬垫的衬垫图1F的沟槽450的部分形成栅极电介质159。沉积在沟槽450中的导电材料的部分形成栅极电极155。
层间电介质可以被沉积在第一表面101上以及在栅极电极155上。第一接触开口和第二接触开口可以被形成在层间电介质中。第一接触开口在单元阵列区中暴露顶部遮蔽区161和源极区110的部分。第二接触开口在外周区中暴露栅极电极155。第一接触被形成在第一接触开口中并且第二接触被形成在第二接触开口中。在层间电介质上形成前侧金属化。前侧金属化包括第一负载电极和栅极焊盘/布线结构。第一接触将第一负载电极与源极区和顶部遮蔽区电连接。第二接触电连接栅极焊盘/布线结构和栅极电极。第二负载电极被形成在第二表面上。切分处理将碳化硅本体100与半导体衬底分离。每个单体化的碳化硅本体100可以形成一个半导体器件的半导体管芯(芯片)。
在图2的实施例中，注入第二掺杂剂的注入束的注入束轴可以在横截面平面中显著地倾斜注入角度β。注入束远离于第一侧壁表面451地指向并且指向到第二侧壁表面452的方向上。对于具有在第一侧壁表面451的方向上倾斜大约4度的c轴的碳化硅本体100而言，注入角度β可以是大约4度，使得注入束轴和c轴平行或近似平行，并且出现沟道效应。在掺杂剂激活之后，掩埋遮蔽区162的横向中心在沟槽450的横向中心和第二侧壁表面452之间。
图2的倾斜注入可以与图1D中示出的相当竖向的注入组合。特别是，第二掺杂剂的注入可以包括在不同的注入角度β下的至少两次注入。
图3示出在沟槽底部表面453中的浅凹陷455。凹陷455可以产生自在间隔物掩模420中形成间隔物掩模开口425的蚀刻处理，由参照图1C和图1D描述的那样。在从沟槽底部表面453移除图1C的掩模层422的水平部分之后，蚀刻处理可以在一定时间内对沟槽底部表面453的暴露的区段有效。凹陷455可以具有在从0nm到100nm的范围内的竖向延伸v4。第一侧壁表面451和凹陷455之间的横向距离可以近似与第一侧壁表面451和掩埋遮蔽区162之间的横向距离sp1相同。
图4A至图5的实施例涉及非对称的间隔物掩模420。第一注入区761和沟槽450可以被形成在碳化硅本体100中，如参照图1A至图1B描述的那样，其中沟槽450的竖向延伸v0可以超过顶部遮蔽区161的竖向延伸v1。此外，电流扩布层737可以被形成在本体层720和漂移区带131之间。漂移区带131和电流扩布层737具有相同的导电类型。硬掩模被移除。形成间隔物掩模420。
形成间隔物掩模420可以包括沉积填充沟槽450并且覆盖第一表面101的辅助掩模层。选择性地移除直接邻接第二侧壁表面452的第一辅助掩模层部分。剩余的第二辅助掩模层部分直接邻接并且覆盖第一侧壁表面451，并且可以完全覆盖第一表面101的在沟槽450之间的区段。
辅助掩模层的沉积可以包括沉积填充沟槽的第一子层并且然后在第一子层和/或第一表面101上沉积第二子层。第一子层可以被适配为完全填充沟槽。例如，第一子层可以由基于TEOS的氧化硅构成或者可以包括基于TEOS的氧化硅。第二子层可以被适配为实现足够平坦的顶部表面。第二子层可以由具有低的玻璃化转变温度的电介质材料构成或者可以包括具有低的玻璃化转变温度的电介质材料。例如，第二子层可以包括(多种)掺杂的玻璃或者由(多种)掺杂的玻璃构成，掺杂的玻璃例如为BPSG(硼磷硅酸盐玻璃)。在沉积之后，热处理可以控制第二子层的回流以获得平坦表面。替换地或者此外，化学机械抛光可以使辅助掩模层的暴露的表面平坦化。通过使用平版印刷处理来图案化辅助掩模层。图案化的辅助掩模层形成具有间隔物掩模开口425的间隔物掩模420。
图4A示出具有间隔物掩模开口425的间隔物掩模420。间隔物掩模开口425暴露第二侧壁表面452和底部表面453的直接邻接第二侧壁表面452的区段。间隔物掩模覆盖第一侧壁表面451和底部表面453的直接邻接第一侧壁表面452的区段。此外，间隔物掩模420可以完全覆盖第一表面101的在沟槽450之间的区段。
此外，图4A示出在本体层720和漂移区带131之间的电流扩布层737。电流扩布层737中的平均净掺杂剂浓度是漂移区带131中的至少两倍、至少五倍、例如至少十倍高。
杂散氧化物可以被形成在沟槽底部表面453的暴露的区段中。注入束将第二掺杂剂注入通过间隔物掩模开口425，并且如果适用的话，注入通过杂散氧化物。注入束的注入束轴可以是竖向的、几乎竖向的或者可以是在正交于横截面平面的平面中显著倾斜的。间隔物掩模420被移除。热处理激活注入的掺杂剂。
为了简化，图4B将间隔物掩模420的视图与通过掺杂剂激活获得的掺杂区的视图组合。激活的第二掺杂剂形成掩埋遮蔽区162，其具有朝向第一侧壁表面451的第一横向边缘并且具有朝向第二侧壁表面452的第二横向边缘。第一横向边缘直接在沟槽450下方。第二横向边缘直接在顶部遮蔽区161下方。掩埋掺杂区162的连接部分169沿着第二侧壁表面452延伸。连接部分169将顶部遮蔽部分161与掩埋掺杂区162的在沟槽450下方的底部部分168连接。
从图4A的电流扩布层737，可以得到在沟槽450(在一侧处)与顶部遮蔽区161和掩埋遮蔽区162(在相对的侧处)之间横向地延伸的电流扩布区137。电流扩布区137可以延伸到掩埋遮蔽区162下方。在掩埋遮蔽区162下方，电流扩布区137可以被在横向上连接以形成在掩埋遮蔽区162下方水平地延伸的连续的电流扩布部分。
在图5的实施例中，注入第二掺杂剂的注入束的注入束轴可以以注入角度β在横截面平面中显著地倾斜。注入束远离于第一侧壁表面451地指向并且指向到第二侧壁表面452的方向上。在掺杂剂激活之后，掩埋掺杂区162的连接部分169可以沿着几乎整个第二侧壁表面452延伸。连接部分169和顶部遮蔽区161沿着第二侧壁表面452重叠。
图1A至图1G、图2、图3、图4A至图4B和图5示例性地示出制造半导体器件的方法的实施例。半导体器件可以是如在此描述的——特别是与在图6、图7、图8A至图8B、图9和图10中示出的实施例有关地描述的——半导体器件。反之亦然地，在下面的各图中描述的半导体器件可以是利用如与图1A至图1G、图2、图3、图4A至图4B和图5的实施例有关地描述的方法制造的。
图6至图10示出具有碳化硅本体100的半导体器件500。通过示例的方式，每个半导体器件500可以是或者可以包括IGFET(绝缘栅场效应晶体管)(例如MOSFET(金属氧化物半导体FET))、MCD(MOS控制二极管)或IGBT(绝缘栅双极晶体管)。
碳化硅本体100可以包括单晶碳化硅或者由单晶碳化硅构成，单晶碳化硅例如为包括主要组分硅和碳的碳化硅晶体。碳化硅晶体可以包括掺杂剂原子和进一步的杂质(如氢和/或氧)。碳化硅晶体的多型可以是15R或者可以是六方多型，例如2H、6H或4H。碳化硅本体100可以包括通过外延生长的碳化硅层或者由其构成。
碳化硅本体100可以具有例如在<11-20>方向或<1-100>方向上的偏离方向。碳化硅本体100的前侧处的第一表面101可以是平坦的或有纹理的。与前侧相对，碳化硅本体100的第二表面102可以平行于平坦的第一表面101或平行于有纹理的第一表面101的平均平面延伸。
正交于平坦的第一表面101或正交于有纹理的第一表面101的平均平面的表面法线限定竖向方向。与表面法线正交的方向是横向方向(例如第一方向和第二方向)。表面法线可以与主晶格方向一致。在所图示的示例中，c轴(<0001>晶格方向)在由x轴和y轴跨经的平面中以离轴角度α对于表面法线倾斜。离轴角度α可以在从2°到8°的范围内。特别是，离轴角度α可以是4°或近似地是4°。
晶体管单元TC被形成在碳化硅本体100的前侧处。漏极/漂移结构130在横向上延伸通过晶体管单元TC和第二表面102之间的碳化硅本体100。
每个晶体管单元TC包括源极区110和本体区120。源极区110在第一表面101和本体区120之间。源极区110具有第一导电类型并且本体区120具有互补的第二导电类型。本体区120在源极区110和漏极/漂移结构130之间。本体区120和漏极/漂移结构130形成第一pn结。本体区120和源极区110形成第二pn结。
沟槽栅极结构150从第一表面101延伸到碳化硅本体100中。沟槽栅极结构150具有沿着x轴的长度并且具有沿着y轴的宽度w1，其中宽度w1是在第一表面101的平面中测量的。宽度w1可以在从500nm到2μm的范围内。沟槽栅极结构150的竖向延伸v3可以在从500nm到2μm的范围内。沟槽栅极结构150包括导电栅极电极155和栅极电介质159。栅极电介质159将栅极电极155和碳化硅本体100分离。
层间电介质210覆盖包括晶体管单元TC的单元阵列区中的栅极电极155。在没有晶体管单元TC的外周区中，栅极接触可以将栅极电极155与形成在第一表面101上的栅极焊盘/布线结构电耦合或连接。
沟槽栅极结构150具有与源极区110接触并且与本体区120接触的有源第一侧壁151。第一侧壁151可以平行于碳化硅晶体的(11-20)晶格平面。
顶部遮蔽区161沿着沟槽栅极结构150的无源的第二侧壁152延伸。顶部遮蔽区161具有第二导电类型。第一晶体管单元TC的顶部遮蔽区161可以在横向上直接邻接邻近的第二晶体管单元TC的源极区110和本体区120。顶部遮蔽区161具有本体区120的导电类型。至少沿着第一表面101，顶部遮蔽区161中的掺杂剂浓度与本体区120中的相比更高。顶部遮蔽区161中的掺杂剂浓度可以足够高，使得至少只要半导体器件500在SOA内工作就不沿着第二侧壁152形成反型层。顶部遮蔽区161的竖向延伸v1可以超过沟槽栅极结构150的竖向延伸v3。
第一负载电极310可以被电耦合到单元阵列区中的源极区110和顶部遮蔽区161或者被与单元阵列区中的源极区110和顶部遮蔽区161连接。第一负载电极310可以形成或者可以被电连接或耦合到第一负载端子。
漏极/漂移结构130包括第一导电类型的漂移区带131。漂移区带131形成电压维持结构，其中漂移区带131中的竖向延伸和掺杂剂浓度可以被选择以使得半导体器件500在半导体器件500的断开状态下提供预先限定的标称阻断电压能力。漂移区带131可以被形成在通过外延生长的层中。漂移区带131中的平均净掺杂剂浓度可以例如在从1E15 cm-3到5E16cm-3(1×1015 cm-3到5×1016 cm-3)的范围内。
漏极/漂移结构130包括重掺杂的接触部分139。接触部分139被形成在漏极/漂移结构130和直接邻接第二表面102的第二负载电极320之间。重掺杂的接触部分139和第二负载电极320形成低电阻欧姆接触。接触部分139可以具有与漂移区带131相同的导电类型、相反的导电类型，或者可以包括两种导电类型的区带。第二负载电极320可以形成或者可以被电连接或耦合到第二负载端子。
第一负载端子可以是MCD的阳极端子、MOSFET的源极端子S、或IGBT的发射极端子。通过示例的方式，第二负载端子可以是MCD的阴极端子、MOSFET的漏极端子D、或IGBT的集电极端子。
晶体管单元TC可以是具有p掺杂的本体区120、n掺杂的源极区110和n掺杂的漂移区带131的n沟道FET单元。替换地，晶体管单元TC是具有n掺杂的本体区120、p掺杂的源极区110和p掺杂的漂移区带131的p沟道FET单元。仅作为示例，以下的描述涉及n沟道FET单元。
掩埋遮蔽区162沿着沟槽栅极结构150的底部区域153延伸。掩埋遮蔽区162和顶部遮蔽区161直接在结构上以及在电气上连接。掩埋遮蔽区162具有定向到第一侧壁151的第一横向边缘和定向到第二侧壁152的第二横向边缘。第一横向边缘直接在沟槽栅极结构150下方。第二横向边缘直接在沟槽栅极结构150下方或者直接在顶部遮蔽区下方。
沟槽栅极结构150的竖向的纵向中心平面156和掩埋遮蔽区162的第一横向边缘之间的第一横向延伸x1可以等于或小于竖向的纵向中心平面156和第二横向边缘之间的第二横向延伸x2。
竖向的纵向中心平面156和第二横向边缘之间的第二横向延伸x2可以小于竖向的纵向中心平面156和顶部遮蔽区161的在第一表面101处的远端边缘之间的距离d1，其中顶部遮蔽区161的远端边缘被从沟槽栅极结构150移离。例如，第二横向延伸x2可以是距离d1的至多80%、至多65%或者至多60%。根据另一示例，竖向的纵向中心平面156和掩埋遮蔽区162的第二横向边缘之间的第二横向延伸x2可以等于或小于沟槽栅极结构150在第一表面101处的宽度w1的一半。
顶部遮蔽区161和掩埋遮蔽区162被电连接。顶部遮蔽区161和掩埋遮蔽区162也可以是在结构上连接的。例如，掩埋遮蔽区162与顶部遮蔽区161直接接触。
图7的半导体器件500包括非对称的掩埋遮蔽区162。掩埋遮蔽区162的竖向的纵向中心平面163在沟槽栅极结构150的竖向的纵向中心平面156和第二侧壁152之间。顶部遮蔽区161的竖向延伸v1可以等于或小于沟槽栅极结构150的竖向延伸v3。
具有漂移区带131的导电类型的电流扩布区137在横向上在邻近的掩埋遮蔽区162之间延伸。电流扩布区137中的平均掺杂剂浓度是漂移区带131中的至少两倍、至少五倍、例如至少十倍那么高。
图8A示出具有在底部区域153的中心中的局部凹陷部分158的半导体器件500。凹陷部分158的竖向延伸v4可以在从0nm到200nm的范围内。凹陷部分158可以特别是与根据图6、图7和图9的实施例的掩埋遮蔽区162组合。
掩埋遮蔽区162可以包括在底部区域153下方的底部部分161以及沿着第二侧壁152至少从顶部遮蔽区161延伸到底部部分168的连接部分169。底部部分168的竖向延伸v5可以在从200nm到2000nm的范围内。
如在图8B中图示那样，连接部分169和顶部遮蔽区161可以沿着第二侧壁152重叠。在第二侧壁152处的最大掺杂剂浓度NA3可以是至少1E18 cm-3(1×1018 cm-3)，高于在同一水平平面中(例如在竖向延伸v1一半处的平面中)顶部遮蔽区161的横向中心中的掺杂剂浓度NA2。
图9和图10示出具有非对称的掩埋遮蔽区162的晶体管单元TC的进一步的实施例。在无源侧处，掩埋遮蔽区162和顶部遮蔽区161被可靠地连接。在有源侧处，掩埋遮蔽区162不延伸到本体区120下方或者仅以低的程度延伸到本体区120下方。
参考符号列表
α离轴角度；β注入角度；d1距离；p1中心到中心距离；sp1横向距离；v0沟槽的竖向延伸；v1顶部遮蔽区的竖向延伸；v2掩埋遮蔽区的竖向延伸；v3沟槽栅极结构的竖向延伸；v4凹陷的竖向延伸；v5底部部分的竖向延伸；w1宽度；x1第一横向延伸；x2第二横向延伸；D漏极端子；G栅极端子；S源极电极；TC晶体管单元；100碳化硅本体；101第一表面；101a第一表面区段；101b第二表面区段；102第二表面；110源极区；120本体区；130漏极/漂移结构；131漂移区带；137电流扩布区；139接触部分；150沟槽栅极结构；151第一侧壁；152第二侧壁；153底部区域；155栅极电极；156沟槽栅极结构的中心平面；158凹陷部分；159栅极电介质；161顶部遮蔽区；162掩埋遮蔽区；163掩埋遮蔽区的中心平面；168底部部分；169连接部分；210层间电介质；220杂散氧化物；330栅极焊盘/布线结构；410注入掩模；415注入掩模开口；420间隔物掩模；421硬掩模；422掩模层；423掩模间隔物；425间隔物掩模开口；429硬掩模开口；450沟槽；451第一侧壁表面；452第二侧壁表面；453底部表面；455凹陷；710源极层；720本体层；737电流扩布层；761第一注入区；762第二注入区。

Claims (13)

1.一种制造半导体器件(500)的方法，所述方法包括：
将第一掺杂剂注入通过碳化硅本体(100)的第一表面(101)的第一表面区段(101a)；
形成从第一表面(101)延伸到碳化硅本体(100)中的沟槽(450)，其中沟槽(450)包括第一侧壁表面(451)和相对的第二侧壁表面(452)；
形成至少覆盖第一侧壁表面(451)的间隔物掩模(420)；
将第二掺杂剂注入通过沟槽(450)底部表面(453)的由间隔物掩模(420)暴露的部分，其中第一掺杂剂和第二掺杂剂具有相同的导电类型；
激活所注入的第一掺杂剂和第二掺杂剂，其中第一掺杂剂形成直接邻接第二侧壁表面(452)的掺杂的顶部遮蔽区(161)，并且其中第二掺杂剂形成直接邻接底部表面(453)的掺杂的掩埋遮蔽区(162)。
2.根据前项权利要求所述的方法，
其中在从第一侧壁表面(451)到第二侧壁表面(452)的方向上，掩埋遮蔽区(162)在沟槽(450)下方或者在顶部遮蔽区(161)下方终止。
3.根据前述权利要求中的任何一项所述的方法，
其中掩埋遮蔽区(162)的横向中心在沟槽(450)的横向中心和第二侧壁表面(452)之间。
4.根据前述权利要求中的任何一项所述的方法，
其中第二掺杂剂的至少一部分是在正交于沟槽(450)的水平的纵向延伸的竖向平面中以注入角度(β)相对于竖向方向倾斜的注入束轴的情况下注入的，并且其中注入束轴指向第二侧壁表面(452)。
5.根据前述权利要求中的任何一项所述的方法，
其中形成沟槽(450)包括：在第一表面(101)上形成硬掩模(421)，硬掩模(421)包括暴露第一表面(101)的第二表面区段(101b)的硬掩模开口(425)；以及使用硬掩模(421)作为蚀刻掩模形成沟槽(450)，以及
其中形成间隔物掩模(420)包括：形成覆盖第一侧壁表面(451)、第二侧壁表面(452)以及底部表面(453)的掩模层(422)；以及选择性地移除掩模层(422)的水平层部分，其中硬掩模(421)和掩模层(422)的剩余的竖向层部分形成间隔物掩模(420)。
6.根据前述权利要求中的任何一项所述的方法，
其中形成间隔物掩模(420)包括暴露沟槽(450)的底部表面(453)的一部分并且使沟槽(450)的底部表面(453)的该部分凹陷。
7.根据权利要求1至4中的任何一项所述的方法，其中形成间隔物掩模(420)包括：
形成填充沟槽(450)并且覆盖第一表面(101)的辅助掩模层，以及
选择性地移除直接邻接第二侧壁表面(452)的第一辅助掩模层部分，其中至少覆盖第一侧壁表面(451)的剩余的第二辅助掩模层部分形成间隔体掩模(420)。
8.一种半导体器件(500)，包括：
沟槽栅极结构(150)，其从第一表面(101)延伸到碳化硅本体(100)中并且包括第一侧壁(151)和相对的第二侧壁(152)；
顶部遮蔽区(161)，其沿着第二侧壁(152)从第一表面(101)延伸到碳化硅本体(100)中；
掩埋遮蔽区(162)，其沿着沟槽栅极结构(150)的底部区域(153)延伸，其中掩埋遮蔽区(162)和顶部遮蔽区(161)被连接，并且其中掩埋遮蔽区(162)的定向到顶部遮蔽区(161)的横向边缘在沟槽栅极结构(150)下方或者在顶部遮蔽区(161)下方。
9.根据前项权利要求所述的半导体器件，
其中掩埋遮蔽区(162)的横向中心在沟槽栅极结构(150)的横向中心和第二侧壁(152)之间。
10.根据前述两项权利要求中的任何一项所述的半导体器件，
其中顶部遮蔽区(161)的竖向延伸(v1)小于沟槽栅极结构(150)的竖向延伸(v3)，并且其中掩埋遮蔽区(162)的连接部分(169)沿着第二侧壁(152)从顶部遮蔽区(161)延伸到与沟槽栅极结构(150)的底部区域(153)共面的水平平面。
11.根据前述三项权利要求中的任何一项所述的半导体器件，
其中沟槽栅极结构(150)的底部区域(153)包括局部凹陷(158)。
12.根据前述四项权利要求中的任何一项所述的半导体器件，
其中在顶部遮蔽区(161)的竖向延伸(v1)的一半处的水平平面中，顶部遮蔽区(161)中的掺杂剂浓度在沟槽栅极结构(150)的第二侧壁(152)处具有最大值。
13.一种功率转换组件，包括：
根据前述五项权利要求中的任何一项所述的半导体器件(500)，其中沟槽栅极结构(150)包括栅极电极(155)，以及
栅极驱动器电路，其包括电连接到栅极电极(155)的栅极输出端子。
CN202110702978.2A 2020-06-24 2021-06-24 包括沟槽栅极结构和掩埋遮蔽区的半导体器件和制造方法 Pending CN113838908A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP20182004.0 2020-06-24
EP20182004.0A EP3930006A1 (en) 2020-06-24 2020-06-24 Semiconductor device including trench gate structure and buried shielding region and method of manufacturing

Publications (1)

Publication Number Publication Date
CN113838908A true CN113838908A (zh) 2021-12-24

Family

ID=71170250

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110702978.2A Pending CN113838908A (zh) 2020-06-24 2021-06-24 包括沟槽栅极结构和掩埋遮蔽区的半导体器件和制造方法

Country Status (3)

Country Link
US (1) US11961904B2 (zh)
EP (1) EP3930006A1 (zh)
CN (1) CN113838908A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114496784A (zh) * 2022-04-18 2022-05-13 深圳芯能半导体技术有限公司 一种底部保护接地沟槽型碳化硅mosfet及其制备方法
CN115084236A (zh) * 2022-07-27 2022-09-20 上海瞻芯电子科技有限公司 沟槽栅功率mosfet及其制造方法
CN117558622A (zh) * 2024-01-11 2024-02-13 粤芯半导体技术股份有限公司 一种沟槽刻蚀方法及沟槽型栅器件

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11664434B2 (en) * 2020-11-13 2023-05-30 Wolfspeed, Inc. Semiconductor power devices having multiple gate trenches and methods of forming such devices
DE102022121672A1 (de) 2022-08-26 2024-02-29 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen einer halb-leitervorrichtung

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5721308B2 (ja) * 2008-03-26 2015-05-20 ローム株式会社 半導体装置
JPWO2010119789A1 (ja) * 2009-04-13 2012-10-22 ローム株式会社 半導体装置および半導体装置の製造方法
US9293558B2 (en) 2012-11-26 2016-03-22 Infineon Technologies Austria Ag Semiconductor device
CN104969357B (zh) * 2013-02-05 2019-02-01 三菱电机株式会社 绝缘栅型碳化硅半导体装置及其制造方法
DE102014107325B4 (de) * 2014-05-23 2023-08-10 Infineon Technologies Ag Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements
DE102014117780B4 (de) * 2014-12-03 2018-06-21 Infineon Technologies Ag Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
DE102015113493B4 (de) * 2015-08-14 2018-07-12 Infineon Technologies Ag Halbleiterbauelemente und eine Schaltung zum Steuern eines Feldeffekttransistors eines Halbleiterbauelements
DE102015113605B4 (de) * 2015-08-18 2018-09-27 Infineon Technologies Austria Ag Halbleitervorrichtung, die einen vertikalen PN-Übergang zwischen einem Bodybereich und einem Driftbereich enthält
WO2017187670A1 (ja) 2016-04-27 2017-11-02 三菱電機株式会社 半導体装置および電力変換装置
US20170345905A1 (en) 2016-05-24 2017-11-30 Infineon Technologies Ag Wide-Bandgap Semiconductor Device with Trench Gate Structures
US9887287B1 (en) * 2016-12-08 2018-02-06 Cree, Inc. Power semiconductor devices having gate trenches with implanted sidewalls and related methods
DE102017108738B4 (de) * 2017-04-24 2022-01-27 Infineon Technologies Ag SiC-HALBLEITERVORRICHTUNG MIT EINEM VERSATZ IN EINEM GRABENBODEN UND HERSTELLUNGSVERFAHREN HIERFÜR
DE102017110508B4 (de) * 2017-05-15 2023-03-02 Infineon Technologies Ag Halbleitervorrichtung mit Transistorzellen und einer Driftstruktur und Herstellungsverfahren
DE102017128633A1 (de) * 2017-12-01 2019-06-06 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement mit grabengatestrukturen und abschirmgebieten
IT201800007780A1 (it) * 2018-08-02 2020-02-02 St Microelectronics Srl Dispositivo mosfet in carburo di silicio e relativo metodo di fabbricazione
DE102018127797B4 (de) * 2018-11-07 2022-08-04 Infineon Technologies Ag Einen siliziumcarbid-körper enthaltende halbleitervorrichtung
US10586845B1 (en) 2018-11-16 2020-03-10 Infineon Technologies Ag SiC trench transistor device and methods of manufacturing thereof
DE102019119121B3 (de) * 2019-07-15 2020-09-03 Infineon Technologies Ag Graben-kontaktstruktur enthaltende halbleitervorrichtung und herstellungsverfahren
US11664434B2 (en) * 2020-11-13 2023-05-30 Wolfspeed, Inc. Semiconductor power devices having multiple gate trenches and methods of forming such devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114496784A (zh) * 2022-04-18 2022-05-13 深圳芯能半导体技术有限公司 一种底部保护接地沟槽型碳化硅mosfet及其制备方法
CN115084236A (zh) * 2022-07-27 2022-09-20 上海瞻芯电子科技有限公司 沟槽栅功率mosfet及其制造方法
CN115084236B (zh) * 2022-07-27 2022-11-22 上海瞻芯电子科技有限公司 沟槽栅功率mosfet及其制造方法
CN117558622A (zh) * 2024-01-11 2024-02-13 粤芯半导体技术股份有限公司 一种沟槽刻蚀方法及沟槽型栅器件

Also Published As

Publication number Publication date
US20210408279A1 (en) 2021-12-30
US11961904B2 (en) 2024-04-16
EP3930006A1 (en) 2021-12-29

Similar Documents

Publication Publication Date Title
JP7132207B2 (ja) トレンチ下部にオフセットを有するＳｉＣ半導体デバイス
JP6622343B2 (ja) 炭化ケイ素半導体デバイス及びその製造方法
JP7182594B2 (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
EP1033759B1 (en) MOS-gated device having a buried gate and process for forming same
US7489011B2 (en) Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
US7649223B2 (en) Semiconductor device having superjunction structure and method for manufacturing the same
US11961904B2 (en) Semiconductor device including trench gate structure and buried shielding region and method of manufacturing
CN110718546B (zh) 绝缘栅极半导体器件及其制造方法
EP1162664A1 (en) Lateral semiconductor device with low on-resistance and method of making the same
US20090267141A1 (en) Method for fabricating silicon carbide vertical mosfet devices
US20060108634A1 (en) Semiconductor apparatus and method for manufacturing the same
US20070052015A1 (en) Semiconductor device
CN108604598B (zh) 半导体装置
EP3005419A1 (en) Trench shield connected jfet
US11552173B2 (en) Silicon carbide device with trench gate
CN110291620B (zh) 半导体装置及半导体装置的制造方法
JP2024511552A (ja) 信頼性及び導通が向上したトレンチ型パワー・デバイス
CN114141874A (zh) 功率半导体器件及其制造方法
KR101949511B1 (ko) 전력 반도체 소자 및 그 제조방법
WO2023193875A1 (en) Elementary cell for a trench-gate semiconductor device, trench-gate semiconductor device and method for producing such elementary cell
CN116895701A (zh) 半导体二极管以及制造方法
CN116153998A (zh) 包括沟槽栅极结构的半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination