CN114496784A - 一种底部保护接地沟槽型碳化硅mosfet及其制备方法 - Google Patents
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Abstract
本发明提供了一种底部保护接地沟槽型碳化硅MOSFET及其制备方法，其包括：漏极（11），碳化硅衬底（10），碳化硅N外延（9）；碳化硅N外延（9）内部上方左侧的Pwell区（5）、中侧的沟槽区（12）、右侧的Ppluswell区（6）；绝缘介质隔离层（2）以及源极（1）。本发明包含Pwell，Ppluswell及PBottomPlus，Pwell和Ppluswell在注入缓冲层的作用下可以使Ppluswell保留了较浓且深的掺杂，兼顾Vth调整及耐击穿的调整；选择性同时刻蚀Pwell和Ppluswell区，得到的沟槽两侧分别是Pwell和Ppluswell，沟槽底部一侧保留部分Ppluswell的区域；基于侧壁保护层，对沟槽底部的Ppluswell进行加浓注入，得到浓掺杂且较深的PBottomPlus；沟槽底部保留的Ppluswell与PBottomPlus具有良好电气连接，保证了相邻的PBottomPlus区域可以接地，夹断Pwell和PlusWell间的强电场，保护拐角处的栅氧。
Description
技术领域
本发明涉及沟槽型碳化硅MOSFET制备技术领域，具体涉及一种底部保护接地沟槽型碳化硅MOSFET及其制备方法。
背景技术
20 世纪90 年代以来，碳化硅(silicon carbide，SiC)MOSFET 技术的迅速发展，引起人们对这种新一代功率器件的广泛关注。与Si 材料相比，碳化硅材料较高的热导率决定了其高电流密度的特性，较高的禁带宽度又决定了SiC 器件的高击穿场强和高工作温度。尤其在SiC MOSFET 的开发与应用方面，与相同功率等级的Si MOSFET 相比，SiCMOSFET 导通电阻、开关损耗大幅降低，适用于更高的工作频率，另由于其高温工作特性，大大提高了高温稳定性。但由于SiC MOSFET 的价格相当昂贵，限制了它的广泛应用。
而今，碳化硅MOSFET已经发展为现代电力电子器件的重要组成部分，由于其具有高频高功率密度的特点，可以大幅缩减电源体积，并提升转换效率。碳化硅MOSFET主要包含平面和沟槽两种结构，由于平面碳化硅MOSFET的沟道迁移率低，电流密度没有沟槽碳化硅MOSFET表现的好。
然而，现有技术中的沟槽型碳化硅MOSFET在底部的接地保护上考虑有所欠缺，往往导致沟槽型碳化硅MOSFET的底部因接地不够优秀而出现产品性能降低甚至损害的问题，因此，有必要针对该缺陷进行改进。
发明内容
有鉴于此，有必要提供一种底部保护接地沟槽型碳化硅MOSFET及其制备方法，能够解决现有技术中沟槽型碳化硅MOSFET的因底部因接地不够优秀而出现产品性能降低甚至损害的问题。
为了解决上述技术问题，本发明提供了一种底部保护接地沟槽型碳化硅MOSFET，包括：
漏极11，位于所述漏极11上方的碳化硅衬底10，位于所述碳化硅衬底10上方的碳化硅N外延9；所述碳化硅N外延9内部上方左侧包括Pwell区5，所述Pwell区5上方包括一个N+区3，所述碳化硅N外延9内部上方中侧包括沟槽区12，所述沟槽区12包括自下而上的PBottomplus区7、栅氧区4和多晶硅区8，所述碳化硅N外延9内部上方右侧包括Ppluswell区6，所述栅氧区4和多晶硅区8的上方包括绝缘介质隔离层2，所述绝缘介质隔离层2的上方包括源极1；
其中，所述N+区3、所述沟槽区12以及所述Ppluswell区6的深度依次从低到高，所述PBottomplus区7的宽度小于栅氧区4的宽度。
优选的，所述N+区3、所述沟槽区12以及所述Ppluswell区6依次侧壁相接，且依次重复设置在所述碳化硅N外延9的内部上方。
优选的，所述Ppluswell区6的下部与所述栅氧区4和PBottomplus区7均侧壁相接。
优选的，所述栅氧区4半环形包覆所述多晶硅区8。
优选的，所述栅氧区4下部与所述PBottomplus区7上部相接。
本发明还提供一种底部保护接地沟槽型碳化硅MOSFET的制备方法，包括：
通过沉积注入缓冲层13，并对其选择性刻蚀，注入缓冲层13的厚度决定了Pwell区5的注入深度，注入缓冲层13选择多晶硅；
通过Al离子多次高温注入，得到深度浅于沟槽区12沟槽深度的Pwell区5和深度大于沟槽区12沟槽深度的Ppluswell区6；
保留缓冲层13，沉积碳化硅刻蚀掩膜层14并开孔，开孔区位于Pwell区5及Ppluswell区6之间，对碳化硅进行刻蚀，形成碳化硅沟槽，沟槽的深度小于Ppluswell区6的深度；
沉积碳化硅并对其进行无掩膜版干法刻蚀，得到具有侧壁保护层15的沟槽；
进行Al离子加浓注入，形成PBottomplus区7，该PBottomplus区7与Ppluswell区6完全短接；
清除掩膜层14，沉积新的注入掩膜层，选择性进行N+注入形成N+区3，清除掩膜层，并沉积碳膜对其进行高温退火，随后清除碳膜；
制备栅氧区4和多晶硅区8；
随后进行隔离层沉积，开孔定义源极1，栅极及漏极11，得到所述底部保护接地沟槽型碳化硅MOSFET。
采用上述实施例的有益效果是：
本发明提供的底部保护接地沟槽型碳化硅MOSFET包含Pwell，Ppluswell及PBottomPlus，Pwell和Ppluswell在注入缓冲层的作用下，由一步注入完成，可以使Ppluswell保留了较浓且深的掺杂，Pwell掺杂浓度较淡且浅，兼顾Vth调整及耐击穿的调整；选择性同时刻蚀Pwell和Ppluswell区，得到的沟槽两侧分别是Pwell和Ppluswell，沟槽底部一侧保留部分Ppluswell的区域，即所有沟槽底部同Ppluswell以及Pwell具备物理电气连接，保证了电位的连续性，防止因电气不良导致的栅氧误击穿；无需掩膜版，在侧壁保护层的作用下，对沟槽底部的Ppluswell进行加浓注入，得到具有浓掺杂且较深的PBottomPlus；沟槽底部保留的Ppluswell与PBottomPlus具有良好的电气连接，保证了相邻的PBottomPlus区域可以接地，夹断Pwell和PlusWell间的强电场，保护拐角处的栅氧，从而解决现有技术中沟槽型碳化硅MOSFET的因底部因接地不够优秀而出现产品性能降低甚至损害的问题。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的底部保护接地沟槽型碳化硅MOSFET的一个实施例的结构示意图。
图2为本发明提供的底部保护接地沟槽型碳化硅MOSFET的制备时的对沟槽区进行制备时一实施例的结构示意图。
图3-图8为本发明提供的底部保护接地沟槽型碳化硅MOSFET的制备方法中沟槽型碳化硅MOSFET的结构变化的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供了一种底部保护接地沟槽型碳化硅MOSFET及其制备方法，以下分别进行说明。
如图1所示，为本发明提供的底部保护接地沟槽型碳化硅MOSFET的一个实施例的结构示意图。
在本实施例中，本发明提供的一种底部保护接地沟槽型碳化硅MOSFET，包括：
漏极11，位于所述漏极11上方的碳化硅衬底10，位于所述碳化硅衬底10上方的碳化硅N外延9；所述碳化硅N外延9内部上方左侧包括Pwell区5，所述Pwell区5上方包括一个N+区3，所述碳化硅N外延9内部上方中侧包括沟槽区12，所述沟槽区12包括自下而上的PBottomplus区7、栅氧区4和多晶硅区8，所述碳化硅N外延9内部上方右侧包括Ppluswell区6，所述栅氧区4和多晶硅区8的上方包括绝缘介质隔离层2，所述绝缘介质隔离层2的上方包括源极1；其中，所述N+区3、所述沟槽区12以及所述Ppluswell区6的深度依次从低到高，所述PBottomplus区7的宽度小于栅氧区4的宽度。
在本实施中，通过选择性同时刻蚀Pwell区5和Ppluswell区6，得到的沟槽两侧分别是Pwell区5和Ppluswell区6，沟槽底部一侧保留部分Ppluswell区6的区域，即沟槽底部同Ppluswell区6以及Pwell区5具备物理电气连接；无需掩膜版，在侧壁保护层15的作用下，对沟槽底部的Ppluswell区6进行加浓注入，得到具有浓掺杂且较深的PBottomPlus区7；沟槽底部保留的Ppluswell区6与PBottomPlus区7具有良好的电气连接，保证了相邻的PBottomPlus区7区域可以接地，夹断Pwell区5和PplusWell间区6的强电场，保护拐角处的栅氧。
优选的，所述N+区3、所述沟槽区12以及所述Ppluswell区6依次侧壁相接，且依次重复设置在所述碳化硅N外延9的内部上方。
优选的，所述Ppluswell区6的下部与所述栅氧区4和PBottomplus区7均侧壁相接。
优选的，所述栅氧区4半环形包覆所述多晶硅区8。
优选的，所述栅氧区4下部与所述PBottomplus区7上部相接。
为了说明本发明的核心发明构思，请参阅图2，图2为本发明提供的底部保护接地沟槽型碳化硅MOSFET的制备时的对沟槽区进行制备时一实施例的结构示意图。
从图2来看，本发明提供的底部保护接地沟槽型碳化硅MOSFET包含Pwell区5，Ppluswell区6及PBottomPlus区7，Pwell区5和Ppluswell区6在注入缓冲层13的作用下，由一步注入完成，可以使Ppluswell区6保留了较浓且深的掺杂，Pwell区5掺杂浓度较淡且浅，兼顾Vth调整及耐击穿的调整；选择性同时刻蚀Pwell区5和Ppluswell区6，得到的沟槽两侧分别是Pwell区5和Ppluswell区6，沟槽底部一侧保留部分Ppluswell区6的区域，即沟槽底部同Ppluswell区6以及Pwell区5具备物理电气连接；无需掩膜版，在侧壁保护层15的作用下，对沟槽底部的Ppluswell区6进行加浓注入，得到具有浓掺杂且较深的PBottomPlus区7；沟槽底部保留的Ppluswell区6与PBottomPlus区7具有良好的电气连接，保证了相邻的PBottomPlus区7区域可以接地，夹断Pwell区5和PlusWell间区6的强电场，保护拐角处的栅氧。
为了准确说明本发明底部保护接地沟槽型碳化硅MOSFET是如何制备的，请参阅图3-图8，图3-图8为本发明提供的底部保护接地沟槽型碳化硅MOSFET的制备方法中沟槽型碳化硅MOSFET的结构变化的示意图。
在本实施例中，所述底部保护接地沟槽型碳化硅MOSFET的制备方法包括如下步骤：
通过沉积注入缓冲层13，并对其选择性刻蚀，注入缓冲层13的厚度决定了Pwell区5的注入深度，注入缓冲层13选择多晶硅，如图3所示，其中，注入缓冲层13还可选择其他硅化物；
通过Al离子多次高温注入，得到深度浅于沟槽区12沟槽深度的Pwell区5和深度大于沟槽区12沟槽深度的Ppluswell区6，清除或保留缓冲层13，沉积碳化硅刻蚀掩膜层14并开孔，开孔区位于Pwell区5及Ppluswell区6之间，如图4所示，优选Ppluswell区6开孔区占比大于等于0.5小于1，根据刻蚀碳化硅的气体可选择硅化物或Ni金属或其混合层次，为方便后续工艺，优选硅化物，如SiO2；
对碳化硅进行刻蚀，形成碳化硅沟槽，沟槽的深度小于Ppluswell区6的深度，如图5所示；
沉积碳化硅并对其进行无掩膜版干法刻蚀，得到具有侧壁保护层15的沟槽，如图6所示；
进行Al离子加浓注入，形成PBottomplus区7，该PBottomplus区7与Ppluswell区6完全短接，如图6所示，此步骤为发明的核心，其中，当对上述结构进行Al离子加浓注入，由于刻蚀掩膜层14具有阻挡Al离子的作用，顶部Pwell区5不被注入，亦或仅注入较浅，Pwell区5的注入由阻挡层和注入能量权衡并调配，底部Ppluswell区6由于侧壁保护的存在，可以对其进行加浓，形成PBottomplus区7，该PBottomplus区7与Ppluswell区6完全短接，从而实现接地的保护；
清除掩膜层14，沉积新的注入掩膜层，选择性进行N+注入形成N+区3，清除掩膜层，并沉积碳膜对其进行高温退火，随后清除碳膜；
制备栅氧区4和多晶硅区8；
随后进行隔离层沉积，开孔定义源极1，栅极及漏极11，得到所述底部保护接地沟槽型碳化硅MOSFET。
本发明提供的底部保护接地沟槽型碳化硅MOSFET包含Pwell，Ppluswell及PBottomPlus，Pwell和Ppluswell在注入缓冲层的作用下，由一步注入完成，可以使Ppluswell保留了较浓且深的掺杂，Pwell掺杂浓度较淡且浅，兼顾Vth调整及耐击穿的调整；选择性同时刻蚀Pwell和Ppluswell区，得到的沟槽两侧分别是Pwell和Ppluswell，沟槽底部一侧保留部分Ppluswell的区域，即所有沟槽底部同Ppluswell以及Pwell具备物理电气连接，保证了电位的连续性，防止因电气不良导致的栅氧误击穿；无需掩膜版，在侧壁保护层的作用下，对沟槽底部的Ppluswell进行加浓注入，得到具有浓掺杂且较深的PBottomPlus；沟槽底部保留的Ppluswell与PBottomPlus具有良好的电气连接，保证了相邻的PBottomPlus区域可以接地，夹断Pwell和PlusWell间的强电场，保护拐角处的栅氧。
以上对本发明所提供的底部保护接地沟槽型碳化硅MOSFET及其制备方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (6)
1.一种底部保护接地沟槽型碳化硅MOSFET，其特征在于，包括：
漏极（11），位于所述漏极（11）上方的碳化硅衬底（10），位于所述碳化硅衬底（10）上方的碳化硅N外延（9）；所述碳化硅N外延（9）内部上方左侧包括Pwell区（5），所述Pwell区（5）上方包括一个N+区（3），所述碳化硅N外延（9）内部上方中侧包括沟槽区（12），所述沟槽区（12）包括自下而上的PBottomplus区（7）、栅氧区（4）和多晶硅区（8），所述碳化硅N外延（9）内部上方右侧包括Ppluswell区（6），所述栅氧区（4）和多晶硅区（8）的上方包括绝缘介质隔离层（2），所述绝缘介质隔离层（2）的上方包括源极（1）；
其中，所述N+区（3）、所述沟槽区（12）以及所述Ppluswell区（6）的深度依次从低到高，所述PBottomplus区（7）的宽度小于栅氧区（4）的宽度。
2.根据权利要求1所述的底部保护接地沟槽型碳化硅MOSFET，其特征在于，所述N+区（3）、所述沟槽区（12）以及所述Ppluswell区（6）依次侧壁相接，且依次重复设置在所述碳化硅N外延（9）的内部上方。
3.根据权利要求1所述的底部保护接地沟槽型碳化硅MOSFET，其特征在于，所述Ppluswell区（6）的下部与所述栅氧区（4）和PBottomplus区（7）均侧壁相接。
4.根据权利要求1所述的底部保护接地沟槽型碳化硅MOSFET，其特征在于，所述栅氧区（4）半环形包覆所述多晶硅区（8）。
5.根据权利要求4所述的底部保护接地沟槽型碳化硅MOSFET，其特征在于，所述栅氧区（4）下部与所述PBottomplus区（7）上部相接。
6.一种根据权利要求1-5任一项所述的底部保护接地沟槽型碳化硅MOSFET的制备方法，其特征在于，所述制备方法包括：
通过沉积注入缓冲层（13），并对其选择性刻蚀，注入缓冲层（13）的厚度决定了Pwell区（5）的注入深度，注入缓冲层（13）选择多晶硅；
通过Al离子多次高温注入，得到深度浅于沟槽区（12）沟槽深度的Pwell区（5）和深度大于沟槽区（12）沟槽深度的Ppluswell区（6）；
保留缓冲层（13），沉积碳化硅刻蚀掩膜层（14）并开孔，开孔区位于Pwell区（5）及Ppluswell区（6）之间，对碳化硅进行刻蚀，形成碳化硅沟槽，沟槽的深度小于Ppluswell区（6）的深度；
沉积碳化硅并对其进行无掩膜版干法刻蚀，得到具有侧壁保护层（15）的沟槽；
进行Al离子加浓注入，形成PBottomplus区（7），该PBottomplus区（7）与Ppluswell区（6）完全短接；
清除掩膜层（14），沉积新的注入掩膜层，选择性进行N+注入形成N+区（3），清除掩膜层，并沉积碳膜对其进行高温退火，随后清除碳膜；
制备栅氧区（4）和多晶硅区（8）；
随后进行隔离层沉积，开孔定义源极（1），栅极及漏极（11），得到所述底部保护接地沟槽型碳化硅MOSFET。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115188803A (zh) * | 2022-09-09 | 2022-10-14 | 深圳芯能半导体技术有限公司 | 一种沟槽侧壁栅碳化硅mosfet及其制备方法 |
| CN116344587A (zh) * | 2023-04-26 | 2023-06-27 | 无锡新洁能股份有限公司 | 一种沟槽型碳化硅mosfet器件及其制备工艺 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101981701A (zh) * | 2008-03-26 | 2011-02-23 | 罗姆股份有限公司 | 半导体装置及其制造方法 |
| CN103928582A (zh) * | 2012-08-28 | 2014-07-16 | 璨圆光电股份有限公司 | 一种化合物半导体元件及其制备方法 |
| CN104737296A (zh) * | 2012-10-18 | 2015-06-24 | 三菱电机株式会社 | 碳化硅半导体装置及其制造方法 |
| US20170012108A1 (en) * | 2014-01-24 | 2017-01-12 | Denso Corporation | Method for manufacturing semiconductor device |
| US20180138274A1 (en) * | 2016-11-16 | 2018-05-17 | Fuji Electric Co., Ltd. | Silicon carbide semiconductor device and manufacturing method for silicon carbide semiconductor device |
| CN113314613A (zh) * | 2021-05-31 | 2021-08-27 | 电子科技大学 | 具有雪崩电荷渡越缓冲层的碳化硅mosfet器件及制备方法 |
| CN113745338A (zh) * | 2021-08-27 | 2021-12-03 | 深圳基本半导体有限公司 | 一种沟槽型碳化硅mosfet器件结构及其制备方法 |
| CN113838908A (zh) * | 2020-06-24 | 2021-12-24 | 英飞凌科技股份有限公司 | 包括沟槽栅极结构和掩埋遮蔽区的半导体器件和制造方法 |
-
2022
- 2022-04-18 CN CN202210401048.8A patent/CN114496784B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101981701A (zh) * | 2008-03-26 | 2011-02-23 | 罗姆股份有限公司 | 半导体装置及其制造方法 |
| CN103928582A (zh) * | 2012-08-28 | 2014-07-16 | 璨圆光电股份有限公司 | 一种化合物半导体元件及其制备方法 |
| CN104737296A (zh) * | 2012-10-18 | 2015-06-24 | 三菱电机株式会社 | 碳化硅半导体装置及其制造方法 |
| US20170012108A1 (en) * | 2014-01-24 | 2017-01-12 | Denso Corporation | Method for manufacturing semiconductor device |
| US20180138274A1 (en) * | 2016-11-16 | 2018-05-17 | Fuji Electric Co., Ltd. | Silicon carbide semiconductor device and manufacturing method for silicon carbide semiconductor device |
| CN113838908A (zh) * | 2020-06-24 | 2021-12-24 | 英飞凌科技股份有限公司 | 包括沟槽栅极结构和掩埋遮蔽区的半导体器件和制造方法 |
| CN113314613A (zh) * | 2021-05-31 | 2021-08-27 | 电子科技大学 | 具有雪崩电荷渡越缓冲层的碳化硅mosfet器件及制备方法 |
| CN113745338A (zh) * | 2021-08-27 | 2021-12-03 | 深圳基本半导体有限公司 | 一种沟槽型碳化硅mosfet器件结构及其制备方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115188803A (zh) * | 2022-09-09 | 2022-10-14 | 深圳芯能半导体技术有限公司 | 一种沟槽侧壁栅碳化硅mosfet及其制备方法 |
| CN115188803B (zh) * | 2022-09-09 | 2022-12-13 | 深圳芯能半导体技术有限公司 | 一种沟槽侧壁栅碳化硅mosfet及其制备方法 |
| CN116344587A (zh) * | 2023-04-26 | 2023-06-27 | 无锡新洁能股份有限公司 | 一种沟槽型碳化硅mosfet器件及其制备工艺 |
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