JP2004186675A - 狭いドーピング・プロファイルを有する高性能半導体デバイスを作成する構造および方法 - Google Patents

Abstract

【課題】 狭いベース・ドーピング・プロファイルを有する高性能ＮＰＮヘテロ接合バイポーラトランジスタを作成する構造および方法であって、その方法によって優れた高周波性能を有するデバイスが製作できることに対する要求がある。
【解決手段】 ＮＰＮヘテロ接合バイポーラトランジスタ（１００）を作成する構造および方法は、トランジスタのベース領域を形成するためにドーパント（８６）を包含する第１領域（８２）を有する半導体基板（１１）を含む。第１領域に隣接する第２領域（８４）は、トランジスタのエミッタ領域を形成するために用いられる。侵入物トラップ材料（８１）は、後続の熱処理工程の間に、ベース領域内へドーパントが拡散することを減じる。
【選択図】 図５

Description

本発明は、一般に半導体デバイスに関し、より詳しくは、高周波ＮＰＮヘテロ接合バイポーラトランジスタおよびそのような装置を製作する方法に関する。

ＮＰＮヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、集積回路および個別部品を含む様々な電子応用に用いられる。ＨＢＴは、その単一電流利得ｆτの周波数が、ホモ接合バイポーラトランジスタのそれよりも高いという点で、優れた高周波特性を有する。さらに、ＮＰＮ ＨＢＴは、ＮＰＮデバイス内の電子の移動度がＰＮＰデバイス内の正孔の移動度よりも高いので、ＰＮＰ ＨＢＴよりも高速である。これらの理由により、ＮＰＮ ＨＢＴは、高速スイッチングの応用にこの上なく適している。多くの実例において、ＮＰＮ ＨＢＴのｆτは１００ＧＨｚまたはそれより高い。

一例として、ＮＰＮ ＨＢＴは、シリコン基板、およびシリコン基板に接するシリコン・ゲルマニウム層を含む。シリコン基板とシリコン・ゲルマニウム層との間の界面は、ヘテロ接合である。シリコンのバンドギャップは、ヘテロ構造におけるシリコンに対するゲルマニウムの比率を変えることにより変更することができ、これによって非常に高速のバイポーラトランジスタの製作が可能となる。

高速スイッチングには狭いベースが要求されるため、ＮＰＮ ＨＢＴの性能をより改善するための多くの試みは、ベース領域の幅の縮小に焦点を合わせたものであった。しかしながら、かかる縮小を達成することは、様々な技術的な理由によって困難であることが判明した。

例えば、狭いベース幅を有するＮＰＮトランジスタの作成における制限的な要因は、後続の熱処理工程サイクル中におけるベース領域内のボロン・ドーパント原子の拡散であり、そのようなサイクルは、ベース領域を含むヘテロ構造上に熱酸化膜のような誘電体層を形成するときに遭遇する。熱酸化膜は、低密度の表面準位と最小の欠陥を有する界面を形成することから、シリコンにとって理想的なパッシベーション層ではあるが、熱酸化膜はまた、狭いベースを維持するという問題をさらに悪化させる。なぜなら、酸化反応は、表面から半導体バルク内へシリコン侵入物(silicon interstitials)を注入し、それが酸化増速拡散（ＯＥＤ）と呼ばれる現象によって、一定の要素の拡散を加速するからである。特に、ボロンは、主として侵入機構によって拡散するので、ＯＥＤはその拡散工程を著しく増強し、その結果、ベース内のドーピング層の好ましくない拡張を生ぜしめ、それによってベース幅が増大する。当業者間で周知のように、単一電流利得の周波数はベース幅の二乗にほぼ反比例する。したがって、従来のＮＰＮヘテロ接合バイポーラトランジスタの構造および方法は、後続の熱酸化が行なわれるときに、どれくらい薄くベース・エピタキシを製作できるかという点で限界がある。

従って、狭いベース・ドーピング・プロファイルを有する高性能ＮＰＮヘテロ接合バイポーラトランジスタを作成する構造および方法であって、その方法によって優れた高周波性能を有するデバイスが製作できることに対する要求がある。

図において、同じ参照番号を有する要素は、同様の機能を有する。図中に示される構造を形成するために使用される複数の特定の処理工程は、記述を単純化し、本発明をよりよく説明するために省略されることに注意されたい。これらの工程の多くは、カート・サカモト（発明者）に対して２００２年５月１４日に交付された、「半導体コンポーネントを製造する方法およびその半導体コンポーネント」という名称の米国特許第６，３８７，７６８号に詳述されている。

図１は、製作の第１ステージ後のＮＰＮヘテロ接合バイポーラトランジスタまたは半導体デバイス１００の断面図である。ＮＰＮヘテロ接合バイポーラトランジスタ１００は、複数のトレンチ１７によって、他のデバイス（図示せず）から分離して半導体基板１１上に形成される。一実施例において、基板１１は単結晶シリコンで形成される。

ベース層１２は、半導体デバイス１００を通って流れる高周波信号に低抵抗の接地平面を提供するために高濃度にドープされる。一実施例において、ベース層１２は、ｐ型の導電率(conductivity)および約０．１オーム・センチメートルの電気抵抗率(resistivity)を有するようにドープされた単結晶シリコンから成る。

エピタキシャル層１３は、ｐ型の導電率および比較的高い電気抵抗率を有するベース層１２上で成長する。高い電気抵抗率によって、半導体デバイス１００に低い寄生基板容量(parasitic substrate capacitance)が提供され、それが半導体デバイス１００の全面的な周波数応答を増加させる。一実施例において、エピタキシャル層１３は、約２．７５マイクロメータの厚さであり、約１．０×１０^１４原子／ｃｍ^３のドーピング濃度を有する。

埋込層１４がエピタキシャル層１３上に形成され、半導体デバイス１００に低いコレクタ抵抗を提供する。一実施例において、埋込層１４は、ｎ型の導電率、約１マイクロメータの厚さ、および約６．０×１０^１９原子／ｃｍ^３のドーピング濃度を有するように埋め込まれる。

エピタキシャル層１５は、約０．８マイクロメータの厚さになるまで埋込層１４上で成長する。一実施例において、エピタキシャル層１５は、ｎ型の導電率、および約２．０×１０^１６原子／ｃｍ^３のドーピング濃度を有する。

複数のトレンチ１７は、エピタキシャル層１３，１５および埋込層１４の部分を取り囲む、電気的に分離されたアイランドを形成するために、ベース層１２に達するのに十分な深さにエッチングされる。一実施例では、トレンチ１７は約６マイクロメータの深さに形成される。トレンチ１７の表面は、誘電層１８で区画され、そしてコンフォーマル材料１９で充填される。一実施例において、誘電層１８は、熱成長二酸化シリコン(thermally grown silicon dioxide)である。また、コンフォーマル材料１９は、ドープされていない多結晶シリコンを含む。

表面２４はパターン化され、誘電材料が表面２４上に選択的に形成されて浅い局所的な分離領域２２を生成する。一実施例において、分離領域２２は、熱成長二酸化シリコンで形成される。

表面２４は、エピタキシャル層１５内へ導入されるドーパントをマスクするためにさらにパターン化されて、ドープされた領域２１を形成し、それが後続の熱処理サイクル中に拡散して埋込層１４内へ広がる。ドープされた領域２１は、ＮＰＮヘテロ接合バイポーラトランジスタ１００のコレクタの部分を形成する。領域２１は、典型的には高濃度にドープされ、表面２４から埋込層１４への低抵抗の経路を提供する。一実施例において、ドープされた領域２１は、ｎ型の導電率、および約２．０×１０^１８原子／ｃｍ^３のような有効なドーピング濃度で形成される。

図２は、図１のヘテロ接合エピタキシャル・スタック３０の詳細な断面図である。ヘテロ接合エピタキシャル・スタック３０は、表面２４上に形成された侵入物トラップ材料(interstitial trapping material)または領域８１を含む。ヘテロ接合エピタキシャル・スタック３０は、第１領域またはシリコン・ゲルマニウム（ＳｉＧｅ）層８２上に形成された、第２領域またはシリコン（Ｓｉ）キャップ８４から構成される。この第２領域または半導体層８４は、結果的にはエミッタを構成するであろうし、また、第１領域または半導体層８２は、結果的には後の組立てステージの後でバイポーラトランジスタのベースを構成するであろう。領域８２，８４間の境界は、デバイス内のエミッタ−ベース接合の位置を示す。

一実施例において、Ｓｉキャップ８４は約２００〜５００オングストロームの厚さを有するように形成され、また、半導体またはＳｉＧｅ層８２は約３００〜１０００オングストロームの厚さに形成され、約８〜２０％のゲルマニウム濃度を有する。したがって、上記実施例中のヘテロ接合エピタキシャル・スタック３０の厚さは、約５００〜１５００オングストロームである。更に、ＳｉＧｅ層８２中のゲルマニウムのプロファイル（図示せず）は、多様なデバイスの性能目標と合致させるために均一であってもよく、あるいは、複数の異なる方法で勾配をつけてもよい。さらに、ＳｉＧｅ層８２は、第１ドーパントまたはｐ型のドープされた領域８６を含む。一実施例において、ｐ型のドープされた領域８６は、約１００〜２００オングストロームの厚さおよび約２．０×１０^１９原子／ｃｍ^３の濃度を有するボロンをドープした層である。Ｓｉキャップ８４は、侵入物トラップ材料または領域８１を含む。一実施例において、侵入物トラップ材料または領域８１は、約１００〜２００オングストロームの厚さで形成され、約０．１〜０．２％、または５．０×１０^１９〜１．０×１０^２０原子／ｃｍ^３の炭素濃度を有する。図２に示した実施例において、領域８６にドープされたボロンは、約２００〜８００オングストロームのドープされていない、あるいは少しドープされたＳｉおよび／またはＳｉＧｅによって、侵入物トラップ材料または領域８１から物理的に分離される。あるいは、侵入物トラップ領域８１の炭素は、ＳｉＧｅ層またはベース領域８２内へ広がり、および／または、ＳｉＧｅ層またはベース領域８２内に含まれる第２の明確に分離した炭素領域８７を有する。ヘテロ接合エピタキシャル・スタック３０に関する上記の多様な実施例はすべて、デバイスのエミッタ領域８４内のトランジスタのＳｉＧｅ層またはベース領域８２の外部に現れる相当量の炭素を有する。

ヘテロ接合エピタキシャル・スタック３０は、標準の選択的なエピタキシャル工程を用いて形成することができ、この工程において、シリコン・ゲルマニウムおよびボロンを含む単結晶シリコンが、低圧の選択的なエピタキシを使用して、第１領域またはＳｉＧｅ層８２内に形成される。その後、ゲルマニウムおよびボロン材料源を止めて、炭素源を入れることによって、第２領域またはＳｉキャップ８４が、炭素を含む単結晶シリコンで形成される。

ＳｉＧｅ層８２内に含まれる第２の明確に分離した炭素領域８７を有する場合の他の実施例では、上記のような同様の方法で、侵入物トラップ材料の領域８７を提供するために、また、ベース幅の増加およびデバイスの電気的な性能の低下をもたらすであろう、コレクタ内でのボロンの下方への拡散を防ぐために、ＳｉＧｅ層８２の形成を開始する時点で、炭素が、第２領域８７内のＳｉＧｅ層８２へ導入される。

図３は、製作の第２ステージ後の半導体デバイス１００の断面図である。誘電材料が、誘電材料３２を生成するために表面２４上に選択的に形成される。一実施例において、誘電材料３２は、約１００オングストロームの典型的な厚さで形成された熱成長二酸化シリコン層から成る。

ヘテロ接合エピタキシャル・スタック３０の表面９０上に誘電材料３２を形成することにより、ヘテロ接合エピタキシャル・スタック３０内へ、およびあるケースでは基板１１内へシリコン侵入物(silicon interstitials)３２０をもたらす。しかしながら、侵入物トラップ材料８１の存在は、格子間原子(interstitial
atoms)がボロンをドープした層または領域８６に達することを効果的に制限し、それによって、侵入物トラップ材料８１が無くても狭いベース幅１８０を維持することができる。バイポーラトランジスタのベースは、デバイスの電流スイッチング能力を制御する領域である。ベースを通って注入された小数キャリアの走行時間は、ベース幅の２乗にほぼ比例するので、ベース幅の縮小によって、劇的にベース走行時間が減少するが、それは、単一電流利得ｆτの周波数とは逆比例の関係にある。従って、より狭いベースを有するバイポーラトランジスタは、より高い周波数で電流をスイッチングすることができる。

この後、誘電材料が誘電材料３２上に堆積され、誘電性フィルム３４が生成される。一実施例において、誘電性フィルム３４は、約１０００オングストロームの厚さに形成された、堆積した窒化シリコンから成る。

導電性フィルムが、誘電性フィルム３４上に形成されてパターン化され、ＮＰＮベース電極３６が生成される。一実施例において、ベース電極３６は、約１８００オングストロームの厚さに形成され、ｐ型の伝導率を提供するために高濃度にドープされた多結晶シリコンから成る。

その後、誘電材料が半導体デバイス１００上に堆積され、誘電性フィルム３９を生成する。一実施例において、誘電性フィルム３９は、約１マイクロメータの厚さに堆積し、約６０００オングストロームの最終的な厚さを残すために平坦化エッチバックにさらされた二酸化シリコンを含む。

誘電性フィルム３９がパターン化されてエッチングされ、ベース電極３６を暴露する開口４０が生成される。

図４は、製作における第３ステージ後の半導体デバイス１００の断面図を示す。標準的なエッチング段階のシーケンスによって、誘電材料３２，３４の部分から材料が除去され、開口４０内のベース電極３６を暴露する。これらのエッチング段階の結果、開口４０を通してヘテロ接合エピタキシャル・スタック３０の表面４４が暴露される。これによって、開口４０は、ベース電極３６内の接触ウィンドウを画定する。

導電材料は、半導体デバイス１００の暴露表面上に堆積され、異方性エッチングを行って、開口４０のサイドウォールに沿って導電性のスペーサ４６を生成する。スペーサ４６はオーバーエッチングされるので、それらの高さが表面４４から伸びて、電気的にベース電極３６と接触する。このようなオーバーエッチングによって、寄生電極容量が減少され、さらに、開口４０の上方の角に形成された垂直のステップ上に薄く広がっているフィルムからの電極ショートによる故障が回避される。

誘電材料および他のフィルムのシーケンスが堆積され、選択的にエッチングされて、図示のようなＮＰＮヘテロ接合バイポーラトランジスタ１００内に誘電性のスペーサ５２を形成する。一実施例において、スペーサ５２は、約１０００オングストロームの厚さに堆積された窒化シリコンから成る。

その後、半導体デバイス１００は、パターン化およびエッチングされ、エピタキシャル層１５と接触するためのＮＰＮコレクタ・ウィンドウ５６を形成する。半導体材料が堆積され、平坦化エッチバックまたは類似のプロセスによって半導体材料の部分が削除される。ＮＰＮトランジスタ１００については、エッチバックによって、ＮＰＮコレクタ電極５８としてのウィンドウ５６内の半導体の部分の第１部分、および、第３領域またはＮＰＮエミッタ電極５９としての開口４０内の第２部分が残る。一実施例において、半導体材料は、高濃度にドープされた多結晶シリコンから成り、ｎ型の伝導率および低抵抗を提供する。一実施例において、エミッタ電極はドーパントヒ素を含む。

図５は、図４のヘテロ接合エピタキシャル・スタック３０の詳細な断面図である。後続の熱処理サイクルによって、表面２４，４４と接触する導電性の半導体材料からのドーパントの外方拡散が生じる。特に半導体デバイス１００の場合、スペーサ４６からのｐ型のドーパントは、表面４４を通ってベース領域８２へ拡散し、ｐ型のＮＰＮベース接触領域６４を形成し、また、ｎ型のドーパントは、エミッタ電極５９から拡散し、図示したようなｎ型のエミッタ接触領域６５を形成する。ベース接触領域６４およびエミッタ接触領域６５は、典型的には、表面４４の下方に０．１マイクロメータ未満の深さに形成される。

フォトレジスト工程によって半導体デバイス１００がパターン化され、暴露したフィルムが選択的にエッチングされて、ＮＰＮベース電極３６と電気的に接触するための開口７２，７３を生成する。これに続く相互接続金属層、層間絶縁フィルム、パッシベーション・フィルムおよび同様のものは、標準的な方法で適用されるが、記述を単純化し、本発明をより明確に記述するために特に図示しない。

上記の構造の１つの利点は、Ｓｉキャップ層またはエミッタ領域８４内に炭素を組み込むことによって、炭素が、誘電材料または熱酸化膜３２の成長中に表面９０からヘテロ接合エピタキシャル・スタック３０内に注入される侵入物３２０をトラップする。侵入型シリコンは、いくつかのドーパント要素、特にボロンの拡散を増強することが知られている。シリコン侵入物の拡散距離は数マイクロメータであるので、それらは容易に８６のようなボロンをドープした領域に達し、ドーパント原子の拡散を加速することができ、この結果、トランジスタのベース領域の望ましくない幅の拡大を生ぜしめる。誘電材料または熱酸化層３２の形成中に注入された侵入物をトラップすることによって、拡散効果で増強される酸化（それによってボロン拡散が大幅に増加される）は、最小限になるか、あるいは完全に除去される。したがって、侵入物トラップ領域８１でシリコン侵入物３２０をトラップすることによって、ベース領域８２の幅１８０がより狭くなり、熱酸化のような後続の熱処理に曝されたとしても狭いままにしておくことができる。寸法制御は２つから５つの要因によって改善され、これによって、ベースをエミッタにより近づけて配置することができるのはもちろんのこと、より狭い幅を有するベース領域を利用することができ、それによって完成したトランジスタの電気的な性能がさらに改善される。特に、より狭いベース幅によって、トランジスタは削減されたベース走行時間およびより急峻なエミッタ・ベース接合を有するように形成することが可能となり、これらの両者はトランジスタの高速スイッチング能力を改善する。

さらに、デバイスのエミッタ領域８４内に包含された侵入物トラップ層８１有する上記の構造は、デバイスの電気的な性能を低下させる侵入物トラップ要素の問題を解決する。炭素は、キャリアの寿命および移動度を減少することによって、半導体材料の電気的特性を潜在的に低下させることができる。この問題は、キャリア寿命の減少によって、より高いベース電流およびより低いＤＣ電流利得が生じ、また、移動度の減少によって、デバイスのベース走行時間が増加するトランジスタのベース領域８２内で特に厳しくなる。しかしながら、上記の構造では、かなりの量の炭素が、デバイスのエミッタ領域８４内のベース領域８２の外部に位置する。最新の高機能ＮＰＮトランジスタは、高濃度にドープされた縮退エミッタを有する。エミッタ領域の高ドープ濃度によって、ショックレー−リード−ホールおよびオーガ再結合の双方によるキャリア寿命、および、イオン化された不純物の散乱によるキャリア移動度における著しい減少がすでに引き起こされているので、炭素の存在によって引き起こされるであろうこれらの電気的特性のさらなる減少はわずかである。一例として、０．１〜０．２％、または約５．０×１０^１９〜１．０×１０^２０原子／ｃｍ^３の炭素濃度は、ベース（２．０×１０^１９原子／ｃｍ^３）のボロンのドーピング濃度を超えるが、依然としてほとんどのエミッタに典型的であるドーピング濃度、５．０×１０^２０〜１．０×１０^２１原子／ｃｍ^３未満であるという事実を考慮されたい。従って、炭素の特性を減じる有益な拡散を、その有害な電気的副作用を招かずに利用することができる。ＮＰＮトランジスタのベースのボロンをドープした領域８６と、エミッタ接触６５の形成に先立った酸化層３２との間に、侵入物トラップ領域を配置することによって、侵入物トラップ材料のあらゆる望ましくない影響は、デバイス構造の重要でない領域に移される。

エミッタからベースへのドーパント拡散の制御が最重要事柄であるＰＮＰ ＨＢＴデバイス装置とは対照的に、上記の解決策によって、ベース形成の後に続く酸化工程からの侵入物のトラップが可能になる。もし、ベース領域内への伝播が許容されるならば、これらの侵入物はボロン拡散を増強し、その結果ベース幅を拡大させるであろう。

以上に記述された単純な方法は、標準的な半導体処理工程と互換性を有し、その結果、正確に制御されたベース幅を有する低価格かつ高速のＮＰＮヘテロ接合バイポーラトランジスタが実現できる。

要約すると、本発明は、ＮＰＮヘテロ接合バイポーラトランジスタ１００を作成する構造および方法を提供し、そこで、ＮＰＮヘテロ接合バイポーラトランジスタは、トランジスタのベース領域を形成するために第１ドーパント８６を含む第１領域８２と、トランジスタのエミッタ領域を形成するために第１の領域に隣接する第２領域８４とを有し、後続の熱処理工程の間にベース領域内にドーパントが拡散することを減じる侵入物トラップ材料８１によって特徴づけられた半導体基板１１から構成される。

第１製作ステージ後のＮＰＮヘテロ接合バイポーラトランジスタまたは半導体デバイスの断面図である。 図１のヘテロ接合エピタキシャル・スタック３０の詳細な断面図である。 第２製作ステージ後のＮＰＮヘテロ接合バイポーラトランジスタの断面図である。 第３製作ステージ後のＮＰＮヘテロ接合バイポーラトランジスタの断面図である。 図４のヘテロ接合エピタキシャル・スタック３０の詳細な断面図である。

Claims (5)

1. トランジスタのベース領域（８２，３６，６４）を形成するために第１ドーパント（８６）を含む第１領域（８２）、および前記第１領域に隣接する侵入物トラップ材料（８１）を含む第２領域（８４）を有する半導体基板（１１）から構成されることを特徴とするＮＰＮヘテロ接合バイポーラトランジスタ（１００）。
2. 前記侵入物トラップ材料（８１）が炭素を含むことを特徴とする請求項１記載のＮＰＮヘテロ接合バイポーラトランジスタ。
3. 誘電材料（３２）で形成された表面（９０）を有する半導体基板（１１）と、
   前記誘電材料（３２）に隣接して形成され、かつ、侵入物トラップ材料（８１）を含む第１半導体層（８４）と、
   半導体デバイスのベース領域を形成するためにドープされた第２半導体層（８２）と、
   から構成されることを特徴とする半導体デバイス（１００）。
4. トランジスタのベース領域（３６，８２）を形成するために第１ドーパント（８６）を含んで形成された第１領域（８２）、および前記第１領域に隣接して形成され、かつ侵入物トラップ材料（８１）を含む第２領域（８４）を有する半導体基板（１１）を提供する段階、
   から構成されることを特徴とするＮＰＮヘテロ接合バイポーラトランジスタ（１００）を形成する方法。
5. 前記第１領域が前記第２領域によって前記誘電材料から分離されることを特徴とする請求項４記載の方法。
   

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